TW495969B - MRAM with an effective noise countermeasure - Google Patents

MRAM with an effective noise countermeasure Download PDF

Info

Publication number
TW495969B
TW495969B TW090120078A TW90120078A TW495969B TW 495969 B TW495969 B TW 495969B TW 090120078 A TW090120078 A TW 090120078A TW 90120078 A TW90120078 A TW 90120078A TW 495969 B TW495969 B TW 495969B
Authority
TW
Taiwan
Prior art keywords
magnetic
frequency current
magnetic material
frequency
random access
Prior art date
Application number
TW090120078A
Other languages
English (en)
Inventor
Hiroshi Ono
Shigeyoshi Yoshida
Toshiaki Masumoto
Original Assignee
Tokin Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokin Corp filed Critical Tokin Corp
Application granted granted Critical
Publication of TW495969B publication Critical patent/TW495969B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y25/00—Nanomagnetism, e.g. magnetoimpedance, anisotropic magnetoresistance, giant magnetoresistance or tunneling magnetoresistance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01F—MAGNETS; INDUCTANCES; TRANSFORMERS; SELECTION OF MATERIALS FOR THEIR MAGNETIC PROPERTIES
    • H01F10/00—Thin magnetic films, e.g. of one-domain structure
    • H01F10/32—Spin-exchange-coupled multilayers, e.g. nanostructured superlattices
    • H01F10/3227—Exchange coupling via one or more magnetisable ultrathin or granular films
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Hall/Mr Elements (AREA)
  • Thin Magnetic Films (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Semiconductor Memories (AREA)

Description

495969 五、發明説明（1 ) 發明背景 本發明係關於一種記憶體裝置，特別是關於使用一種 非揮發性磁性記憶體單元之磁性隨機存取記憶體（此後 簡稱爲M R A Μ ) '。 目前，MR AM正以能夠實現快速讀取及寫入作業之大 容量記憶體裝置而快速發展。作爲MR AM，主要是使用 包含數個記憶體單元及使用所謂隧道接面（tunnel junction)之結構。隧道接面利用以下事實：在具有非磁 性膜於其間之兩個磁性層之間之電阻係根據此技術中之 旋轉爲平行或逆平行而有所不同。此種M R A Μ包括用於 選擇欲被存取之特定記憶體單元之電晶體。 參考第1圖，將描述一現有的MRAM。第1圖之 MRAM包含一基片1及在基片丨上之積體裝置部份2。 積體裝置部份2係經由引線3而連接到引線終端4。基 片1、積體裝置部份2、引線3、及引線終端4係由樹脂 模制5來塑模。 積體裝置部份2包括數個電晶體部份及數個記憶體裝 置部份。每一個記憶體裝置部份作爲一記憶體單元。每 一個電晶體部份用來選擇一特定的記憶體單元。 參考第2圖，將描述積體裝置部份2之結構。積體裝 置部份2包含一在基片1上之第一導體1 1，在第一導體 1 1上之第一絕緣層1 2 ’在第一絕緣層1 2上之第一鐵磁 組件或層13，覆蓋第一鐵磁層13之第二絕緣層14，在 第二絕緣層1 4上之第二鐵磁組件1 5，覆蓋第二鐵磁組 495969 五、發明説明（2 ) 件1 5之第三絕緣層1 6，及形成於第三絕緣層1 6上之第 四絕緣層1 7及第二導體1 8。第一鐵磁組件1 3，第二絕 緣層1 4，及第二鐵磁組件1 5之結合形成一磁性隧道功 能裝置，作爲記憶體裝置部份之一。 第一及第二導體1 1及1 8被排置成使第二鐵磁組件15 在供應電流於其上時被施加以一磁場。當第一及第二導 體1 1及1 8被供應電流時，電流會產生磁場，且會結合 成爲一複合磁場。在複合磁場之下，第二鐵磁組件1 5 之Η場化被旋轉及反轉◦另一方面，第一鐵磁組件} 3 之磁場化爲固定的，例如，藉由使用具有高飽和磁場化 之鐵磁材料。 第一鐵磁組件13係由C〇Pt合金製成，而第二鐵磁組 件1 5係由N1F e合金製成。第二絕緣層1 4係由A12〇3或 其相似物製成。 同時’能夠實現高速作業之高積體半導體裝置不僅包 括M R A Μ，還包括動態隨機存取記憶體（D R A Μ )，唯讀記 憶體（ROM)，微處理器單元（MPU)，及一影像處理算術邏 輯單元（IPALU)等等。最近，這些裝置在計算速度及信 號處理速度上可觀地增加。這種增加造成在這些裝置中 流動之電流很快地改變。這個電流之快速改變係引起高 頻電感雜訊之主要因素。 另一方面，電子組件及電子裝置在重量、厚度及大小 上的減少亦快速的發展。因此，做爲電子組件之半導體 裝置之積體程序及其安裝於'印刷電路板上之密度亦增加 -4- 495969 五、發明説明（3 ) 。結果，假使電子組件高度積體或是電子組件以高密度 安裝，則信號線彼此非常靠近。連同上述信號處理速度 之增加’高頻幅射雜訊快速地被感應發生。 在上述的電子電路中’壓抑上述之雜訊可藉由最佳化 在印刷電路板上之組件及其間之引線之排置設計來嚐試 ’或藉由插入如去耦合電容之集總常數組件進入電源供 應線來嚐試。 、 然而’在作業速度增加之半導體裝置或印刷線路板中 ，所產生的雜訊包含諧波成份，使得信號路徑之表現與 散佈常數電路表現相似。在此情況下，假設集總常數電 路之現有雜訊防範措施不再有效。此外，藉由最佳化電 子組件及其佈線之配置，限制係加在雜訊之減少上。 在上述MR AM之作業中，由於電流之高速改變而產生 之諧波扭曲爲引起高頻幅射雜訊之主要因素，如同半導 體隨機存取§5憶體（R A Μ)之其他型式。另一*方面，疊加 在寫入電流或磁性層上之雜訊會引起磁性層之磁化大小 之振Μ。結果’在易入時需要額外的作業。假使在讀取 時’雜訊與信號混合，則需要如重複讀取作業之額外程 序。換言之，假使雜訊防範措施不有效，則在寫入及讀 取資料時減少寫入及讀取速度。因此，在MR AM之作業 中，重要的是避免雜訊傳播到其他組件或部份，且要避 免由於雜訊而造成之實質寫入及讀取速度之減少。 發明槪述 因此’本發明之一*目的係提供一^種大容量，非揮發性 495969 五、發明説明（4) · 之記憶體’其抑制雜訊之產生，且在雜訊之抗阻上很強 ，以使以高速實現寫入及讀取作業。 本發明之其他目的會隨著以下的描述而更明顯。 本發明之發明者發明--種合成磁性材料，其具有在高 頻之磁性漏失，並且發現藉由將合成磁性材料置放於外 部里射j原附近而能有效抑制自半導體裝置或電子電路產 生之外部發射或不需要之幅射之方法。從最近的硏究可 知，衰減使用磁性漏失之外部發射之效應係根據下列機 制：一等效電阻組件被加入電子電路做爲外部發射源， 在此，等效電阻組件之大小係依據磁性材料之磁性漏失 項//"之大小。特別是，祇要磁性材料之面積是固定的 ，則等效插入電子電路中之電阻組件之大小係與磁性材 料之// π及厚度成正比。注意：磁性漏失項v "爲磁性材 料之相對磁導率之虛數部份。因此，爲了利用更小或更 薄之磁性材料而達到外部發射之想要程度之衰減，〆" 値必須較大。例如，爲了避免外部發射在如半導體裝置 之模制內部之小區域中使用磁性漏失材料，磁性漏失項 "必須有大値。 在硏究由噴濺或蒸氣澱積產生之軟磁性材料期間，本 發明之發明者集中精力在與細磁性金屬粒子或顆粒均勻 散佈在如陶瓷之非磁性材料之顆粒磁性材料之優良磁導 率特性。硏究由非磁性材料包圍之磁性金屬粒子之細結 構的結果是：本發明之發明者發現，當磁性金屬粒子在 粒狀磁性材料中之比例落在一特定範圍內時，可在高頻 -6- 495969 五、發明説明（f 帶 中 達 到 優 良 的磁漏失特性。 注 思 在 、『/丄 狀磁性薄膜中，磁性粒子之大小小到數毫 微 米 至 數 十 毫 微米’且每個粒子具有由包含陶瓷組件之 顆 \[，丄 間 界 包 圍 之細結構，且在數十Μ Η ζ至數G Η ζ之間 之 局 頻 中 展 示 很大的磁漏失。粒狀磁性薄膜可被稱爲細 晶 薄 膜 〇 關 於 具 有 由 Μ-Χ-Υ代表之組合之粒狀磁性材料（Μ爲 磁性 金 屬 元 素 、Υ爲氧、氮及氟中之一、X爲非Μ及Υ 之 元 素 ) 有 數個硏究。已發現的是，粒狀磁性材料具 有 低 磁 漏 失 及 大飽和磁化。爲了在Μ-Χ-Υ粒狀磁性材料 中 達 到 大 飽 和 石炫化’需要增加Μ成份之比例◦因此，在 一 般 m 用 中 5 如高頻電感裝置或變壓器之磁心中，成份 Μ 在 Μ -X -Υ 粒狀磁性材料中之比例被限制在一範圍中， 使 得 飽 和 磁 化 等於祇包含成份Μ之大塊金屬磁性材料之 飽 和 磁 化 的 8 0 %或更多。 本 發 明 之 發 明者調查在具有由Μ-Χ-Υ代表之組合之粒 狀 磁 性 材 料 中 之Μ成份之比例範圍（Μ爲一磁性金屬元 素 Λ Υ 爲 氧 氮及氟、X爲非Μ及Υ之元素）。結果發 現 在 任 一 個 組合系統中，假使磁性金屬Μ之濃度落在 - 特 定 範 圍 內 ，則在高頻帶中展現大的磁漏失。 成 份 Μ :之比例的最高區域爲飽和磁化爲祇包含成份Μ 之 大 _Li±| 塊 金 屬 磁 性材料之飽和磁化的8 0 %或更多。此區域 對 應 到 具 有 高 飽和磁化及低漏失之Μ-Χ-Υ粒狀磁性材料 7 且 已 被 硏 究 及發展。在上述區域內之材料具有大的實 -7- 495969 五、發明説明（6 ) 數部份磁導率//'及飽和磁化，因此被用在高頻微磁裝置 ，如上述提及之高頻電感器。然时，決定電阻之成份X 及Y之比例很小，使得電阻亦小。因此，假使膜之厚度 增加，則高頻處之磁導率亦隨著渦流電流在高頻帶的發 生而降低。因此，這些材料不適於做爲雜訊防範圍措施 之磁性膜。 成份Μ之比例的下個區域爲飽和磁化不大於80%亦不 小於60%之祇包含Μ成份之大金屬磁性材料之飽和磁化 ◦在這個區域中，電阻大約等於100 // Ω · cm，其係相 當大。因此，即使材料厚度爲數// m，渦流電流漏失小 且大部份的磁性漏失自自然共振得來。結果，磁性漏失 項//"具有窄的頻率散佈。因此，這個區域適於在窄頻 帶中之雜訊防範措施（高頻電流抑制）。 成份Μ之比例的第三區域爲飽和磁化不大於60%亦不 小於3 5 %之祇包含Μ成份之大金屬磁性材料之飽和磁化 。在此區域中，電阻大約等於500 // Ω · Cm，較上述大 很多。因此，渦流電流漏失很小，且在成份Μ之粒子之 間之磁性互動亦小。因此，旋轉之熱攪動增加，且導致 自然共振的頻率振盪。因此，磁性漏失項//"在寬頻率範 圍上顯示一大値。因此，這個比例區適用於高頻電流在 一寬頻帶上之抑制。 另一方面，成份Μ之比例較小的區域提供超磁特徵 ，因爲沒有成份Μ之粒子之間之磁互動發生。 在磁漏失材料被排置在雜訊幅射部份之附近以抑制高 495969 五、發明説明（7) 頻電流時’材料設計之標準爲磁性漏失項v "及磁性漏 失材料之厚度δ之乘積// π · (5。爲了有效抑制數百 MHz之高頻電流，下列關係式必須成立： //，，· 5 g 約 1 000(// m) 特別是’假使磁性漏失材料具有磁性漏失項V "=丨〇〇〇 ’則厚度必須是1// m或更多。具有低電阻及容易引起 渦流電流之材料是不討喜的。最好的是電阻爲丨⑽V Ω • cm或更多之組合。在用於本發明之組合系統中，最 好的是，成份Μ之比例落在一範圍內，使飽和磁化下大 於80%亦不小於35 %之祇包含Μ成份之大塊金屬磁性材 料之g包和磁化◦飽和磁化等於3 5 %或更多之飽和之區中 沒有超磁性。 本發明之發明者係藉由施加上述磁性材料至MR AM而 製成本發明。 根據本發明，提供一種磁性隨機存取記憶體，其包含 使用磁性材料之記憶體裝置部份及排置在磁性材料附近 之高頻電流抑制器，用以抑制在記憶體裝置部份中流動 之高頻電流。 式之簡單說明 第1圖係相關技術中之MR AM之切面圖； 第2圖係第1圖中之MRAM之特徵部份之放大切面 圖； 第3圖係根據本發明之第一實施例之MR AM之切面 圖； -9- 495969 五、發明説明（8 ) 第4圖係第3圖中之MR AM之特徵部份之放大切面 圖； 第5圖顯示粒狀磁性材料之磁漏失項v ”之頻率特 性； 第6圖顯示具有粒狀磁性薄膜排置在其附近之微條線 中之傳輸特性S 2 !之頻率特性； 第7圖係根據本發明之第二實施例之μ R A Μ之切面 圖； 第3圖係根據本發明之第三實施例之μ R A Μ之切面 圖。 霞佳實施例之說明 首先參考第3圖，根據本發明之第一實施例來描述 MRAM。 第3圖之MRAM包含一基片21及安裝於其上之積體 裝置部份22。積體裝置部份22係經由引線23連接到引 線終端24。基片21、積體裝置部份22、引線23、及引 線終端係在塑膠樹脂製成之塑模體2 5中模制。在模制 時’一高頻電流抑制器26係排列在基片2 1之下表面。 努一高頻電流抑制器27係排置在積體裝置部份22上方 ’並與其相距一間隔。高頻電流抑制器26及27會在後 爾予以詳述。 積體裝置部份22具有數個記憶體裝置部份。每一個 s己憶體裝置部份做爲一記憶體單元。積體裝置部份2 2 具有一電晶體部份（未示）排置在每一個記憶體裝置部 -10- 495969 五、發明説明（9 ) 份及基片2 1之間以選擇一特定之記憶體單元。 參考第4圖，以下將描述積體裝置部份22之結構。 積體裝置部份22包含第一導體31於基片21上，在第 一導體3 1上之第一絕緣層3 2，在第一絕緣層3 2上之第 一鐵磁組件3 3，覆蓋第一鐵磁組件3 3之第：：絕緣層3 4 ，在第二絕緣層34上之第二鐵磁組件35，覆蓋第二鐵 磁組件35之第三絕緣層36，形成在第三絕緣層36上之第 四絕緣層3 7及第二導體3 8。第一鐵磁組件3 3，第二絕 緣層3 4及第二鐵磁組件3 5之結合形成一磁隧道功能裝 置，做爲上述記憶體裝置部份之一。 第一及第二導體31及38被排置成使第二鐵磁組件35 在電流供應到該處時被施以一磁場。當第一及第二導體 31及3 8被供應有電流時，磁場由電流產生並結合成爲 一組合磁場◦在組合磁場之下，第二鐵磁組件3 5之磁 化被旋轉及反轉。另一方面，第一鐵磁組件3 3之磁化 爲固定的，例如，藉由使用具有高飽和磁化之鐵磁材料 〇 第一鐵磁組件33由C〇Pt合金製成，而第二鐵磁組件 3 5由N1F e合金製成。第二絕緣層3 4由A12〇3或其相似 物製成。 第--及弟一局頻電流抑制器2 6及2 7用來抑制i%經弟 一或第一導體3 1或3 7之脈衝電流之諧波扭曲’以抑制 高頻放射雜訊，並避免雜訊疊加在流經第一及第二鐵磁 組件3 3及3 5之間之讀取電流上。 495969 五、發明説明（°) 接著，將描述高頻電流抑制器2 6及2 7之形成。每一 個高頻電流抑制器26及27包含含有Fe、A1及◦之粒 狀磁性薄膜。 在具有氧氣供應源之真空室中’ 一膜係藉由蒸氣澱積 ，使用Fe7〇Al;〇合金做爲澱積材料’而澱積在一 poly i nude之盤上。澱積前之真空程度爲1.33x1 (T4Pa或 更少◦在澱積期間之氧氣流動率爲3 · 0 s c c m ◦在蒸氣澱 積之後，在一真空磁場中實行2小時3 00 °C之熱處理。 因此，獲得粒狀磁性薄膜。 薄膜具有2.0//m之厚度，530// Ω . cm之d.c·電阻， 18 0e(1422A/m)之各向異性磁場 Hk，16800Gauss(1.68T) 之飽和磁化M s，及1 4 8 %相對頻寬b w r ◦相對頻寬b w r 係藉由擷取"爲最大V "…値之5 0 %之兩個頻率之間之 頻寬並在中央頻率標準化該頻寬而獲得。薄膜之飽和磁 化爲祇包含磁性金屬之大塊材料之飽和紐化之7 2.2 %。 參考第5圖，其顯示磁性漏失項V "之頻率特性。橫 座標及縱座標代表頻率及爲複數磁導率之虛數部份A π 之磁性漏失項。 薄膜之高頻電流抑制效應被調查。特別是，薄膜係直 接置放在具有75mm之長度及50Ω之特徵阻抗之微波帶 狀線之上。藉由網路分析儀，測量傳輸特性。測量結果 顯示在第6圖上。藉由使用粒狀磁性薄膜，S21傳輸特性 自100MHz周圍之頻率單調地下降，並在3GHz處展現 -10dB。其結果顯示S21傳輸特性係根據"之散佈，且抑 -12- 495969 五、發明説明（n) 制效應的程度會根據v π及厚度6之乘積。 前面已描述藉由真空蒸氣澱積而形成膜。另外也可使 用噴濺，離子束澱積及氣體澱積。祇要磁性漏失材料被 均勻澱積，並不限制形成薄膜的技術。 參考第7圖，以下將根據本發明之第二實施例來描述
MRAM 第7圖中之MRAM包含一基片41及安裝於其上之積 體裝置部份42。積體裝置部份42係經由引線43連接到 引線終端44 ◦基片41、積體裝置部份42、引線43及引 線終端由樹脂塑模45來塑模。在塑模時，.一高頻電流 抑制器46係排置在基片4 1之下表面。積體裝置部份42 在結構上與第4圖的積體裝置部份2 2相似。 局頻電流抑制器4 6包含粒狀磁性材料之薄膜。薄膜 口 J以與在第3及4圖中描述之μ R A Μ中之高頻電流抑制 器26之相似方式形成。最好是，薄膜係由一材料製成 且具有-組合，使得在由蒸氣澱積或相似物澱積之後， 並不需要熱處理。 參考第8圖，以下將根據本發明之第三實施例來描述 MRAM。 不於第8圖之MRAM包含一基片η及安裝於其上之 積體裝置部份5 2 ◦ 積體裝置部份52係經由引線
電流抑制器5 6係以 53而連 π Μ、檟體裝置部份52、引線53 脂塑模5 5來塑膜。塑模時，高頻 間隔排置在積體裝置部份52上方 -13- 495969 五、發明説明（12 ) 。積體裝置部份5 2之結構與第4圖中之積體裝置部份 22之結構相似。高頻電流抑制器56包含一粒狀磁性材 料薄膜。例如，薄膜可以與在第3及4圖中描述之 MR AM中之高頻電流抑制器27者相似的方法形成在 polyinude盤上。如此獲得之高頻電流抑制器56係藉由 以如ρ ο 1 y 1 m 1 d e之樹脂模制5 5來塑模而排置在積體裝置 部份5 2之上方。 在上述中之任何一個MRAM中，信號脈衝電流之諧波 扭曲被減少，且不想要之放射或幅射亦可被減少。因此 ，可以避免資料爲入速度及資料讅取速度變慢。 符號說明 1…基片 2…積體裝置部份 3…引線 4…引線終端 5…樹脂模制 1 1…第一導體 1 2…第一絕緣層 13…鐵磁組件/層 14…第二絕緣層 15…第二鐵磁組件 16···第三絕緣層 17…第四絕緣層 18…第二導體 -14- 495969 五、發明説明（13 ) 21… 基 片 22… 積 體裝置部份 23… 引 線 24… 引 線終端 25… 塑 模體 26、 27 …高頻電流抑制器 3 1··· 第 一導體 32··· 第 一絕緣層 33… 第 一鐵磁組件 3 4"· 第 二絕緣層 35… 第 二鐵磁組件 36··· 第 二絕緣層 37… 第 四絕緣層 38"· 第 二導體 41/5 1… •基片 42/52·· •積體裝置部份 43/5 3·· •引線 44/54·* •引線終端 4 5 /5 5 ·· •樹脂塑模 4 6/5 6·· •高頻電流抑制器 -15 -

Claims (1)

  1. 495969 六、申請專利範圍 1. 一種磁性隨機存取記憶體，包含： •-記憶體裝置部份，π使Π]磁11:付料：反 -一高頻電流抑制器，排置在磁性材料附近，用以抑 制流經記憶體裝置部份之高頻電流。 2. 如申請專利範圍第1項之磁性隨機存取記憶體，更進 一步包含·-模制體，使得該記憶體裝置郃份及該高频 電流抑制器在其中塑模。 3. 如申請專利範圍第1項之磁性隨機存取記憶體，其中 高頻電流抑制器包含粒狀磁性材料之薄膜。 4. 如申請專利範圍第3項之磁性隨機存取記憶體，其中 粒狀磁性材料具有由Μ-Χ-Υ代表之組合，Μ爲· ·磁性 金屬元素，Υ爲氧、氮及氟其中之一個，而X則爲非 Μ及Υ之元素。 5. 如申請專利範圍第4項之磁性隨機存取記憶體，jPP 粒狀磁性材料之飽和磁化爲祇包含Μ之大塊材料之飽 和磁化之35%或更多。 6. 如申請專利範圍第4項之磁性隨機存取記憶體，其中 粒狀磁性材料之電阻爲1 00 // Ω · cm或更大。 -16-
TW090120078A 2000-08-21 2001-08-16 MRAM with an effective noise countermeasure TW495969B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000249452A JP2002064189A (ja) 2000-08-21 2000-08-21 マグネティック・ランダム・アクセス・メモリ

Publications (1)

Publication Number Publication Date
TW495969B true TW495969B (en) 2002-07-21

Family

ID=18739188

Family Applications (1)

Application Number Title Priority Date Filing Date
TW090120078A TW495969B (en) 2000-08-21 2001-08-16 MRAM with an effective noise countermeasure

Country Status (9)

Country Link
US (1) US6657246B2 (zh)
EP (1) EP1182665B1 (zh)
JP (1) JP2002064189A (zh)
KR (1) KR20020015293A (zh)
CN (1) CN1339800A (zh)
DE (1) DE60101074T2 (zh)
NO (1) NO20014004L (zh)
SG (1) SG100748A1 (zh)
TW (1) TW495969B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6903396B2 (en) * 2002-04-12 2005-06-07 Micron Technology, Inc. Control of MTJ tunnel area
US6936763B2 (en) * 2002-06-28 2005-08-30 Freescale Semiconductor, Inc. Magnetic shielding for electronic circuits which include magnetic materials
US6950577B2 (en) * 2002-07-01 2005-09-27 Intel Corporation Waveguide-based Bragg gratings with spectral sidelobe suppression and method thereof
JP4424298B2 (ja) * 2005-10-26 2010-03-03 Ｔｄｋ株式会社 電子部品
US20090102015A1 (en) * 2007-10-17 2009-04-23 Ulrich Klostermann Integrated Circuit, Memory Cell Array, Memory Cell, Memory Module, Method of Operating an Integrated Circuit, and Method of Manufacturing an Integrated Circuit
DE102007049786A1 (de) * 2007-10-17 2009-04-23 Qimonda Ag Integrierte Schaltung, Speicherzellenarray, Speicherzelle, Verfahren zum Betreiben einer integrierten Schaltung, sowie Verfahren zum Herstellen einer integrierten Schaltung
KR102354370B1 (ko) 2015-04-29 2022-01-21 삼성전자주식회사 쉴딩 구조물을 포함하는 자기 저항 칩 패키지

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI117224B (fi) 1994-01-20 2006-07-31 Nec Tokin Corp Sähkömagneettinen häiriönpoistokappale, ja sitä soveltavat elektroninen laite ja hybridimikropiirielementti
WO1995031826A1 (en) * 1994-05-17 1995-11-23 Olin Corporation Electronic packages with improved electrical performance
JPH0935927A (ja) 1995-07-20 1997-02-07 Tokin Corp 複合磁性体及びそれを用いた電磁干渉抑制体
US5741435A (en) * 1995-08-08 1998-04-21 Nano Systems, Inc. Magnetic memory having shape anisotropic magnetic elements
EP0831501B1 (en) * 1996-03-18 2002-07-03 Seiko Epson Corporation Process for producing rare earth bond magnet
JPH10163400A (ja) * 1996-11-28 1998-06-19 Nitto Denko Corp 半導体装置及びそれに用いる２層リードフレーム
US5902690A (en) 1997-02-25 1999-05-11 Motorola, Inc. Stray magnetic shielding for a non-volatile MRAM
JPH10307902A (ja) 1997-05-01 1998-11-17 Tokin Corp Ｉｃカードのための保護具及び保護方法
JP2001291989A (ja) * 2000-04-04 2001-10-19 Tokin Corp 金属筐体を備えた電子部品
US6653573B2 (en) * 2000-04-04 2003-11-25 Nec Tokin Corporation Wiring board comprising granular magnetic film

Also Published As

Publication number Publication date
EP1182665A3 (en) 2002-03-06
CN1339800A (zh) 2002-03-13
KR20020015293A (ko) 2002-02-27
NO20014004D0 (no) 2001-08-16
EP1182665B1 (en) 2003-10-29
US20020020865A1 (en) 2002-02-21
JP2002064189A (ja) 2002-02-28
DE60101074T2 (de) 2004-07-15
SG100748A1 (en) 2003-12-26
EP1182665A2 (en) 2002-02-27
DE60101074D1 (de) 2003-12-04
US6657246B2 (en) 2003-12-02
NO20014004L (no) 2003-02-24

Similar Documents

Publication Publication Date Title
KR101360991B1 (ko) 기억 소자 및 메모리
TWI240274B (en) Magnetic memory device
US20040000415A1 (en) Magnetic shielding for electronic circuits which include magnetic materials
KR20010095325A (ko) 케이블 외장상에 형성된 잡음 흡수 고손실 자성막을 가진신호 전송 케이블
TW495969B (en) MRAM with an effective noise countermeasure
JP3879576B2 (ja) 磁気不揮発性メモリ素子の磁気シールドパッケージ
JP4398056B2 (ja) 樹脂モールド体
Manikandan et al. Hopkinson effect and temperature‐dependent dielectric properties of single domain SrFe12O19 particles
TW502261B (en) Electronic component comprising a metallic case provided with a magnetic loss material
JP2005158985A (ja) 磁気メモリ装置の実装構造及び実装基板
CN111491500B (zh) 电磁波衰减体及电子装置
JP4417521B2 (ja) 配線基板
Cronin et al. Soft magnetic nanocomposite CoZrTaB–SiO2 thin films for high-frequency applications
US20190081007A1 (en) Semiconductor device
KR20010095320A (ko) 과립형 자기막을 포함하는 배선기판
EP1146637B1 (en) Electronic component of a high frequency current suppression type and bonding wire for the same
TWI223438B (en) Information storage device and electronic equipment mounted with the same information storage device
Zhuang et al. Magnetic-multilayered interconnects featuring skin effect suppression
JP4287020B2 (ja) 高周波電流抑制型放熱板
JP2010067643A (ja) 磁気ランダムアクセスメモリ
WO2003083939A1 (fr) Ensemble ecran magnetique et materiau d'etancheite pour element de memoire non volatile magnetique
US7359148B2 (en) Thin film magnetic head including NiPRe alloy gap layer
EP1166288B1 (en) Magnetic substance with maximum complex permeability in quasi-microwave band and method for production of the same
JP4271825B2 (ja) 半導体ベアチップおよび半導体ウエーハ
JP4398057B2 (ja) 高周波電流抑制型電子部品

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees