TW411618B

TW411618B - Semiconductor memory device

Info

Publication number: TW411618B
Application number: TW083105258A
Authority: TW
Inventors: Kouki Hagiya; Ken Shibata
Original assignee: Hitachi Ltd; Hitachi Device Eng
Priority date: 1993-06-11
Filing date: 1994-06-09
Publication date: 2000-11-11
Also published as: JPH06350052A; CN1098545A; US5473198A; JP3299342B2; KR950002012A; KR100325272B1; US5880531A; CN1044294C

Description

經濟部中央揉準局負工消f合作社印策 ΑΊ ___Β7 _五、發明説明（丨） " 發明背景：發明領域：本發明是有關於一種半導體記憶裝置，更明確地說是一種適合於導線在晶片上的結構（LOC )及具有多位元結構之動態隨機記憶體（d RAM)的半導體記憶裝置。相關領域的描述：一種熟知的d RAM，其採用所謂的LOC結搆，其中半導體晶片和導線一起封裝在一個構裝中。具有此種 LOC結構的dRAM，已發表在J P— A— 3-214669及U. S.專利No. 5， 068，712 0 在LOC的結構中*導線圖案經過一絕緣層，被附加在半導體晶片的表面上。在此種結構中，連接墊通常都被排列在晶片的中央如在JP— A— 3 — 2 1 4 6 6 9中，在晶片縱向排成一列。此外，在US專利No. 5，068，712中，位址資料的連接墊排列在晶片中央的兩列上。發明總結：由於高積體化的要求，通常在半導體記憶裝置上的連接墊數目將隨之增加，且晶片的尺寸隨之降低。例如所謂的同步動態RAM，爲了處理由於高速讀寫所產生的雜訊（也就是防止由雜訊所導致的錯誤功能）， I-------ά---^---—.玎------养' (請先閲t*-背面之注意事項再填寫本頁) 本紙張尺度適用中囡國家標準（CNS ) A4洗格（210X297公釐）經濟部中央標準局員工消費合作社印製 A7 ____B7五、發明説明（2 ) ' 電源供應V c c和V s s的接腳，被提供給每一預先設定的數字之輸出/輸入電路。因此，除了輸出/輸入電路外，必須提供許多的連接墊給電源供應器。此外，因爲輸出的Μ 0 S電晶體以高速度驅動一個相當大的負載，所以必須流過相當大的電流，又因爲，須要增大晶片的尺寸，以滿足如此大的驅動電流，所以*輸出電路連接垫間的距離，必須增大。因此，有一問題就是連接墊列上的長度變大，所以無法解決晶片尺寸最小化的要求。此外，當RAM被架裝在架裝基板的兩側（假如是兩惻架裝），在一方法就是，在基板反側上的R A Μ晶片罩幕，被校正以重新建立RAM晶片，不同於在正面的RA Μ晶片。另一方向，如圖1的最簡片方法，在反面上的RAM 導線框架之外側導線部份1 6 ，可以膂向與正面上那些 RAM相反的方向。但是，在如圖1中的LOC結構，晶片側上的樹脂模子1 2的厚度與導線側上的不同，因此，在相反側上RAM的外端導線部份，鸷向在正面上RAM 導線的相反方向，所以施於樹脂10和RAM晶片上的應力，正反面將不同。結果，在耐久度上產生問題，在長時間的使用下，在反面上的RAM之外側導線的基部，會發生斷裂，且導線也易於斷裂。本發明的目的是提供一種無論增加連接墊列的長度和增加連接墊數目，都能夠降低晶片尺寸的半導體記憶裝置 0 I.--------¾衣-----]ΐτ------^ - - (請先：&讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家棣準（CNS ) Α4規格{ 2!0Χ297公釐）-5 - 經濟部中央標隼局員工消f合作杜印製 A7 __ B7_五、發明説明（3 ) " 本發明的另一個目的是提供一種無須破壤耐久度及修正和無須增加高稹體化時額外的製造過程，都能架裝晶片在兩側的半導體記憶裝置。根據本發明的一方面，一種半導體記憶裝置其包括了在半導體晶片上，至少經過一絕緣薄膜排列的許多導線之內部導線部份，及從半導體晶片的電性絕緣，其包括至少資料輸入/輸出連接墊，排列在記憶體陣列和連接內部導線部份和連接墊之金屬線間，交錯排列半導體晶片的中央部份之兩列對稱軸內。如此的基板，因爲墊列能夠做短，相對地晶片的尺寸能夠做小，且架在反面的RAM，可以藉由如架裝在正面的RAM之相同的打線過程來達成。根據本發明的一種實例，排列在兩列的連接墊列間的空間，具有足夠的距離，以藉由針頭打線來相連連接線。根據本發明的一種實例，至少一個输入/输出緩衝器，排列在兩列連接墊列之間。藉由配置如上述之兩列連接墊間的輸入/輸出緩衝器，可藉由晶墊的兩列排置形成之空間，予以有效利用。根據本發明的一種實例，一種平稼電容器，用以保持驅動輸出MO S F ET的支持電壓，排置在兩列連接墊列之間。在此方法中，藉由配置平穩電容器，由晶墊的兩列配置形成之空間，能被有效利用。根據本發明的一種實例，位址資料的連接墊，排置成 ----------¾.------ir------^ (請先聞讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家搮準（CNS ) A4规格（210X297公釐）-6 - A7 B7 經濟部中央標準局員工消費合作社印製五、發明説明（4 ) 兩列，大致在相同直線上，如連接墊排置成兩列一樣。然而，在沿連接墊列的方向上之晶片長度，能予以縮短。根據本發明的一種實例，排置成兩列的連接墊中，每一列的每一連接埜，排置在相關兩相鄰連接墊之間。然而，在兩列連接墊列間的宽度，能予以縮短。根據本發明的另一方面，一種半導體記億系統，包括了一個基板和根據上述的兩半導體記億裝置，各別地架裝在基板的兩側，如此，半導體記憶裝置的主平面，相對於經過基板主平面的相反面。更明確地說，即使在正面上，半導體記憶裝置內的兩列連接墊，與如上述藉由架裝半導體記憶裝置在兩側之反面半導體記憶裝置相反，如此在記憶體操作時，沒有問題，因爲排在兩列的連接墊，被用來輸入/輸出資料。因此在正面的半導體記憶裝置之外側導線部份，與在反面的半導體記憶裝置之外側導線部份，彎向相同的方向，所以在導線的Μ久度，不致發生問題。故不須要去更正R AM的罩幕，其視在正面或反面的半導體記憶裝置而定。更明確地說，用來輸入位址資料的連接墊，可以同樣排列在兩列上0 根據本發明的另一方面，一種半導體記憶系統，其包括了一種半導體陣列，其包含具有上述結構的許多半導賭記憶裝置，一種中央處理單元，用來控制半導體陣列的資料讀寫，且在中央處理單元和半導體陣列間，有一介面電 --------.參---ί - - (諳先閱讀背面之注^一^項再填寫本頁) .-線本紙張尺度適用中國國家搮準（CNS)A4规格（210Χ297公釐）-7 ' A7 B7 經濟部中央標準局員工消費合作祍印袈

五、發明说明 (， 1 1 路 0 I 1 附圖的簡明描述 I 讀： I 1 \ 圖 1 爲圖示具有 L 0 C 結構和兩側架裝的半導髗記憶先聞讀 1 1 1 裝匱的側視圖 0 背 £ I I 之 .1 · 1 1 圖 2 爲方格圖示電路圖 9 根據本發明的半導體記憶裝汪意事 1 1 置的記憶細目部份和周邊電路部份 1 項再 1 ( 圖 3 爲圖 2 •— 部分之周邊電路部份的放大圖〇本裝 1 圖 4 爲在圖 2 中周邊電路部份的資料輸入 / 輸出晶墊頁 1 1 9 輸出 Μ 〇 S F E T j· S 及輸入緩衝器的相關位置： 1 圖 5 爲在圖 2 中周邊電路部份之輸出 Μ 0 S F Ε Τ 的 1 ] 另一種排置 0 I 訂 | 圖 6 A 爲根據本發明之半導體記憶裝置的 — 種實施例 1 I 描述連接埜導線框架和金屬線間之平視圖 0 1 1 圃 6 B 爲當圖 6 A 的半導體記憶裝置被架裝在兩側時 1 1 9 在反面上的連接墊，導線框架和金屬線間之平視圖線 1 圖 7 爲根據本發明架裝在兩側之半導體記憶裝置的剖 1 1 1 面側視圖 Ο 1 I 圖 8 A 和 9 A 爲當圖 6 A 的半導體記憶裝置被架裝在 - 1 1 兩側時 9 在正面上的連接墊 9 導線間的關係圖 0 1 1 m 8 B 和 9 B 爲當圖 6 A 的半導體記憶裝置被架裝在 1 兩側時 1 在反面上的連接墊 J 導線間的關係圖〇 1 1 1 圖 1 0 爲根據本發明之半導 m 記憶裝置的另一種實施 1 1 例中 j 連接墊導線框架和金靥線間的平視圖 0 1 ! | 本紙張尺度適用中國國家標準（CNS ) A4见格（210X297公釐） -f Ϊ - _ _J I 經濟部中央樣準局—工消費合作，社印製 A7 ___·_WT_ 五、發明説明（6 ) " 圖1I爲根據本發明之半導體記憶裝置的另一種實施例中，連接墊，導線框架和金屬線間的平視圖。

圖1 2爲圖示應用在本發明中動態RAM (DRAM )之寅施例的一部扮·。圖1 3爲根據本發明，在電腦系統中，所使用的半導體記憶裝置之記憶儲存單元的投視圖。圖1 4爲圖示一種D RAM控制系統，使用根據本發明的半導體記憶裝置的方塊圖。較佳實施例的描述：根據本發明的半導體記憶裝置之實施例，將參照附圖來做詳細的描述。本發明以下的實施例，皆適用到 D R A Μ ° 圖2爲根據本發明之半導體記憶裝置的一種實施例，圖示記憶細目部份和周邊電路部份的方塊圖。圖2的電路方格，藉由熟知的半導體積體電路的製程技術，製造在單晶砂的單一半導體基板上。圖2的電路方格，大致在半導體基板上，實際幾何排列方式一致。在實施例中，爲了防止由於控制信號及記憶瘅列的不同金靥線之長度而降低操作速度，及由大容量記億產生之大晶片尺寸所導致的驅動信號，由RAM和用以選擇位址的周邊電路部份所組成的記憶體陣列部份，排列如下。如圖2中，由晶片縱向中央部份和橫向中央部份所構成的十字形區域。周邊電路主要是排置在十字形區域，且本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------裝---^---丨訂------練 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印策本紙張尺度適用中國國家標準（CNS ) Α4規格< 210X297公釐） A7 _ _ _B7 五、發明説明（7 ) " 藉由十字形區域的縱向中央部份，將晶片分成兩部份，以提供塊（bank) 〇和塊1。藉由橫向中央部份，分別將塊 0和塊1分成兩部份。然而，十字形菡域被放置在縱向的中央部份和晶片的横向，且記憶體陣列及感知放大器在放塊中。例如，每一個4記憶體陣列，具有大約4M位元，雖然並未限制，將描述於後。因此，4個記億體陣列，整體具有16M位元的大型記憶容量。 ’ 在一個記憶陣列中，兩記億墊排列在感知放大器的每一側，以提供4記憶體方塊，圖中未表示。然而，感知放大器列，被一對排列在感知放大器列旁的記憶墊所利用與所謂共用感知放大系統相同。記憶墊包括了在橫向延伸的字元線，及一對垂直於字元線的互補位元線（資料線或數位線），且在縱向上平行延伸。用來選擇字元線的X解碼器和驅動器，排列在靠近中央部份的記憶體陣列。排列在X解碼器和驅動器爲一墊控制電路（ MAT Con .)，共用輸入/輸出線控制電路（ Common Con.)及輸入/輸出線選擇電路（丨/ 〇 Sel.)。主要放大器（MA )被提供在晶片中央部份的一側，靠近墊控制電路，共用輸入/輸出線控制電路及输入/輸出線選擇電路，相當於藉由分開記憶體陣列成四部份所形成的記憶方塊。記憶塊選擇電路（Bank Sel.)排列在主放大器間。以上電路對稱排列於半導體晶片縱向上的中央線。行系統控制電路（Col Con.)和行系統多餘電路（ Col Eed.)，在半導體晶片橫向上中央部份的右邊证域。「10 - ' ----------¾.---„---ΐτ------^ , - (請先W讀背面之注意事項再填寫本頁〕經濟部中央標準局員工消費合作社印聚 A7 __ —_B7_ 五、發明説明（δ ) " 行系統多餘電路包括了一個失敗位址記億單元和失敗位址偵測霣路及用一個初步γ選擇電路來取代一個失敗γ選擇電路。D C代表一個電源供應電路，以產生內部操作電壓 0 列系統控制電路（Row. Con.)及列系統多餘電路（ R ον . R e d .)，在半導體晶片橫向上中央部份的左邊區域。列系統多餘電路包括了一個失敗位址記憶單元和失敗位址偵測電路*及以一初步字元線，來取代失敗字元線。 D C代表一個電源供應電路，以產生內部操作電壓。列系統控制電路包括，用以偵測列位址閃爍信號 R A S B的輸入序列之測試電路，行位址閃爍信號 C A S B和可寫式信號WE B及辨視測試模式，雖不受限制，但用以有別於正常操作的測試功能。不同的連接墊排列在晶片縱向的中央區域。連接墊的賁施例，有一個外加電源供應器的晶墊。用以供應電路接地的晶墊數目，用以增加輸入的位準限度，也就是，用以降低電源供應器的阻抗，以相對在總數比十大，且晶埜大致上彼此排列成一直線。接地晶垫連接到由所謂L 0C技術所形成的接地導線，且在縱向上沿伸。晶墊被用來防止由字元驅動器的非選擇字元線所產生的偶合，及字元線的清除，且晶墊提供感受放大器的共源極，接地晶墊主要被用來降低功率阻抗。由黑方格所表示的連接墊，對稱地軸向，相互地排列在兩列（也就是，大致對稱於晶片縱向的中央線在圖本紙涑尺度逍用中國國家橾準（CNS ) Α4规格（210 X 297公釐）-1 i _ I--------•裝---„--ί訂------銶 , « (請先閲讀背面之注意事項再填寫本X ) 經濟部中央標準局員工消費合作社印製 A7 _ B7 五、發明説明（9 ) 2晶片上半部份的中央部份，其雖並未限制。一個输入/ 输出緩衝器（1/OBuf.) 2，支持電壓電路（VCH) 7 (描述於後），及輸出電容（CAP) 6，排列在連接墊列之間。輸入第一極電路（input) 1 ，及輸出電路3 ( 輸出MOSFET — s )用來輸入/輸出緩衝器2 (描述於後），位於右手邊連接墊列的晶墊之間。因此，電源接頭及用以在一多位元單元，如8位元中執行讀寫的資料接頭，分佈到排列在兩列的連接墊。由黑色方格所表示的連接墊，排列在晶片下半部，大約中央部份的縱向列上。計數產生電路（CKL. Gen.)，輸第一極電路（丨nput)，位址信號產生電路（Add. Gen. )，支持電壓產生電路（VCH，）及電容（Cap)，排列在連接墊列的兩側。圖3爲圇2上半部份（由虛線圍住部份）之中央部份的放大圖。在圖3中，以上電路，連接墊及線LVCC及 LVSS，用以電源供應的Vcc及Vs s ，都予以描述 0 在圖3中，數字1代表用來資料输入之输入第一極和輸入緩衝電路。數字2代表輸入/輸出緩衝器（此例中爲輸入緩衝器），3代表由输出緩衝器所驅動的輸出電路， (例如一對MOSFET> s ) ，4代表主要放大器（ MA) ，5代表Y解碼選則電路（塊選擇電路），6代表支持電路的平穩電路，且7代表支持電壓產生電路。在圖 3中，連接墊是由中央有X的方格未代表。本紙張尺度適用中國國家橾準（CNS)A4規格U丨0X297公釐）-12 · ---------裝---.--丨訂------踩 . · (請先閲讀背面之注意事項再填寫本頁) A7 B7 經濟部中央樣準局員工消費合作社印衷五、發明説明 (10) - 1 1 在寊施例中 9 晶墊列 Ρ I / 0 0 9 Ρ I / 0 1 9 P I 1 1 | / 0 2 和 Ρ I / 0 3 > 對資料 I / 0 0 到 I / 0 3 及晶埜 I | P V S S Q 和 P V C C Q J 對輸出 η 路的功率接頭 1 及晶請 1 1 墊列 Ρ I / 0 7 » Ρ I / 0 6 > Ρ I / 0 5 和 Ρ I / 0 4 先 Η 1 1 讀 1 1 對資料 I / 0 7 到 I / 0 4 > 及晶墊 Ρ V S S Q 和背 ιέ I 1 之 1 P V C C Q 9 對功率接頭，這些連接墊以兩列排置在圖注意 1 事 1 3 中縱向 % 對稱排列於中央線 9 也就是 » 輸入緩衝器 2 列項再 1 9 電容器 6 和 V C Η 7 〇填窝本裝 I 輸出電路的電源供應 V C C Q 和 V S S Q 9 供 trtff 應電源頁 1 I 伏特 V C C 和電路位能 V S S 到許多獨立輸出電路 3 t 且防止由在输出電路到其他電路操作上電源線內產生雜訊的 1 影響 0 因此 y 供應電源伏特 V C C 和接地伏特 V S S 到兩訂 1 輸出緩衝器 3 從對 Ρ V C C Q 和 Ρ V S S Q 晶墊的電 1 1 源線延伸到輸出緩衝器 0 相反地，另 —^ 電路藉由電源 1 I 線 L V C C 和 L V S S 被供以相同的電源伏特 0 1 1 输级 .圖 4 爲資料輸入 / 輸出墊 Ρ I / 0 ，出 1 Μ 〇 S F Ε T 〆 S 及輸入 / 輸出緩衝器相關位置的放大圖 1 1 0 當在同一列晶墊間的空間必須提供 —· 個固定空間，大 1 1 致相對於金屬線的高度 0 此空間被利用來形成輸出 1 I Μ 〇 S F Ε T S 3 〇爲了使輸出 Μ 0 S F Ε Τ 在高速 1 [ 下 9 驅動相當大的負載 > 必須流適相當大的驅動電流在輸 1 1 | 出 Μ 0 S F E T > 且形成輸出 Μ 0 S F Ε Τ 爲相當大之對 1 1 應 0 然而 J 輸出 Μ 0 S F Ε Τ ，可利用以上晶埜空間來形 1 1 成 0 1 1 本纸浪尺度適用中國國家梯準（CNS ) A4規格（210X297公釐）-13 _ 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（η ) 更明確地，在金饜線連接中，在金靥線連接到晶墊後，金屬線被推開到導線的相反方向，然後，轉向導線。在此種針頭連接中，爲了勾住線到相對的連接墊上，晶墊列，大約必須相隔5 0 0 "m。在實施例中，因爲，輸入/ 輸出緩衝器等，因須要產生一個空間排置，在兩晶墊列形成時，所以高積體化都予以保持。圖5爲輸出MOS F ET的另一種排置的實例。在此例中，輸出Μ 0 S F E T在兩晶墊列間的空間內。在此情況下，藉由組成輸出電路的一對輸出MOS FET — s 3 ，共用的源極擴散層，高積體化能予以達成。特別地，當在8位元的單元中，執行資料的讀寫，它必須形成1 6 輸出MOSFET。藉由共同每一對輸出MOSFET的源極擴散層，輸出電路的區域，能予以降低。圇6 Α和6 Β圖示根據本發明的半導體記憶裝置內的連接墊，導線框架和金屬線的關係，且圖示當半導體記憶裝置架裝在兩側上時，正面和反面的架裝。在圖6 A中，數字1 7代表導線框架1 5的內導線部份，且數字1 8代表連接線。相對於內導線部份（接頭），不同信號（1/ 0，CLK等）及電源伏特（Vc c等）的晶墊，以P來代表其設計。DQM和/CKE代表输入/输出/罩幕控制計數信號和可計數，計數信號，A0到Al1代表位址資料，和NC代表空接頭。圖7爲根據本發明架裝在基板兩側的半導體記憶裝置的橫切面圖。在圖7中，數字1〇代表半導體晶片，12 本紙張尺度適用中國國家揉準（CNS ) A4規格（2I0X297公釐） ---------裝---.—L訂------球 . - (請先閱讀背面之注意事項再填寫本頁〕

經濟部中央標準局員工消f合作社印SL A7 B7 五、發明説明（12) 代表樹脂模型，1 6代表外導線部份，和2 〇代表基板。從圖7中，在LOC結構的半導體裝置，計多導線15的內導線部份，至少經過一層絕緣層1 4而排置在半導體晶片1 0上，且內導線部份與半導體晶片絕緣。此外，半導體裝置架裝在基板的兩側，如此，半導體晶片的主表面，相對於經過基板的反面。在實施例中，因爲至少資料輸入/輸出晶墊，排列在如下所述的兩列，RAM的外側導線部份，架裝在反面，且當RAM架裝在兩側時，與架裝在正面的RAM之外側導線部份，彎向相同的方向，也就是，在兩側架裝中，架裝在反面RAM的外側導線部份，與在正面，他們的埤曲的方向，爲半導體晶片的主表面和相對於半導體晶片主表面之平面。因此，即使，長時間的使用，導線也沒有斷裂的可能，且架裝在反面的RAM，能夠以與正面RAM相同的金屬線連接過程來製造，無須在正面上架裝RAM的校正充罩。在實施例中，資料輸入/輸出墊P I/O 0到 P I/O 7及電源供應墊PVSSQ和PVCCQ對輸出電路，相對於晶片縱向中央線對稱排置。經過金屬線連接到晶墊的導線圖案，同樣相對於縱向中央線，對稱排置。在此方法中，資料輸入/輸出墊和對输出電路電源供應墊的對稱排列，當在反側上被架裝的反向晶片RAM被組合時，此部分的連接無須任何修正。但是，如圖9 A所示，從導線（外在接頭），I/O 0輸入資料I/O 0，被寫入架裝在正面相對的RAM導線的記憶單元，如圖本紙張尺度適用中國國家搮準（CNS } A4规格（210X 297公釐）-15· .裝— (請先閲讀背面之注意事項再填窝本頁)

-1T -丨綵經濟部中央標準局員工消资合作，杜印裂 A7 ______B7____ 五、發明説明（13 ) " 9 b所示，因爲在反側的ram右側和左側的導線，相對於架裝在正面的導線，資料I /〇〇被寫入記憶體內，資料I /0 7之相對導線的記憶單元，但是，因爲寫入資料，是從相同的記憶單元中被讀取出來的，所以，在記億體的操作上，並無問題。另~方面，其他沒有對稱排置的導線’也就是電源供應V c c和V s s的導線’且參考電壓 VREF須予以連接，如此，相對的連接垫之導線，爲一對一的關係，如下描述，因此，晶墊PVCC，PVSS 和PVERF相對的導線，如圖6A和6B，被排成一列 Ο 更明確的說，對控制信號（/WE，/CAS，等）和位址資料（A0到A1 1 )，連接墊相對的導線，如圖 6 A和6 B在晶片的下半部縱向成列的排置。這是因爲，假如連接墊排列成二列且在水平方向上相互交換，外加控制信號將在水平方向上，與內部傳输控制信號交換。考慮位址信號，外加位址與內部位址交換，且在正常記憶體讀取，幾乎沒有問題。但是，必須重新建立一個對測試模式的測試圖式，且因此，位址的晶埜，成行的排列。在上述的結構中，藉由改變相對導線之連接墊的位置，在反側上，架裝RAM的一個位置，則打線得以實行。例如，與在圖6A和8 A中，正面上RAM比較，在圖6 B和8 B中，反面上的RAM，信號/WE和DQM 的導線彼此互換，且圖6 B和8 B中信號DQM的導線，變成信號/WE的導線。因此，相對的連接墊位置，位移本紙伕尺度適用中國國家揉準（CNS ) A4規格（210X29?公釐）-16 - ---------^------II------^ ' - (請先閎讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（14) —個晶墊，用以連接。同樣地，在圖6 B中對其他導線和連接墊組（PVCC和PVSS對，P/CAS和 PCLK 對，P/RAS 和 P/CKE 對，PA1 1 和 PA9對等），予以連接。另一方面，根據本發明，具有相同功能的連接墊，排列成兩列，具有不同功能的連接墊，排列成一列。每一金屬線，從排成一列的連接墊，延伸到導線，與介於架裝在正反面上的RAM之方向相反。相反地，每一金屬線，從排成二列的連接墊，延伸到導線，與介於架裝在正反面上的R A Μ之方向相同。因此，此例中，從排列成二列之連接墊延伸出來的金屬墊，並不會彼此交錯，如此，可防止金屬線接觸或短路的發生。在圖6 A，6 Β，Α和8 Β中，在字母前有的信號，如/WE代表低位置爲自發位準。在此應用中，具有低位準信號爲自發位準的以符號成檩記B (爲 bar )接以表示信號，來代表。經濟部中央標窣局員工消費合作杜印製 (請先閩讀背面之注意事項再填寫本頁) 在本發明中，如圇1 0所示，位址資料的連接墊，可以用資料輸入/輸出連接墊相同的方法，排列成二列，且在正面上，相對縱向中央線的右及左導線，可以在架裝在反面被連接到連接墊的情況下，彼此交換。圖10表示相對於低位址資料A0到A7的連接墊（PAO到PA7) ，在圇6 a排列中的位址資料連接墊，並且排列成二排，大致與晶片的上半部的兩列直線相同。也就是，外在接頭的數目被增加，在具有大記憶容量的RAM和具有在一個本紙張尺度通用中國國家棣準（CNS)A4規格（210XM7公釐）-17 - 經濟部中央標準局貞工消費合作杜印製 A7 _____B7_ 五、發明説明（15) " 單元內，多位元如1 6位元或3 2位元之記億讀取的 RAM內。在此例中，LOC結構的RAM沒有排列更多連接墊的空間（晶片縱向的長度）。因此，藉由排列包括位址接頭的許多連接埜成二列，眾多的連接墊能夠有效地被放置在晶片上。換句話說，在圖1 0中的實施例*晶片縱向的長度，可以比圖6 A中的實施例，縮短長度LC。在位址多功系統的RAM中，因爲X系統和Y系統的位址信號，經過相同的位址資料導線依序輸入，即使在反側上的RAM位址左右兩側導線交換，在操作上也不會有問題。但是，當記憶體讀取是藉由測試圖形（其中考慮檢査圖形和相鄰位元）來執行，則內部位址在反面架裝的 RAM將與在正面上的不同。因此，在反側上的RAM被檢査時，具有測試圖形之修正位址的測試圖形，可以根據左右的導線和連接墊的變化，來予以準備。在本發明中，如圖1 1所示，排成二列的連接墊，可以排列位移，如此，相鄰晶墊的連接墊，不會彼此相反。在此例中，因爲相鄰列上的連接墊，沒有彼此相反，所以，並不會產生金屬線在針頭連接中，接觸到相鄰列上，連接墊所連接的金屬線。因此，因爲介於連接墊列間的距離 WB能被縮短，與圖6 A中實施例，晶片區域能予以降低 0 圖1 1中的實施例，適用於資料連接墊和輸出電路電源供應的排置，然而，圖1 1中的實施例，能夠被用到位本紙張尺度適用中國國家橾率{CNS)A4规格（210X2?7公釐）-- I. ^ Γ ^------^ * * (請先聞讀背面之注項再填寫本頁) 經濟部中央揉準局貝工消費合作社印裝 A7 ______B7_五、發明説明（16) " 址資料連接墊的排置。圖1 2爲圇示應用本發明的動態RAM (DRAM) 寅施例中的一部份。在此實施例中，兩推動電壓產生電路 VCHG1(7/)和VCHG2 (7)，被予以提供。一個推動電壓產生電路VCHG 1 ，爲一字元線支持電路，以產生一電壓V C Η，供應到記憶體陣列的字元驅動器。另一個推動電壓產生電路VCHG 2 ，產生一個推動電壓VCH供應到資料輸出電路3 0。推動電壓產生電路VCHG 2是由電荷汲取電路和供給推動電位到穩壓電容C 2 ( 6 )所組成。穩壓電容C 2 具有極大的電容量，如n + PF到η n F，且須要較大的佔有空間，以在半導體基板上形成。但是，電容器可藉由利用連接墊間的空間，來有效地形成。資料輸出資料3 0，適合執行8位元的單元內，資料的讀取，例如資料I/O 0到I/O 7。因此，8資料輸出電路，整體被予以架裝。資料輸出電路3 0，形成爲一種推拉結構，且包括一個具有兩Ν-通道MOSFET Q1和Q2的輸出 MOS電路，由電源供應電位VCCQ和VSSQ來供應，及一個輸入/輸出緩衝器2。例如，相對圖1 2的晶墊 Ρ I/O 0之資料輸出電路3 0 ，及連接到包括輸出 MOS電路3 — 0和圖3的輸入/輸出緩衝器2 — 0 ，及相對晶墊Ρ I/O 1的資料輸出電路3 0 ，包括輸出 MOS電路3 — 1及圖3的輸入/輸出緩衝器2 — 1。更 19 - ~ 本紙張尺度適用中國國家梂準（CNS ) Α4規格（2丨0X297公釐） L-------¾---ί!π------^. 真 (請先«讀背面之注意事項再填寫本頁) 經濟部中央樣準局員工消費合作杜印裝 A7 __ B7 五、發明説明（17 ) 明確地，相對於圖3的V CH 7的推動電壓產生電路 VCHG2 ，及相對電容器（Cap· 6)的電容器C2。推動電壓產生電路VCHG 1及位準感應器（7 —)，在相對於圖3的VCH 7之相同區域內形成，且電容器ci ( 6 —)在相對於電容器（Cap. 6)的相同位置上形成。更明確地，電容器C 1可以在電容器（Cap. 6)的相同區域內形成。在資料的輸出中，輸出的M〇SFET>s Ql和 Q 2交互的控制，以送出高低位準的輸出信號到输入/输出資料I/O的晶墊。資料輸出電路3 0 ，藉由關閉输出 MOSFET> s Ql和Q2兩者，而至高阻抗狀態，當動態R AM在等態或寫入狀態時。當在電源電位V c c —旁的輸出MOSFET Q 1 ，被打開產生高位準信號，如電源電位V c c，假如，驅動電位，加到輸出MOSFET Q1的輸出閘極爲高位準時，如V c c，輸出位準即藉由輸出MOSFET Q1的有效起始電位而降低。特別地，當電源供應電位 Vcc特別低時，如3. 3V，無法達到須要的信號振幅在實施例中，CMOS反相電路的操作電壓，包括了 —個P通道的MOSFET及N通道MOSFET，結合一驅動電路，以驅動輸出MOSFET Ql在高位準旁，假設其爲高於推動電壓VCH。藉由將推動電位VCH ，送到驅動電路，送到輸出MOSFET Q1閘極的高本紙張尺度適用中國國家標準（CNS)A4規格（210Χ29·7公釐）-2〇 - ―:-------dI. _ · (請先Μ讀背面之注意事項再填寫本頁) 訂. 線經濟部中央揉準局男工消費合作社印策 A7 B7 五、發明説明（18) 位準驅動電位’能夠設定的比電源供應電壓v c C，如推動電MVCH來得高•推動電壓VCH，設定成一個有效起始電位V th或輸出Μ 0 S F E T Q1高於電源供應電位 V c c。然而，在讀取操作時，當驅動電位在高位準電位，如V CH，相對電源供應電位V c c的輸出電位，可從输出MOSFET Q1的源極側送出，不會有如上描述的位準損失。如上描述，提供相對_8輸出電路的8驅動電路。爲了保持8驩動電路之操作電位的穗定，穩壓電容c 2，須要如上所述的較大電容量◊因此，穩壓亀容佔據了較大空間，然而，可以確保形成穩壓電容的空間，因爲金屬線長度，在連接垫排成二列，能夠予以被縮短。推動亀壓產生電路VCHG2，有一計數器CLK供應，指令和可輸信號DOE，及當指令表示的讀取模式，和當可输出信號DOE被供應時，計數器脈衝控制推動亀壓。因此，實施例的動態RAM爲一所謂的同步動態 RAM。對推動字元線之推動電壓產生電路V CHG 2，包括了一個位準感應器，及由振盪電路產生的脈衝來執行推動操作，當推動電位降低時。推動操作是由字元線選擇時間信號來執行。然而，由於流經字元線選擇操作的電流，減少字元線，可藉由先行於字元線選擇操作前的推動操作執行來防止。因爲字元線推動電壓與輸出的推動電壓相同，字元線本紙ft尺度適用中國國家梯準（CNS)A4規格（210><297公釐）-21 .装---ί — ί,ιτ------$ > - (請先閱讀背面之注意事項再填寫本頁) A7 _______B7 五、發明説明（19 ) " 推動的穩壓電容器C 1，可以被省略，且輸出的穩應電容器C2，可以被用來字元線推動。也就是，穩壓竃容C1 可以被省略，及輸出的兩推動鬣壓氰路VCH 1及 VCH2，可以相連在一起。圖1 3爲在電腦系統內，記憶單元，記憶體板的一部份，應用本發明的DRAM。此記憶板包括了許多的記億模組。許多本發明封裝的D R AM，架裝在記憶體模組上，及本發明的DRAM接連到記憶模組線上。在此例中， D RAM被架裝在記憶模組的反側。如此，架裝在一個記憶模組上的D RAM數目可以增加。本發明的D RAM經由在記憶模組上的連接器，連接到在電腦系統內位址閥或資料閥。此種連接是藉由將連接器插入電腦系統的記憶單元內記憶板的凹槽。電腦系統記憶單元的訊號儲存容量，決定於本發明的D RAM，架裝在記億板或記憶模組上的數目。經濟部中央樣準局負工消費合作社印^ (請先閱读背面之注意事項再填寫本X) 圖14爲圖示使用本發明的DRAM之DRAM控制系統。此系統包括一個DRAMI C陣列，中央處理單元 CPU，及DRAM和中央處理單元CPU間的介面電路 I F。此DRAM I C陣列包括本發明的DRAM組合 0 DRAM系統和中央控制處理單元C PU間的輸入/ 输出信號，將予以描述。從A 0到AK的位址信號，由中央處理單元C PU選擇本發明D RAM的一個位址而產生。一種重新辨視信號REFGRNT爲一控制信號，以恢本紙張尺度適用中國國家橾準（CNS)A4规格⑺以297公釐）—22 - 娌濟部中央標準局男工消費合作社印製 A7 ____B7 五、發明説明（2〇 ) 復本發明D R AM的記憶信號。可寫信號WE B爲一在本發明DRAM內的讀寫控制信號。記億起始信號MS，爲本發明D RAM起始記憶操作的控制信號。在資料閥內的輸入/輸出資料D 1到DB，在中央處理單元CPU和 D RAM間傳送。恢復要求信號R E F R EQ爲要求恢復本發明D RAM記憶信號的一種控制信號。在介面電路I F中，列位址接收器RAR，接收從中央處理單元CPU，送出的位址信號AO到AK之位址信號A0到Ai ，且將其轉換成與本發明DRAM操作時間同步的位址信號。一行位址接收器C A R，接收位址信號 A0到AK之位址信號Ai+l到Aj ，且將其轉換成與本發明D R AM操作時間同步的位址信號。位址接收器 ADR接收位址信號A 0到AK之位址信號A i + 1到 Ak *並將其轉換成與本發明DR AM操作時間同步的位址信號。

解碼器DCR送出晶片選擇控制信號（參照CS 1到 CSm)以選擇本發明DRAM的晶片。RAS控制電路 R S A — CONT送出晶片選擇信號，且與本發明 D R AM操作時間同步的列位址接收信號。位址多動器 ADMPX分配A i + 1到A i之位址信號A 0到A i以時間序列的方法，且送出信號到本發明的D RAM。資料閥驅動器，根據WEB信號選則介於中央處理單元CPU 和本發明D R AM間輸入/輸出的信號。控制電路 CONT送出信號以控制位址多功器ADMPX，RAS 本紙張尺度適用中國國家揉準（CNS)A4说格（2!〇Χ297公釐）-23 - —· ,^Γ ^------级 • · (請先Μ讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作杜印製 A7 ___B7 五、發明説明（21) " 控制電路RAS — CONT，資料閥驅動DBP，本發明的D R A Μ等。描述在D RAM系統內，位址信號的功能。從中央處理單元CPU送出的位址信號A0到AK，在DRAM系統內，被分成位址信號A0到Aj及Aj +1到Ak，兩大功能。也就是，位址信號A 0到A i被用來當成本發明 D RAM晶片內，記憶體矩陣的行，列系統之位址信號。位址信號A 0到A j被設計用來分配到本發明DRAM I C晶片陣列的列選則，而位址信號A i + 1到a】‘被設計成用來做行選則。描述在D R AM系統中’電路的操作。位址信號A 0 到Ai和Ai+1到Ai ，經過列位址接收器RAR和行位址接收器CAR，被送到位址多功器ADMPX。在位址多功器ADMPX中，當RAS b B信號達到特定位準時，位址多功器送出列位址信號A 0到A i且供應信號到本發明DRAM的位址接頭。此時，行位址信號A i + 1 到Ai ，並未從位址多功器ADMPX中送出。當RA S b B信號變成相反於以上位準時，行位址信號A i + 1到A i從位址多功器ADMPX中送出，並供應到位址接頭。此時，行位址信號A 0到A i ，並未從位址多功器ADMPX中送出。在此種方法中，位址信號AO— A i和Ai + 1 — A i根據RAS b B信號的位準，以時間序列的方式，被送到本發明D RAM的位址接頭。晶片選則信號A i + 1 本紙張尺度適用t國國家梂準（CNS)A4说格（2〗0X297公釐）-_ --------赛---.--—-玎------^ (請先閲讀背面之注意事項再4寫本頁) 經濟部中央梂準局員工消費合作社印裝

A7 _B7五、發明説明（22 ) ' 一 Ak，藉由解碼器DCR，主要選則本發明DRAM中的晶片。此信號被轉換成晶片選擇信號CS 1到CSm，且被使用成晶片選則信號和列位址讀取信號。描述設定本發明DRAM每一列中，晶片內位址的操作。列位址信號A 0 — A i被送到本發明DRAM所有 I C晶片的位址接頭。然後，當一個RAS 1 B到 RASBmB信號，RAS 1 B到達一特定的位準時，假定上半部份的B I C被選到。此時，在RAS 1 B信號應用之前，列位址信號A 0 — A i被供應到I C晶片內（ I C 1 1，I C 1 2 ......... I C 1 B )，記憶體陣列的列位址。這是因爲，當列位址信號A 0 — A i被應用之前， RAS 1 B信號被供應，有可能爲非列位址信號之信號被讀取。然後，行位址信號A i + 1 — A i被送到本發明 DRAM所有IC晶片的位址接頭。此後，當從 RA S 1 B信號延至的CA S B信號達到一特定位準時，行位址信號A i + 1 — A j即被記憶體矩陣陣列的行位址 (nM)和上半部份的I C晶片讀取。在此種接法中，行位址信號Al+1—Aj ，在CASB信號應用之前，被送到I C，其原因與上述相同。CAS B信號的功能爲辨列位址信號A 0 — A i或行位址信號a i + 1 — A i被送出。以上的操作，η M位址和本發明d R AM上半部份的 B晶片被予以設定。除了本發明DRAM上半部份的I C ^-----I、玎------^ - * (請先聞讀背面之注意事項再填寫本頁} 本紙張用t國國家揉率（CNS M4祕（210X297公羞）_ ^ A7 B7 經濟部中央標準局貝工消費合作社印製

五、發明説明 (23 ) 1 | 9 未被選則的 I C 9 因爲 R A S 2 B 到 R A S m b 信號具 1 1 I 有與 R A S 1 B 信號 5 相反的位準 0 1 1 現在描述 9 在以上描述設定中 9 資料讀寫的操作〇資請 I 料讀寫的操作 9 是由 W E B 信號的高低位準來決定 0 寫的先閲 1 I 1 操作是由中央處理單元 C P U 9 當 W E B 信號到達特定位背 £ 之 1 1 準時送出資料 D I 1 — D I B 到設定的位址〇注意掌 | 讀取過程爲當 W E B 信號具有與上述位準相反的位項再 1 填準時 9 藉由產生資料 D 0 1 — D 0 B 之代表位址 B 位元到 % 本装 1 被兀成的寫入 Ο 控制電路 C 0 N T 接收到指示指令，也就頁 I 1 1 是 R E F G R N T 信號 » W E B 信號和從中央處理單元 C Ρ U 來之 Μ S 信號 > 且發送 C A S B 信號 9 R A S a B 1 1 信號 R A S b B 信號及 W E B 信號 0 描述發送控制信號訂 1 的功能 0 C A S B 信號爲用來辨視 9 是否有任何列位址信 1 I 號 A 0 一 A 或行位址信號 A i + 1 一 A i 被送到本發明 1 1 | D R A Μ 內的每 — 晶片且截取 I C 晶片的行位址信號〇 1 1 到本線 R A S a B 信號是用來供給 C S 1 -* C S m 信號 1 發明 D R A Μ 內的 I C 晶片陣列 0 W E B 信號是 — 種用來 1 1 決定資料的讀 a 從記憶單元和資料寫入到本發明 1 ! D R A Μ 內 9 I C 晶片的記憶單元 0 R A S b B 信號是一 1 I 改變時間信號 9 用來轉換列位址信號 A 0 — A 1 和行位址 - t 1 | 信號 A 1 + 1 — A j > 從位址多功器 A D Μ Ρ X 到時間序 [ 1 1 列多功信號 0 當 —* 個 R A S B ( R A S B 1 一 R A S B m 1 ) 信號被選定時 5 列位址信號 A 0 — A 1 和行位址信號 1 1 A Ϊ + 1 — A j 的改變時間 > 從 R A S a Β 信號延遲 9 如 1 I 本紙張尺度適用中國國家梯準（CNS )A4規格（210X297公釐）-26 - 經濟部中央榡準局負工消費合作社印製 A7 —_ _B7_ 五、發明説明（24) 此，列位址信號A 0 — A i從位址多功器ADMPX中被產生。描述WE B信號和資料閥驅動器B D B的關係。從控制電路CONT送出的WEB信號，被用到本發明 DRAM及資料閥驅動器DBD。例如，當WEB信號是高位準時，讀取模態被設定，且本發明D RAM的資料被產生，並且經過資料閥驅動DB D，被送到中央處理單元 CPU。此時，輸入資料被控制不被本發明DRAM，從資料閥鼷動DBD，藉由WEB信號被讀取。更明確的說 ’當WEB信號在低位準，寫入模態被設定，且輸入信號從中央處理單元C PU經資料閥驅動器D B E被送到本發明D RAM的資料输入端，以寫入設定位址。此時，本發明DRAM的資料輸出，被控制，不從資料閥驅動器 DBD，藉WEB信號產生。當RAM爲如上所述的同步DRAM，必須加入計數器信號和控制信號。更明確地說，指令從中央處理單元 CPU經資料閥，被送到DRAM。從實施例中得到的效果，如下： (1)至少資料輸入/輸出晶墊被安置在半導體晶片的中央部份，對稱平行軸成兩列，且連接墊列連接到 L 0 C結構的導線，藉由金靥線連接，絕緣地架裝在晶片上，如此縮短晶埜列和降低晶片相對尺寸。 (2 )架裝在反面的RAM，可用與架裝在正面上 R AM的相同金線連接製程而得。 L-------^------ΪΤ------^ (讀先閲讀背由之注^^項再填寫本頁) 本紙張尺度適用中國固家揉準（CNS ) A4規格（210X297公釐） -27 - 經濟部令央標隼局員工消費合作社印製 A7 B7 五、發明説明（25) (3 )輸入/輸出緩衝器，可兩列的排列在晶埜之間，因此可有效地利用雨列晶墊間的空間。 (4 )用來支持推動電壓，以驅動輸出MOS FET 的穗壓電容器，可以排列在相鄰的兩列晶墊，因此，可有效地利用兩列晶墊間的空間。本發明已在實施例的基底下，做詳細的描述，然而本發明並限定在此實施例中。不同的修正，可以在不違背本發明主旨下，來達成。例如，RAM除了同步RAM外，可以爲傳統的動態RAM。在此種情形下，記憶體陣列和周邊電路可以採用不同的結構。更明確地說，除了動態 RAM之外，LOC結構的靜態RAM，同時可用。除了LOC結構的動態和靜態RAM之外，（其中記憶體讀取是在許多位元的單元），本k明同樣可以適用於不同的R Ο Μ < s。由本發明發表在應用上的代表性發明得到之效果如下。至少資料輸入/輸出晶墊被配置在半導體晶片的中央部份，對稱地同軸平行成兩列，且晶墊列被連接到L 〇 C結構的導線，絕緣地架裝在晶片上，藉金屬線連接以縮短晶墊列，且降低相對晶片的尺寸。架裝在反面的RAM，可藉由如架裝在正面R AM上相同的金屬線連接製程來達成 0 本紙法尺度適用中國國家揉準（CNS)A4規展（210X297公釐）-28 - -------.裝-----丨訂------銥 I * (諳先閲讀背面之注意事項再填駕本頁)

Claims

懷，委员明示^年日所提之經濟部中央樣準局员工消費合作社印製修正本有無變更實質内容是否准予你正0 々、申請專利範圍第83 1 05258號專利申請案中文申請專利範圍修正本民國84年7月修正 1 . 一種半導體記憶裝置，包括：一半導體晶片，其具有主表面，形成於該主表面上的記億陣列區，及形成於該主表面的實際的中央部份之該主表面上的複數個連接墊，該複數個連接墊包含在實際的中央部份之第一部份延伸之第一組連接墊，及在實際的中央部份之第二部份延伸之第二組連接墊； —用於密閉該半導體晶片的樹脂塑模；及複數個導線，該複數個導線中的每一導線會位於該半導體晶片的該主表面上，並電氣連接至該複數個連接墊中相對的一個，而該複數個導線中的每一引線的另一端會位於該樹脂塑模外，其中，該第一組的該連接墊會配置成兩列，而該第二組的該連接墊會配置成一列，而且，其中，該第一組的該連接墊包含用於資料輸入/输出的連接墊。 2. 如申請專利範圍第1項的半導體記億裝置，其中介於該排列成兩列的連接墊之間的空間，有足夠的距離，用來使用針頭打線方式，連接該連接金靥線。 3. 如申請專利範圍第1項的半導體記億裝置，更進一步包括，至少一個输入/輸出緩衝器，排列在該排列成二列的連接墊之間。本#^尺度適用中國國家標準（CNS) A4規格（210X297公釐) ~ ' -1 - ^1 -- .^ϋ ^^1 — ^ —I— ! -农 n I— ^^1 - - - - (請先閲讀背面之注$項再填寫本頁)

懷，委员明示^年日所提之經濟部中央樣準局员工消費合作社印製修正本有無變更實質内容是否准予你正0 々、申請專利範圍第83 1 05258號專利申請案中文申請專利範圍修正本民國84年7月修正 1 . 一種半導體記憶裝置，包括：一半導體晶片，其具有主表面，形成於該主表面上的記億陣列區，及形成於該主表面的實際的中央部份之該主表面上的複數個連接墊，該複數個連接墊包含在實際的中央部份之第一部份延伸之第一組連接墊，及在實際的中央部份之第二部份延伸之第二組連接墊； —用於密閉該半導體晶片的樹脂塑模；及複數個導線，該複數個導線中的每一導線會位於該半導體晶片的該主表面上，並電氣連接至該複數個連接墊中相對的一個，而該複數個導線中的每一引線的另一端會位於該樹脂塑模外，其中，該第一組的該連接墊會配置成兩列，而該第二組的該連接墊會配置成一列，而且，其中，該第一組的該連接墊包含用於資料輸入/输出的連接墊。 2. 如申請專利範圍第1項的半導體記億裝置，其中介於該排列成兩列的連接墊之間的空間，有足夠的距離，用來使用針頭打線方式，連接該連接金靥線。 3. 如申請專利範圍第1項的半導體記億裝置，更進一步包括，至少一個输入/輸出緩衝器，排列在該排列成二列的連接墊之間。本#^尺度適用中國國家標準（CNS) A4規格（210X297公釐) ~ ' -1 - ^1 -- .^ϋ ^^1 — ^ —I— ! -农 n I— ^^1 - - - - (請先閲讀背面之注$項再填寫本頁) 經濟部中央標準局員工合作社印製 A8 B8 C8 D8 六、申請專利範園 4. 如申請專利範圔第1項的半導體記億裝置，更進一步包括，一種穩壓電容器，排列在該排列成二列的連接墊之間，以用來保持推動電壓，驅動输出MOSFET*· s。 5. 如申請專利範圍第1項的半導體記憶裝置，更進一步包括，排列在該二列連接墊中的一列之連接墊間的輸出 Μ0 S F Ε Τ且接連到該連接墊，以用來資料输入/输出一種输入/輸出緩衝器，排列在該二列連接墊之間，以用來驅動該输出MO S F Ε T ; 一種推動電壓產生電路，排列在該二列連接墊之間，以用來產生推動電壓，驅動該輸出MOSFET ;且一種穩壓電容器•排列在該二列連接墊之間，以保持該推動電壓。 6. 如申請專利範圍第1項之半導體記憶裝置，其中，記憶陣列區包含一對第一陣列區及一對第二陣列區，而且，其中，第一組連接墊會配置於第一陣列區對之間，而且，第二組連接墊會配置於第二陣列區對之間。 7. 如申請專利範圍第6項之半導體記億裝置，其中，第一陣列區對中的個別區係位於實際中央部份的第一部份的一側處，而第二陣列區對中的個別區係位於實際中央部份的第二部份的一側處》 8. 如申請專利範圍第6項之半導體記億裝置，其中本紙浪尺度適用中國國家標隼（CNS ) A4現格（210 X 297公釐） ^^^1 ml i ^^^1 ^^^1 In 1 1^1 ^if— VJ 为、v•口 (請先聞讀背面之注意事項再填寫本頁) 經濟部争夬標準局員工消费合作社印製 A8 B8 C8 D8六、申請專利範圍，第一陣列區對及第二陣列區對會被定位成提供縱向中央部份及橫向中央部份，第—及第二陣列區不會位於這些部份，連接墊所處之該實際的中央部份設於縱向中央部份。 9.如申請專利範圍第8項之半導體記億裝置，其中，週邊電路係設於縱向及橫向中央部份。 1 0.如申請專利範圍第1項之半導體記億裝置，其中，引線會與該半導體晶片電氣絕綠。 1 1.如申請專利範圍第I項之半導體記憶裝置，進一步包含一絕緣膜，其係.位於導線及半導體晶片之間，用於使引線與半導體晶片電氣絕綠。 1 2.如申請專利範圍第1項之半導體記憶裝置，其中，配置成一列之第一組連接墊會被定位成使相鄰列中的連接墊不會被定位成彼此相對。 1 3 . —種半導體記憶系統，包括： —基底：及二個分別安裝於該基底的一側及相對側上的半導體記憶裝置，以致於該二個記憶裝置中的一個之主要表面會相對於該二個記億裝置中在該基底另一側.的另一記憶裝置的相反表面，二個記憶裝置中的每一個包括：一半導體晶片，其具有主表面，形成於該主表面上的記憶瘅列區，及形成於該主表面的實際的中.央部份之該主表面上的連接埜，該眾多連接墊包含在實際的中央部份之第一部份延伸之第一組連接墊，及在實際的中央部份之第二部份延伸之第二組連接蟄： ----------./-----i^.------Λ1 (請先閲讀背面之注$項再填寫本頁) 本紙法尺度適用中國國家標準（CNS )八4規格（2ίΟΧ297公釐）經濟部智慧財產局員工消費合作社印製 A8 BS C8 D8六、申請專利範圍一用於密閉該半導體晶片的樹脂塑模；及複數個引線，該複數引線中的每一引線會位於該半導體晶片的該主表面上，並電氣連接至該複數個連接墊中相對的一個，而該複數個引線中的每一引線的另一端會位於該樹脂塑模外，其中，該第一組的該連接墊會配置成兩列，而該第二組的該連接墊會配置成一列，而且，其中，該第一組的該連接墊包含用於資料輸入/輸出的連接墊。 1 4 . 一種半導體記憶裝置系統，包括：一含有眾多半導體記憶裝置的半導體陣列；一用以控制該半導體陣列的資料寫入/讀出之中央控制單元；及一用以使該中央處理單元及該半導體陣列連接之界面電路，其中，該複數個半導體記憶裝置中的每一裝置包括：一半導體晶片，其具有主表面，形成該主表面上的記憶陣列區，及形成於該主表面的實際的中央部份之該主表面上的複數個連接墊，該複數個連接墊包含在實際的中央部份之第一部份延伸之第一組連接墊，及在實際的中央部份之第二部份延伸之第二組連接墊；一用於密閉該半導體晶片的樹脂塑模；及複數個引線，該複數個引線中的每一引線會位於該半導體晶片的該主表面上，並電氣連接至該複數個連接墊中本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公t ) (請先閱讀背面之注意事項再填寫本頁) 訂---------線， -4 - ABCD 經濟部中夬標隼局貝工消奢合作社印製斤、申請專利範圍相對的一個，而該複數個引線中的每一引線的另一端會位於該樹脂塑模外，其中，該第一組的該連接墊會配置成兩列，而該第二組的該連接墊會配置成一列，而且，其中，該第一組的該連接墊包含用於資料輸入/輸出的連接墊0 15.如申請專利範圍第1項之半導體記憶裝置，包含用於位址資料的另一連接墊，該另一連接墊係在兩列上，用於地址資料的二列另一連接墊會分別與該第一組連接蟄的兩列在同一線上。 1 6 ,如申請專利範圍第1 5項之半導體記億裝置，. 其中，記憶陣列區包含一對第一陣列區及一對第二陣列區，而且，其中，第一組連接墊係配置於第一陣列面對之間，而第二組連接墊配置於第二陣列區對之間。 1 7.如申請專利範圍第1 6項之半導體記億裝置，其中，用於位址資料的另一連接墊配置於第二陣列區對之間。 1 8 種半導體記憶模組，包括：一具有主表面及後表面的基底；及第一和第二半導體記憶裝置，每一裝置具有： (a ) —具有主表面及後表面的半導·體基底，該半導體的主表面包含一第一邊緣及一相對於該第一邊緣的第二邊綠，該第一及第二邊綠會於第一方向上延伸： (b ) 一第一記憶陣列區及一第二記億陣列E，在本紙張尺度適用中國國家榡準（CNS ) A4現格（2) Ο X 297公釐） (請先閲讀背面之注^^項再填寫本頁) -AlI. A8 B8 C8 D8 經濟部中央標隼局員工消ia作社印«. 六、申請專利範圍垂直於該第一方向之第二方向上，被配置成彼此靠近，該第一記憶陣列蓝被配置成靠近該第一邊緣而該第二記憶陣列區係配置於靠近該第二邊緣： (c ) 至少一第一連接墊及一第二連接墊，於半導體基底的該主表面上的該第二方向，被配S成彼此靠近，並在該第一及該第二記億陣列區之間，該第一連接墊會靠近該第一記億陣列區而該第二連接墊會靠近該第二記憶陣列區； (d ) 用於密封該半導體基底的樹脂塑楔： (e ) —第一引線及一第二引線，每一引線均具有第一尾端部份及第二尾端部份，該第一及第二引線的第一尾端部份會在半導體基底的該主表面上，而該第一及第二引線的該第二尾端部份會在該樹脂塑模之外：及 (f) 將該第一引線連接至該第一連接蟄的第一布線，及將該第二引線連接至該第二連接墊的第二布線，該第一半導饅記億裝置係安裝於該基底的該表面上，而該第二半導體記憶裝置係安裝於該基底的該後表面上，以致於，該第一半導體記憶裝置的該半導體基底的該後表面會面對該第二半導體記憶裝置的該半導體基底的該後表面，其中，該第一及第二連接墊係用於資料輸入/輸出。 1 9 .如申請專利範圍第1 8項之半導.體記億模組，其中，第一及第二引線的第一尾端部份會經由一絕緣膜而配置於半導體基底的主表面上。 .2 0 ·如申請專利範圍第1 8項之半導體記憶模組， --.-------<----.I-— 訂------' J (請先聞讀背面之注意事項再填寫本頁) 本紙法尺度適用中國國家標準（CNS ) A4規格（2U)X2i»7公釐）經濟部中夬標準局員工消费合作社印焚 A8 Βδ C8 D8六、申請專利範圍其中，第一半導體記憶裝置的第一及第二引線的第二尾端部份會與第二半導體記憶裝置的第一及第二引線的第二尾端部份同方向鸾曲。 2 1 .—種半導體記憶模組，包括：一具有主表面及後表面的基底：及第一和第二半導體記憶裝置，每一裝置具有： (a) —具有主表面及後表面的半導體基底，該半導體的主表面包含一第一邊緣及一相對於該第一邊緣的第二邊緣，該第一及第二邊會於第一方向上延伸： (b ) —第一記億陣列區及一第二記憶陣列區，在垂直於該第一方向之第二方向上，被配置成彼此靠近，該第一記憶陣列菡被配置成靠近該第一邊緣而該第二記憶陣列區係配置於靠近該第二邊緣： (c) 配置於該第一方向的一列中之第一連接墊及配置於該第一方向的一列中之第二連接墊，該第一連接墊及該第二連接墊，於該第一及該第二記憶陣列區之間的半導體基底的主表面上的該第二方向上，被配置成彼此靠近，該第一連接墊會靠近該第一記億陣列區而該第二連接墊會靠近該第二記憶陣列區； (d) 用於密封該半導體基底的樹脂塑模： (e )—第一引線及一第二引線，每.一引線均具有第一尾端部份及第二尾端部份，該第—及第二引線的第= 尾端部份會在半導體基底的該主表面上，而該箄一及第二引線的該第二尾端部份會在該樹脂塑模之外；及 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度遑用中國國家標準（CNS ) A4规格（210X297公釐} ABCD 經濟部中央標隼局貝工消费合作社印製々、申請專利範圍 (f ) 第一布線及第二布線，該每一第一布線會將該複數個第一引線中的一引線連接至該第一連接墊中的一連接埜’而該每一第二布線會將該複數個第二引線中的〜引線連接至該第二連接墊中的一連接墊，該第一半導體記憶裝置係安裝於該基底的該主表面上，而該第二半導體記憶裝置係安裝於該基底的該後表面上，以致於，該第一半導體記憶裝置的該半導體基底的該後表面會面對該第二半導體記憶裝置的該半導體基底的該後表面，其中，該第一及第二連接墊係用於資料輸入/輸出。 2 2 .如申請專利範圍第2 1項之半導體記億模組，其中，第一半導體記憶裝置的第一及第二導線的第二尾端部份會與第二半導體記憶裝置的第一及第二導線的第二尾端部份同方向彎曲。 2 3.如申請專利範圍第2 1項之半導體記憶模組，其中，第一連接墊的列及第二連接埜的列會配置成相對稱於在第一方向延伸的半導體基底的中央線。 2 4 ·如申請專利範圍第2 3項之半導體記憶模組，更包含用於輸出電路的電源供應墊，電源供應墊係位於二列中的半導體基底的主表面上，該二列係對稱於該中央線 Ο 2 5 .如申請專利範圍第2 1項之半導體記億模組，進一步包括用於输出電路之電源供應墊，電源供應墊係位於二列中的半導體基底的主表面上，該二列係對稱於在第一方向延伸的半導體基底之中央線。本紙張尺度適闲中國國家標準（CNS ) ( 210X297公釐)—' (請先閲讀背面之注意事項再填寫本頁} -D A8 B8 C8 D8 經濟部中央榇隼局員工消f作社印装六、申請專利範圍 2 6 .如申請專利範圍第2 I項之半導體記憶模組，於半導體基底主表面上的單一列中，更包含附加墊，該附加墊係用於電源供應及參考電壓之連接墊。 2 7 .如申請專利範圍第2 1項之半導體記憶模組，於半導體基底的主表面上，更包含用於位址資料的連接墊，用於位址資料的該連接墊會被配置成二列。 2 8 .如申請專利範圍第2 7項之半導體記憶模組，其中，用於位址資料的二列連接墊會配置成相對稱於在第一方向延伸的半導體基底的中央線。 2 9 . —種半導體記憶模組，包括：一具有主表面及後表面的基底：及第一和第二半導體記憶裝置，每一裝置具有： (a ) 一具有主表.面及後表面的半導體基底，該半導體的主表面包含一第一邊緣及一相對於該第一邊緣的第二邊緣，該第一及第二邊會於第一方向上延伸； (b )—第一記憶陣列區及一第二記憶陣列區，在垂直於該第一方向之第二方向上，被配置成彼此靠近，該第一記憶陣列區被配置成靠近該第—邊緣而該第二記億陣列區係配置於靠近該第二邊緣： (c ) 一第三記憶陣列區及第四陣列記億區，於該第二方向上被配置成彼此靠近，該第三陣列·區係配置於靠近該第一邊緣，而第四記憶陣列區係配置於靠近該第二邊緣； (d ) 一第一連接墊及一第二連接墊，在該第二方 (請先Μ讀背面之注4^項再填寫本頁) 、1T 線！本紙張疋度逋用中國國家標隼（CNS>八4現格（210X297公產） A8 B8 C8 D8 經濟部中央標準局貝工消釐合作社印裝六、申請專利範圍向上，配置成彼此靠近，在該第一及該第二記億陣列區之間的半導體基底之表面上，該第一連接墊會靠近該第一記憶陣列區：而該第二連接墊會靠近該第二記億陣列區： (e )—第三連接墊及一第四連接墊，配置於該第一方向上的一列中，該第三及第四連接墊會形成於該第三及該第四記憶陣列面之間的半導體基底該的表面上： (f) 用於密封該半導體基底的樹脂塑筷； (g) —第一引線及一第二引線，每一引線均具有第一尾端部份及一第二尾端部份，該第一引線的第一尾端部份會相鄰於該第一連接墊，並在半導體基底的該主表面上，而該第一引線的該第二尾端部份會在該樹脂塑模之外，而該第一引線會越過該第一邊緣，而該第二引線的第一尾端部份會相鄰於該第二連接墊並在半導體基底的該主表面上，該第二引線的第二尾端部份係在該樹脂塑模之外，而且，該第二引線會越過該第二邊緣；及 (h ) 一第三引線及一第四引線，每一引線均具有 —第一尾端部份及一第二尾端部份，該第三引線的第一尾端部份會相鄰於該第三連接墊，並在半導體基底的該主表面上，而該第三引線的該第二尾端部份會在該樹脂塑模之外，而該第三引線會越過該第一邊緣，而該第四引線的第一尾端部份會相鄰於該第四連接墊並在半導·體基底的該主表面上，該第二引線的第二尾端部份係在該樹脂塑模之外，而且，該第二引線會越過該第二邊綠：其中，該第一半導體記億裝置會安裝於該基底的該主本g尺度適用申國國家標準（CNS > A4規格(210X297公釐} , 一 10 · (请先閲讀背面之注^項再填寫本頁) 訂蜋！ A8 B8 C8 D8 六、申請專利範圍表面上’而且，該第二半導體記憶裝置會安裝於該基底的該後表面上，以致於，該第一半導體記億裝置的該半導體基底的該後表面會相對於該第二半導體記億裝置的該半導體基底的該後表面，其中，在第一半導體記億裝置中，該第一及第二連接墊係用於資料輸入/输出，其中，該第一引線會電氣連接至該第一半導體記億裝置的該第一連接墊，該第二引線會電氣連接至該第二連接蟄，該第三引線會電氣連接至該第三連接墊，該第四引線會電氣連接至該第四連接墊，及其中，在該第二半導體記憶裝置中，該第一引線會電氣連接至該第一連接墊，該第二引線會電氣連接至該第二連接墊，該第三引線會電氣連接至該第四連接墊，該第四引線會電氣連接至該第三連接墊。 (請先閲讀背面之注意事項再填寫本页) 訂線！經濟部中央標率扃具工消f作社印袈張紙本適一梯家一國 I釐公