TW317030B - - Google Patents

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經濟部中央梂準局貝工消费合作社印製 317030 A7 B7___ 五、發明説明（1 ) 【技術範園】 本發明係有關半導體稹體電路裝e，尤其係有關內蒇 進行耋像處理的資料處理裝置及畫像資料或者爲收存命令 的記憶裝置的半導體積體m路裝置者。 近年來，個人電腦則進出於工作站的領域之中，代替 大型計算機以實現工作站之網路。又，伴隨最近家庭用娛 樂機器之發展，則需要低成本，且可實現高速圖像處理的 結構。尤其令矩形之來源資料自由地加以映射之變形分離 處理係3次元圖像處理的基本，而爲實現更眞實的顯示時 ，則需要數萬多邊形/秒的繪圖性能。 在此，爲提升圖像LSI之繪圖性能，則進行有提升與 圖框緩衝器間之資料傅送速度。做爲提升資料傳送速度的 方法而言，有（1)採用高速之界面的方法，和（2)擴展圓框 緩衝器間之資料匯流排寬度之方法。 (1) 之方法時，則使用具備高速頁模式的DRAM或同步 DRAM加以實現。做爲使用同步DRAM，有日本特開平7-1602 49號° (2) 之方法時，令圖框緩衝器和圓像控制器內藏於單 晶片，令內部匯流排之位元宽度呈12 8位元等地實現。令 DRAM和圖像控制器內藏於單晶片之例則記載於日經 ELECTRONICS之1995年4月1日第17頁的「開發內藏圚框緩 衝器圖像1^1」或日經MICR0DEVICE之1996年3月號第44頁 〜第65頁之「邏輯和單晶片化-DRRAM進入系統之核心」。

記載於日經ELECTRONICS的內藏圖框緩衝器之圖像LSI 本紙張尺度逋用中國國家橾準（CNS ) A4規格（210X297公釐）-4 - " ------1----裝------訂------ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央梂準局員工消费合作社印裝 317030 A7 ____ B7_ 五、發明説明（2 ) 係除去16M位元之汎用標準DRAM中之9M位元，組入控制器 等之邏輯電路者。又，對於前述記載於日經ELECTRONICS 的內藏DR AM圖像控制器，除內藏DRAM之外，無任何具體之 說明。 又，日本特開平6 -208632號中，揭示令記憶程式及資料 之記憶裝置和命令解碼器及邏輯單元所成處理器核心形成 於1個積體電路，具備與標準視訊記憶雅元件同樣之腳位輸 出的小型視訊記憶體。於以往之技術中掲示上述程式及資 料係各收容於程式記憶體及資料記憶體，以及上述程式記 憶體，資料記憶體命令記憶體，邏輯單元等広各要素之相互 連接關係的元件內部圖者。但是，上述圚面所揭示者爲各 要件之電氣連接關係，對於晶片上之配置未加揭示。 【發明之揭示】 但是，改良如前述以往技術的汎用標準D RAM等， 將圖框緩衝器內藏於圖像LSI時，因記憶體之MAT構成或資 料之输出入方向等則以汎用標準DRAM之形式決定之故，於 圚像控制器之配置會產生限制。又欲與圖像控制器連接， 會產生不需配線的折返。 即，令以往之汎用標準DRAM或同步DRAM直接內藏時， 難以得晶片之最佳狀態者。又，於DRAM空出的空間，呈埋 入圖像控制器的形式之故，無法直接使用即有圖像控制器 之大型晶胞。 又，經由內藏DRAM，圖像控制器存取於DRAM的匯流排 本紙張尺度逋用中國國家梂準（CNS ) A4規格（210X297公釐）-5 - ----------^ -裝------訂------IX. (請先閲讀背面之注意事項再填寫本頁) 經濟部中央梂準局貝工消费合作社印裝 A7 B7_ 五、發明説明（3 ) 則不會顯現於外部。因此，不會採用以往之測試方法。即 ，以往圖像控制器和圖框緩衝器等之耋像記憶髏係以另外 之晶片加以構成之故，對於圚像控制器和畫像記憶體之連 接端子之物理故障，或機能故障中，對於可直接自畫像記 憶體之端子加以檢出而言，當以單晶片構成時，則無法監 督畫像記憶體端子和直接資訊的處理。 本發明之目的係資現內藏畫像記憶嫌和畫像處理器的 半導體稹體電路裝置之最佳佈局者。 又，本發明之另一目的係於內藏邏輯和記憶體之半導 體稹體電路裝置之記憶體測試中，可直接使用以往之測試 方法者。 更且，本發明之另一目的係增加記憶體位址之深度， 自晝像用處理器視之，可實現容置大之內藏畫像記憶體者 〇 又，本發明之另一目的係可容易達於內藏邏輯和記憶 髗之半導嫌稹體電路裝置之遍輯之狀態機器之控制邏輯者 0 經由本發明，將揭示之發明之代表概要述於如下者。 令內藏盡像記憶體和畫像處理器之半導體稹體電路裝 置，沿資訊之流動加以配置者。 又，於半導體稹體電路裝e，設置內藏記憶體用之測 試匯流排，輸出至外部者。更且，於內藏記憶體設e通常 之埠和測試埠者。 更且，令內藏於半導體積體電路裝置之各畫像記憶體 本紙張尺度逋用中國國家揉準（CNS ) Α4規格（210X297公釐）-6 - ----------^ 袭— (請先閲讀背面之注意事項再填寫本頁)

、1T __ 317030 經濟部中央標準局貝工消費合作社印装 A7 B7_五、發明説明（4 ) '，自複數同一之記憶體模組所構成，於各記憶髏模組，分 配同一之行位址者。 又，內葳於半導儺積髒電路之邏辑存取記憶髗時，令 記憶雔之導線及寫入動作之等待時間呈相等者。 【圚面之簡單說明】 第1圇中，顯示利用有關本發明之半導體稹體電路裝 置的系統之一例。 第2圖中，顯示畫像操作之代表性者。 第3圖中，顯示有關本發明之內藏於半導髏稹體電路 裝置的晝像處理器之側邊演算部的方塊圖。 第4圖中，顯示有關本發明之內藏於半導體稹體m路 裝®的畫像處理器之直線演算部的方塊圖。 第5圖中，顯示有關本發明之內藏於半導體積體電路 裝®的畫像處理器之畫素演算部的方塊圖。 第6圖中，顯示有關本發明之內藏於半導體稹體電路 裝置的査像處理器和晝像記憶體的連接關係。 第7圖中，顯示有關本發明之內藏於半導體稹體電路 裝置的記憶體模組的讀取和寫入的基本時間圖。 第8圚中，有關本發明之內藏於半導體稹體電路裝置 的記憶體模組的行位址被切換時之時間圖。 第9圖中，顯示產生跨於複數區庫繪圖的情形。 第10圚中，顯示有關本發明之內藏於半導體稹體電路 裝置的畫像處理器之4段管線處理的情形。 ---------^ .裝------訂------—%| (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標率（CNS ) A4規格（210 X 297公釐）-7 - 經濟部中央橾準局員工消费合作社印製 317030 A7 B7 五、發明説明（5 ) 第U圖中，顯示有關本發明之內藏於半導雅積雔電路 裝置的記憶體模組的具體例。 第12圓中，顯示有關本發明之半導體稹體電路裝置的 佈局圖像概略構成圖。 第13圖中，顯示有關本發明之內藏於半導髋稹雅電路 裝置的記憶體模組之佈局之一例。 第14圖中，顯示有關本發明之內藏於半導體積體《路 裝置的記憶雅模組之佈局之另一例。 第15圖中，顯示有關本發明之半導體稹雅電路裝置的 測試機構。 第16圖中，顯示有關本發明之內藏於半導體稹體電路 裝置的記憶體模組之測試機能。 第17圖中，顯示有關本發明之內藏於半導體稹體電路 裝置的記憶體模組之切換電路之一例。 第18圖中，顯示有關本發明之半導體積體電路裝置的 測試控制腳位的分配。 第19圚中，顯示有關本發明之半導體積體電路裝置的 邏輯測試時之測試端子輸出入。 第20圖中，顯示有關本發明之半導體稹體電路裝置的 整體區塊圖。 第21圖〜第23圖中，顯示有關本發明之半導體積體憲 路裝置的输出腳位。 【爲實施發明之最佳形態】 本紙張尺度適用中國國家標準（CMS ) A4规格（210X297公釐）-8 - (請先閲讀背面之注$項再填寫本頁)

<-IT A7 B7 五、發明説明（6 ) 爲更詳細說明本發明，根據附加圖面對此加以說明。 第1圖中係顯示利用有關本發明之一實施例的半導體 稹髗電路裝置SIC的系統例。示於第1圖之系統係構成個人 m腦或娛樂機器等之資料處理系統的一部分。 半導髏稹髗電路裝置sic係以畫像處理器GP，和命令 •來源資料金像用記憶體（以下稱命令·記憶體）VRAM，和 繪圖·顯示用記憶體（以下稱繪圖記憶體）FBO、FBI，和 CPU界面單元CIU等所構成，形成於如矽基板之1個半導體 基板，加以樹脂封閉（封閉於塑膠）。半導體稹體電路裝置 SIC係連接於中央處理器CPU，和顯示處理器DP。 耋像處理器GP係以繪圖命令取出部DCF，和進行側邊 演算部EDGE、直線演算部LINE、畫素演算部DOT等之晝像 處理演算的繪圖控制部DM和顯示控制部DISP，和匯流排控 制部BC2、BC3、BC4，和切換開關SW等所構成。 中央處理裝置CPU係透過匯流排控制電路BC1，存取畫 像處理器GP。然而，匯流排控制電路BC1則不一定需要。 經濟部中央標準局貝工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) 即，於中央處理裝置CPU或CPU界面單元C1U，有匯流排控 制電路BC1之機能時，無褥匯流排電路BC1。半導體稹體電 路裝置SIC內部中，自匯流排控制電路BC1的輸出則經由 CPU界面單元CIU，分爲存取畫像處理器GP內部的繪圖命令 取出部DCF的匯流排BUS1，和存取命令·記憶體VRAM的匯 流排B U S 2。 中央處理鎭置CPU自CPU界面單元CIU存取繪圖命令取 出部DCF，於畫像處理器GP進行起動時，欲處理之命令及 本紙張尺度適用中國國家棣準（CNS)A4规格（210X297公釐）-9 - _ 317030 A7 __B7 五、發明説明（7 ) 输入資料係自命令·記憶體VRAM，經由內部匯流排IBO述 取，供予繪圖命令取出部DC F或繪圖控制部DM。 具體而言，繪圖命令取出部DC F係發出執行開始命令 ，自命令.記憶體VRAM，介由內部匯流排IBO取出命令， 令需要參數俥送至側邊演算部EDGE、直線演算部LINE、畫 素演算部DOT，加以起動側邊演算部EDGE。側邊演算部 EDGE中，令輸入資料之收納座標及繪圖座檫以端點單位加 以計算，起動直線演算部LINE。起動直線演算部LINE中， 以1位元單位，演算输入資料收納之座標及繪圖座標，進 行指示進行資料之加工的盡素演算部DOT。盡素演算部DOT 中，自命令·記憶髗VRAM，介由內部匯流排IB0及匯流排 控制部BC2，取出輸入資料，加工後經由匯流排控制部BC3 、切換開關SW及內部匯流排IB1或丨B2，繪圖於繪圖記憶體 FB0或繪圖記憶體FBI之任一者。然而，開始何者繪圖則以 重置後之狀態加以決定。 經濟部中央梂準局貝工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) 繪圖記憶體FB0或繪圖記憶體FBI中，未加以繪圓之記 憶體中，顯示控制部D1SP則經由匯流排控制部BC4、切換 開關SW及內部匯流排1B0或IB2，進行讀取處理，經由顯示 輸出匯流排BUS3，向顯示處理器DP傳送資料。顯示處理器 DP係令擴示資料變換爲視訊信號，送至顯示裝® CRT。 然而，自CPU界面單元Cl ϋ介由匯流排BUS2，存取命令 •記憶體VRAM之時，有畫像處理器GP的測試情形，邏輯測 試等之外部資料處理裝置則介由CPU界面單體CIU，於命令 •記憶體VRAM收納測試用命令。耋像處理器GP根據外部賫 本紙張尺度逋用中國國家揉準（CNS ) A4规格（210X297公釐）-1〇 - A7 B7 ____ 五、發明説明（8 ) 料處理裝置加以執行，進行畫像處理器GP之測試。 又，命令•記憶體VRAM係以4M(M= 1 048576 )位元的動 態型RAM (隨機存取記憶體：以下稱DRAM)所構成。畫像記憶 體FBO和畫像記憶體FBI係各以2M位元之RAM構成。 在詳細說明畫像處理器GP之前，對於畫像處理加以說 明。爲實現3次元對應之晝像處理，令稱之爲材質貼圖的 畫像圓案，經由張貼於物體表面地加以進行。此係需要貼 圖於令稱之爲變形分離處理的矩形來源圖案以任意之4點 加以顯示之區分圖案的機能，令小範園之畫像圖案，於畫 像處理裝置內藏所定個數地，髙速移動於背景晝像上。經 由進行此變形分離處理，可呈現逮近法之表現，以實現更 爲眞實之顯示。

令矩形之來源圓案，貼圖於以任意4點所示區分圖案 時，需進行原圖畫像之擴大、縮小、旋轉之盡像操作，而 此畫像操作之代表性者則示於第2圖。第2圖（a)中，令矩 形之本源畫像ABCD於任意之四角形A’B’C’D’表現寫像之機 會巨Q 經濟部中央揉率局貝工消費合作社印裝 (請先閲讀背面之注意事項再填寫本頁) 畫像處理器GP中，令此映射線拷貝進行複數次地，使 用實現之方式。在此，線拷貝係指如第2圖（B)所示，將自 來源畫像之水平盡素列ΡΟ(ΧρΟ,ΥρΟ)至ΡΙ(ΧρΙ,ΥρΙ)，寫像 於區別空間上之任意直線Q0(Xp0，Yp0)至Ql(Xpl，Ypl)的畫 像操作。畫像處理器GP中，進行求得線拷貝之起點Q0和終 點Q1的側邊演算，和求得連接Q0和Q1直線的直線演算。然 而，畫像處理器GP係經由自外部的資料處理裝匿的巨集命 本紙張尺度逋用中國國家標準（CNS>A4规格（ 210X297公釐）-11 - 經濟部中央梂率局貝工消费合作社印製 317030 A7 B7 __ 五、發明説明（9 ) 令，令變形分離處理以最高2 9M畫素/秒加以進行。 第3圖中，顯示側邊演算部EDGE之詳細區塊圖。側邊 演算部EDGE係具有專用之讀取、寫入匯流排的2個13位元 演算器（Arithmetic Unit)AUa、AUb，和共通於2個之演算 器AUa、Aub之13位元暫存器（m-Rn)，和各演算器AUa、

Aub專用之13位元暫存器（Ral-Ran、Rbl-Rbn)，和爲選擇 暫存器（Ral-Ran、Rb卜Rbn)之位址解碼器121、控制演算 器AUa、Aub等之側邊演算部序列122等所構成。 側邊演算部EDGE係執行側邊繪圖演算法的模組。又側 邊湞算部EDGE係由命令·記憶體VRAM，取出繪圖命令，和 繪園來源資料，和繪圖參數。側邊演算部EDGE係進行根據 取出之繪圖命令及繪圖參數的側邊演算，於直線演算部 LINE內的內部暫存器，收存側邊演算結果。 第4圖中，則顯示直線演算部LINE之詳細方塊圖。直 線演算部LINE係以於1周期進行DDA演算（進行減算爲主之 演算：Digit a 丨 Differential Anal izer)的 5個 DDA 演算器（ S-DDA133、 D-DDA134、 [DDA135、 G-DDA136、 B-DDA137) ，和13位元之暫存器群132,和選擇暫存器群132之位址解 碼器131等所構成。 直線演算部LINE係執行直線繪圖演算法的模組。根據 經由側邊演算部EGDE收容之側邊演算結果，進行直線演算 。直線演算部LINE係經由內藏之暫存器群132，記憶自側 邊演算部EGDE交出之線拷貝之起點終點的參數，根據此參 數，進行直線演算。 本紙張尺度逋用t國國家標率（CNS > A4规格（210X297公釐）-12 - -----.----^ ------,訂-----^-滅 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消費合作社印袈 317030 A7 B7_ 五、發明説明（10 ) 第5圚中，顯示畫索演算部DOT之詳細方塊圖。畫索演 算部DOT係以來源.記憶體.位址.計數器S-Counterl44 ，和區別.記憶髏·位址.計數器D-Counterl45，和對應 紅色、綠色、藍色之3個5位元計數器1?-(：〇111^61"141、0-C 〇 u n t e r 1 4 2、B - C 〇 u n t e r 1 4 3，和具有專用讀取.、寫入匯流 排的3個5位元演算器R-AU146、G-AU147、B-AU148等所構 成。 來源·記憶體·位址·計數器S-Counter及區別•記 憶體•位址·計數器D-CQunter係演算的結果、進行產生 進位時位址之計數提升。3個5位元計數器R-Counter、G-Counter、B-Counter係進行各來源資料紅色SDat R、綠色 SDat G、藍色 SDat B和 5 位元計數器 R-Counter、G-Count-er、B-Counter所生成之紅色、綠色、藍色的加算。 畫素演算部DOT係執行畫素拷貝演算法的模組。根據 直線演算結果，進行對繪圖記憶體之位址演算及資料的晝 索演算。進行向命令•記憶體VRAM之來源賫料的讀取存取 、畫素演算、盡素演算結果之繪圖記憶體FBO、FBI的寫入 存取。晝索演算係求得線拷貝上之盡素來源座標P、目的 座標Q、目的座標Q之色資料（R、G、B)的演算，自起始値 增置加以求得。 顯示控制部D I SP係3自繪圖記憶體FB0、FBI，讀取顯 示資料，送出讀取至顯示處理器DP之顯示資料。又，顯示 控制部DISP中，內藏對命令·記憶體VRAM和繪圖記憶體 FBO、FBI進行更新的更新電路。更新電路係同時更新命令 本紙張尺度逋用中國國家標準（CNS ) A4规格（210X297公釐）·以_ ---------^ d------IT------ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央樣準局貞工消费合作社印製 3ί7〇3〇 A7 B7 五、發明説明（11) •記憶體VRAM和繪圖記憶體FBO、FBI，該更新周期係以命 令·記憶髓VRAM爲基準進行。 通常、DRAM外加畫像處理器之時，於更新電路中，弄 對應各重DRAM地，有更新周期用之暫存器。於此暫存器配 合DRAM之形式等，CPU經由寫入，可決定更新周期。 但是，本實施例中，畫像處理器GP，和命令•記憶髗 VRAM和繪圖記憶體FBO、FBI則構成於1個半導體稹體髦路 裝置上之故，命令•記憶體VRAM和繪圖記憶體FBO、FBI的 更新周期數，時脈數已事先得知之故，可加以固定。 由此，顯示控制部DISP係令配合命令·記憶體VRAM的 時脈，輸入至命令•記憶體VRAM和繪圖記憶體FBO、FBI， 由此統一搭載於複數DR AM之晝像處理裝置之更新周期。又 ，顯示控制部DISP係可知顯示裝置CRT之回歸線期間之故 ，利用回歸線期間，進行DRAM之更新。 然而，命令·記憶體VRAM在於本實施例中，使用4 Μ位 元之DRAM之故，使用2Μ位元之DRAM的繪圖記憶體FBO、FBI 係呈更新2次者。 第6圖中，顯示盡像處理器GP，和命令·記憶體VRAM 及繪圖記憶體FBO、FBI的連接關係。 命令·記憶體VRAM之4M位元DRAM係令8區庫構成之2M 位元的DRAM模組，使用2個加以構成。又，繪圖記憶體FBO 和繪圖記憶體FBI之2 Μ位元DRAM係各令4區庫構成之1 Μ位元 的DRAM模組，使用2個加以構成。以下，令DRAM模組稱記 億體模組。 本紙張尺度逍用中國囷家標率（CNS > A4規格（210X297公釐）-μ - -----ill------tr------^ (請先閲讀背面之注$項再填寫本頁) 經濟部中央樣準局員工消費合作社印装 A7 B7 五、發明説明（12 ) 又，命令•記憶體VRAM及繪圖記憶《IFBO、FBI之各區 庫係以256條之字元線和1024組之位元線對構成記憶髗陣 列，經由列選擇電路，選擇128組之位元線對（行位址AX爲 8條，列位址Ayi爲3條）。即，具有256K(K= 1 024 )位元之記 憶容量。經由採用此構成，增加區庫數地，可以2 5 6Κ位元 單位構成記憶模組。如本實施例適用混載有邏輯和記憶體 之半導體稹體電路的記憶體模組。 記憶體模組之區庫選擇係以行區庫位址Ri(i=區庫數） 、列區庫位址Ci進行。又，經由可進行位元BE，128位元 之資料係於每8位元（1位元組）之η倍（n = l〜16)，呈可加以 輸入。 記憶體模組係同步於時脈信號，輸入位址或控制信號 ，資料亦同步於時脈信號加以輸入，即所謂同步型DRAM。 因此，記憶體模組係根據可以控制信號和位址信號所指定 之命令加以動作。又，如汎用標準DRAM，行位址和列位址 係不進行多工輸入。 於畫像處理器GP和命令·記憶體VRAM間，連接16位元 之資料匯流排DBUS16、11位元之位址匯流排（AO-A11)、8 位元之列區庫位址（R0-R7)、8位元之列區庫位址（C0-C7) 、行位址控制器CR、列位址控制器CC0、CC1、16位元之位 元組啓動BE，讀取寫入RW、活動控制器AC、時脈CK等之信 號。 又，於盡像處理器GP和繪圖記憶體FB0、FBI間，則連 接3 2位元之資料匯流排081^32、11位元之位址匯流排（人0- 本紙張尺度適用中國國家標準（CNS)A4規格（ 210X297公釐）-15 · ---------^ *裝------訂------J (請先閲讀背面之注意事項再填寫本頁) A7 B7 317030 五、發明説明（13 )

All)、4位元之行ΈΕ庫位址U〇-R3)4位元之列區庫位址（C0 -C3)、行位址控制器CR、列位 址控制器CC0、CC1、16位元之位元組啓動BE，讀取寫入RW 、活動控制器AC、時脈CK等之信號。 第7圖中，顯示記憶體模組之讀取和寫入的基本時間 。自命令·記憶體VRAM讀取來源資料，以畫像處理器GP變 換晝像，以此顯示寫入繪圖記憶體FBO、FBI的一連串動作 的基本時間。 命令·記憶體VRAM之位址ADDRVRAM、繪圖記憶體FB0 、FBI之位址ADDRFB則以畫像處理器GP生成，输入各命令 ‘記憶體VRAM和繪圖記憶體FBO、FBI。又，記憶糖模組所 需要之控制信號亦由畫像處理器GP所生成，輸入各命令· 記憶體VRAM之位址和繪圖記憶體FBO、FBI。然後，活動控 制AC，和行位址控制器CR，和列位址AX則於時脈CK之下跌 ，置入於記憶體模組，而活化區庫（TO)。於2時脈後，位 址控制器CC，和讀取寫入RW，和列位址AYi則於時脈CK之 下趺，置入於記憶體模組（T2)。於該2時脈後，進行資料 之讀取（T4)。 即，於命令·記憶體VRAM置入行位址AX後，於4時脈 後讀取來源資料（READ1)。同樣地，於繪圖記憶體FBB入 行位址後，於4時脈後讀出畫索資料（READ2)。 畫像處理器GP中，自命令·記憶體VRAM讀取之來源資 料（READ1)和繪圖記憶體FBO、FBI讀取之畫像資料（READ2) 則於匯流排控制部BC2閂鎖（SET0)，以畫素演算部DOT生成 本紙張尺度適用中國國家標準（CNS)A4规格（ 210X297公釐）-16 - -----^----裝------訂-----^錄 J (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消費合作社印製 經濟部中央梯準局貝工消費合作社印製 A7 B7 五、發明説明（14 ) 合成資料（SET1) 〇 更且，畫像處理器GP中，爲於繪圖記憶髗FBO、FBI寫 入合成資料（SET 1)，輸出位址或控制信號。然後，位址控 制器CC，和讀取寫入RW，和列位址AYi則於時脈CK之下跌 ，置入於記憶體模組（T7)。於該2時脈後進行資料（WRITE1 )之寫入（T9)。以此於繪圖記憶體FB寫入合成資料（SET 1) 0 本實施例中，記憶體模組之讀取之等待時間（輸入讀 取命令至讀取資料的時間）係呈1時脈。爲此，於寫入時之 畫像處理器GP係令NOP插入1周期，配合寫入和讀取周期。 由此，可令狀態機內之讀取和寫入的處理同一地加以處理 ，令讀取·寫入、寫入·讀取、讀取·讀取、寫入·寫入 的存取組合，無需於狀態機內加以考量。又，經由，可減 少畫像用處理器之邏輯閘數。 如第8圖（a)所示，行位址AX切換時，令供予行位址AX 至列位址AYO之發出的2時脈，做爲預充電時間必需加以空 出。即，供予行位址ΑΧΟ之後，於3時脈後，發出列位址 AΥ0。之後存最同一之列位址ΑΥ0內之資料時，可連績發出 列位址AY1及AY2。又，如第9圖所示，描繪複數之區庫間 的3圖素時，自供予行位址ΑΧΟ至列位址AY3之發出，各令2 時脈做爲預充電時間必需加以空出，列位址A Υ4的發出， 自供予行位址AX3發出列位址AY5時，亦褥令2時脈爲預充電 時間亦令2時脈做爲預充電時間加以空出。即，如第8圆之 (B)所示，列位址AY之發出則無法連績進行，至第3之列位 本紙張尺度逋用中國國家標準（CNS)A4规格（210Χ297公釐）· 17 - ---------^ -裝------訂------Γ,/Λ—· (請先閲讀背面之注項再填寫本頁) 經濟部中央橾準局貝工消费合作社印製 A7 _____B7五、發明説明（15 ) 址AY5之發出需11時脈。 在此，於列位址AX切換的3時脈前，經由發出行位址 AX，在表面上可連縯發出列位址AY。於本實施例中， 如第10圖所示，可實現4段之管線處理。 首先，對於區庫B0,於第1段檢出行位址AX切換（Β0:Χ -Y)，發出行位址（Β0:ΑΧ0)(Τ0)。於第2段及第3段執行NOP ，確保預充電時間（ΤΙ、T2)。於第4段發出列位址（B0:AY3 )(T3)。 接著，對於區庫Β2,於第1段檢出行位址ΑΧ切換（Β2:Χ -Υ)，發出行位址（Β2:ΑΧ0)(Τ1)。於第2段及第3段執行NOP ，確保預充電時間（T2、T3)。於第4段發出列位址（B2:AY4 )(T4)。 接著，對於區庫B3，於第1段檢出行位址AX切換（B3:X -Y)，發出行位址（B3:AX3)(T3)。於第2段及第3段執行NOP ，確保預充電時間（T3、T4)。於第4段發出列位址（B3:AY5 )(T5)。 如此地，經由進行4段之管線處理，3區庫之列位址AY 係可連績加以發出。由此，於通常之使用狀態時，因無誤 擊周期的等待，可提升其性能。 然而，行位址AX之切換檢出係於匯流排控制部BC2、 BC3、BC4內，將前周期之行位址AX和現在周期之行位 址AX以比較器加以比較實現。 於各命令.記憶體VRAM及繪圖記憶體FBO、FBI，使用 2個記憶體模組，係於2個記憶體模組同時輸入同一行位址 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度逋用中國國家標準（CNS)A4規格（ 210X297公釐）-18 - 經濟部中央揉準局貝工消費合作社印製 3l7〇3〇 A7 _B7_ 五、發明説明（16 ) AX，將同一行位址AX存取的位元數呈2倍。以下，說明該 理由。 本實施例之記憶《I模組係於一次之列位址之發出呈動 作之位元數係1024位元。存取存在於同一之行位址AX資料 時（擊中），係可馬上發出讀取命令或寫入命令。但是，存 取不存在於同一行位址AX的資料時（誤擊）時，爲確保預充 電時間，無法馬上發出讀取命令或寫入命令。 在此，於2個記憶體模組配分同一之行位址AX，同時 輸入行位址AX時，以1次之行位址存取可令1個時之2倍之 20 48位元活化。此時，列位址控制器CC係各使用記憶體模 組固有者。本實施例中，使用2個列位址控制器CC0、 CC1，進行列之選擇。 又，晝像處理器GP係於誤擊時花费3時脈周期，活化2 個記憶體模組之2個區庫。即，複數之區庫同時活化，減 低區庫切換時之重叠。 然而，於各命令·記憶體VRAM及繪圖記憶體FBO、FBI ，使用4個記憶體模組時，命令·記憶體VRAM係使用1M之 記憶髗模組，晝像記憶體FBO、FBI係使用512K之記憶體模 組。此時，於1次之行位址存取，可令4倍之4096位元活化 Ο 又，本實施例之記憶體模組係行位址AX爲擊中時，僅 輸出列位址AY地，可連縯執行讀取或寫入處理。但是，行 位址AX誤擊時，發出預充電後列位址之故，需等待幾周期 之發出命令。因此，來源資料則不會誤擊地於連績讀取中 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）_ 19 - ---------( ' 裝------訂------I ·· (請先閲讀背面之注^項再填寫本頁) 經濟部中央標準局負工消費合作社印裝 A7 B7 五、發明説明（π) ，於目的之資料寫入時，產生誤擊時，資料則會湓位而消 失。在此，本實施例中，於寫入時即使沒有誤擊，可令誤 擊動作產生，進行資料之等待。相反地，以來源資料側之 讀取，產生誤擊之時，於目的側之寫入時，仍可執行誤擊 處理。 於第11圚中，顯示本實施例之記憶體棋組的具體構成 。記憶體模組係區庫模組B AM、放大器模組AMP、電源模 組PS之3類模組所構成。然而，第11圖令記憶體模組以接 近實際之佈局形式加以顯示。 區庫模組BANK係ΒΑΜ-0〜BANK-n，由複數之副記憶體 陣列SUBARY(SUBARY-00〜AUBARY-i7)，和區庫控制電路 BNKCNT-1，和TE庫控制電路BNKCNT-2所成。 副記憶格陣列SUB ARY係由複數對之位元線B，/B，和 複數條之字元線W，和複數之記憶格（於圖中以圓圈表示） ，和於記憶格之讀取前，令位元線之電位預先呈所定準位 的位元線預充電電路PC，和增幅自記憶格的信號的感測放 大器SA，和選擇複數對之位元線B，/B中一對的Y選擇電路 ，和令選擇之位元線B，/B連接於放大器模組AMP的整髗位 元線GBL，/GBL所成。然而，副記憶格陣列SUBARY係區庳 模組BANK內之I/O線的分割單位。 區庫控制電路BNKCNT-1係包含選擇字元線W的X解碼器 XD和選擇位元線B，/B的Y解碼器YD等。區庫控制電路 BMCNT-1係接受後述之區庫位址或控制信號，於位元線預 充電、字元線選擇、感測放大器起動等之一連串記憶格之 本紙張尺度遑用中國國家揉準（CNS ) A4規格（2〖0X297公釐）-20 - -----^----------IT-----Hd-J--,------------- j (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消费合作社印製 A7 B7 五、發明説明（18 ) 臏取動作，自動產生必需之信號。經由X解碼器XD，選擇1 條之字元線W，與之交叉的（nX8X 1)對（於第11圖中因大 小之關係，只顯示n = 2，但本實施例爲n = 8)位元線B，/B中 的（8X I)對，則更經由Y解碼器YD之输出信號Ysi加以選擇 。被選擇之位元線B，/B係透過與位元線B、/B平行配置之 整體位元線GBL，/GBL，進行放大模組AMP和資料的收受。 區庳控制電路BNKCNT-2係包含檢出到達具有感測放大 器控制信號之準位的感測群。 放大器模組AMP係令控制信號或位址信號等，同步於 時脈信號，供予區庫模組BANK的主控制電路MAINCNT，和 控制向上述區庫模組群（ΒΑΜ-0〜BANK-n)的資料讀取寫入 的位元組控制電路BYTCNT所構成。自記憶體模組外之（8X I )條資料輸出線DQ(DQOO，……DQ07，……DQiO,……DQi7 )係通過此輸入至記憶格。在此，位元組控制信號BEi係令 資料輸出入線DQ，以位元組單位開閉之信號。 電源模組PS係產生供予區庫模組BANK的字元線驅動電 路WD所需要之字元線鼇壓VCH(>電源《壓VCC)的VCH產生電 路VCHG、於位元線預充電產生必需電壓HVC(電源電壓VCC/ 2)的位元線預充電電壓產生電路HVCG，產生陣列內基板電 Μ (反娥偏壓電應）VBB(〈《源電壓VSS(接地電位））的陣 列內基板電壓產生電路VBBG等之各種電壓的模組。 本實施例之1E庫模組BANK係於256條之字元線，1字元 線交叉（8X8X i)對之位元線，以Y解碼器選擇1/8，輸出 入（8X i)對之整體位元線。又，於本賁施例中，i=16，l 本紙張尺度逋用中國國家梂準（CNS)A4規格（ 210X297公釐）-21 - —-1111I1 •裝 1111 1 訂 I111 ， (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局負工消费合作社印製 A7 B7五、發明説明（19) 個面庫模組BANK係於2 5 6K位元之容量，以128位元宽度輸 出入資料。 即，以256K位元單位的大小，可得容置可變之記憶體 巨集模組。然而，區庫模組BAM-n係對應示於第6圖之複 數區庫（B0〜B7)之1個區庫。 有關本發明之半導體稹體電路SIC的佈局圖案的概略 構成則示於第12圖。半導體稹體電路SIC係呈横長之形狀 ，命令·記憶體VRAM則於左側，繪畫記憶髏FBO、FBI則於 右側，將側邊演算部EDGE和直線演算部LINE和畫素演算部 DOT和顯示控制部D1SP等構成之畫像處理器GP配置於其間 。畫像處理器GP之黑色部分係配線範園。於命令·記憶體 VRAM之左•上·下側或繪圖記憶體FBO、FBI之右·上·下 側部分係以輸入•输出·輸出入髦路及連合片部分，爲 _0.3808mm之宽度。晶片尺寸約 13.60mmX7.07min = 96.152mm2 ° 記憶雅模組之佈局的一例則示於第13圖。命令·記憶 體VRAM係令2M位元之記憶體模組於鏡面對象配置2個，自2 個記憶體模組間，呈輸出入位址匯流排、資料匯流排、控 制信號等。繪圚記憶體FB0、FBI係令各1M位元之記憶體模 組於鏡面對象配置2個，自2個記憶體楔組間，呈輸出入位 址匯流排、資料匯流排、控制信號等。 然而，本實施例中，塞像處理器GP和記憶髗模組之匯 流排宽度，係較16位元和3 2位元爲狹。記憶體模組係具有 最大128位元之宽度之故，畫像處理器GP和記憶體模組之 本紙張尺度逋用中國國家標準（CNS > A4说格（210><297公嫠）-22 - ---------裝-- (請先Η讀背面之注意事項再填寫本頁) 、?τ 經濟部中央搮準局貝工消费合作社印製 A7 B7 五、發明説明（2〇 ) 匯流排宽度係可擴大至128位元。此時，如第14圖所示， 變更記憶體敕組之配置方式較易於取得資料输出入之界面 〇 命令·記憶體VRAM和繪圖記憶體FBO、FBI雖然記憶容 量爲相同，記憶體模組之構成形式不同，電源模組PS和放 大器模組AMP係較區庫模組BAM爲小之故，可呈同一形狀 •同一面積。即，第13圖中，雖然大小不同地顯示，但是 實際上大小並無太大差別。 根據本實施例時，自命令·記憶體VRAM，沿接繪圚命 令取出部DCF、側邊演算部EDGE、直線演算部LINE、金素 演算部DOT、繪圖記憶體FBO、FBI、顯示控制部DISP、繪 圖記憶體FBO、FBI、顯示控制部DISP之流程進行資訊之處 理。即，資訊由第12圖之左方流至右方，配線之拉回則呈 單純，配線長則會變短。又，配線範圍變少，而使晶片面 稹變小。更且，因配線長變短之故，信號延遲則變小，可 進行高速動作。 於第15圖中，顯示有關本實施例之半導體稹體電路裝 置SIC內部的測試機構方塊圖。然而，此測試機構係使用 於半導體稹體電路裝置S 1C之晶園完成後的探針試驗行程 、包裝後之試驗行程、製品出貨前之檢査工程等。 半導體稹體電路裝置SIC係具備連接於畫像處理器 GP使用於通常動作時（例如，第1圖之系統中半導體稹 體m路裝置SIC動作時）的通常匯流排NB，和連接於通 常匯流排NB的通常端子NT，和連接於晝像處理器GP和命 本紙張尺度逍用中國國家標準（CNS ) A4規格（210X297公釐）-23 - ---------裝-- (請先閲讀背面之注意事項再填寫本頁) >11 A7 B7 五、發明説明（21) 令·記憶體VRAM和繪圖記憶髗FBO、FBI的使用於測試動作 時（前述測試行程，或檢査工程動作時）的共通測試匯流排 TB，和連接於共通測試匯流排TB的測試端子TT，和控制通 常模式（通常動作時）、測試模式（測試動作時）等之模式的 模式選擇端子MST。然而，模組選擇信號TEMO〜5係自模式 選擇端子MST输出之測試對象所成記憶體模組（MO、Ml、M2 、M3、M4、M5)的選擇信號。又，內部匯流排IBO、IB1、 IB 2係與外部不連接之通常動作時的內部匯流排。 於本實施例中，命令·記憶體VRAM和繪圖記憶體FBO 、FBI之記憶體模組（MO、Ml、M2、M3、M4、M5)的測試， 和繪圚處理器GP之測試係以獨立的形式進行。記憶體模組 (MO、Ml、M2、M3、M4、M5)的測試係經由使用於汎用DRAM 等之記憶體製品檢査的記憶體測試器，繪圖處理器GP之測 試經由使用於微電腦處理器等之邏輯製品檢査的記憶體測 試器加以進行。 經濟部中央梂準局貝工消费合作社印製 (請先閲讀背面之注意事項再填寫本頁) 又，如第15圖所示，本實施例之記憶體模組（MO、Ml 、M2、M3、M4、M5)係具備使用於通常動作時的通常埠NP ，和使用於測試動作時之測試埠TP。此係於通常埠NP側， 記憶體控制等之控制邏輯介由內部匯流排I BO、I Bl、I B2 連接之故，可令埠之負荷於通常動作時減輕至最大的限度 。但是，無需分別必需爲通常埠和測試埠，經由多工器等 之構成，可呈1個埠者。 各模組之測試係經由自模式選擇端子MST输出之內部 控制信號的模組選擇信號TEMO〜5,模式選擇信號TL，選 本紙張尺度逋用中國國家標準（CNS)A4規格（ 210X297公釐）-24 - 經濟部中央標準局貝工消费合作社印裝 317030 A7 B7__ 五、發明説明（22) 擇畫像處理器GP、命令·記憶體VRAM、及繪圖記憶髄FB0 、FBI之各記憶髏模組（MO、Ml、M2、M3、M4、M5)加以測 試。然而，模式選擇端子MST之输入信號ΤΕ0〜TE3係自外 部的測軾裝置（測試器）或，外部CPU供給。因此，自外部 輸入信號TE0〜TE3係介由模式選擇端子MST，令模組選擇 信號ΤΕΜ0〜5、模式選擇信號TL於內部生成，输入各模組 ，於各棋組進行測試。 又，各記憶體模組（MO、Ml、M2、M3、M4、M5)和共通 測試匯流排TB係以線0R連接，僅經由模組選擇信號TEM0〜 5所選擇之記憶體模組（MO、Ml、M2、M3、M4、M5)的输出 ，輸出至共通測試匯流排TB。 由此，達成測試用之配線數的削減，可縮小半導體稹 髄電路裝置SIC之晶片面稹。 第16圖中，顯示設於命令·記憶體VRAM和繪圖記憶體 FBO、FBI之記憶體模組（MO、Ml、M2、M3、M4、M5)內的通 常埠NP，和測試埠TP之具镰構成。通常埠NP和測試埠TP係 於通常動作模式、測試模式的各模式中，呈不同動作地加 以構成。 第16圖（a)中，顯示半導體稹體電路SIC進行通常動作 的通常動作模式時者。通常動作模式中，記憶體模組（M0 、Ml、M2、M3、M4、M5)係自通常埠NP經由畫像處理器GP 加以存取。此時，測試埠TP側係根據選擇信號呈高m感狀 態，對外部而言，呈不輸出任何資訊者。即，通常動作模 式時，畫像處理器GP和記憶體模組（MO、Ml、M2、M3、M4 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐）-25 - 1-------* 裝------訂------^-^1·· (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消费合作社印製 A7 B7五、發明説明（23 ) 、M5)係呈直接連接狀態進行動作。然而、選擇信號係以 模組選擇信號TEMO〜5和模式選擇信號TL之組合邏輯加以 生成。 第16圖（b)中，顯示記憶髖測試模式之時者。記憶體 測試模式中，記憶髗模組（MO、Ml、M2、M3、M4、M5)係自 測試埠TP加以存取。此時，通常埠NP側係根據選擇僧號呈 高電感狀態，對外部而言，呈不輸出任何資訊者。即，記 憶體測試模式時，畫像處理器GP和記憶體模組（MO、Ml、 M2、M3、M4、M5)係呈切斷，記憶體模組（MO、Ml、M2、M3 、M4、M5)係介由測試埠TP，直接連接外部測試裝置或外 部CPU的狀態，執行動作者。 由此，對於搭載於半導體積體電路裝置SIC的記憶體 模組（MO、Ml、M2、M3、M4、M5)，可直接使用以往汎用 DRAM等之半導體記憶體的測試方法。 第16圖（c)中，顯示邏辑測試模式之時者。邏輯測試 模式係畫像處理器GP之測試模式者。邏輯測試模式中，記 憶體模組（MO、Ml、M2、M3、M4、M5)係自通常埠NP加以存 取。又，透過測試埠TP，可於外部加以監視。 即，通輯測試模式時，畫像處理器GP和記憶體模組（ MO、Ml、M2、M3、M4、M5)係直接津接，記憶體模組（M0、 Ml、M2、M3、M4、M5)係介由測試埠TP，直接連接外部測 試裝e或外部cpu的狀態，執行動作者。由此，邏輯測試 模式時，盡像處理器GP係根搛邏輯測試之測試圖案，進行 記憶體模組（MO、Ml、M2、M3、M4、M5)的處理，但此時可 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）~ -Zb - (请先閲讀背面之注意事項再填寫本頁) 經濟部中央揉準局貝工消費合作社印装 3ί7〇3〇 Α7 Β7 五、發明説明（24 ) 監視記憶體模組（MO、Ml、M2、M3、M4、M5)的狀態。 於圖17中，顯示通常埠NP和測試埠TP之切換《路的一 例。以η通道MOS(nMOS)電晶體Q1和p通道M0S(pM0S)tt晶體 Q2所構成轉換閛TG1，和nMOSm晶體Q3和pMOSm晶體Q4所 構成轉換閘TG 2構成切換電路。經由模式選擇信號TL、模 組選擇信號TEM0〜TEM5所生成之控制信號SN、ST，轉換閘 TGI、TG2係被加以控制。但是代替此轉換閘，以時脈•反 相器等實現同樣之機能。 於第18圚中，顯示模式選擇端子MST之測試控制腳位 的配分。測試控制腳位（TE0〜TE3)係接受4位元之編碼化 信號，根據此信號，模組選擇信號TEM0〜5和模式選擇信 號TL則示於第18圖地加以生成。 然而，根據模組選擇信號TEM0〜5和模式選擇信號TL ，選擇命令·記憶體VRAM、繪圖記憶體FB0、FBI之各記憶 體模組（MO、Ml、M2、M3、M4、M5)加以測試。被選擇之記 值體模組係附上〇符號。選擇之記憶體模組的測試埠TPS 呈導通狀態。 模組選擇信號TEM0〜5係於測試控制腳位（TE0〜TE3) 之外部输入信號的解碼結果，輸入至畫像處理器GP、命令 •記憶M VRAM、繪圖記憶體FB0、FBI之各記憶體模組，決 定測試時之對象模組。然而，於本實施例中，通常模式動 作時，準備模式時係呈TEM0〜5=「0 0 0 0 0 0」。 模式選擇信號TL係設定通常動作模式（第18圖中以「 通常」表示），邏輯測試模式（第18圖中以「LogicTest」 本紙張尺度適用中國國家標準（CNS)A4規格（ 210X297公釐）-27 - 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、1T 經濟部中夬揉準局員工消费合作社印裝 A7 B7 五、發明説明（25) 加以表示」、記憶體測試模式（第18圖中以「MemoryTest 」加以表示）的各模式。第18圖中，模式選擇侰號TL呈「1 」時，設定通常動作模式、邏輯測試模式，「0」時，設 記憶體測試模式。然而，於本實施例中，除通常動作模式 、邏輯測試模式、記憶體測試模式外'可設定準備模式（ 第18圖中以「STNBY」表示）。準備模式係所有之記憶體模 組自測試埠TP切離之狀態。 然而，本實施例之測試模組係如第18圖所示，邏輯測 試模式中，以記憶體模組2個之單位（M0-M1、M2-M3、M4-M5)進行測試，於記憶測試模式時，記憶儺模組1個之單 位（MO、Ml、M2、M3、M4、M5)進行測試。此係根據邏辑測 試模式、記憶體測試模式的測試方法的不同，邏輯測試模 式時，對以命令記憶體VRAM繪圖記憶體FB0、FBI等之機能 單位進行測試而言，於記憶體測試模式時，以各記憶體模 組之單位進行測試。因此，模組選擇信號ΤΕΜ0和TEM1係各 输入記憶體模組M0和Ml之雙方，模組選擇信號TEM2和TEM 3係各輸入記憶體模組M2和M3之雙方，模組選擇信號TEM4 和TEM5係各输入記憶體模組M4和M5之雙方。 如以上所述，增加搭載之記憶體模組數、或®庫數時 ，無需增加測試控制腳位（ΤΕ0〜TE3 )，又可測試合於各 測試方法的模組。 然而、此測試控制腳位（ΤΕ0〜TE3 )係無需如本實施 例的編碼，各測試控制腳位則呈直接選擇各特定之記憶體 模組（MO、Ml、M2、M3、M4、M5)的構成亦可。例如，TE2 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐）-28 - 一 Γ<裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 317030 A7 B7 _ 五、發明説明（26 ) 呈「1」時，選擇繪圖記憶體FBO之1個記憶體模組，進行 測試地加以構成亦可。 第19圖之中，顯示第16圖（c)的邏辑測試模式時之各 端子的输出入者。 爲此，本實施例中，介由第16圚所示測試埠TP，直接 連接於外部之測試裝置或外部之CPU狀態的同時，如圖19 畫像處理器GP，和晝像處理器GP所存取的各記憶體模組（ MO、Ml、M2、M3、M4、M5)可進行測試者。 本實施例之晝像處理器GP之測試爲透過通常端子，將 自外部輸入的測試用命令及測試圖案，以執行盡像處理器 GP地進行。因此，畫像處理器GP係使用通常端子NT，根據 測試端子，執行通常之動作即可，與通常動作時無不同。 具镫而言，盡像處理器GP之測試係外部之資料處理裝 置介由前述CPU界面單元CIU，於命令.記憶體VRAM收入測 試用之命令及測試用圚案，處像處理器GP則根據外部資料 處理裝S的命令，經由執行該命令進行。 於本實施例中，各呈對象之記憶體模組（MO、Ml、M2 、M3、M4、M5)，晝像處理器GP係執行測試圖案。因此，

首先繪圖處理器FBO則呈對象，接著晝圖記憶體FBI,命令 •記憶體VRAM則呈邏輯測試模式的對象記憶體模組。又， 令何者記憶體模組（MO、Ml、M2、M3、M4、M5)做邏輯測試 模式的觀察，係經由輸入測試控制腳位（TEO〜TE3)的外部 输入信號的解碼結果的模組選擇信號TL決定，本實施例中 有觀測繪圖記憶體FBO之觀測模式1，觀測繪圖記憶雅FBI 本紙張尺度適用中國國家揉準（CNS ) Α4规格（210X297公釐）-29 - ----------- (請先閲讀背面之注意Ϋ項再填寫本頁)

、1T 經濟部中央搮準局貝工消費合作社印策 A7 B7_ _ 五、發明説明（27) 之觀測模式2、觀測命令·記憶體VRAM之觀測模式3° 由此，模式1時，透過第16圖之（C)所示的測試埠TP ，可由外部各監視自通常埠NP存取繪圖記憶體FBO的狀態 ，模式2時係存取繪圖記憶體FBI的狀態，模式3時係存取 命令·記憶體VRAM的狀態。 第20圖係令半導體稹雅氰路裝BSIC的測試爲主的整 慷區塊，於第21圚〜第23圚中，顯示整理半導體稹體電路 裝置SIC之输出入腳位的內容者。 各記憶體模組（MO、Ml、M2、M3、M4、M5)係連接於共 通測試匯流排TB，共通測試匯流排TB係由11位元之位址匯 流排A[10:0]、8位元之列區庫位址匯流排C[7:0]、8位元 之行區庫位址匯流排R[7:0]、16位元之記憶體位元組啓動 信號BE[15:0]、16位元之資料匯流排DQ[15:0]、或時脈 CLK、活動控制器AC、行位址控制器CR、列位址控制器CC 、讀取寫入RW等所成。 經濟部中央梂準局属工消費合作社印裝 (請先聞讀背面之注意事項再填寫本頁) 半導體稹體氆路裝置SIC係令具備34個之通常畫像處 理器GP所必需之输入·輸出·輸出入端子，7個之測試控 制用之端子、43個測試専用之端子，16個電源·接地之端 子共計100個輸入·輸出•输出入端子。如第12圚所示， 端子係1邊各設25個。 又，位址/資料匯流排VBUS[15:0]、記憶位元組啓動 TEBE[15:0]、記憶區庫位址TERC[15:0]係可減少腳位數之 故，可各呈多工器者。例如位址/資料匯流排VBUS係於通 常動作時，有進行自外部之資料處塌裝置至臺像處理器GP 本紙張尺度適用中國國家標準（CNS)A4規格（ 210X297公釐）-3〇 - 經濟部中央揉準局貝工消费合作社印製 A7 B7_ 五、發明説明（28) 的臏取·寫入位址/資料匯流排，但是記憶體測試模式時 ，連接於測試匯流排TB之資料匯流排DQ [15:0],進行測試 匯流排TB之資料匯流排DQ[15:0]內容的输出入。 系統連接器i Μ係有關於第1圖之中央處理裝置CPU或 匯流排控制電路BC1間之控制信號等的界面。DPi"有關於 第1圖之顯示處理器DP間的控制信號等的界面。 第21圖至第23圖係通常動作模式（通常）時，顯示記憶 體測試模式（記憶體測試）時及邏輯測試模式（邏輯測試）時 之輸入•輸出•輸出端子的機能。 測試模組選擇器TEC0〜3係對應於第18圖之測試控制 腳位ΤΕ0〜3。又，測'試模組選擇器T[2:0]係對應於第15圖 或第18圖之模式選擇信號者，使用於測試埠ΤΡ或通常埠ΝΡ 的選擇。 經由本實施例所得之效果，可以下文簡單說明。 (1) 根據本實施例時，經由令圖框緩衝器和命令用之記憶 髏和晝像處理器內藏於單晶片，配線之折返則會變得單純 ，可令配線長變短。由此，配線範園則縮小，可令晶片面 稹變小。更且，爲令配線長變短，信號延遲則變小，可呈 高速動作。 (2) 又，令圖框緩衝器和命令用之記憶體和畫像處理器， 於內藏畫像處理裝置設®測試端子，於各記憶髋模組（Μ0 、Ml、M2、M3、Μ4、Μ5)設置測試埠，經由連接測試匯流 排，於測試時令各內藏各記憶體模組（MO、Ml、M2、M3、 M4、M5)的內容，可自外部加以監視。因此，經由混載， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-31 - 一 ---------------IT------ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央揉率局貝工消费合作社印装 317030 A7 B7五、發明説明（29) 即使沒有記憶體用之外部端子，可直接使用以往之測試方 法。 (3) 更且，令各內藏於晝像處理器的圖框緩衝器、命令· 記憶體之，由複數之同一構成之記憶體模組所構成，於各 記億體模組，經由分配同一之行位址，可增加記憶體位址 的深度。由此，可由於應力、扭轉等之物理限制，限制記 憶髏模組之電流線即電流容量時，於滿足上限之範園內， 經由呈複數之同一構成，可實現由畫像用處理器視之爲大 容置之圖框緩衝器、命令•記憶體。更且，自同一構成之 記憶體模組構成，可統一圖框緩衝器、命令·記憶體之各 測試、更新。 (4) 又，根據畫像用之處理器的命令，令圖框緩衝器、命 令·記憶體之各讀取及寫入動作之等待呈相等地，可令邏 輯之狀態機之控制邏輯變得很容易。即，畫像用之處理器 之係於寫入·位址的輸出後，經由執行非作業命令，令讀 取及寫入動作之等待呈相等，由此，可令狀態機內之讀取 及寫入動作的處理同樣地進行。因此，讀取·寫入、寫入 •讀取、讀取·讀取、寫入·寫入之存取組合，無需於狀 態機內加以考置。又，由此，可減少畫像用處理器之邏輯 閘數。 【產業上之利用性】 本發明係可實現導入個人電腦，或遊戲機器等之髙速 圖像處理的結構中，爲提高圖像的繪圖性能，令圖框緩衝 器和命令用之記憶體和圖像控制器內藏於單晶片時，沿資 (請先閲讀背面之注意事項再填寫本頁) 叫 _裝_ ,?! --s線 本紙張尺度逋用中國國家標準（CNS)A4規格（ 210X297公釐）-32 - A7 B7 五、發明説明（30 ) 訊之流動最適切地配置，或令以往以記憶髗測試，邏輯測 試直接加以使用，令各圖框緩衝器和命令用之記憶體，經 由複數之同一構成之記憶體模組所構成，可實現適於搭載 基板上之占有面稹縮小或使用性佳的畫像處理裝置者。 ---------^ ' 裝------訂------ (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 本紙張尺度逍用中國國家標準（CNS ) A4規格（210X297公釐）_ 33 -

Claims (1)

1. 經濟部中央標準局*ζ工消费合作社印裝 Λ8 Β8 C8 D8六、申請專利範圍 第85 1 1 20997號專利申請案 中文申請專利範圍修正本 民國86年7月修正 1. 一種半導體積體裝B，其特徵係令集稹邏輯電路. 的畫像用之處理器，和收容繪圖命令及繪圖來源資料的第 1動態型隨機存取記憶體，和收容繪圖資訊的第2動態型隨 機存取記憶體具備於1個半導體基板上， 上述第1之動態型隨機存取記憶體和上述第2之動態型 隨機存取記憶體係於上述半導體基板上，各配置於上述畫 像用之處理器的兩端者。 2. —種半導體稹體裝置，其特徵係令集稹邏輯電路 的盡像用之處理器，和收容繪圖命令及繪圖來源資料的第 1動態型隨機存取記憶體，和收容繪圖資訊的第2動態型隨 機存取記憶體具備於1個半導體基板上， 上述畫像處理器係於上述半導體基板上，配置於上述 第1之動態型隨機存取記憶體和上述第2之動態型隨機存取 記憶體間者。 3. —種半導體積體裝S，其特徵係令集積邏輯電路 的盡像用之處理器，和收容繪圖命令及繪圖來源資料的第 1動態型隨機存取記憶體，和收容繪圖資訊的第2動態型隨 機存取記憶體具備於1個半導體基板上， 上述第1之動態型隨機存取記憶體和上述第2之動態型 隨機存取記憶體係於上述半導體基板上，各配置於該短邊 —側者/ 本紙張足度適用中國國家揉準（CNS ) A4规格（210 X 297公釐） (請先閲讀背面之注$項再填寫本頁) I In —^1» HI HI In In ^ 1^1 1^1 n ^^1 I I— 1^1 n n HJ-tlc nn m· ^—»^1 nn ml I n^i I -- -I -1 - ABCD 經濟部中央揉準局貝工消费合作社印策 六、申請專利範圍 4. 一種半導雅稹體裝置，其特徵係令集稹邏輯電路 的畫像用之處理器，和收容繪圖命令及繪圚來源資料的第 1動態型隨機存取記憶體，和攸容繪圖資訊的第2動態型隨 機存取記憶體具備於1個半導體基板上， 上述盡像處理器係於上述半導體基板上，配置於上述 第1之動態型隨機存取記憶體和上述第2之動態型隨機存取 記憶體間，且根據自外部之資料處理裝置輸入的命令，進 行盡像處理， 上述第1之動態型隨機存取記憶體係收容規定上述盡 像處理的上述繪圖命令， 上述第2之動態型隨機存取記憶體係自上述畫像處理 器寫入，蓄存輸出至外部的晝像資訊的繪圚用記憶體， 上述畫像用之處理器係根據上述第1動態型隨機存取 記憶體之上述繪圖命令，生成寫入上述第2動態型隨機存 取記憶體之查像資訊，令生成之畫像資料寫入上述第2之 動態型隨機存取記憶體， 上述第2之動態型隨機存取記憶體係令繪圇之畫像資 訊，介由該S像用之處理器輸出外部者。 5. 如申請專利範圍第1項，第2項或第3項之任一項之 半導體稹體裝置，其中，構成上述第1及第2之動態型隨機 存取記憶體的上述複數記憶體，係由各複數之區庫所構成 J 於同一位址活化之資料線的位元數則於上述第1之動 態型隨機存取記憶體和上述第2之動態型隨機存取記憶體 本紙張尺度逍用中國S家梯準（CNS ) A4规格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 装· 、11 經濟部中央梯準局貝工消費合作杜印裝 3l7〇3〇 is C8 _ D8 六、申請專利範圍 呈相等者。 6. —種半導體積體裝置，其特徵係令集稹邏輯電路 的耋像用之處理器，和收容繪圖命令及繪圖來源資料的第 1動態型隨機存取記憶體，和收容繪圖資訊的第2動態型隨 機存取記憶體具備於1個半導髓基板上， 上述畫像處理器係於上述半導體基板上，配e於上述 第1之動態型隨機存取記憶體和上述第2之動態型隨機存取 記憶體間， 上述第2之動態型隨機存取記憶體係由2個記憶體所構成， 經由上述金像用之處理器，上述2個記憶體係一方使用於 繪圖用記憶體，另一方係使用於顯示用記憶體，繪圓用和 顯示用則交互切換者。 7. 如申請專利範圍第1項，第2項或第3項之任一項之 半導體積體裝置，其中，上述畫像用之處理器係由 自上述第1之動態型隨機存取記憶體取出繪圖命令，於取 出終了後輸出側邊演算開始信號的畫圖命令取出部， 和令變換之原圖，進行分割爲每所定線時，變換後之開始 點和終點座標的演算的側邊演算部， 和於埋入上述線之開始點和終點間的直線，進行定址的演 算的直線演算部， 和處理自上述第1之動態型隨機存取記憶體的畫素資料， 開始上述第2之記憶體之記憶體存取，寫入繪圖位址及畫 素資料的畫素演算部， 和將上述第2之動態型隨機存取記憶體之顯示資料，输出 本紙張尺度適用中國國家標準（CNS ) A4规格（210X297公釐） " I - I II-----《^------訂------5^ - (請先閲讀背面之注項再填寫本頁) ο 3ο 7 ί 3 8 8 8 8 ABCD 六、申請專利範圍 至外部的顯示控制部所構成者。 8. 如申請專利範圍第7項之半導體稹體裝e，其中， 上述繪圖命令取出部係經由自外部之資料處理裝®輸入之 繪圖開始信號，自上述第1之動態型隨機存取記憶體取出_ 繪圖命令，於上述取出終了後，於上述側邊演算部输出側 邊演算開始信號， 上述側邊演算部係接受上述側邊演算開始信號，開始 側邊演算，於該演算終了後，於上述直線演算部輸出直線 演算開始信號的同時，於上述直線演算部開始該演算結果 之設定及下個之側邊演算， 上述直線演算部係接受上述直線演算開始信號，開始 直線演算，於該演算終了後，.於上述畫素演算部输出記憶 體存取開始信號的同時，將該演算結果設定於上述晝素演 算部， 經濟部中央揉準局真工消费合作社印褽 (請先W讀背面之注$項再填寫本頁) 上述盡素演算部係接受上述記憶體存取開始信號，自 上述第1動態型隨機存取記憶體處理畫素資訊，開始上述 第2之動態型隨機存取記憶髋之記憶體存取，寫入屬性資 料及畫素資料， 上述顯示控制部係將上述第2之記憶體之顯示資料輸 出至外部者。 9. 如申請專利範圍第8項之半導體稹體裝置，其中， 上述第2之動態型隨機存取記憶體係自上述盡素演算部寫 入繪圖位址及晝素資料，介由上述顯示控制部，將繪圖之 畫像資訊輸出至外部者。_ 本&張尺度逋用中國國家揉準（CNS) A4规格（ 210X297公釐） A8 B8 C8 D8 317〇3〇 六、申請專利範圍 10. 如申請專利範圍第1項、第2項或第3項之任一項 之半導體稹體裝e，其中，上述盡像用之處理器係經由外 部資料處理裝置所輸入之繪圖命令，自上述第1記憶體取 出繪圖命令，於取出終了後，進行畫像演算， 令該演算結果繪圖於上述第2之動態型隨機存取記憶 體，令繪圖資料輸出外部者。 11. 一種半導體積體裝置，其特徵係令集積邏輯電路 的畫像用之處理器，和收容繪圖命令的第1動態型隨機存 取記憶體，和收容繪圈資訊的第2動態型隨機存取記憶體 具備於1個半導體基板上， 上述第1之動態型隨機存取記憶體和上述第2之動態型 隨機存取記憶體係於上述半導體基板上，各配置於上述畫 像用之處理器的兩端者。 12. —種半導體稹髗裝置，其特徵係令集積邏輯電路 的畫像用之處理器，和收容繪圖來源資料的第1動態型隨 機存取記憶體，和收容繪圖資訊的第2動態型隨機存取記 憶體具備於1個半導體基板上， 上述第1之動態型隨機存取記憶體和上述第2之動態-型 隨機存取記憶體係於上述半導體基板上，各配置於上述衋 像用之處理器的兩端者。 13. 如申請專利範圍第11項之半導體稹體裝置，其中 ，上述畫像處理器係根據自外部之資料處理裝置輸入的命 令，進行畫像處理， 上述第1之動態型隨機存取記憶體係收容規定上述畫 ^紙張尺度逋用中國國家揉準（CNS > A4规格（210><297公釐〉 -----:!__;IA 装------訂 -A, 1* (請先閲讀背面之注$項再填寫本頁) 經濟部中央標準局貝工消费合作社印製 317030 鯉濟部中央揉牟局貝工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 像處理的上述繪圖命令， 上述第2之動態型隨機存取記憶體保自上述畫像處理 器寫入，菴存輸出至外部的畫像資訊的繪圖用記憶體， 上述畫像用之處理器係根據上述第1動態型隨機存取 記憶镰之上述繪圖命令，生成寫入上述第2動態型隨機存 取記憶體之盡像資訊，令生成之畫像資料寫入上述第2之 動態型隨機存取記憶體， 上述第2之記憶體係令繪圖之畫像資訊，介由該畫像 用之處理器輸出外部者。 14.如申請專利範圍第12項之半導體稹體裝置，其中 ，上述畫像處理器係根據自外部之資料處理裝置输入的命 令，進行畫像處理， 上述第1之動態型隨機存取記憶體係收容規定上述畫 像處理的上述繪圖命令， 上述第2之動態型隨機存取記憶體係自上述畫像處理 器寫入，蓄存輸出至外部的畫像資訊的繪圖用記憶髋， 上述畫像用之處理器係根據上述第1動態型隨機存取 記憶體之上述繪圖來源資料，生成寫入上述第2動態型隨 機存取記憶體之晝像資訊，令生成之査像資料寫入上述第 2之動態型隨機存取記憶體， 上述第2之動態型隨機存取記憶體係令繪圖之金像資 訊，介由該畫像用之處理器輸出外部者。 (請先閲讀背面之注^h項再填寫本頁) 本紙張尺度逋用中國國家榣率（CNS )八4洗格（210X297公釐）