JPH087598A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】複数個のメモリ部を内蔵し、それらに対するテ
スト用端子部を備えたもとで、複数のメモリ部の夫々に
ついてのテストが、テスト用端子部が利用されて、比較
的短い時間のうちに効率良く行われるものとなす。 【構成】半導体基体２１上にメモリ部２３，２４と切換
部２７〜３０とが設けられ、切換部２７，２９が、テス
ト用アドレスデータ端子部Ｘ０〜Ｘ６；Ｙ０〜Ｙ６の全
部とメモリ部２３，２４のうちの有効アドレス数が多い
方であるメモリ部２４のアドレスデータ端子部とを接続
するとともに、テスト用アドレスデータ端子部のうちの
一部Ｘ６，Ｙ６を除いた残りのものとメモリ部２３のア
ドレスデータ端子部とを接続する状態を選択的にとり、
また、切換部２８，３０が、テスト用データ入出力端子
部Ｚ０〜Ｚ９のうちのＺ０〜Ｚ５及びＺ６〜Ｚ９とメモ
リ部２３，２４の各々のデータ入出力端子部とを夫々接
続する状態を選択的にとる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基体上に演算処
理部等を形成する回路網構成部と共に複数のメモリ部が
設けられて成る、ワンチップ化された半導体集積回路装
置に関する。

【０００２】

【従来の技術】半導体素子集積技術の進歩によって、比
較的小なる寸法を有する半導体基体に集積形成される半
導体回路素子の数を極めて多数とすることが可能とされ
ており、それに伴って、従前においては複数の独立した
半導体基体の夫々に形成されていた多数の半導体回路素
子が、１個の半導体基体に形成されたものとして纏めら
れて構成される、所謂、ワンチップ化された半導体集積
回路装置が、種々の分野において実用に供されている。
斯かる半導体集積回路装置にあっては、半導体基体上
に、例えば、演算処理部等を形成する回路網構成部に加
えて、供給されるデータを格納するとともに格納された
データを送出し、演算処理部との間でデータの送受を行
うメモリ部が設けられたものも提案されている。

【０００３】このようなメモリ部を内蔵するワンチップ
化された半導体集積回路装置にあっては、それが実際の
使用に供されるに先立って、回路網構成部及びメモリ部
の夫々が適正に動作するか否かをチェックするためのテ
ストが行われることが要求される。斯かるテストは、回
路網構成部については、本来それから伸びて外部に臨む
ものとして備えられる入力端子部，出力端子部，制御端
子部等が利用されて行われるものとされるが、メモリ部
については、メモリ部が、本来、外部から直接に制御す
ることができないものとされることにより、メモリ部に
対するテストのため特設されたテスト用端子部が用いら
れて行われる。メモリ部に対して特設されるテスト用端
子部は、例えば、テスト用書込読出切換端子部，テスト
用アドレスデータ端子部，テスト用メモリ選択端子部，
テスト用データ入出力端子部等を含むものとされる。

【０００４】ワンチップ化された半導体集積回路装置に
内蔵されるメモリ部は、１個には限られず、複数個とさ
れる場合もあり、従来提案されている演算処理部と複数
個のメモリ部を内蔵するワンチップ化された半導体集積
回路装置においては、複数個のメモリ部の夫々につい
て、例えば、テスト用書込読出切換端子部，テスト用ア
ドレスデータ端子部，テスト用メモリ選択端子部，テス
ト用データ入出力端子部等を含む一群のテスト用端子部
が設けられている。例えば、演算処理部と２個のメモリ
部とを内蔵するワンチップ化された半導体集積回路装置
の場合、図１５に示される如くに、半導体基体１１上
に、演算処理部１２，各々と演算処理部１２との間での
データの送受が行われるメモリ部１３及びメモリ部１
４，メモリ部１３についての一群のテスト用端子部１
５，メモリ部１４についての一群のテスト用端子部１６
が設けられ、さらに、メモリ部１３及びメモリ部１４に
ついてのテスト状態と実動作状態との切換えを行うため
の制御端子部ＴＳが設けられたものとされる。

【０００５】図１５に示される半導体集積回路装置の例
にあっては、メモリ部１３が、例えば、図１６に示され
る如くの、０〜６３までの６４のＸ方向有効アドレス
（有効Ｘアドレス）及び０〜６３までの６４のＹ方向有
効アドレス（有効Ｙアドレス）を有し、ビット数をｂ０
〜ｂ５までの６ビットとするアドレス空間を形成するも
のとされ、また、メモリ部１４が、例えば、図１７に示
される如くの、０〜１２７までの１２８の有効Ｘアドレ
ス及び０〜１２７までの１２８の有効Ｙアドレスを有
し、ビット数をｂ０〜ｂ３までの４ビットとするアドレ
ス空間を形成するものとされている。それに伴い、メモ
リ部１３に供給されるＸアドレスデータ及びＹアドレス
データは、各々が６ビット構成のデータとされて、６４
の有効Ｘアドレスの各々及び６４の有効Ｙアドレスの各
々を夫々指定できるものとされるとともに、メモリ部１
３における入出力データは６ビット構成のデータとさ
れ、また、メモリ部１４に供給されるＸアドレスデータ
及びＹアドレスデータは、各々が７ビット構成のデータ
とされて、１２８の有効Ｘアドレスの各々及び１２８の
有効Ｙアドレスの各々を夫々指定できるものとされると
ともに、メモリ部１４における入出力データは４ビット
構成のデータとされる。

【０００６】メモリ部１３は、書込読出切換データ端子
部ＷＥＡ，６ビット構成のＸアドレスデータが供給され
るＸアドレスデータ端子部ＸＡ０〜ＸＡ５，６ビット構
成のＹアドレスデータが供給されるＹアドレスデータ端
子部ＹＡ０〜ＹＡ５，メモリ選択データ端子部ＭＳＡ、
及び、６ビット構成の入出力データのためのデータ入出
力端子部ＺＡ０〜ＺＡ５を備えている。また、メモリ部
１４は、書込読出切換データ端子部ＷＥＢ，７ビット構
成のＸアドレスデータが供給されるＸアドレスデータ端
子部ＸＢ０〜ＸＢ６，７ビット構成のＹアドレスデータ
が供給されるＹアドレスデータ端子部ＹＢ０〜ＹＢ６，
メモリ選択データ端子部ＭＳＢ、及び、４ビット構成の
入出力データのためのデータ入出力端子部ＺＢ０〜ＺＢ
３を備えている。

【０００７】メモリ部１３の書込読出切換データ端子部
ＷＥＡに供給される書込読出切換データは、１ビット構
成のデータとされ、例えば、“０”のときメモリ部１３
が書込状態とされて“１”のときメモリ部１３が読出状
態とされる。また、メモリ部１４の書込読出切換データ
端子部ＷＥＢに供給される書込読出切換データも、１ビ
ット構成のデータとされ、例えば、“０”のときメモリ
部１４が書込状態とされて“１”のときメモリ部１４が
読出状態とされる。さらに、メモリ部１３のメモリ選択
データ端子部ＭＳＡに供給されるメモリ選択データは、
１ビット構成のデータとされて、例えば、“０”のと
き、メモリ部１３が書込動作あるいは読出動作を行える
活性化状態とされ、“１”のときメモリ部１３が書込動
作も読出動作も行えない非活性化状態とされる。同様
に、メモリ部１４のメモリ選択データ端子部ＭＳＢに供
給されるメモリ選択データも、１ビット構成のデータと
されて、例えば、“０”のとき、メモリ部１４が書込動
作あるいは読出動作を行える活性化状態とされ、“１”
のときメモリ部１４が書込動作も読出動作も行えない非
活性化状態とされる。

【０００８】演算処理部１２には、メモリ１３に対して
の、書込読出切換データ端子部ＷＥＡに書込読出切換デ
ータを供給する書込読出切換データ出力端子部ＷＥａ，
Ｘアドレスデータ端子部ＸＡ０〜ＸＡ５にＸアドレスデ
ータを供給するＸアドレスデータ出力端子部Ｘａ０〜Ｘ
ａ５，Ｙアドレスデータ端子部ＹＡ０〜ＹＡ５にＹアド
レスデータを供給するＹアドレスデータ出力端子部Ｙａ
０〜Ｙａ５，メモリ選択データ端子部ＭＳＡに供給され
るメモリ選択データを供給するメモリ選択データ出力端
子部ＭＳａ、及び、データ入出力端子部ＺＡ０〜ＺＡ５
との間で入出力データの送受を行う入出力データ端子部
Ｚａ０〜Ｚａ５が備えられる。また、メモリ１４に対し
ての、書込読出切換データ端子部ＷＥＢに書込読出切換
データを供給する書込読出切換データ出力端子部ＷＥ
ｂ，Ｘアドレスデータ端子部ＸＢ０〜ＸＢ６にＸアドレ
スデータを供給するＸアドレスデータ出力端子部Ｘｂ０
〜Ｘｂ６，Ｙアドレスデータ端子部ＹＢ０〜ＹＢ６にＹ
アドレスデータを供給するＹアドレスデータ出力端子部
Ｙｂ０〜Ｙｂ６，メモリ選択データ端子部ＭＳＢに供給
されるメモリ選択データを供給するメモリ選択データ出
力端子部ＭＳｂ、及び、データ入出力端子部ＺＢ０〜Ｚ
Ｂ３との間で入出力データの送受を行う入出力データ端
子部Ｚｂ０〜Ｚｂ３が備えられる。

【０００９】上述のメモリ部１３について設けられた一
群のテスト用端子部１５は、メモリ部１３の書込読出切
換データ端子部ＷＥＡにテスト用書込読出切換データを
供給するためのテスト用書込読出切換データ端子部ＴＷ
ＥＡ，メモリ部１３のＸアドレスデータ端子部ＸＡ０〜
ＸＡ５にテスト用Ｘアドレスデータを供給するためのテ
スト用Ｘアドレスデータ端子部ＴＸＡ０〜ＴＸＡ５，メ
モリ部１３のＹアドレスデータ端子部ＹＡ０〜ＹＡ５に
テスト用Ｙアドレスデータを供給するためのテスト用Ｙ
アドレスデータ端子部ＴＹＡ０〜ＴＹＡ５，メモリ部１
３のメモリ選択データ端子部ＭＳＡにテスト用メモリ選
択データを供給するためのテスト用メモリ選択データ端
子部ＴＭＳＡ、及び、メモリ部１３のデータ入出力端子
部ＺＡ０〜ＺＡ５との間でテスト用入出力データの送受
を行うテスト用データ入出力端子部ＴＺＡ０〜ＴＺＡ５
を含むものとされる。また、メモリ部１４について設け
られた一群のテスト用端子部１６は、メモリ部１４の書
込読出切換データ端子部ＷＥＢにテスト用書込読出切換
データを供給するためのテスト用書込読出切換データ端
子部ＴＷＥＢ，メモリ部１４のＸアドレスデータ端子部
ＸＢ０〜ＸＢ６にテスト用Ｘアドレスデータを供給する
ためのテスト用Ｘアドレスデータ端子部ＴＸＢ０〜ＴＸ
Ｂ６，メモリ部１４のＹアドレスデータ端子部ＹＢ０〜
ＹＢ６にテスト用Ｙアドレスデータを供給するためのテ
スト用Ｙアドレスデータ端子部ＴＹＢ０〜ＴＹＢ６，メ
モリ部１４のメモリ選択データ端子部ＭＳＢにテスト用
メモリ選択データを供給するためのテスト用メモリ選択
データ端子部ＴＭＳＢ、及び、メモリ部１４のデータ入
出力端子部ＺＢ０〜ＺＢ３との間でテスト用入出力デー
タの送受を行うテスト用データ入出力端子部ＴＺＢ０〜
ＴＺＢ３を含むものとされる。

【００１０】さらに、半導体基体１１上には、メモリ部
１３に関連して切換部１７と切換部１８とが設けられ、
また、メモリ部１４に関連して切換部１９と切換部２０
とが設けられている。切換部１７は、制御端子部ＴＳに
供給される制御信号ＳＴＳに応じて、演算処理部１２に
備えられた書込読出切換データ出力端子部ＷＥａ，Ｘア
ドレスデータ出力端子部Ｘａ０〜Ｘａ５，Ｙアドレスデ
ータ出力端子部Ｙａ０〜Ｙａ５、及び、メモリ選択デー
タ出力端子部ＭＳａを、メモリ部１３が備える書込読出
切換データ端子部ＷＥＡ，Ｘアドレスデータ端子部ＸＡ
０〜ＸＡ５，Ｙアドレスデータ端子部ＹＡ０〜ＹＡ５、
及び、メモリ選択データ端子部ＭＳＡに夫々接続する実
動作接続状態と、テスト用書込読出切換データ端子部Ｔ
ＷＥＡ，テスト用Ｘアドレスデータ端子部ＴＸＡ０〜Ｔ
ＸＡ５，テスト用Ｙアドレスデータ端子部ＴＹＡ０〜Ｔ
ＹＡ５、及び、テスト用メモリ選択データ端子部ＴＭＳ
Ａを、メモリ部１３が備える書込読出切換データ端子部
ＷＥＡ，Ｘアドレスデータ端子部ＸＡ０〜ＸＡ５，Ｙア
ドレスデータ端子部ＹＡ０〜ＹＡ５、及び、メモリ選択
データ端子部ＭＳＡに夫々接続するテスト用接続状態と
を選択的にとる。また、切換部１８は、制御端子部ＴＳ
に供給される制御信号ＳＴＳに応じて、演算処理部１２
に備えられた入出力データ端子部Ｚａ０〜Ｚａ５とメモ
リ部１３が備えるデータ入出力端子部ＺＡ０〜ＺＡ５と
を接続する実動作接続状態と、テスト用データ入出力端
子部ＴＺＡ０〜ＴＺＡ５とメモリ部１３が備えるデータ
入出力端子部ＺＡ０〜ＺＡ５とを接続するテスト用接続
状態とを選択的にとる。

【００１１】一方、切換部１９は、制御端子部ＴＳに供
給される制御信号ＳＴＳに応じて、演算処理部１２に備
えられた書込読出切換データ出力端子部ＷＥｂ，Ｘアド
レスデータ出力端子部Ｘｂ０〜Ｘｂ６，Ｙアドレスデー
タ出力端子部Ｙｂ０〜Ｙｂ６、及び、メモリ選択データ
出力端子部ＭＳｂを、メモリ部１４が備える書込読出切
換データ端子部ＷＥＢ，Ｘアドレスデータ端子部ＸＢ０
〜ＸＢ６，Ｙアドレスデータ端子部ＹＢ０〜ＹＢ６、及
び、メモリ選択データ端子部ＭＳＢに夫々接続する実動
作接続状態と、テスト用書込読出切換データ端子部ＴＷ
ＥＢ，テスト用Ｘアドレスデータ端子部ＴＸＢ０〜ＴＸ
Ｂ６，テスト用Ｙアドレスデータ端子部ＴＹＢ０〜ＴＹ
Ｂ６、及び、テスト用メモリ選択データ端子部ＴＭＳＢ
を、メモリ部１４が備える書込読出切換データ端子部Ｗ
ＥＢ，Ｘアドレスデータ端子部ＸＢ０〜ＸＢ６，Ｙアド
レスデータ端子部ＹＢ０〜ＹＢ６、及び、メモリ選択デ
ータ端子部ＭＳＢに夫々接続するテスト用接続状態とを
選択的にとる。また、切換部２０は、制御端子部ＴＳに
供給される制御信号ＳＴＳに応じて、演算処理部１２に
備えられた入出力データ端子部Ｚｂ０〜Ｚｂ３とメモリ
部１４が備えるデータ入出力端子部ＺＢ０〜ＺＢ３とを
接続する実動作接続状態と、テスト用データ入出力端子
部ＴＺＢ０〜ＴＺＢ３とメモリ部１４が備えるデータ入
出力端子部ＺＢ０〜ＺＢ３とを接続するテスト用接続状
態とを選択的にとる。

【００１２】このようなもとで、図１５に示される半導
体集積回路装置の例におけるメモリ部１３及び１４につ
いてのテストが行われるにあたっては、制御端子部ＴＳ
に、切換部１７，１８，１９及び２０の夫々にテスト用
接続状態をとらせる制御信号ＳＴＳが供給されるもと
で、例えば、先ず、メモリ部１３について設けられた一
群のテスト用端子部１５において、テスト用書込読出切
換データ端子部ＴＷＥＡに１ビット構成のテスト用書込
読出切換データＳＷＥＡが、テスト用Ｘアドレスデータ
端子部ＴＸＡ０〜ＴＸＡ５に６ビット構成のテスト用Ｘ
アドレスデータＡＤＸ０〜ＡＤＸ５が、テスト用Ｙアド
レスデータ端子部ＴＹＡ０〜ＴＹＡ５に６ビット構成の
テスト用ＹアドレスデータＡＤＹ０〜ＡＤＸ５が、そし
て、テスト用メモリ選択データ端子部ＴＭＳＡに１ビッ
ト構成のテスト用メモリ選択データＳＭＳＡが夫々供給
されるとともに、テスト用データ入出力端子部ＴＺＡ０
〜ＴＺＡ５における６ビット構成のテスト用入出力デー
タＤＡ０〜ＤＡ５の供給及び導出が行われる。それによ
り、メモリ部１３についてテストが行われる。

【００１３】次に、引き続き、制御端子部ＴＳに、切換
部１７，１８，１９及び２０の夫々にテスト用接続状態
をとらせる制御信号ＳＴＳが供給されるもとで、メモリ
部１４について設けられた一群のテスト用端子部１６に
おいて、テスト用書込読出切換データ端子部ＴＷＥＢに
１ビット構成のテスト用書込読出切換データＳＷＥＢ
が、テスト用Ｘアドレスデータ端子部ＴＸＢ０〜ＴＸＢ
６に７ビット構成のテスト用ＸアドレスデータＡＤＸ０
〜ＡＤＸ６が、テスト用Ｙアドレスデータ端子部ＴＹＢ
０〜ＴＹＢ６に７ビット構成のテスト用Ｙアドレスデー
タＡＤＹ０〜ＡＤＸ６が、そして、テスト用メモリ選択
データ端子部ＴＭＳＢに１ビット構成のテスト用メモリ
選択データＳＭＳＢが夫々供給されるとともに、テスト
用データ入出力端子部ＴＺＢ０〜ＴＺＢ３における４ビ
ット構成のテスト用入出力データＤＢ０〜ＤＢ３の供給
及び導出が行われる。それにより、メモリ部１４につい
てテストが行われる。

【００１４】

【発明が解決しようとする課題】上述の如くにして、例
えば、図１５に示される、半導体基体１１上に演算処理
１２と２個のメモリ部１３及び１４とが設けられて成
る、従来提案された半導体集積回路装置におけるメモリ
部１３及び１４の夫々についてのテストが行われる場
合、メモリ部１３が、図１６に示される如くに、６４の
有効Ｘアドレス及び６４の有効Ｙアドレスを有し、ビッ
ト数をｂ０〜ｂ５までの６ビットとするアドレス空間を
形成するものとされ、また、メモリ部１４が、図１７に
示される如くに、１２８の有効Ｘアドレス及び１２８の
有効Ｙアドレスを有し、ビット数をｂ０〜ｂ３までの４
ビットとするアドレス空間を形成するものとされている
ので、メモリ部１３及び１４の各々における有効Ｘアド
レスと有効Ｙアドレスとによって指定されるメモリセル
の夫々について１回のデータ書込み及び１回のデータ読
出しを行うものとすると、それに要される動作サイクル
数は、メモリ部１３及び１４の各々について、有効Ｘア
ドレスと有効Ｙアドレスとによって指定されるメモリセ
ルの総数の２倍に相当する数とされる。即ち、メモリ部
１３については、６４×６４×２＝８１９２サイクルと
され、また、メモリ部１４については、１２８×１２８
×２＝３２７６８サイクルとされるのである。

【００１５】従って、メモリ部１３及び１４の両者につ
いては、メモリ部１３及び１４の各々における有効Ｘア
ドレスと有効Ｙアドレスとによって指定されるメモリセ
ルの総数の２倍の和とされ、６４×６４×２＋１２８×
１２８×２＝８１９２＋３２７６８＝４０９６０サイク
ルが必要とされることになり、メモリ部１３及び１４の
夫々についてのテストに比較的長い時間が要されること
になる。さらに、図１５に示される半導体集積回路装置
の場合は、２個のメモリ部１３及び１４についてのテス
トが行われるのであるが、半導体集積回路装置が３個以
上のメモリ部を内蔵するものであって、それら３個以上
のメモリ部についてのテストが行われる場合には、メモ
リ部の数の増加に伴って、全てのメモリ部についてのテ
ストに必要とされる動作サイクル数が著しく大とされ
て、極めて長い時間が要されることになってしまう。

【００１６】このように、従来提案されている半導体基
体上に演算処理部等を形成する回路網構成部と共に複数
のメモリ部が設けられて成る半導体集積回路装置にあっ
ては、内蔵する複数のメモリ部についてのそれが適正に
動作するか否かをチェックするためのテストにあたり、
比較的長い時間が必要とされ、効率の悪いテストが行わ
れることになるという問題がある。

【００１７】斯かる点に鑑み、本発明は、複数個のメモ
リ部を内蔵し、それら複数のメモリ部に対するテスト用
端子部を備えるものとされるにあたり、複数のメモリ部
の夫々についてのそれが適正に動作するか否かをチェッ
クするためのテストが、テスト用端子部が利用されて、
比較的短い時間のうちに効率良く行われることになる、
半導体集積回路装置を提供することを目的とする。

【００１８】

【課題を解決するための手段】上述の目的を達成すべ
く、本発明に係る半導体集積回路装置は、半導体基体上
に設けられた複数のメモリ部と、複数のメモリ部のうち
の最多有効アドレスを有するものの有効アドレスを全て
指定することができるテスト用アドレスデータが供給さ
れる複数のテスト用アドレスデータ端子部と、複数のメ
モリ部の各々が備えるデータ入出力端子部の数の和に相
当する数のテスト用データ入出力端子部と、複数のメモ
リ部に関連して設けられた第１及び第２の接続切換部と
を備え、第１の接続切換部が、テスト用アドレスデータ
端子部の全部と複数のメモリ部のうちの最多有効アドレ
スを有するものが備えるアドレスデータ端子部とを接続
するとともに、テスト用アドレスデータ端子部のうちの
一部を除いた残りのものと複数のメモリ部のうちの最多
有効アドレスを有するもの以外のものの各々が備えるア
ドレスデータ端子部とを接続するテスト用接続状態を選
択的にとるものとされ、また、第２の接続切換部が、テ
スト用データ入出力端子部のうちの相互に異なる部分を
成すものと複数のメモリ部の各々が備えるデータ入出力
端子部とを夫々接続するテスト用入出力接続状態を選択
的にとるものとされて、構成される。

【００１９】

【作用】上述の如くに構成される本発明に係る半導体集
積回路装置にあっては、複数のメモリ部の夫々について
のそれが適正に動作するか否かをチェックするためのテ
ストが、複数のメモリ部のうちの最多有効アドレスを有
するものの有効アドレスに相当する有効アドレスを有
し、ビット数を複数のメモリ部の各々が形成するアドレ
ス空間におけるビット数の和に相当するものとする、仮
想アドレス空間を形成する１個のメモリ部についてのテ
ストとして行われ得ることになる。それゆえ、複数のメ
モリ部の夫々についてのテストにあたり、各メモリ部に
おけるそれが有する有効アドレスによって指定されるメ
モリセルの夫々について１回のデータ書込み及び１回の
データ読出しが行われるとして、それに要される動作サ
イクル数が、複数のメモリ部の各々が形成するアドレス
空間におけるビット数の和に相当するビット数のテスト
用入出力データが用いられることにより、複数のメモリ
部のうちの最多有効アドレスを有するものの有効アドレ
スによって指定されるメモリセルの２倍に相当する数で
済むものとされることになる。

【００２０】斯かる複数のメモリ部のうちの最多有効ア
ドレスを有するものの有効アドレスによって指定される
メモリセルの２倍に相当する動作サイクル数は、複数の
メモリ部の各々における有効アドレスによって指定され
るメモリセルの総数の２倍の総和に相当する動作サイク
ル数より小とされることは明らかであって、本発明に係
る半導体集積回路装置における、それに内蔵される複数
のメモリ部についてのテストに要される動作サイクル数
は、従来提案されている同規模，同数のメモリ部を内蔵
する半導体集積回路装置における、それに内蔵される複
数のメモリ部についてのテストに要される動作サイクル
数に比して効果的に低減されることになる。即ち、本発
明に係る半導体集積回路装置にあっては、内蔵する複数
のメモリ部の夫々についてのそれが適正に動作するか否
かをチェックするためのテストが、比較的短い時間のう
ちに効率良く行われることになる。

【００２１】

【実施例】図１は、本発明に係る半導体集積回路装置の
一例を示す。図１に示される例においては、半導体基体
２１上に、演算処理部２２，各々と演算処理部２２との
間でのデータの送受が行われる２個のメモリ部であるメ
モリ部２３及びメモリ部２４，メモリ部２３及び２４の
両者に共通とされた一群のテスト用端子部２５が設けら
れ、さらに、メモリ部２３及び２４の夫々についてのテ
スト状態と実動作状態との切換えを行うための制御端子
部ＴＳが設けられたものとされている。

【００２２】演算処理部２２は、図１５に示される半導
体集積回路装置における演算処理２２と同等のものであ
り、また、メモリ部２３及び２４は、夫々、図１５に示
される半導体集積回路装置におけるメモリ部１３及び１
４と同等のものである。従って、メモリ部２３は、図１
６に示される如くの、６４の有効Ｘアドレス及び６４の
有効Ｙアドレスを有し、ビット数をｂ０〜ｂ５までの６
ビットとするアドレス空間を形成するものとされて、１
ビット構成の書込読出切換データが供給される書込読出
切換データ端子部ＷＥＡ，６ビット構成のＸアドレスデ
ータが供給されるＸアドレスデータ端子部ＸＡ０〜ＸＡ
５，６ビット構成のＹアドレスデータが供給されるＹア
ドレスデータ端子部ＹＡ０〜ＹＡ５，１ビット構成のメ
モリ選択データが供給されるメモリ選択データ端子部Ｍ
ＳＡ、及び、６ビット構成の入出力データのためのデー
タ入出力端子部ＺＡ０〜ＺＡ５データを備えている。ま
た、メモリ部２４は、図１７に示される如くの、１２８
の有効Ｘアドレス及び１２８の有効Ｙアドレスを有し、
ビット数をｂ０〜ｂ３までの４ビットとするアドレス空
間を形成するものとされて、１ビット構成の書込読出切
換データが供給される書込読出切換データ端子部ＷＥ
Ｂ，７ビット構成のＸアドレスデータが供給されるＸア
ドレスデータ端子部ＸＢ０〜ＸＢ６，７ビット構成のＹ
アドレスデータが供給されるＹアドレスデータ端子部Ｙ
Ｂ０〜ＹＢ６，１ビット構成のメモリ選択データが供給
されるメモリ選択データ端子部ＭＳＢ、及び、４ビット
構成の入出力データのためのデータ入出力端子部ＺＢ０
〜ＺＢ３を備えている。

【００２３】メモリ部２３の書込読出切換データ端子部
ＷＥＡに供給される１ビット構成の書込読出切換データ
は、例えば、“０”のときメモリ部２３が書込状態とさ
れて“１”のときメモリ部２３が読出状態とされるもの
となされ、メモリ部２４の書込読出切換データ端子部Ｗ
ＥＢに供給される１ビット構成の書込読出切換データ
も、例えば、“０”のときメモリ部２４が書込状態とさ
れて“１”のときメモリ部２４が読出状態とされるもの
となされる。さらに、メモリ部２３のメモリ選択データ
端子部ＭＳＡに供給される１ビット構成のメモリ選択デ
ータは、例えば、“０”のとき、メモリ部２３が書込動
作あるいは読出動作を行える活性化状態とされ、“１”
のときメモリ部２３が書込動作も読出動作も行えない非
活性化状態とされるものとなされ、また、メモリ部２４
のメモリ選択データ端子部ＭＳＢに供給される１ビット
構成のメモリ選択データも、例えば、“０”のとき、メ
モリ部２４が書込動作あるいは読出動作を行える活性化
状態とされ、“１”のときメモリ部２４が書込動作も読
出動作も行えない非活性化状態とされるものとなされ
る。

【００２４】演算処理部２２には、図１５に示される半
導体集積回路装置におけるメモリ部１３及び１４に対す
る演算処理部１２の場合と同様に、メモリ部２３に対し
ての、書込読出切換データ出力端子部ＷＥａ，Ｘアドレ
スデータ出力端子部Ｘａ０〜Ｘａ５，Ｙアドレスデータ
出力端子部Ｙａ０〜Ｙａ５，メモリ選択データ出力端子
部ＭＳａ、及び、入出力データ端子部Ｚａ０〜Ｚａ５が
備えられているとともに、メモリ２４に対しての、書込
読出切換データ出力端子部ＷＥｂ，Ｘアドレスデータ出
力端子部Ｘｂ０〜Ｘｂ６，Ｙアドレスデータ出力端子部
Ｙｂ０〜Ｙｂ６，メモリ選択データ出力端子部ＭＳｂ、
及び、入出力データ端子部Ｚｂ０〜Ｚｂ３が備えられて
いる。

【００２５】そして、一群のテスト用端子部２５には、
１ビット構成のテスト用書込読出切換データＳＷＥが供
給されるテスト用書込読出切換データ端子部ＷＥ，７ビ
ット構成のテスト用ＸアドレスデータＡＤＸ０〜ＡＤＸ
６が供給されるテスト用Ｘアドレスデータ端子部Ｘ０〜
Ｘ６，７ビット構成のテスト用ＹアドレスデータＡＤＹ
０〜ＡＤＹ６が供給されるテスト用Ｙアドレスデータ端
子部Ｙ０〜Ｙ６，１ビト構成のテスト用メモリ選択デー
タＳＭＳが供給されるテスト用メモリ選択データ端子部
ＭＳ、及び、１０ビット構成のテスト用入出力データＤ
０〜Ｄ９についての供給及び送出が行われるテスト用デ
ータ入出力端子部Ｚ０〜Ｚ９が含まれている。

【００２６】さらに、半導体基体２１上には、メモリ部
２３に関連して切換部２７と切換部２８とが設けられ、
また、メモリ部２４に関連して切換部２９と切換部３０
とが設けられている。切換部２７は、制御端子部ＴＳに
供給される制御信号ＳＴＳに応じて、演算処理部２２に
備えられた書込読出切換データ出力端子部ＷＥａ，Ｘア
ドレスデータ出力端子部Ｘａ０〜Ｘａ５，Ｙアドレスデ
ータ出力端子部Ｙａ０〜Ｙａ５、及び、メモリ選択デー
タ出力端子部ＭＳａと、メモリ部２３が備える書込読出
切換データ端子部ＷＥＡ，Ｘアドレスデータ端子部ＸＡ
０〜ＸＡ５，Ｙアドレスデータ端子部ＹＡ０〜ＹＡ５、
及び、メモリ選択データ端子部ＭＳＡとを、対応するも
の同士夫々接続する実動作接続状態と、テスト用書込読
出切換データ端子部ＷＥ，テスト用Ｘアドレスデータ端
子部Ｘ０〜Ｘ６，テスト用Ｙアドレスデータ端子部Ｙ０
〜Ｙ６、及び、テスト用メモリ選択データ端子部ＭＳ
を、メモリ部２３が備える書込読出切換データ端子部Ｗ
ＥＡ，Ｘアドレスデータ端子部ＸＡ０〜ＸＡ５，Ｙアド
レスデータ端子部ＹＡ０〜ＹＡ５、及び、メモリ選択デ
ータ端子部ＭＳＡに接続するテスト用接続状態とを選択
的にとる。また、切換部２８は、制御端子部ＴＳに供給
される制御信号ＳＴＳに応じて、演算処理部２２に備え
られた入出力データ端子部Ｚａ０〜Ｚａ５とメモリ部２
３が備えるデータ入出力端子部ＺＡ０〜ＺＡ５とを対応
するもの同士夫々接続する実動作接続状態と、テスト用
データ入出力端子部Ｚ０〜Ｚ９のうちの端子部Ｚ０〜Ｚ
５をメモリ部２３が備えるデータ入出力端子部ＺＡ０〜
ＺＡ５に接続するテスト用接続状態とを選択的にとる。

【００２７】一方、切換部２９は、制御端子部ＴＳに供
給される制御信号ＳＴＳに応じて、演算処理部２２に備
えられた書込読出切換データ出力端子部ＷＥｂ，Ｘアド
レスデータ出力端子部Ｘｂ０〜Ｘｂ６，Ｙアドレスデー
タ出力端子部Ｙｂ０〜Ｙｂ６、及び、メモリ選択データ
出力端子部ＭＳｂと、メモリ部２４が備える書込読出切
換データ端子部ＷＥＢ，Ｘアドレスデータ端子部ＸＢ０
〜ＸＢ６，Ｙアドレスデータ端子部ＹＢ０〜ＹＢ６、及
び、メモリ選択データ端子部ＭＳＢとを、対応するもの
同士夫々接続する実動作接続状態と、テスト用書込読出
切換データ端子部ＷＥ，テスト用Ｘアドレスデータ端子
部Ｘ０〜Ｘ６，テスト用Ｙアドレスデータ端子部Ｙ０〜
Ｙ６、及び、テスト用メモリ選択データ端子部ＭＳを、
メモリ部２４が備える書込読出切換データ端子部ＷＥ
Ｂ，Ｘアドレスデータ端子部ＸＢ０〜ＸＢ６，Ｙアドレ
スデータ端子部ＹＢ０〜ＹＢ６、及び、メモリ選択デー
タ端子部ＭＳＢに接続するテスト用接続状態とを選択的
にとる。また、切換部３０は、制御端子部ＴＳに供給さ
れる制御信号ＳＴＳに応じて、演算処理部２２に備えら
れた入出力データ端子部Ｚｂ０〜Ｚｂ３とメモリ部２４
が備えるデータ入出力端子部ＺＢ０〜ＺＢ３とを対応す
るもの同士夫々接続する実動作接続状態と、テスト用デ
ータ入出力端子部Ｚ０〜Ｚ９のうちの端子部Ｚ６〜Ｚ９
をメモリ部２４が備えるデータ入出力端子部ＺＢ０〜Ｚ
Ｂ３に接続するテスト用接続状態とを選択的にとる。

【００２８】切換部２７，２８，２９及び３０の夫々が
テスト用接続状態をとるもとにおける、テスト用端子部
２５に含まれるテスト用書込読出切換データ端子部Ｗ
Ｅ，テスト用Ｘアドレスデータ端子部Ｘ０〜Ｘ６，テス
ト用Ｙアドレスデータ端子部Ｙ０〜Ｙ６，テスト用メモ
リ選択データ端子部ＭＳ、及び、テスト用データ入出力
端子部Ｚ０〜Ｚ９と、メモリ部２３が備える書込読出切
換データ端子部ＷＥＡ，Ｘアドレスデータ端子部ＸＡ０
〜ＸＡ５，Ｙアドレスデータ端子部ＹＡ０〜ＹＡ５，メ
モリ選択データ端子部ＭＳＡ及びデータ入出力端子部Ｚ
Ａ０〜ＺＡ５、及び、メモリ部２４が備える書込読出切
換データ端子部ＷＥＢ，Ｘアドレスデータ端子部ＸＢ０
〜ＸＢ６，Ｙアドレスデータ端子部ＹＢ０〜ＹＢ６，メ
モリ選択データ端子部ＭＳＢ及びデータ入出力端子部Ｚ
Ｂ０〜ＺＢ３との接続状態は、図２に示される如くとさ
れる。

【００２９】即ち、テスト用端子部２５に含まれるテス
ト用書込読出切換データ端子部ＷＥは、メモリ部２３が
備える書込読出切換データ端子部ＷＥＡ及びメモリ部２
４が備える書込読出切換データ端子部ＷＥＢの両者に接
続される。テスト用端子部２５に含まれるテスト用Ｘア
ドレスデータ端子部Ｘ０〜Ｘ６については、それらのう
ちの端子部Ｘ６を除く端子部Ｘ０〜Ｘ５が、メモリ部２
３が備えるＸアドレスデータ端子部ＸＡ０〜ＸＡ５に夫
々接続され、また、端子部Ｘ０〜Ｘ６の全部がメモリ部
２４が備えるＸアドレスデータ端子部ＸＢ０〜ＸＢ６に
夫々接続される。テスト用端子部２５に含まれるテスト
用Ｙアドレスデータ端子部Ｙ０〜Ｙ６については、それ
らのうちの端子部Ｙ６を除く端子部Ｙ０〜Ｙ５が、メモ
リ部２３が備えるＹアドレスデータ端子部ＹＡ０〜ＹＡ
５に夫々接続され、また、端子部Ｙ０〜Ｙ６の全部がメ
モリ部２４が備えるＹアドレスデータ端子部ＹＢ０〜Ｙ
Ｂ６に夫々接続される。

【００３０】また、メモリ部２３が備えるメモリ選択デ
ータ端子部ＭＳＡには、テスト用端子部２５に含まれる
テスト用メモリ選択データ端子部ＭＳと、テスト用Ｘア
ドレスデータ端子部Ｘ０〜Ｘ６のうちの端子部Ｘ６と、
テスト用Ｙアドレスデータ端子部Ｙ０〜Ｙ６のうちの端
子部Ｙ６とが、オア回路部３１を介して接続され、一
方、メモリ部２４が備えるメモリ選択データ端子部ＭＳ
Ｂには、テスト用端子部２５に含まれるテスト用メモリ
選択データ端子部ＭＳが接続される。さらに、メモリ部
２３が備えるデータ入出力端子部ＺＡ０〜ＺＡ５には、
テスト用端子部２５に含まれるテスト用データ入出力端
子部Ｚ０〜Ｚ９のうちの端子部Ｚ０〜Ｚ５が夫々接続さ
れ、また、メモリ部２４が備えるデータ入出力端子部Ｚ
Ｂ０〜ＺＢ３には、テスト用端子部２５に含まれるテス
ト用データ入出力端子部Ｚ０〜Ｚ９のうちの端子部Ｚ６
〜Ｚ９が夫々接続される。

【００３１】このようなもとで、切換部２７及び２９が
両者で第１の接続切換部を形成するものとされ、また、
切換部２８及び３０が両者で第２の接続切換部を形成す
るものとされている。そして、図１に示される例におけ
るメモリ部２３及び２４についてのそれが適正に動作す
るか否かをチェックするためのテストが行われるにあた
っては、制御端子部ＴＳに、切換部２７，２８，２９及
び３０の夫々にテスト用接続状態をとらせる制御信号Ｓ
ＴＳが供給されるもとで、テスト用端子部２５におい
て、テスト用書込読出切換データ端子部ＷＥに１ビット
構成のテスト用書込読出切換データＳＷＥが供給され、
テスト用Ｘアドレスデータ端子部Ｘ０〜Ｘ６に７ビット
構成のテスト用ＸアドレスデータＡＤＸ０〜ＡＤＸ６が
夫々供給され、テスト用Ｙアドレスデータ端子部Ｙ０〜
Ｙ６に７ビット構成のテスト用ＹアドレスデータＡＤＹ
０〜ＡＤＹ６が夫々供給され、テスト用メモリ選択デー
タ端子部ＭＳに１ビット構成のテスト用メモリ選択デー
タＳＭＳが供給されるとともに、テスト用データ入出力
端子部Ｚ０〜Ｚ９に１０ビット構成のテスト用入出力デ
ータＤ０〜Ｄ９の供給及び導出が行われる。このとき、
テスト用メモリ選択データＳＭＳは“０”をとるものと
される。

【００３２】斯かるもとでは、メモリ部２３及び２４
に、１ビット構成のテスト用書込読出切換データＳＷ
Ｅ，７ビット構成のテスト用ＸアドレスデータＡＤＸ０
〜ＡＤＸ６，７ビット構成のテスト用Ｙアドレスデータ
ＡＤＹ０〜ＡＤＹ６、及び、１ビット構成のテスト用メ
モリ選択データＳＭＳが共通に供給されるとともに、メ
モリ部２３が備えるデータ入出力端子部ＺＡ０〜ＺＡ５
及びメモリ部２４が備えるデータ入出力端子部ＺＢ０〜
ＺＢ３に対して１０ビット構成のテスト用入出力データ
Ｄ０〜Ｄ９の供給及び導出が行われて、メモリ部２３及
び２４の夫々についてのテストが同時に行われる。従っ
て、斯かるメモリ部２３及び２４の夫々についてのテス
トは、等価的に、図３に示される如くの、メモリ部２３
及び２４のうちの有効アドレスが多い方であるメモリ部
２４が形成するアドレス空間における有効Ｘアドレス及
び有効Ｙアドレスと同じである、１２８のＸアドレスと
１２８のＹアドレスとを有し、ビット数を、メモリ部２
３が形成するアドレス空間におけるビット数とメモリ部
２４が形成するアドレス空間におけるビット数との和に
相当する、ｂ’０〜ｂ’９までの１０ビットとする仮想
アドレス空間を形成する１個のメモリ部についてのテス
トに相当することになる。

【００３３】そして、メモリ部２３及び２４の夫々につ
いてのテストが、メモリ部２３及び２４の各々における
有効Ｘアドレスと有効Ｙアドレスとによって指定される
メモリセルの全てについて１回のデータ書込み及び１回
のデータ読出しを行うことにより行われるものとして、
テスト用書込読出切換データＳＷＥが“０”をとるもの
とされるもとで、メモリ部２３における有効Ｘアドレス
と有効Ｙアドレスとによって指定されるメモリセルの夫
々に対する６ビット構成のテスト用入出力データＤ０〜
Ｄ５についての書込みと、メモリ部２４における有効Ｘ
アドレスと有効Ｙアドレスとによって指定されるメモリ
セルの夫々に対する４ビット構成のテスト用入出力デー
タＤ６〜Ｄ９についての書込みとが、テスト用Ｘアドレ
スデータＡＤＸ０〜ＡＤＸ６及びテスト用Ｙアドレスデ
ータＡＤＹ０〜ＡＤＹ６の変化に応じて順次行われ、ま
た、テスト用書込読出切換データＳＷＥが“１”をとる
ものとされるもとで、メモリ部２３における有効Ｘアド
レスと有効Ｙアドレスとによって指定されるメモリセル
の夫々に書き込まれた６ビット構成のテスト用入出力デ
ータＤ０〜Ｄ５についての読出しと、メモリ部２４にお
ける有効Ｘアドレスと有効Ｙアドレスとによって指定さ
れるメモリセルの夫々に書き込まれた４ビット構成のテ
スト用入出力データＤ６〜Ｄ９についての読出しとが、
テスト用ＸアドレスデータＡＤＸ０〜ＡＤＸ６及びテス
ト用ＹアドレスデータＡＤＹ０〜ＡＤＹ６の変化に応じ
て順次行われる。

【００３４】斯かる際、メモリ部２４については、７ビ
ット構成のテスト用ＸアドレスデータＡＤＸ０〜ＡＤＸ
６及び７ビット構成のテスト用ＹアドレスデータＡＤＹ
０〜ＡＤＹ６の夫々の、０をあらわす状態から１２７を
あらわす状態までの変化の全域に亙って、メモリ選択デ
ータ端子部ＭＳＢに供給されるメモリ選択データ（ＳＭ
Ｓ）が“０”に維持され、それにより、常時、活性化状
態に維持される。それに対して、メモリ部２３について
は、７ビット構成のテスト用ＸアドレスデータＡＤＸ０
〜ＡＤＸ６もしくは７ビット構成のテスト用Ｙアドレス
データＡＤＹ０〜ＡＤＹ６が６４以上の数をあらわすも
のとなって、テスト用ＸアドレスデータＡＤＸ０〜ＡＤ
Ｘ６のうちのデータＡＤＸ６、もしくは、テスト用Ｙア
ドレスデータＡＤＹ０〜ＡＤＹ６のうちのデータＡＤＹ
６が“１”となるときには、図３に示されるオア回路部
３１からメモリ選択データ端子部ＭＳＡに供給されるメ
モリ選択データが“１”とされ、それにより、非活性化
状態とされることになる。

【００３５】即ち、テスト用ＸアドレスデータＡＤＸ０
〜ＡＤＸ６もしくはテスト用ＹアドレスデータＡＤＹ０
〜ＡＤＹ６が６４以上の数をあらわすものとなって、テ
スト用ＸアドレスデータＡＤＸ０〜ＡＤＸ６及びテスト
用ＹアドレスデータＡＤＹ０〜ＡＤＹ６が指定する有効
アドレスが、メモリ部２４には存在するが、メモリ部２
３には存在しないものとされるときには、メモリ部２３
が非活性化状態とされるのである。このようにしてメモ
リ部２３が非活性化状態とされることは、図３に示され
る仮想アドレス空間において考えると、メモリ部２３に
対応するｂ’０〜ｂ’５までの６ビットについては、図
４において斜線が付されて示される、１２８のＸアドレ
スのうちの６４以上の部分及び１２８のＹアドレスのう
ちの６４以上の部分に対応するアドレス空間は、アドレ
ス指定がなされアドレス空間とされることになる。

【００３６】このようなもとで、メモリ部２３及び２４
の各々における有効Ｘアドレスと有効Ｙアドレスとによ
って指定されるメモリセルの全てについての１回のデー
タ書込み及び１回のデータ読出しは、１２８×１２８×
２＝３２７６８サイクルの動作サイクルで完了する。従
って、メモリ部２３及び２４の各々についてのテストに
要される動作サイクル数は、１２８×１２８×２＝３２
７６８サイクルとされることになる。

【００３７】斯かる動作サイクル数は、図１５に示され
る半導体集積回路装置における、メモリ部２３に対応す
るメモリ部１３及びメモリ部２４に対応するメモリ部１
４の夫々についてのテストに要される動作サイクル数
が、前述の如くに、６４×６４×２＋１２８×１２８×
２＝８１９２＋３２７６８＝４０９６０サイクルである
のに比して、８１９２サイクル低減されており、低減率
は８１９２／４０９６０×１００＝２０％となる。従っ
て、図１に示される例におけるメモリ部２３及び２４の
夫々についてのテストに要される時間は、図１５に示さ
れる半導体集積回路装置におけるメモリ部１３及び１４
の夫々についてのテストに要される時間に比して、２０
％短縮されることになる。

【００３８】図５は、本発明に係る半導体集積回路装置
の他の例を示す。図５に示される例にあっては、半導体
基体３３上に、演算処理部３４と、各々と演算処理部３
４との間でのデータの送受が行われる３個のメモリ部で
あるメモリ部３５，メモリ部３６及びメモリ部３７と、
メモリ部３５，３６及び３７に共通とされた一群のテス
ト用端子部３８が設けられ、さらに、メモリ部３５，３
６及び３７の夫々についてのテスト状態と実動作状態と
の切換えを行うための制御端子部ＴＳが設けられたもの
とされている。

【００３９】メモリ部３５は、例えば、図６に示される
如くの、０〜６３までの６４の有効Ｘアドレス及び０〜
６３までの６４の有効Ｙアドレスを有し、ビット数をｂ
０〜ｂ３までの４ビットとするアドレス空間を形成する
ものとされ、また、メモリ部３６は、例えば、図７に示
される如くの、０〜６３までの６４の有効Ｘアドレス及
び０〜６３までの６４の有効Ｙアドレスを有し、ビット
数をｂ０〜ｂ５までの６ビットとするアドレス空間を形
成するものとされ、さらに、メモリ部３７は、例えば、
図８に示される如くの、０〜１２７までの１２８の有効
Ｘアドレス及び０〜１２７までの１２８の有効Ｙアドレ
スを有し、ビット数をｂ０〜ｂ３までの４ビットとする
アドレス空間を形成するものとされている。

【００４０】それに伴い、メモリ部３５に供給されるＸ
アドレスデータ及びＹアドレスデータは、各々が６ビッ
ト構成のデータとされて、６４の有効Ｘアドレスの各々
及び６４の有効Ｙアドレスの各々を夫々指定できるもの
とされるとともに、メモリ部３５における入出力データ
は４ビット構成のデータとされ、また、メモリ部３６に
供給されるＸアドレスデータ及びＹアドレスデータは、
各々が６ビット構成のデータとされて、６４の有効Ｘア
ドレスの各々及び６４の有効Ｙアドレスの各々を夫々指
定できるものとされるとともに、メモリ部３６における
入出力データは６ビット構成のデータとされ、さらに、
メモリ部３７に供給されるＸアドレスデータ及びＹアド
レスデータは、各々が７ビット構成のデータとされて、
１２８の有効Ｘアドレスの各々及び１２８の有効Ｙアド
レスの各々を夫々指定できるものとされるとともに、メ
モリ部３７における入出力データは４ビット構成のデー
タとされる。

【００４１】メモリ部３５は、１ビット構成の書込読出
切換データが供給される書込読出切換データ端子部ＷＥ
Ａ，６ビット構成のＸアドレスデータが供給されるＸア
ドレスデータ端子部ＸＡ０〜ＸＡ５，６ビット構成のＹ
アドレスデータが供給されるＹアドレスデータ端子部Ｙ
Ａ０〜ＹＡ５，１ビット構成のメモリ選択データが供給
されるメモリ選択データ端子部ＭＳＡ、及び、４ビット
構成の入出力データのためのデータ入出力端子部ＺＡ０
〜ＺＡ３を備えている。また、メモリ部３６は、１ビッ
ト構成の書込読出切換データが供給される書込読出切換
データ端子部ＷＥＢ，６ビット構成のＸアドレスデータ
が供給されるＸアドレスデータ端子部ＸＢ０〜ＸＢ５，
６ビット構成のＹアドレスデータが供給されるＹアドレ
スデータ端子部ＹＢ０〜ＹＢ５，１ビット構成のメモリ
選択データが供給されるメモリ選択データ端子部ＭＳ
Ｂ、及び、６ビット構成の入出力データのためのデータ
入出力端子部ＺＢ０〜ＺＢ５を備えている。さらに、メ
モリ部３７は、１ビット構成の書込読出切換データが供
給される書込読出切換データ端子部ＷＥＣ，７ビット構
成のＸアドレスデータが供給されるＸアドレスデータ端
子部ＸＣ０〜ＸＣ６，７ビット構成のＹアドレスデータ
が供給されるＹアドレスデータ端子部ＹＣ０〜ＹＣ６，
１ビット構成のメモリ選択データが供給されるメモリ選
択データ端子部ＭＳＣ、及び、４ビット構成の入出力デ
ータのためのデータ入出力端子部ＺＣ０〜ＺＣ３を備え
ている。

【００４２】メモリ部３５の書込読出切換データ端子部
ＷＥＡ，メモリ部３６の書込読出切換データ端子部ＷＥ
Ｂ及びメモリ部３７の書込読出切換データ端子部ＷＥＣ
の夫々に供給される１ビット構成の書込読出切換データ
は、例えば、“０”のときメモリ部３５，３６及び３７
が書込状態とされて“１”のときメモリ部３５，３６及
び３７が読出状態とされるものとなされる。さらに、メ
モリ部３５のメモリ選択データ端子部ＭＳＡ，メモリ部
３６のメモリ選択データ端子部ＭＳＢ及びメモリ部３７
のメモリ選択データ端子部ＭＳＣの夫々に供給される１
ビット構成のメモリ選択データは、例えば、“０”のと
き、メモリ部３５，３６及び３７が書込動作あるいは読
出動作を行える活性化状態とされ、“１”のときメモリ
部３５，３６及び３７が書込動作も読出動作も行えない
非活性化状態とされるものとなされる。

【００４３】演算処理部３４には、メモリ部３５に対し
ての、書込読出切換データ出力端子部ＷＥａ，Ｘアドレ
スデータ出力端子部Ｘａ０〜Ｘａ５，Ｙアドレスデータ
出力端子部Ｙａ０〜Ｙａ５，メモリ選択データ出力端子
部ＭＳａ、及び、入出力データ端子部Ｚａ０〜Ｚａ３
と、メモリ部３６に対しての、書込読出切換データ出力
端子部ＷＥｂ，Ｘアドレスデータ出力端子部Ｘｂ０〜Ｘ
ｂ５，Ｙアドレスデータ出力端子部Ｙｂ０〜Ｙｂ５，メ
モリ選択データ出力端子部ＭＳｂ、及び、入出力データ
端子部Ｚｂ０〜Ｚｂ５と、メモリ部３７に対しての、書
込読出切換データ出力端子部ＷＥｃ，Ｘアドレスデータ
出力端子部Ｘｃ０〜Ｘｃ６，Ｙアドレスデータ出力端子
部Ｙｃ０〜Ｙｃ６，メモリ選択データ出力端子部ＭＳ
ｃ、及び、入出力データ端子部Ｚｃ０〜Ｚｃ３とが備え
られている。

【００４４】そして、一群のテスト用端子部３８には、
１ビット構成のテスト用書込読出切換データＳＷＥが供
給されるテスト用書込読出切換データ端子部ＷＥ，７ビ
ット構成のテスト用ＸアドレスデータＡＤＸ０〜ＡＤＸ
６が供給されるテスト用Ｘアドレスデータ端子部Ｘ０〜
Ｘ６，７ビット構成のテスト用ＹアドレスデータＡＤＹ
０〜ＡＤＹ６が供給されるテスト用Ｙアドレスデータ端
子部Ｙ０〜Ｙ６，１ビト構成のテスト用メモリ選択デー
タＳＭＳが供給されるテスト用メモリ選択データ端子部
ＭＳ、及び、１４ビット構成のテスト用入出力データＤ
０〜Ｄ１３についての供給及び送出が行われるテスト用
データ入出力端子部Ｚ０〜Ｚ１３が含まれている。

【００４５】さらに、半導体基体３３上には、メモリ部
３５に関連して切換部３９と切換部４０とが設けられ、
また、メモリ部３６に関連して切換部４１と切換部４２
とが設けられ、さらに、メモリ部３７に関連して切換部
４３と切換部４４とが設けられている。切換部３９は、
制御端子部ＴＳに供給される制御信号ＳＴＳに応じて、
演算処理部３４に備えられた書込読出切換データ出力端
子部ＷＥａ，Ｘアドレスデータ出力端子部Ｘａ０〜Ｘａ
５，Ｙアドレスデータ出力端子部Ｙａ０〜Ｙａ５、及
び、メモリ選択データ出力端子部ＭＳａと、メモリ部３
５が備える書込読出切換データ端子部ＷＥＡ，Ｘアドレ
スデータ端子部ＸＡ０〜ＸＡ５，Ｙアドレスデータ端子
部ＹＡ０〜ＹＡ５、及び、メモリ選択データ端子部ＭＳ
Ａとを、対応するもの同士夫々接続する実動作接続状態
と、テスト用書込読出切換データ端子部ＷＥ，テスト用
Ｘアドレスデータ端子部Ｘ０〜Ｘ６，テスト用Ｙアドレ
スデータ端子部Ｙ０〜Ｙ６、及び、テスト用メモリ選択
データ端子部ＭＳを、メモリ部３５が備える書込読出切
換データ端子部ＷＥＡ，Ｘアドレスデータ端子部ＸＡ０
〜ＸＡ５，Ｙアドレスデータ端子部ＹＡ０〜ＹＡ５、及
び、メモリ選択データ端子部ＭＳＡに接続するテスト用
接続状態とを選択的にとる。また、切換部４０は、制御
端子部ＴＳに供給される制御信号ＳＴＳに応じて、演算
処理部３４に備えられた入出力データ端子部Ｚａ０〜Ｚ
ａ３とメモリ部３５が備えるデータ入出力端子部ＺＡ０
〜ＺＡ３とを対応するもの同士夫々接続する実動作接続
状態と、テスト用データ入出力端子部Ｚ０〜Ｚ１３のう
ちの端子部Ｚ０〜Ｚ３をメモリ部３５が備えるデータ入
出力端子部ＺＡ０〜ＺＡ３に接続するテスト用接続状態
とを選択的にとる。

【００４６】切換部４１は、制御端子部ＴＳに供給され
る制御信号ＳＴＳに応じて、演算処理部３４に備えられ
た書込読出切換データ出力端子部ＷＥｂ，Ｘアドレスデ
ータ出力端子部Ｘｂ０〜Ｘｂ５，Ｙアドレスデータ出力
端子部Ｙｂ０〜Ｙｂ５、及び、メモリ選択データ出力端
子部ＭＳｂと、メモリ部３６が備える書込読出切換デー
タ端子部ＷＥＢ，Ｘアドレスデータ端子部ＸＢ０〜ＸＢ
５，Ｙアドレスデータ端子部ＹＢ０〜ＹＢ５、及び、メ
モリ選択データ端子部ＭＳＢとを、対応するもの同士夫
々接続する実動作接続状態と、テスト用書込読出切換デ
ータ端子部ＷＥ，テスト用Ｘアドレスデータ端子部Ｘ０
〜Ｘ６，テスト用Ｙアドレスデータ端子部Ｙ０〜Ｙ６、
及び、テスト用メモリ選択データ端子部ＭＳを、メモリ
部３６が備える書込読出切換データ端子部ＷＥＢ，Ｘア
ドレスデータ端子部ＸＢ０〜ＸＢ５，Ｙアドレスデータ
端子部ＹＢ０〜ＹＢ５、及び、メモリ選択データ端子部
ＭＳＢに接続するテスト用接続状態とを選択的にとる。
また、切換部４２は、制御端子部ＴＳに供給される制御
信号ＳＴＳに応じて、演算処理部３４に備えられた入出
力データ端子部Ｚｂ０〜Ｚｂ５とメモリ部３６が備える
データ入出力端子部ＺＢ０〜ＺＢ５とを対応するもの同
士夫々接続する実動作接続状態と、テスト用データ入出
力端子部Ｚ０〜Ｚ１３のうちの端子部Ｚ４〜Ｚ９をメモ
リ部３６が備えるデータ入出力端子部ＺＢ０〜ＺＢ５に
接続するテスト用接続状態とを選択的にとる。

【００４７】切換部４３は、制御端子部ＴＳに供給され
る制御信号ＳＴＳに応じて、演算処理部３４に備えられ
た書込読出切換データ出力端子部ＷＥｃ，Ｘアドレスデ
ータ出力端子部Ｘｃ０〜Ｘｃ６，Ｙアドレスデータ出力
端子部Ｙｃ０〜Ｙｃ６、及び、メモリ選択データ出力端
子部ＭＳｃと、メモリ部３７が備える書込読出切換デー
タ端子部ＷＥＣ，Ｘアドレスデータ端子部ＸＣ０〜ＸＣ
６，Ｙアドレスデータ端子部ＹＣ０〜ＹＣ６、及び、メ
モリ選択データ端子部ＭＳＣとを、対応するもの同士夫
々接続する実動作接続状態と、テスト用書込読出切換デ
ータ端子部ＷＥ，テスト用Ｘアドレスデータ端子部Ｘ０
〜Ｘ６，テスト用Ｙアドレスデータ端子部Ｙ０〜Ｙ６、
及び、テスト用メモリ選択データ端子部ＭＳを、メモリ
部３７が備える書込読出切換データ端子部ＷＥＣ，Ｘア
ドレスデータ端子部ＸＣ０〜ＸＣ６，Ｙアドレスデータ
端子部ＹＣ０〜ＹＣ６、及び、メモリ選択データ端子部
ＭＳＣに接続するテスト用接続状態とを選択的にとる。
また、切換部４４は、制御端子部ＴＳに供給される制御
信号ＳＴＳに応じて、演算処理部３４に備えられた入出
力データ端子部Ｚｃ０〜Ｚｃ３とメモリ部３７が備える
データ入出力端子部ＺＣ０〜ＺＣ３とを対応するもの同
士夫々接続する実動作接続状態と、テスト用データ入出
力端子部Ｚ０〜Ｚ１３のうちの端子部Ｚ１０〜Ｚ１３を
メモリ部３７が備えるデータ入出力端子部ＺＢ０〜ＺＢ
３に接続するテスト用接続状態とを選択的にとる。

【００４８】切換部３９，４０，４１，４２，４３及び
４４の夫々がテスト用接続状態をとるもとにおける、テ
スト用端子部３８に含まれるテスト用書込読出切換デー
タ端子部ＷＥ，テスト用Ｘアドレスデータ端子部Ｘ０〜
Ｘ６，テスト用Ｙアドレスデータ端子部Ｙ０〜Ｙ６，テ
スト用メモリ選択データ端子部ＭＳ、及び、テスト用デ
ータ入出力端子部Ｚ０〜Ｚ１３と、メモリ部３５が備え
る書込読出切換データ端子部ＷＥＡ，Ｘアドレスデータ
端子部ＸＡ０〜ＸＡ５，Ｙアドレスデータ端子部ＹＡ０
〜ＹＡ５，メモリ選択データ端子部ＭＳＡ及びデータ入
出力端子部ＺＡ０〜ＺＡ３，メモリ部３６が備える書込
読出切換データ端子部ＷＥＢ，Ｘアドレスデータ端子部
ＸＢ０〜ＸＢ５，Ｙアドレスデータ端子部ＹＢ０〜ＹＢ
５，メモリ選択データ端子部ＭＳＢ及びデータ入出力端
子部ＺＢ０〜ＺＢ５、及び、メモリ部３７が備える書込
読出切換データ端子部ＷＥＣ，Ｘアドレスデータ端子部
ＸＣ０〜ＸＣ６，Ｙアドレスデータ端子部ＹＣ０〜ＹＣ
６，メモリ選択データ端子部ＭＳＣ及びデータ入出力端
子部ＺＣ０〜ＺＣ３との接続状態は、図９に示される如
くとされる。

【００４９】即ち、テスト用端子部３８に含まれるテス
ト用書込読出切換データ端子部ＷＥは、メモリ部３５が
備える書込読出切換データ端子部ＷＥＡ，メモリ部３６
が備える書込読出切換データ端子部ＷＥＢ、及び、メモ
リ部３７が備える書込読出切換データ端子部ＷＥＣの両
者に接続される。テスト用端子部３８に含まれるテスト
用Ｘアドレスデータ端子部Ｘ０〜Ｘ６については、それ
らのうちの端子部Ｘ６を除く端子部Ｘ０〜Ｘ５が、メモ
リ部３５が備えるＸアドレスデータ端子部ＸＡ０〜ＸＡ
５に夫々接続されるとともにメモリ部３６が備えるＸア
ドレスデータ端子部ＸＢ０〜ＸＢ５に夫々接続され、ま
た、端子部Ｘ０〜Ｘ６の全部がメモリ部３７が備えるＸ
アドレスデータ端子部ＸＣ０〜ＸＣ６に夫々接続され
る。テスト用端子部３８に含まれるテスト用Ｙアドレス
データ端子部Ｙ０〜Ｙ６については、それらのうちの端
子部Ｙ６を除く端子部Ｙ０〜Ｙ５が、メモリ部３５が備
えるＹアドレスデータ端子部ＹＡ０〜ＹＡ５に夫々接続
されるとともにメモリ部３６が備えるＹアドレスデータ
端子部ＹＢ０〜ＹＢ５に夫々接続され、また、端子部Ｙ
０〜Ｙ６の全部がメモリ部３７が備えるＹアドレスデー
タ端子部ＹＣ０〜ＹＣ６に夫々接続される。

【００５０】また、メモリ部３５が備えるメモリ選択デ
ータ端子部ＭＳＡ及びメモリ部３６が備えるメモリ選択
データ端子部ＭＳＢの夫々には、テスト用端子部３８に
含まれるテスト用メモリ選択データ端子部ＭＳと、テス
ト用Ｘアドレスデータ端子部Ｘ０〜Ｘ６のうちの端子部
Ｘ６と、テスト用Ｙアドレスデータ端子部Ｙ０〜Ｙ６の
うちの端子部Ｙ６とが、オア回路部４５を介して接続さ
れ、一方、メモリ部３７が備えるメモリ選択データ端子
部ＭＳＣには、テスト用端子部３８に含まれるテスト用
メモリ選択データ端子部ＭＳが接続される。さらに、メ
モリ部３５が備えるデータ入出力端子部ＺＡ０〜ＺＡ３
には、テスト用端子部３８に含まれるテスト用データ入
出力端子部Ｚ０〜Ｚ１３のうちの端子部Ｚ０〜Ｚ３が夫
々接続され、メモリ部３６が備えるデータ入出力端子部
ＺＢ０〜ＺＢ５には、テスト用端子部３８に含まれるテ
スト用データ入出力端子部Ｚ０〜Ｚ１３のうちの端子部
Ｚ４〜Ｚ９が夫々接続され、メモリ部３７が備えるデー
タ入出力端子部ＺＣ０〜ＺＣ３には、テスト用端子部３
８に含まれるテスト用データ入出力端子部Ｚ０〜Ｚ１３
のうちの端子部Ｚ１０〜Ｚ１３が夫々接続される。

【００５１】このようなもとで、切換部３９，４１及び
４３が三者で第１の接続切換部を形成するものとされ、
また、切換部４０，４２及び４４が三者で第２の接続切
換部を形成するものとされている。そして、図５に示さ
れる例におけるメモリ部３５，３６及び３７の夫々につ
いてのそれが適正に動作するか否かをチェックするため
のテストが行われるにあたっては、制御端子部ＴＳに、
切換部３９，４０，４１，４２，４３及び４４の夫々に
テスト用接続状態をとらせる制御信号ＳＴＳが供給され
るもとで、テスト用端子部３８において、テスト用書込
読出切換データ端子部ＷＥに１ビット構成のテスト用書
込読出切換データＳＷＥが供給され、テスト用Ｘアドレ
スデータ端子部Ｘ０〜Ｘ６に７ビット構成のテスト用Ｘ
アドレスデータＡＤＸ０〜ＡＤＸ６が夫々供給され、テ
スト用Ｙアドレスデータ出力端子部Ｙ０〜Ｙ６に７ビッ
ト構成のテスト用ＹアドレスデータＡＤＹ０〜ＡＤＹ６
が夫々供給され、テスト用メモリ選択データ端子部ＭＳ
に１ビット構成のテスト用メモリ選択データＳＭＳが供
給されるとともに、テスト用データ入出力端子部Ｚ０〜
Ｚ１３に１４ビット構成のテスト用入出力データＤ０〜
Ｄ１３の供給及び導出が行われる。このとき、テスト用
メモリ選択データＳＭＳは“０”をとるものとされる。

【００５２】斯かるもとでは、メモリ部３５，３６及び
３７に、１ビット構成のテスト用書込読出切換データＳ
ＷＥ，７ビット構成のテスト用ＸアドレスデータＡＤＸ
０〜ＡＤＸ６，７ビット構成のテスト用Ｙアドレスデー
タＡＤＹ０〜ＡＤＹ６、及び、１ビット構成のテスト用
メモリ選択データＳＭＳが共通に供給されるとともに、
メモリ部３５が備えるデータ入出力端子部ＺＡ０〜ＺＡ
３，メモリ部３６が備えるデータ入出力端子部ＺＡ０〜
ＺＡ５、及び、メモリ部３７が備えるデータ入出力端子
部ＺＣ０〜ＺＣ３に対して１４ビット構成のテスト用入
出力データＤ０〜Ｄ１３の供給及び導出が行われて、メ
モリ部３５，３６及び３７の夫々についてのテストが同
時に行われる。従って、斯かるメモリ部３５，３６及び
３７の夫々についてのテストは、等価的に、図１０に示
される如くの、メモリ部３５，３６及び３７のうちの有
効アドレスが最も多いものであるメモリ部３７が形成す
るアドレス空間における有効Ｘアドレス及び有効Ｙアド
レスと同じである、１２８のＸアドレスと１２８のＹア
ドレスとを有し、ビット数を、メモリ部３５が形成する
アドレス空間におけるビット数とメモリ部３６が形成す
るアドレス空間におけるビット数とメモリ部３７が形成
するアドレス空間におけるビット数との和に相当する、
ｂ’０〜ｂ’１３までの１４ビットとする仮想アドレス
空間を形成する１個のメモリ部についてのテストに相当
することになる。

【００５３】そして、メモリ部３５，３６及び３７の夫
々についてのテストが、メモリ部３５，３６及び３７の
各々における有効Ｘアドレスと有効Ｙアドレスとによっ
て指定されるメモリセルの全てについて１回のデータ書
込み及び１回のデータ読出しを行うことにより行われる
ものとして、テスト用書込読出切換データＳＷＥが
“０”をとるものとされるもとで、メモリ部３５におけ
る有効Ｘアドレスと有効Ｙアドレスとによって指定され
るメモリセルの夫々に対する４ビット構成のテスト用入
出力データＤ０〜Ｄ３についての書込みと、メモリ部３
６における有効Ｘアドレスと有効Ｙアドレスとによって
指定されるメモリセルの夫々に対する６ビット構成のテ
スト用入出力データＤ４〜Ｄ９についての書込みと、メ
モリ部３７における有効Ｘアドレスと有効Ｙアドレスと
によって指定されるメモリセルの夫々に対する４ビット
構成のテスト用入出力データＤ１０〜Ｄ１３についての
書込みとが、テスト用ＸアドレスデータＡＤＸ０〜ＡＤ
Ｘ６及びテスト用ＹアドレスデータＡＤＹ０〜ＡＤＹ６
の変化に応じて順次行われ、また、テスト用書込読出切
換データＳＷＥが“１”をとるものとされるもとで、メ
モリ部３５における有効Ｘアドレスと有効Ｙアドレスと
によって指定されるメモリセルの夫々に書き込まれた６
ビット構成のテスト用入出力データＤ０〜Ｄ３について
の読出しと、メモリ部３６における有効Ｘアドレスと有
効Ｙアドレスとによって指定されるメモリセルの夫々に
書き込まれた６ビット構成のテスト用入出力データＤ４
〜Ｄ９についての読出しと、メモリ部３７における有効
Ｘアドレスと有効Ｙアドレスとによって指定されるメモ
リセルの夫々に書き込まれた４ビット構成のテスト用入
出力データＤ１０〜Ｄ１３についての読出しとが、テス
ト用ＸアドレスデータＡＤＸ０〜ＡＤＸ６及びテスト用
ＹアドレスデータＡＤＹ０〜ＡＤＹ６の変化に応じて順
次行われる。

【００５４】斯かる際、メモリ部３７については、７ビ
ット構成のテスト用ＸアドレスデータＡＤＸ０〜ＡＤＸ
６及び７ビット構成のテスト用ＹアドレスデータＡＤＹ
０〜ＡＤＹ６の夫々の、０をあらわす状態から１２７を
あらわす状態までの変化の全域に亙って、メモリ選択デ
ータ端子部ＭＳＣに供給されるメモリ選択データ（ＳＭ
Ｓ）が“０”に維持され、それにより、常時、活性化状
態に維持される。それに対して、メモリ部３５について
は、７ビット構成のテスト用ＸアドレスデータＡＤＸ０
〜ＡＤＸ６もしくは７ビット構成のテスト用Ｙアドレス
データＡＤＹ０〜ＡＤＹ６が６４以上の数をあらわすも
のとなって、テスト用ＸアドレスデータＡＤＸ０〜ＡＤ
Ｘ６のうちのデータＡＤＸ６、もしくは、テスト用Ｙア
ドレスデータＡＤＹ０〜ＡＤＹ６のうちのデータＡＤＹ
６が“１”となるときには、図９に示されるオア回路部
４５からメモリ選択データ端子部ＭＳＡに供給されるメ
モリ選択データが“１”とされ、それにより、非活性化
状態とされることになる。また、メモリ部３６について
も、７ビット構成のテスト用ＸアドレスデータＡＤＸ０
〜ＡＤＸ６もしくは７ビット構成のテスト用Ｙアドレス
データＡＤＹ０〜ＡＤＹ６が６４以上の数をあらわすも
のとなって、テスト用ＸアドレスデータＡＤＸ０〜ＡＤ
Ｘ６のうちのデータＡＤＸ６、もしくは、テスト用Ｙア
ドレスデータＡＤＹ０〜ＡＤＹ６のうちのデータＡＤＹ
６が“１”となるときには、図９に示されるオア回路部
４５からメモリ選択データ端子部ＭＳＢに供給されるメ
モリ選択データが“１”とされ、それにより、非活性化
状態とされることになる。

【００５５】即ち、テスト用ＸアドレスデータＡＤＸ０
〜ＡＤＸ６もしくはテスト用ＹアドレスデータＡＤＹ０
〜ＡＤＹ６が６４以上の数をあらわすものとなって、テ
スト用ＸアドレスデータＡＤＸ０〜ＡＤＸ６及びテスト
用ＹアドレスデータＡＤＹ０〜ＡＤＹ６が指定する有効
アドレスが、メモリ部３７には存在するが、メモリ部３
５及び３６の夫々には存在しないものとされるときに
は、メモリ部３５及び３６が非活性化状態とされるので
ある。このようにしてメモリ部３５及び３６が非活性化
状態とされることは、図１０に示される仮想アドレス空
間において考えると、メモリ部３５に対応するｂ’０〜
ｂ’３までの４ビット及びメモリ部３６に対応するｂ’
４〜ｂ’９までの６ビットについては、図１１において
斜線が付されて示される、１２８のＸアドレスのうちの
６４以上の部分及び１２８のＹアドレスのうちの６４以
上の部分に対応するアドレス空間は、アドレス指定がな
されアドレス空間とされることになる。

【００５６】このようなもとで、メモリ部３５，３６及
び３７の各々における有効Ｘアドレスと有効Ｙアドレス
とによって指定されるメモリセルの全てについての１回
のデータ書込み及び１回のデータ読出しは、１２８×１
２８×２＝３２７６８サイクルの動作サイクルで完了す
る。従って、メモリ部３５，３６及び３７の各々につい
てのテストに要される動作サイクル数は、１２８×１２
８×２＝３２７６８サイクルとされることになる。

【００５７】斯かる動作サイクル数は、仮に、メモリ部
３５，３６及び３７の各々についてのテストが、図１５
に示される半導体集積回路装置におけるメモリ部１３及
び１４の夫々についてのテストと同様にして行われると
したとき、それに要される動作サイクル数が、６４×６
４×２＋６４×６４×２＋１２８×１２８×２＝８１９
２＋８１９２＋３２７６８＝４９１５２サイクルである
のに比して、１６３８４サイクル低減されており、低減
率は１６３８４／４９１５２×１００≒３３．３％とな
る。従って、図５に示される例におけるメモリ部３５，
３６及び３７の夫々についてのテストに要される時間
は、仮に、メモリ部３５，３６及び３７の各々について
のテストが、図１５に示される半導体集積回路装置にお
けるメモリ部１３及び１４の夫々についてのテストと同
様にして行われるとしたとき、それに要される時間に比
して、略３３．３％短縮されることになる。

【００５８】上述の図１及び図５に示される例の各々に
あっては、内蔵するメモリ部が形成するアドレス空間に
おける有効Ｘアドレス数及び有効Ｙアドレス数の夫々が
２の累乗数とされているが、本発明に係る半導体集積回
路装置に内蔵される複数のメモリ部の各々は、それが形
成するアドレス空間における有効Ｘアドレス数及び有効
Ｙアドレス数の両者もしくは一方が２の累乗数でないも
のとされてもよい。例えば、本発明に係る半導体集積回
路装置のさらに他の例は、２個のメモリ部を内蔵するも
のとされていて、それら２個のメモリ部は、夫々、図１
２及び図１３に示される如くのアドレス空間を形成する
ものとされ、斯かるアドレス空間にあっては、有効Ｘア
ドレス数及び有効Ｙアドレス数の両者が２の累乗数でな
いものとされている。

【００５９】図１２に示されるアドレス空間は、０〜５
５までの５６の有効Ｘアドレス及び０〜６０までの６１
の有効Ｙアドレスを有し、ビット数をｂ０〜ｂ３までの
４ビットとするものとされている。また、図１３に示さ
れるアドレス空間は、０〜１１０までの１１１の有効Ｘ
アドレス及び０〜１２０までの１２１の有効Ｙアドレス
を有し、ビット数をｂ０〜ｂ３までの４ビットとするも
のとされている。そして、図１２に示されるアドレス空
間を形成するメモリ部は、それに供給されるＸアドレス
データ及びＹアドレスデータの各々が６ビット構成のデ
ータとされて、５６の有効Ｘアドレスの各々及び６１の
有効Ｙアドレスの各々が夫々指定されるものとなされる
とともに、それにおける入出力データが４ビット構成の
データとされる。また、図１３に示されるアドレス空間
を形成するメモリ部は、それに供給されるＸアドレスデ
ータ及びＹアドレスデータの各々が７ビット構成のデー
タとされて、１１１の有効Ｘアドレスの各々及び１２１
の有効Ｙアドレスの各々が夫々指定されるものとなされ
るとともに、それにおける入出力データが４ビット構成
のデータとされる。

【００６０】このような図１２及び図１３に夫々示され
るアドレス空間を形成する２個のメモリ部を内蔵した本
発明に係る半導体集積回路装置の例も、図１に示される
例と同様な構成を有するものとされ、２個のメモリ部の
各々についてのそれが適正に動作するか否かをチェック
するためのテストは、図１に示される例の場合と同様に
して、等価的に、図１４に示される如くの、２個のメモ
リ部のうちの有効アドレスが多い方のものが形成するア
ドレス空間（図１３に示されるアドレス空間）における
有効Ｘアドレス及び有効Ｙアドレスと同じである、１１
１のＸアドレスと１２１のＹアドレスとを有し、ビット
数を２個のメモリ部が夫々形成するアドレス空間におけ
るビット数の和に相当する、ｂ’０〜ｂ’７までの８ビ
ットとする仮想アドレス空間を形成する１個のメモリ部
についてのテストに相当するものとして行われる。

【００６１】斯かる際にあっては、２個のメモリ部の各
々における有効Ｘアドレスと有効Ｙアドレスとによって
指定されるメモリセルの全てについての１回のデータ書
込み及び１回のデータ読出しは、１１１×１２１×２＝
２６８６２サイクルの動作サイクルで完了する。従っ
て、２個のメモリ部の各々についてのテストに要される
動作サイクル数は、１１１×１２１×２＝２６８６２サ
イクルとされることになる。斯かる動作サイクル数は、
仮に、２個のメモリ部の各々についてのテストが、図１
５に示される半導体集積回路装置におけるメモリ部１３
及び１４の夫々についてのテストと同様にして行われる
としたとき、それに要される動作サイクル数が、５６×
６１×２＋１１１×１２１×２＝６８３２＋２６８６２
＝３３６９４サイクルであるのに比して、６８３２サイ
クル低減されており、低減率は６８３２／３３６９４×
１００≒２０．３％となる。従って、図１２及び図１３
に夫々示されるアドレス空間を形成する２個のメモリ部
の夫々についてのテストに要される時間は、仮に、２個
のメモリ部の各々についてのテストが図１５に示される
半導体集積回路装置におけるメモリ部１３及び１４の夫
々についてのテストと同様にして行われるとしたとき、
それに要される時間に比して、略２０．３％短縮される
ことになる。

【００６２】上述の如くに、図１に示される本発明に係
る半導体集積回路装置の例の場合には、それに内蔵され
る２個のメモリ部であるメモリ部２３及び２４の夫々に
ついての、それが適正に動作するか否かをチェックする
ためのテストに要される時間が、図１５に示される半導
体集積回路装置におけるメモリ部１３及び１４の夫々に
ついてのテストに要される時間に比して、２０％短縮さ
れ、また、図５に示される本発明に係る半導体集積回路
装置の他の例の場合には、それに内蔵される３個のメモ
リ部であるメモリ部３５，３６及び３７の夫々について
の、それが適正に動作するか否かをチェックするための
テストに要される時間が、仮に、メモリ部３５，３６及
び３７の夫々についてのテストが図１５に示される半導
体集積回路装置におけるメモリ部１３及び１４の夫々に
ついてのテストと同様にして行われるとしたとき、それ
に要される時間に比して、略３３．３％短縮され、さら
に、図１２及び図１３に夫々示されるアドレス空間を形
成する２個のメモリ部を内蔵する本発明に係る半導体集
積回路装置のさらに他の例の場合には、それに内蔵され
る２個のメモリ部の夫々についてのそれが適正に動作す
るか否かをチェックするためのテストに要される時間
が、仮に、２個のメモリ部の夫々についてのテストが図
１５に示される半導体集積回路装置におけるメモリ部１
３及び１４の夫々についてのテストと同様にして行われ
るとしたとき、それに要される時間に比して、略２０．
３％短縮される。従って、これら本発明に係る半導体集
積回路装置の例のいずれにあっても、複数のメモリ部の
夫々についてのそれが適正に動作するか否かをチェック
するためのテストが、比較的短い時間のうちに効率良く
行われることになる。

【００６３】

【発明の効果】以上の説明から明らかな如くに、本発明
に係る半導体集積回路装置にあっては、複数のメモリ部
の夫々についてのそれが適正に動作するか否かをチェッ
クするためのテストにあたり、そのテストが各メモリ部
におけるそれが有する有効アドレスによって指定される
メモリセルの夫々について１回のデータ書込み及び１回
のデータ読出しが行われることにより行われるとして、
テストに要される動作サイクル数が、複数のメモリ部の
各々が形成するアドレス空間におけるビット数の和に相
当するビット数のテスト用入出力データが用いられるこ
とにより、複数のメモリ部のうちの最多有効アドレスを
有するものの有効アドレスによって指定されるメモリセ
ルの２倍に相当する数で済むものとされることになる。

【００６４】斯かる複数のメモリ部のうちの最多有効ア
ドレスを有するものの有効アドレスによって指定される
メモリセルの２倍に相当する動作サイクル数は、複数の
メモリ部の各々における有効アドレスによって指定され
るメモリセルの総数の２倍の総和に相当する動作サイク
ル数より小であることは明らかであって、本発明に係る
半導体集積回路装置における、それに内蔵される複数の
メモリ部についてのテストに要される動作サイクル数
は、従来提案されている同規模，同数のメモリ部を内蔵
する半導体集積回路装置における、それに内蔵される複
数のメモリ部についてのテストに要される動作サイクル
数に比して効果的に低減される。従って、本発明に係る
半導体集積回路装置にあっては、内蔵する複数のメモリ
部の夫々についてのそれが適正に動作するか否かをチェ
ックするためのテストが、比較的短い時間のうちに効率
良く行われることになる。

【図面の簡単な説明】

【図１】本発明に係る半導体集積回路装置の一例を示す
ブロック構成図である。

【図２】図１に示される例における端子接続状態の説明
に供される接続構成図である。

【図３】図１に示される例におけるメモリ部についての
テストの説明に供されるメモリ部の仮想アドレス空間を
あらわす概念図である。

【図４】図１に示される例におけるメモリ部についての
テストの説明に供される概念図である。

【図５】本発明に係る半導体集積回路装置の他の例を示
すブロック構成図である。

【図６】図５に示される例におけるメモリ部のアドレス
空間をあらわす概念図である。

【図７】図５に示される例におけるメモリ部のアドレス
空間をあらわす概念図である。

【図８】図５に示される例におけるメモリ部のアドレス
空間をあらわす概念図である。

【図９】図５に示される例における端子接続状態の説明
に供される接続構成図である。

【図１０】図５に示される例におけるメモリ部について
のテストの説明に供されるメモリ部の仮想アドレス空間
をあらわす概念図である。

【図１１】図５に示される例におけるメモリ部について
のテストの説明に供される概念図である。

【図１２】本発明に係る半導体集積回路装置のさらに他
の例におけるメモリ部のアドレス空間をあらわす概念図
である。

【図１３】本発明に係る半導体集積回路装置のさらに他
の例におけるメモリ部のアドレス空間をあらわす概念図
である。

【図１４】本発明に係る半導体集積回路装置のさらに他
の例におけるメモリ部についてのテストの説明に供され
るメモリ部の仮想アドレス空間をあらわす概念図であ
る。

【図１５】従来提案されている半導体集積回路装置を示
すブロック構成図である。

【図１６】図１５に示される半導体集積回路装置及び図
１に示される例におけるメモリ部のアドレス空間をあら
わす概念図である。

【図１７】図１５に示される半導体集積回路装置及び図
１に示される例におけるメモリ部のアドレス空間をあら
わす概念図である。

【符号の説明】

２１，３３ 半導体基体 ２２，３４ 演算処理部 ２３，２４，３５，３６，３７ メモリ部 ２５，３８ テスト用端子部 ２７，２８，２９，３０，３９，４０，４１，４２，４
３，４４ 切換部 ３１，４５ オア回路部

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体基体上に設けられた複数のメモリ部
   と、 該複数のメモリ部のうちの最多有効アドレスを有するも
   のの有効アドレスを全て指定することができるテスト用
   アドレスデータが供給される複数のテスト用アドレスデ
   ータ端子部と、 上記複数のメモリ部の各々が備えるデータ入出力端子部
   の数の和に相当する数のテスト用データ入出力端子部
   と、 上記テスト用アドレスデータ端子部の全部と上記複数の
   メモリ部のうちの上記最多有効アドレスを有するものが
   備えるアドレスデータ端子部とを接続するとともに、上
   記テスト用アドレスデータ端子部のうちの一部を除いた
   残りのものと上記複数のメモリ部のうちの上記最多有効
   アドレスを有するもの以外のものの各々が備えるアドレ
   スデータ端子部とを接続するテスト用接続状態を選択的
   にとる第１の接続切換部と、 上記テスト用データ入出力端子部のうちの相互に異なる
   部分を成すものと上記複数のメモリ部の各々が備えるデ
   ータ入出力端子部とを夫々接続するテスト用入出力接続
   状態を選択的にとる第２の接続切換部と、を備えて構成
   される半導体集積回路装置。
2. 【請求項２】第１の接続切換部が、テスト用接続状態
   と、半導体基体上に設けられた演算処理部が備える複数
   のアドレスデータ出力端子部と複数のメモリ部の各々が
   備えるアドレスデータ端子部とを対応するもの同士夫々
   接続する実動作接続状態とを選択的にとるものとされ、
   第２の接続切換部が、テスト用入出力接続状態と、上記
   演算処理部が備える複数の入出力データ端子部と上記複
   数のメモリ部の各々が備えるデータ入出力端子部とを対
   応するもの同士夫々接続する実動作入出力接続状態とを
   選択的にとるものとされることを特徴とする請求項２記
   載の半導体集積回路装置。
3. 【請求項３】テスト用書込読出切換データ端子部が設け
   られ、第１の接続切換部が、テスト用接続状態をとると
   き、上記テスト用書込読出切換データ端子部と複数のメ
   モリ部の各々が備える書込読出切換データ端子部とを接
   続するとともに、実動作接続状態をとるとき、演算処理
   部が備える書込読出切換データ出力端子部と上記複数の
   メモリ部の各々が備える書込読出切換データ端子部とを
   接続することを特徴とする請求項２記載の半導体集積回
   路装置。
4. 【請求項４】テスト用メモリ選択データ端子部が設けら
   れ、第１の接続切換部が、テスト用接続状態をとると
   き、上記テスト用メモリ選択データ端子部と複数のメモ
   リ部の各々が備えるメモリ選択データ端子部とを接続す
   るとともに、実動作接続状態をとるとき、演算処理部が
   備えるメモリ選択データ出力端子部と上記複数のメモリ
   部の各々が備えるメモリ選択データ端子部とを接続する
   ことを特徴とする請求項３記載の半導体集積回路装置。
5. 【請求項５】第１の接続切換部がテスト用接続状態をと
   るとともに、第２の接続切換部がテスト用入出力接続状
   態をとるもとで、テスト用アドレスデータ端子部に、複
   数のメモリ部のうちの最多有効アドレスを有するもの以
   外のものの一つが有さないアドレスを指定するテスト用
   アドレスデータが供給されるとき、上記一つのメモリ部
   が備えるメモリ選択データ端子部に供給されるテスト用
   メモリ選択データが、上記一つのメモリ部が非活性化状
   態とされることになるものとされることを特徴とする請
   求項４記載の半導体集積回路装置。