TW202211436A - 複合型記憶體結構 - Google Patents
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Abstract
一種複合型記憶體結構，包括基底、快閃記憶體、第一電阻式隨機存取記憶體與第二電阻式隨機存取記憶體。快閃記憶體位在基底上。快閃記憶體包括閘極、第一摻雜區與第二摻雜區。閘極位在基底上。第一摻雜區位在閘極的一側的基底中。第二摻雜區位在閘極的另一側的基底中。第一電阻式隨機存取記憶體電性連接至閘極、第一摻雜區與第二摻雜區中的一者。第二電阻式隨機存取記憶體電性連接至閘極、第一摻雜區與第二摻雜區中的另一者。
Description
本發明是有關於一種半導體結構，且特別是有關於一種複合型記憶體結構(hybrid memory structure)。
由於電阻式隨機存取記憶體(resistive random access memory，RRAM)具有漏電流的問題，因此會將電阻式隨機存取記憶體電性連接至電晶體，以解決漏電流的問題。然而，由於電晶體會佔據大幅的晶片面積，因此會使得記憶體元件的位元密度(bit density)降低。
本發明提供一種複合型記憶體結構，其可提升記憶體元件的可靠度與位元密度。
本發明提出一種複合型記憶體結構，包括基底、快閃記憶體、第一電阻式隨機存取記憶體與第二電阻式隨機存取記憶體。快閃記憶體位在基底上。快閃記憶體包括閘極、第一摻雜區與第二摻雜區。閘極位在基底上。第一摻雜區位在閘極的一側的基底中。第二摻雜區位在閘極的另一側的基底中。第一電阻式隨機存取記憶體電性連接至閘極、第一摻雜區與第二摻雜區中的一者。第二電阻式隨機存取記憶體電性連接至閘極、第一摻雜區與第二摻雜區中的另一者。
依照本發明的一實施例所述，在上述複合型記憶體結構中，快閃記憶體更可包括電荷儲存層、第一介電層與第二介電層。電荷儲存層位在閘極與基底之間。第一介電層位在電荷儲存層與基底之間。第二介電層位在閘極與電荷儲存層之間。
依照本發明的一實施例所述，在上述複合型記憶體結構中，電荷儲存層可為浮置閘極或電荷捕捉層。
依照本發明的一實施例所述，在上述複合型記憶體結構中，快閃記憶體更可包括第一輕摻雜汲極(lightly doped drain，LDD)、第二輕摻雜汲極與井區。第一輕摻雜汲極位在第一摻雜區與閘極之間的基底中。第二輕摻雜汲極位在第二摻雜區與閘極之間的基底中。井區位在基底中。第一摻雜區、第二摻雜區、第一輕摻雜汲極與第二輕摻雜汲極位在井區中。
依照本發明的一實施例所述，在上述複合型記憶體結構中，快閃記憶體更可包括間隙壁。間隙壁位在閘極的側壁上。
依照本發明的一實施例所述，在上述複合型記憶體結構中，第一電阻式隨機存取記憶體的頂部的高度可等於第二電阻式隨機存取記憶體的頂部的高度。
依照本發明的一實施例所述，在上述複合型記憶體結構中，第一電阻式隨機存取記憶體的頂部的高度可高於第二電阻式隨機存取記憶體的頂部的高度。
依照本發明的一實施例所述，在上述複合型記憶體結構中，第一電阻式隨機存取記憶體的頂部的高度可低於第二電阻式隨機存取記憶體的頂部的高度。
依照本發明的一實施例所述，在上述複合型記憶體結構中，第一電阻式隨機存取記憶體包括第一電極、第二電極與第一可變電阻層。第二電極位在第一電極上。第一可變電阻層位在第一電極與第二電極之間。第二電阻式隨機存取記憶體包括第三電極、第四電極與第二可變電阻層。第四電極位在第三電極上。第二可變電阻層位在第三電極與第四電極之間。
依照本發明的一實施例所述，在上述複合型記憶體結構中，第一電阻式隨機存取記憶體可電性連接至閘極，且第二電阻式隨機存取記憶體可電性連接至第二摻雜區。
依照本發明的一實施例所述，在上述複合型記憶體結構中，第一電極可電性連接至閘極。第三電極可電性連接至第二摻雜區。
依照本發明的一實施例所述，在上述複合型記憶體結構中，更可包括第一導線、第二導線、第三導線與第四導線。第一導線電性連接至第一電極。第二導線電性連接至第二電極。第三導線電性連接至第四電極。第四導線電性連接至第一摻雜區。
依照本發明的一實施例所述，在上述複合型記憶體結構中，第一電阻式隨機存取記憶體可電性連接至閘極，且第二電阻式隨機存取記憶體可電性連接至第一摻雜區。
依照本發明的一實施例所述，在上述複合型記憶體結構中，第一電極可電性連接至閘極。第三電極可電性連接至第一摻雜區。
依照本發明的一實施例所述，在上述複合型記憶體結構中，更可包括第一導線、第二導線、第三導線與第四導線。第一導線電性連接至第一電極。第二導線電性連接至第二電極。第三導線電性連接至第四電極。第四導線電性連接至第二摻雜區。
依照本發明的一實施例所述，在上述複合型記憶體結構中，第一電阻式隨機存取記憶體可電性連接至第一摻雜區，且第二電阻式隨機存取記憶體可電性連接至第二摻雜區。
依照本發明的一實施例所述，在上述複合型記憶體結構中，第一電極可電性連接至第一摻雜區。第三電極可電性連接至第二摻雜區。
依照本發明的一實施例所述，在上述複合型記憶體結構中，更可包括第一導線、第二導線與第三導線。第一導線電性連接至第二電極。第二導線電性連接至第四電極。第三導線電性連接至閘極。
依照本發明的一實施例所述，在上述複合型記憶體結構中，第一電極、第二電極、第三電極與第四電極的材料例如是鈦(Ti)、鉭(Ta)、鉑(Pt)、銥(Ir)、釕(Ru)、鎢(W)、鋁(Al)、鋯(Zr)、鉿(Hf)、鎳(Ni)、銅(Cu)、鈷(Co)、鐵(Fe)、釓(Gd)、錳(Mo)、氮化鈦(TiN)、氮化鉭(TaN)、氮化鈦鋁(TiAlN)、鈦鎢(TiW)合金或其組合。
依照本發明的一實施例所述，在上述複合型記憶體結構中，第一可變電阻層與第二可變電阻層的材料例如是氧化鉿(HfO2
)、氧化鉭(Ta2
O5
)、氧化鈦(TiO2
)、氧化鎂(MgO)、氧化鎳(NiO)、氧化鈮(Nb2
O5
)、氧化鋁(Al2
O3
)、氧化釩(V2
O5
)、氧化鎢(WO3
)、氧化鋅(ZnO)、氧化鈷(CoO)或其組合。
基於上述，在本發明所提出的複合型記憶體結構中，由於第一電阻式隨機存取記憶體與第二電阻式隨機存取記憶體分別電性連接至快閃記憶體，因此可防止第一電阻式隨機存取記憶體與第二電阻式隨機存取記憶體產生漏電流的問題，進而可提升電阻式隨機存取記憶體的可靠度。此外，由於快閃記憶體電性連接至第一電阻式隨機存取記憶體與第二電阻式隨機存取記憶體，因此可防止快閃記憶體受到耦合(coupling)或干擾(disturb)等因素等的影響，進而可提升快閃記憶體的可靠度。另外，由於複合型記憶體結構的單一個記憶胞包括快閃記憶體、第一電阻式隨機存取記憶體與第二電阻式隨機存取記憶體，因此可提升記憶體元件的位元密度，且保有單階記憶胞(single level cell，SLC)的電性效能(electrical performance)。另一方面，本發明所提出的複合型記憶體結構的製程可兼容於互補式金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)元件的製程。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1為根據本發明一實施例的複合型記憶體結構的剖面圖。圖2為根據本發明另一實施例的複合型記憶體結構的剖面圖。圖3為根據本發明另一實施例的複合型記憶體結構的剖面圖。
請參照圖1，複合型記憶體結構10包括基底100、快閃記憶體102、電阻式隨機存取記憶體104與電阻式隨機存取記憶體106。快閃記憶體102位在基底100上。基底100可為半導體基底，如矽基底。此外，在電路中，快閃記憶體102、電阻式隨機存取記憶體104與電阻式隨機存取記憶體106可為三個串聯的電阻。在一些實施例中，快閃記憶體102、電阻式隨機存取記憶體104與電阻式隨機存取記憶體106可具有相同電阻值。
快閃記憶體102包括閘極108、摻雜區110與摻雜區112。閘極108位在基底100上。閘極108的材料例如是摻雜多晶矽。摻雜區110位在閘極108的一側的基底100中。摻雜區112位在閘極108的另一側的基底100中。摻雜區110與摻雜區112分別可作為源極或汲極。在本實施例中，摻雜區110是以作為源極為例，且摻雜區112是以作為汲極為例，但本發明並不以此為限。
此外，快閃記憶體102更可包括電荷儲存層114、介電層116、介電層118、輕摻雜汲極120、輕摻雜汲極122、井區124、間隙壁126a與間隙壁126b中的至少一者。電荷儲存層114位在閘極108與基底100之間。電荷儲存層114可為浮置閘極或電荷捕捉層。浮置閘極的材料例如是摻雜多晶矽。電荷捕捉層的材料例如是氮化矽。介電層116位在電荷儲存層114與基底100之間。介電層116的材料例如是氧化矽。介電層118位在閘極108與電荷儲存層114之間。介電層118的材料例如是氧化矽。
輕摻雜汲極120位在摻雜區110與閘極108之間的基底100中。輕摻雜汲極122位在摻雜區112與閘極108之間的基底100中。井區124位在基底100中。摻雜區110、摻雜區112、輕摻雜汲極120與輕摻雜汲極122位在井區124中。摻雜區110、摻雜區112、輕摻雜汲極120與輕摻雜汲極122可為第一導電型，且井區124可為第二導電型。第一導電型與第二導電型為不同導電型。亦即，第一導電型與第二導電型可分別為N型導電型與P型導電型中的一者與另一者。間隙壁126a與間隙壁126b位在閘極108的側壁上。輕摻雜汲極120與輕摻雜汲極122可分別位在間隙壁126a與間隙壁126b下方。間隙壁126a與間隙壁126b可為單層結構或多層結構。間隙壁126a與間隙壁126b的材料例如是氧化矽、氮化矽或其組合。
電阻式隨機存取記憶體104電性連接至閘極108、摻雜區110與摻雜區112中的一者。在本實施例中，電阻式隨機存取記憶體104可電性連接至快閃記憶體102的閘極108，但本發明並不以此為限。
電阻式隨機存取記憶體104包括電極128、電極130與可變電阻層132。電極128可電性連接至閘極108。電極130位在電極128上。電極128的寬度可大於電極130的寬度，以利於後續內連線製程(interconnect process)的進行，但本發明並不以此為限。電極128與電極130的材料可為金屬或金屬氮化物，如鈦、鉭、鉑、銥、釕、鎢、鋁、鋯、鉿、鎳、銅、鈷、鐵、釓、錳、氮化鈦、氮化鉭、氮化鈦鋁、鈦鎢合金或其組合。可變電阻層132位在電極128與電極130之間。可變電阻層132的材料可為金屬氧化物，如過渡金屬氧化物。可變電阻層132的材料例如是氧化鉿、氧化鉭、氧化鈦、氧化鎂、氧化鎳、氧化鈮、氧化鋁、氧化釩、氧化鎢、氧化鋅、氧化鈷或其組合。
電阻式隨機存取記憶體106電性連接至閘極108、摻雜區110與摻雜區112中的另一者。在本實施例中，電阻式隨機存取記憶體106可電性連接至快閃記憶體102的摻雜區112，但本發明並不以此為限。
電阻式隨機存取記憶體106包括電極134、電極136與可變電阻層138。電極134可電性連接至摻雜區112。電極136位在電極134上。電極134與電極136的材料可為金屬或金屬氮化物，如鈦、鉭、鉑、銥、釕、鎢、鋁、鋯、鉿、鎳、銅、鈷、鐵、釓、錳、氮化鈦、氮化鉭、氮化鈦鋁、鈦鎢合金或其組合。可變電阻層138位在電極134與電極136之間。可變電阻層138的材料可為金屬氧化物，如過渡金屬氧化物。可變電阻層138的材料例如是氧化鉿、氧化鉭、氧化鈦、氧化鎂、氧化鎳、氧化鈮、氧化鋁、氧化釩、氧化鎢、氧化鋅、氧化鈷或其組合。
另外，複合型記憶體結構10更可包括導線140、介層窗(via)142、導線144、介層窗146、導線148、介層窗150、導線152、接觸窗(contact)154、接觸窗156與接觸窗158中的至少一者。導線140電性連接至電極128。介層窗142電性連接於導線140與電極128之間，藉此可將導線140電性連接至電極128。導線144電性連接至電極130。介層窗146電性連接於導線144與電極130之間，藉此可將導線144電性連接至電極130。導線148電性連接至電極136。介層窗150電性連接於導線148與電極136之間，藉此可將導線148電性連接至電極136。導線152電性連接至摻雜區110。接觸窗154電性連接於導線152與摻雜區110之間，藉此可將導線152電性連接至摻雜區110。接觸窗156電性連接於電極128與閘極108之間，藉此可將電極128電性連接至閘極108。接觸窗158電性連接於電極134與摻雜區112之間，藉此可將電極134電性連接至摻雜區112。導線140、導線144、導線148與導線152的材料例如是鋁等金屬。介層窗142、介層窗146、介層窗150、接觸窗154、接觸窗156與接觸窗158的材料例如是鎢等金屬。
然而，圖1中的內連線結構(如，介層窗142、介層窗146、介層窗150、接觸窗154、接觸窗156與接觸窗158)僅為舉例說明，但本發明並不以為限。所屬技術領域具有通常知識者可依據產品需求來對內連線結構進行調整，如增加額外的導線與介層窗。
在本實施例中，可藉由導線140與導線144對電阻式隨機存取記憶體104進行操作。舉例來說，藉由對導線140與導線144的電壓設定，可在可變電阻層132中形成導電絲(filament)，以改變可變電阻層132的電阻值。此外，可藉由導線148與井區124對電阻式隨機存取記憶體106進行操作。舉例來說，藉由對導線148與井區124的電壓設定，可在可變電阻層138中形成導電絲，以改變可變電阻層138的電阻值。
另外，複合型記憶體結構10更可包括介電結構160。在複合型記憶體結構10中，位在基底100上方的上述構件可位在介電結構160中。介電結構160可為多層結構。介電結構160的材料例如是氧化矽、氮化矽、氮氧化矽或其組合。
在本實施例中，電阻式隨機存取記憶體104的頂部的高度可等於電阻式隨機存取記憶體106的頂部的高度，藉此電阻式隨機存取記憶體104與電阻式隨機存取記憶體106可藉由相同的製程同時形成，但本發明並不以此為限。在其他實施例中，電阻式隨機存取記憶體104的頂部的高度可高於電阻式隨機存取記憶體106的頂部的高度(圖2)，或者電阻式隨機存取記憶體104的頂部的高度可低於電阻式隨機存取記憶體106的頂部的高度(圖3)。
基於上述實施例可知，在複合型記憶體結構10中，由於電阻式隨機存取記憶體104與電阻式隨機存取記憶體106分別電性連接至快閃記憶體102，因此可防止電阻式隨機存取記憶體104與電阻式隨機存取記憶體106產生漏電流的問題，進而可提升電阻式隨機存取記憶體104與電阻式隨機存取記憶體106的可靠度。此外，由於快閃記憶體102電性連接至電阻式隨機存取記憶體104與電阻式隨機存取記憶體106，因此可防止快閃記憶體102受到耦合或干擾等因素等的影響，進而可提升快閃記憶體102的可靠度。另外，由於複合型記憶體結構10的單一個記憶胞包括快閃記憶體102、電阻式隨機存取記憶體104與電阻式隨機存取記憶體106，因此可提升記憶體元件的位元密度(至少可具有三階記憶胞(triple level cell，TLC)的位元密度)，且保有單階記憶胞(SLC)的電性效能。另一方面，複合型記憶體結構10的製程可兼容於互補式金屬氧化物半導體(CMOS)元件的製程。
圖4為根據本發明另一實施例的複合型記憶體結構的剖面圖。
請參照圖1與圖4，圖4的複合型記憶體結構20與圖1的複合型記憶體結構10的差異如下。請參照圖4，在複合型記憶體結構20中，電阻式隨機存取記憶體106可電性連接至摻雜區110，且導線152可電性連接至摻雜區112。舉例來說，在複合型記憶體結構20中，電阻式隨機存取記憶體106的電極134可藉由接觸窗158電性連接至摻雜區110，且導線152可藉由接觸窗154電性連接至摻雜區112。在複合型記憶體結構20中，雖然電阻式隨機存取記憶體104的頂部的高度是以等於電阻式隨機存取記憶體106的頂部的高度為例，但本發明並不以此為限。在其他實施例中，電阻式隨機存取記憶體104的頂部的高度亦可高於或低於電阻式隨機存取記憶體106的頂部的高度。此外，在圖1的複合型記憶體結構10與圖4的複合型記憶體結構20中，相同或相似的構件以相同的符號表示，並省略其說明。
基於上述實施例可知，在複合型記憶體結構20中，由於電阻式隨機存取記憶體104與電阻式隨機存取記憶體106分別電性連接至快閃記憶體102，因此可提升電阻式隨機存取記憶體104、電阻式隨機存取記憶體106與快閃記憶體102的可靠度、提升記憶體元件的位元密度、且保有單階記憶胞的電性效能。另一方面，複合型記憶體結構20的製程可兼容於互補式金屬氧化物半導體元件的製程。
圖5為根據本發明另一實施例的複合型記憶體結構的剖面圖。
請參照圖1與圖5，圖5的複合型記憶體結構30與圖1的複合型記憶體結構10的差異如下。請參照圖5，在複合型記憶體結構30中，電阻式隨機存取記憶體104可電性連接至摻雜區110，且導線152可電性連接至閘極108。舉例來說，在複合型記憶體結構30中，電阻式隨機存取記憶體104的電極128可藉由接觸窗156電性連接至摻雜區110，且導線152可藉由接觸窗154電性連接至閘極108。此外，在複合型記憶體結構30中，由於可藉由導線144與井區124對電阻式隨機存取記憶體104進行操作，因此複合型記憶體結構30可以不包括圖1中的導線140與介層窗142。另外，在複合型記憶體結構30的電阻式隨機存取記憶體104中，電極128的寬度可等於電極130的寬度，但本發明並不以此為限。在複合型記憶體結構30中，雖然電阻式隨機存取記憶體104的頂部的高度是以等於電阻式隨機存取記憶體106的頂部的高度為例，但本發明並不以此為限。在其他實施例中，電阻式隨機存取記憶體104的頂部的高度亦可高於或低於電阻式隨機存取記憶體106的頂部的高度。另一方面，在圖1的複合型記憶體結構10與圖5的複合型記憶體結構30中，相同或相似的構件以相同的符號表示，並省略其說明。
基於上述實施例可知，在複合型記憶體結構30中，由於電阻式隨機存取記憶體104與電阻式隨機存取記憶體106分別電性連接至快閃記憶體102，因此可提升電阻式隨機存取記憶體104、電阻式隨機存取記憶體106與快閃記憶體102的可靠度、提升記憶體元件的位元密度、且保有單階記憶胞的電性效能。另一方面，複合型記憶體結構30的製程可兼容於互補式金屬氧化物半導體元件的製程。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10,20,30:複合型記憶體結構
100:基底
102:快閃記憶體
104,106:電阻式隨機存取記憶體
108:閘極
110,112:摻雜區
114:電荷儲存層
116,118:介電層
120,122:輕摻雜汲極
124:井區
126a,126b:間隙壁
128,130,134,136:電極
132,138:可變電阻層
140,144,148,152:導線
142,146,150:介層窗
154,156,158:接觸窗
160:介電結構
圖1為根據本發明一實施例的複合型記憶體結構的剖面圖。
圖2為根據本發明另一實施例的複合型記憶體結構的剖面圖。
圖3為根據本發明另一實施例的複合型記憶體結構的剖面圖。
圖4為根據本發明另一實施例的複合型記憶體結構的剖面圖。
圖5為根據本發明另一實施例的複合型記憶體結構的剖面圖。
10:複合型記憶體結構
100:基底
102:快閃記憶體
104,106:電阻式隨機存取記憶體
108:閘極
110,112:摻雜區
114:電荷儲存層
116,118:介電層
120,122:輕摻雜汲極
124:井區
126a,126b:間隙壁
128,130,134,136:電極
132,138:可變電阻層
140,144,148,152:導線
142,146,150:介層窗
154,156,158:接觸窗
160:介電結構
Claims (20)
- 一種複合型記憶體結構，包括： 基底； 快閃記憶體，位在所述基底上，且包括： 閘極，位在所述基底上； 第一摻雜區，位在所述閘極的一側的所述基底中；以及 第二摻雜區，位在所述閘極的另一側的所述基底中； 第一電阻式隨機存取記憶體，電性連接至所述閘極、所述第一摻雜區與所述第二摻雜區中的一者；以及 第二電阻式隨機存取記憶體，電性連接至所述閘極、所述第一摻雜區與所述第二摻雜區中的另一者。
- 如請求項1所述的複合型記憶體結構，其中所述快閃記憶體更包括： 電荷儲存層，位在所述閘極與所述基底之間； 第一介電層，位在所述電荷儲存層與所述基底之間；以及 第二介電層，位在所述閘極與所述電荷儲存層之間。
- 如請求項1所述的複合型記憶體結構，其中電荷儲存層包括浮置閘極或電荷捕捉層。
- 如請求項1所述的複合型記憶體結構，其中所述快閃記憶體更包括： 第一輕摻雜汲極，位在所述第一摻雜區與所述閘極之間的所述基底中； 第二輕摻雜汲極，位在所述第二摻雜區與所述閘極之間的所述基底中；以及 井區，位在所述基底中，其中所述第一摻雜區、所述第二摻雜區、所述第一輕摻雜汲極與所述第二輕摻雜汲極位在所述井區中。
- 如請求項1所述的複合型記憶體結構，其中所述快閃記憶體更包括： 間隙壁，位在所述閘極的側壁上。
- 如請求項1所述的複合型記憶體結構，其中所述第一電阻式隨機存取記憶體的頂部的高度等於所述第二電阻式隨機存取記憶體的頂部的高度。
- 如請求項1所述的複合型記憶體結構，其中所述第一電阻式隨機存取記憶體的頂部的高度高於所述第二電阻式隨機存取記憶體的頂部的高度。
- 如請求項1所述的複合型記憶體結構，其中所述第一電阻式隨機存取記憶體的頂部的高度低於所述第二電阻式隨機存取記憶體的頂部的高度。
- 如請求項1所述的複合型記憶體結構，其中 所述第一電阻式隨機存取記憶體包括： 第一電極； 第二電極，位在所述第一電極上；以及 第一可變電阻層，位在所述第一電極與所述第二電極之間，且 所述第二電阻式隨機存取記憶體包括： 第三電極； 第四電極，位在所述第三電極上；以及 第二可變電阻層，位在所述第三電極與所述第四電極之間。
- 如請求項9所述的複合型記憶體結構，其中所述第一電阻式隨機存取記憶體電性連接至所述閘極，且所述第二電阻式隨機存取記憶體電性連接至所述第二摻雜區。
- 如請求項10所述的複合型記憶體結構，其中所述第一電極電性連接至所述閘極，且所述第三電極電性連接至所述第二摻雜區。
- 如請求項11所述的複合型記憶體結構，更包括： 第一導線，電性連接至所述第一電極； 第二導線，電性連接至所述第二電極； 第三導線，電性連接至所述第四電極；以及 第四導線，電性連接至所述第一摻雜區。
- 如請求項9所述的複合型記憶體結構，其中所述第一電阻式隨機存取記憶體電性連接至所述閘極，且所述第二電阻式隨機存取記憶體電性連接至所述第一摻雜區。
- 如請求項13所述的複合型記憶體結構，其中所述第一電極電性連接至所述閘極，且所述第三電極電性連接至所述第一摻雜區。
- 如請求項14所述的複合型記憶體結構，更包括： 第一導線，電性連接至所述第一電極； 第二導線，電性連接至所述第二電極； 第三導線，電性連接至所述第四電極；以及 第四導線，電性連接至所述第二摻雜區。
- 如請求項9所述的複合型記憶體結構，其中所述第一電阻式隨機存取記憶體電性連接至所述第一摻雜區，且所述第二電阻式隨機存取記憶體電性連接至所述第二摻雜區。
- 如請求項16所述的複合型記憶體結構，其中所述第一電極電性連接至所述第一摻雜區，且所述第三電極電性連接至所述第二摻雜區。
- 如請求項17所述的複合型記憶體結構，更包括： 第一導線，電性連接至所述第二電極； 第二導線，電性連接至所述第四電極；以及 第三導線，電性連接至所述閘極。
- 如請求項9所述的複合型記憶體結構，其中所述第一電極、所述第二電極、所述第三電極與所述第四電極的材料包括鈦、鉭、鉑、銥、釕、鎢、鋁、鋯、鉿、鎳、銅、鈷、鐵、釓、錳、氮化鈦、氮化鉭、氮化鈦鋁、鈦鎢合金或其組合。
- 如請求項9所述的複合型記憶體結構，其中所述第一可變電阻層與所述第二可變電阻層的材料包括氧化鉿、氧化鉭、氧化鈦、氧化鎂、氧化鎳、氧化鈮、氧化鋁、氧化釩、氧化鎢、氧化鋅、氧化鈷或其組合。
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