CN114141814A - 复合型存储器结构 - Google Patents

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Abstract

本发明公开一种复合型存储器结构，包括基底、闪存存储器、第一电阻式随机存取存储器与第二电阻式随机存取存储器。闪存存储器位于基底上。闪存存储器包括栅极、第一掺杂区与第二掺杂区。栅极位于基底上。第一掺杂区位于栅极的一侧的基底中。第二掺杂区位于栅极的另一侧的基底中。第一电阻式随机存取存储器电连接至栅极、第一掺杂区与第二掺杂区中的一者。第二电阻式随机存取存储器电连接至栅极、第一掺杂区与第二掺杂区中的另一者。

Description

复合型存储器结构
技术领域
本发明涉及一种半导体结构，且特别是涉及一种复合型存储器结构(hybridmemory structure)。
背景技术
由于电阻式随机存取存储器(resistive random access memory，RRAM)具有漏电流的问题，因此会将电阻式随机存取存储器电连接至晶体管，以解决漏电流的问题。然而，由于晶体管会占据大幅的芯片面积，因此会使得存储器元件的位元密度(bit density)降低。
发明内容
本发明提供一种复合型存储器结构，其可提升存储器元件的可靠度与位元密度。
本发明提出一种复合型存储器结构，包括基底、闪存存储器、第一电阻式随机存取存储器与第二电阻式随机存取存储器。闪存存储器位于基底上。闪存存储器包括栅极、第一掺杂区与第二掺杂区。栅极位于基底上。第一掺杂区位于栅极的一侧的基底中。第二掺杂区位于栅极的另一侧的基底中。第一电阻式随机存取存储器电连接至栅极、第一掺杂区与第二掺杂区中的一者。第二电阻式随机存取存储器电连接至栅极、第一掺杂区与第二掺杂区中的另一者。
依照本发明的一实施例所述，在上述复合型存储器结构中，闪存存储器还可包括电荷存储层、第一介电层与第二介电层。电荷存储层位于栅极与基底之间。第一介电层位于电荷存储层与基底之间。第二介电层位于栅极与电荷存储层之间。
依照本发明的一实施例所述，在上述复合型存储器结构中，电荷存储层可为浮置栅极或电荷捕捉层。
依照本发明的一实施例所述，在上述复合型存储器结构中，闪存存储器还可包括第一轻掺杂漏极(lightly doped drain，LDD)、第二轻掺杂漏极与阱区。第一轻掺杂漏极位于第一掺杂区与栅极之间的基底中。第二轻掺杂漏极位于第二掺杂区与栅极之间的基底中。阱区位于基底中。第一掺杂区、第二掺杂区、第一轻掺杂漏极与第二轻掺杂漏极位于阱区中。
依照本发明的一实施例所述，在上述复合型存储器结构中，闪存存储器还可包括间隙壁。间隙壁位于栅极的侧壁上。
依照本发明的一实施例所述，在上述复合型存储器结构中，第一电阻式随机存取存储器的顶部的高度可等于第二电阻式随机存取存储器的顶部的高度。
依照本发明的一实施例所述，在上述复合型存储器结构中，第一电阻式随机存取存储器的顶部的高度可高于第二电阻式随机存取存储器的顶部的高度。
依照本发明的一实施例所述，在上述复合型存储器结构中，第一电阻式随机存取存储器的顶部的高度可低于第二电阻式随机存取存储器的顶部的高度。
依照本发明的一实施例所述，在上述复合型存储器结构中，第一电阻式随机存取存储器包括第一电极、第二电极与第一可变电阻层。第二电极位于第一电极上。第一可变电阻层位于第一电极与第二电极之间。第二电阻式随机存取存储器包括第三电极、第四电极与第二可变电阻层。第四电极位于第三电极上。第二可变电阻层位于第三电极与第四电极之间。
依照本发明的一实施例所述，在上述复合型存储器结构中，第一电阻式随机存取存储器可电连接至栅极，且第二电阻式随机存取存储器可电连接至第二掺杂区。
依照本发明的一实施例所述，在上述复合型存储器结构中，第一电极可电连接至栅极。第三电极可电连接至第二掺杂区。
依照本发明的一实施例所述，在上述复合型存储器结构中，更可包括第一导线、第二导线、第三导线与第四导线。第一导线电连接至第一电极。第二导线电连接至第二电极。第三导线电连接至第四电极。第四导线电连接至第一掺杂区。
依照本发明的一实施例所述，在上述复合型存储器结构中，第一电阻式随机存取存储器可电连接至栅极，且第二电阻式随机存取存储器可电连接至第一掺杂区。
依照本发明的一实施例所述，在上述复合型存储器结构中，第一电极可电连接至栅极。第三电极可电连接至第一掺杂区。
依照本发明的一实施例所述，在上述复合型存储器结构中，还可包括第一导线、第二导线、第三导线与第四导线。第一导线电连接至第一电极。第二导线电连接至第二电极。第三导线电连接至第四电极。第四导线电连接至第二掺杂区。
依照本发明的一实施例所述，在上述复合型存储器结构中，第一电阻式随机存取存储器可电连接至第一掺杂区，且第二电阻式随机存取存储器可电连接至第二掺杂区。
依照本发明的一实施例所述，在上述复合型存储器结构中，第一电极可电连接至第一掺杂区。第三电极可电连接至第二掺杂区。
依照本发明的一实施例所述，在上述复合型存储器结构中，还可包括第一导线、第二导线与第三导线。第一导线电连接至第二电极。第二导线电连接至第四电极。第三导线电连接至栅极。
依照本发明的一实施例所述，在上述复合型存储器结构中，第一电极、第二电极、第三电极与第四电极的材料例如是钛(Ti)、钽(Ta)、铂(Pt)、铱(Ir)、钌(Ru)、钨(W)、铝(Al)、锆(Zr)、铪(Hf)、镍(Ni)、铜(Cu)、钴(Co)、铁(Fe)、钆(Gd)、锰(Mo)、氮化钛(TiN)、氮化钽(TaN)、氮化钛铝(TiAlN)、钛钨(TiW)合金或其组合。
依照本发明的一实施例所述，在上述复合型存储器结构中，第一可变电阻层与第二可变电阻层的材料例如是氧化铪(HfO2)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化镁(MgO)、氧化镍(NiO)、氧化铌(Nb2O5)、氧化铝(Al2O3)、氧化钒(V2O5)、氧化钨(WO3)、氧化锌(ZnO)、氧化钴(CoO)或其组合。
基于上述，在本发明所提出的复合型存储器结构中，由于第一电阻式随机存取存储器与第二电阻式随机存取存储器分别电连接至闪存存储器，因此可防止第一电阻式随机存取存储器与第二电阻式随机存取存储器产生漏电流的问题，进而可提升电阻式随机存取存储器的可靠度。此外，由于闪存存储器电连接至第一电阻式随机存取存储器与第二电阻式随机存取存储器，因此可防止闪存存储器受到耦合(coupling)或干扰(disturb)等因素等的影响，进而可提升闪存存储器的可靠度。另外，由于复合型存储器结构的单一个存储单元包括闪存存储器、第一电阻式随机存取存储器与第二电阻式随机存取存储器，因此可提升存储器元件的位元密度，且保有单阶存储单元(single level cell，SLC)的电性效能(electrical performance)。另一方面，本发明所提出的复合型存储器结构的制作工艺可兼容于互补式金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)元件的制作工艺。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。
附图说明
图1为本发明一实施例的复合型存储器结构的剖视图；
图2为本发明另一实施例的复合型存储器结构的剖视图；
图3为本发明另一实施例的复合型存储器结构的剖视图；
图4为本发明另一实施例的复合型存储器结构的剖视图；
图5为本发明另一实施例的复合型存储器结构的剖视图。
符号说明
10,20,30:复合型存储器结构
100:基底
102:闪存存储器
104,106:电阻式随机存取存储器
108:栅极
110,112:掺杂区
114:电荷存储层
116,118:介电层
120,122:轻掺杂漏极
124:阱区
126a,126b:间隙壁
128,130,134,136:电极
132,138:可变电阻层
140,144,148,152:导线
142,146,150:介层窗
154,156,158:接触窗
160:介电结构
具体实施方式
图1为根据本发明一实施例的复合型存储器结构的剖视图。图2为根据本发明另一实施例的复合型存储器结构的剖视图。图3为根据本发明另一实施例的复合型存储器结构的剖视图。
请参照图1，复合型存储器结构10包括基底100、闪存存储器102、电阻式随机存取存储器104与电阻式随机存取存储器106。闪存存储器102位于基底100上。基底100可为半导体基底，如硅基底。此外，在电路中，闪存存储器102、电阻式随机存取存储器104与电阻式随机存取存储器106可为三个串联的电阻。在一些实施例中，闪存存储器102、电阻式随机存取存储器104与电阻式随机存取存储器106可具有相同电阻值。
闪存存储器102包括栅极108、掺杂区110与掺杂区112。栅极108位于基底100上。栅极108的材料例如是掺杂多晶硅。掺杂区110位于栅极108的一侧的基底100中。掺杂区112位于栅极108的另一侧的基底100中。掺杂区110与掺杂区112分别可作为源极或漏极。在本实施例中，掺杂区110是以作为源极为例，且掺杂区112是以作为漏极为例，但本发明并不以此为限。
此外，闪存存储器102更可包括电荷存储层114、介电层116、介电层118、轻掺杂漏极120、轻掺杂漏极122、阱区124、间隙壁126a与间隙壁126b中的至少一者。电荷存储层114位于栅极108与基底100之间。电荷存储层114可为浮置栅极或电荷捕捉层。浮置栅极的材料例如是掺杂多晶硅。电荷捕捉层的材料例如是氮化硅。介电层116位于电荷存储层114与基底100之间。介电层116的材料例如是氧化硅。介电层118位于栅极108与电荷存储层114之间。介电层118的材料例如是氧化硅。
轻掺杂漏极120位于掺杂区110与栅极108之间的基底100中。轻掺杂漏极122位于掺杂区112与栅极108之间的基底100中。阱区124位于基底100中。掺杂区110、掺杂区112、轻掺杂漏极120与轻掺杂漏极122位于阱区124中。掺杂区110、掺杂区112、轻掺杂漏极120与轻掺杂漏极122可为第一导电型，且阱区124可为第二导电型。第一导电型与第二导电型为不同导电型。亦即，第一导电型与第二导电型可分别为N型导电型与P型导电型中的一者与另一者。间隙壁126a与间隙壁126b位于栅极108的侧壁上。轻掺杂漏极120与轻掺杂漏极122可分别位于间隙壁126a与间隙壁126b下方。间隙壁126a与间隙壁126b可为单层结构或多层结构。间隙壁126a与间隙壁126b的材料例如是氧化硅、氮化硅或其组合。
电阻式随机存取存储器104电连接至栅极108、掺杂区110与掺杂区112中的一者。在本实施例中，电阻式随机存取存储器104可电连接至闪存存储器102的栅极108，但本发明并不以此为限。
电阻式随机存取存储器104包括电极128、电极130与可变电阻层132。电极128可电连接至栅极108。电极130位于电极128上。电极128的宽度可大于电极130的宽度，以利于后续内连线制作工艺(interconnect process)的进行，但本发明并不以此为限。电极128与电极130的材料可为金属或金属氮化物，如钛、钽、铂、铱、钌、钨、铝、锆、铪、镍、铜、钴、铁、钆、锰、氮化钛、氮化钽、氮化钛铝、钛钨合金或其组合。可变电阻层132位于电极128与电极130之间。可变电阻层132的材料可为金属氧化物，如过渡金属氧化物。可变电阻层132的材料例如是氧化铪、氧化钽、氧化钛、氧化镁、氧化镍、氧化铌、氧化铝、氧化钒、氧化钨、氧化锌、氧化钴或其组合。
电阻式随机存取存储器106电连接至栅极108、掺杂区110与掺杂区112中的另一者。在本实施例中，电阻式随机存取存储器106可电连接至闪存存储器102的掺杂区112，但本发明并不以此为限。
电阻式随机存取存储器106包括电极134、电极136与可变电阻层138。电极134可电连接至掺杂区112。电极136位于电极134上。电极134与电极136的材料可为金属或金属氮化物，如钛、钽、铂、铱、钌、钨、铝、锆、铪、镍、铜、钴、铁、钆、锰、氮化钛、氮化钽、氮化钛铝、钛钨合金或其组合。可变电阻层138位于电极134与电极136之间。可变电阻层138的材料可为金属氧化物，如过渡金属氧化物。可变电阻层138的材料例如是氧化铪、氧化钽、氧化钛、氧化镁、氧化镍、氧化铌、氧化铝、氧化钒、氧化钨、氧化锌、氧化钴或其组合。
另外，复合型存储器结构10还可包括导线140、介层窗(via)142、导线144、介层窗146、导线148、介层窗150、导线152、接触窗(contact)154、接触窗156与接触窗158中的至少一者。导线140电连接至电极128。介层窗142电连接于导线140与电极128之间，由此可将导线140电连接至电极128。导线144电连接至电极130。介层窗146电连接于导线144与电极130之间，由此可将导线144电连接至电极130。导线148电连接至电极136。介层窗150电连接于导线148与电极136之间，由此可将导线148电连接至电极136。导线152电连接至掺杂区110。接触窗154电连接于导线152与掺杂区110之间，由此可将导线152电连接至掺杂区110。接触窗156电连接于电极128与栅极108之间，由此可将电极128电连接至栅极108。接触窗158电连接于电极134与掺杂区112之间，由此可将电极134电连接至掺杂区112。导线140、导线144、导线148与导线152的材料例如是铝等金属。介层窗142、介层窗146、介层窗150、接触窗154、接触窗156与接触窗158的材料例如是钨等金属。
然而，图1中的内连线结构(如，介层窗142、介层窗146、介层窗150、接触窗154、接触窗156与接触窗158)仅为举例说明，但本发明并不以为限。所属技术领域具有通常知识者可依据产品需求来对内连线结构进行调整，如增加额外的导线与介层窗。
在本实施例中，可通过导线140与导线144对电阻式随机存取存储器104进行操作。举例来说，通过对导线140与导线144的电压设定，可在可变电阻层132中形成导电丝(filament)，以改变可变电阻层132的电阻值。此外，可通过导线148与阱区124对电阻式随机存取存储器106进行操作。举例来说，通过对导线148与阱区124的电压设定，可在可变电阻层138中形成导电丝，以改变可变电阻层138的电阻值。
另外，复合型存储器结构10还可包括介电结构160。在复合型存储器结构10中，位于基底100上方的上述构件可位于介电结构160中。介电结构160可为多层结构。介电结构160的材料例如是氧化硅、氮化硅、氮氧化硅或其组合。
在本实施例中，电阻式随机存取存储器104的顶部的高度可等于电阻式随机存取存储器106的顶部的高度，由此电阻式随机存取存储器104与电阻式随机存取存储器106可通过相同的制作工艺同时形成，但本发明并不以此为限。在其他实施例中，电阻式随机存取存储器104的顶部的高度可高于电阻式随机存取存储器106的顶部的高度(图2)，或者电阻式随机存取存储器104的顶部的高度可低于电阻式随机存取存储器106的顶部的高度(图3)。
基于上述实施例可知，在复合型存储器结构10中，由于电阻式随机存取存储器104与电阻式随机存取存储器106分别电连接至闪存存储器102，因此可防止电阻式随机存取存储器104与电阻式随机存取存储器106产生漏电流的问题，进而可提升电阻式随机存取存储器104与电阻式随机存取存储器106的可靠度。此外，由于闪存存储器102电连接至电阻式随机存取存储器104与电阻式随机存取存储器106，因此可防止闪存存储器102受到耦合或干扰等因素等的影响，进而可提升闪存存储器102的可靠度。另外，由于复合型存储器结构10的单一个存储单元包括闪存存储器102、电阻式随机存取存储器104与电阻式随机存取存储器106，因此可提升存储器元件的位元密度(至少可具有三阶存储单元(triple levelcell，TLC)的位元密度)，且保有单阶存储单元(SLC)的电性效能。另一方面，复合型存储器结构10的制作工艺可兼容于互补式金属氧化物半导体(CMOS)元件的制作工艺。
图4为根据本发明另一实施例的复合型存储器结构的剖视图。
请参照图1与图4，图4的复合型存储器结构20与图1的复合型存储器结构10的差异如下。请参照图4，在复合型存储器结构20中，电阻式随机存取存储器106可电连接至掺杂区110，且导线152可电连接至掺杂区112。举例来说，在复合型存储器结构20中，电阻式随机存取存储器106的电极134可通过接触窗158电连接至掺杂区110，且导线152可通过接触窗154电连接至掺杂区112。在复合型存储器结构20中，虽然电阻式随机存取存储器104的顶部的高度是以等于电阻式随机存取存储器106的顶部的高度为例，但本发明并不以此为限。在其他实施例中，电阻式随机存取存储器104的顶部的高度也可高于或低于电阻式随机存取存储器106的顶部的高度。此外，在图1的复合型存储器结构10与图4的复合型存储器结构20中，相同或相似的构件以相同的符号表示，并省略其说明。
基于上述实施例可知，在复合型存储器结构20中，由于电阻式随机存取存储器104与电阻式随机存取存储器106分别电连接至闪存存储器102，因此可提升电阻式随机存取存储器104、电阻式随机存取存储器106与闪存存储器102的可靠度、提升存储器元件的位元密度、且保有单阶存储单元的电性效能。另一方面，复合型存储器结构20的制作工艺可兼容于互补式金属氧化物半导体元件的制作工艺。
图5为根据本发明另一实施例的复合型存储器结构的剖视图。
请参照图1与图5，图5的复合型存储器结构30与图1的复合型存储器结构10的差异如下。请参照图5，在复合型存储器结构30中，电阻式随机存取存储器104可电连接至掺杂区110，且导线152可电连接至栅极108。举例来说，在复合型存储器结构30中，电阻式随机存取存储器104的电极128可通过接触窗156电连接至掺杂区110，且导线152可通过接触窗154电连接至栅极108。此外，在复合型存储器结构30中，由于可通过导线144与阱区124对电阻式随机存取存储器104进行操作，因此复合型存储器结构30可以不包括图1中的导线140与介层窗142。另外，在复合型存储器结构30的电阻式随机存取存储器104中，电极128的宽度可等于电极130的宽度，但本发明并不以此为限。在复合型存储器结构30中，虽然电阻式随机存取存储器104的顶部的高度是以等于电阻式随机存取存储器106的顶部的高度为例，但本发明并不以此为限。在其他实施例中，电阻式随机存取存储器104的顶部的高度也可高于或低于电阻式随机存取存储器106的顶部的高度。另一方面，在图1的复合型存储器结构10与图5的复合型存储器结构30中，相同或相似的构件以相同的符号表示，并省略其说明。
基于上述实施例可知，在复合型存储器结构30中，由于电阻式随机存取存储器104与电阻式随机存取存储器106分别电连接至闪存存储器102，因此可提升电阻式随机存取存储器104、电阻式随机存取存储器106与闪存存储器102的可靠度、提升存储器元件的位元密度、且保有单阶存储单元的电性效能。另一方面，复合型存储器结构30的制作工艺可兼容于互补式金属氧化物半导体元件的制作工艺。
虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (20)

1.一种复合型存储器结构，其特征在于，包括：
基底；
闪存存储器，位于所述基底上，且包括：
栅极，位于所述基底上；
第一掺杂区，位于所述栅极的一侧的所述基底中；以及
第二掺杂区，位于所述栅极的另一侧的所述基底中；
第一电阻式随机存取存储器，电连接至所述栅极、所述第一掺杂区与所述第二掺杂区中的一者；以及
第二电阻式随机存取存储器，电连接至所述栅极、所述第一掺杂区与所述第二掺杂区中的另一者。
2.如权利要求1所述的复合型存储器结构，其中所述闪存存储器还包括：
电荷存储层，位于所述栅极与所述基底之间；
第一介电层，位于所述电荷存储层与所述基底之间；以及
第二介电层，位于所述栅极与所述电荷存储层之间。
3.如权利要求1所述的复合型存储器结构，其中电荷存储层包括浮置栅极或电荷捕捉层。
4.如权利要求1所述的复合型存储器结构，其中所述闪存存储器还包括：
第一轻掺杂漏极，位于所述第一掺杂区与所述栅极之间的所述基底中；
第二轻掺杂漏极，位于所述第二掺杂区与所述栅极之间的所述基底中；以及
阱区，位于所述基底中，其中所述第一掺杂区、所述第二掺杂区、所述第一轻掺杂漏极与所述第二轻掺杂漏极位于所述阱区中。
5.如权利要求1所述的复合型存储器结构，其中所述闪存存储器还包括：
间隙壁，位于所述栅极的侧壁上。
6.如权利要求1所述的复合型存储器结构，其中所述第一电阻式随机存取存储器的顶部的高度等于所述第二电阻式随机存取存储器的顶部的高度。
7.如权利要求1所述的复合型存储器结构，其中所述第一电阻式随机存取存储器的顶部的高度高于所述第二电阻式随机存取存储器的顶部的高度。
8.如权利要求1所述的复合型存储器结构，其中所述第一电阻式随机存取存储器的顶部的高度低于所述第二电阻式随机存取存储器的顶部的高度。
9.如权利要求1所述的复合型存储器结构，其中，
所述第一电阻式随机存取存储器包括：
第一电极；
第二电极，位于所述第一电极上；以及
第一可变电阻层，位于所述第一电极与所述第二电极之间，且
所述第二电阻式随机存取存储器包括：
第三电极；
第四电极，位于所述第三电极上；以及
第二可变电阻层，位于所述第三电极与所述第四电极之间。
10.如权利要求9所述的复合型存储器结构，其中所述第一电阻式随机存取存储器电连接至所述栅极，且所述第二电阻式随机存取存储器电连接至所述第二掺杂区。
11.如权利要求10所述的复合型存储器结构，其中所述第一电极电连接至所述栅极，且所述第三电极电连接至所述第二掺杂区。
12.如权利要求11所述的复合型存储器结构，还包括：
第一导线，电连接至所述第一电极；
第二导线，电连接至所述第二电极；
第三导线，电连接至所述第四电极；以及
第四导线，电连接至所述第一掺杂区。
13.如权利要求9所述的复合型存储器结构，其中所述第一电阻式随机存取存储器电连接至所述栅极，且所述第二电阻式随机存取存储器电连接至所述第一掺杂区。
14.如权利要求13所述的复合型存储器结构，其中所述第一电极电连接至所述栅极，且所述第三电极电连接至所述第一掺杂区。
15.如权利要求14所述的复合型存储器结构，还包括：
第一导线，电连接至所述第一电极；
第二导线，电连接至所述第二电极；
第三导线，电连接至所述第四电极；以及
第四导线，电连接至所述第二掺杂区。
16.如权利要求9所述的复合型存储器结构，其中所述第一电阻式随机存取存储器电连接至所述第一掺杂区，且所述第二电阻式随机存取存储器电连接至所述第二掺杂区。
17.如权利要求16所述的复合型存储器结构，其中所述第一电极电连接至所述第一掺杂区，且所述第三电极电连接至所述第二掺杂区。
18.如权利要求17所述的复合型存储器结构，还包括：
第一导线，电连接至所述第二电极；
第二导线，电连接至所述第四电极；以及
第三导线，电连接至所述栅极。
19.如权利要求9所述的复合型存储器结构，其中所述第一电极、所述第二电极、所述第三电极与所述第四电极的材料包括钛、钽、铂、铱、钌、钨、铝、锆、铪、镍、铜、钴、铁、钆、锰、氮化钛、氮化钽、氮化钛铝、钛钨合金或其组合。
20.如权利要求9所述的复合型存储器结构，其中所述第一可变电阻层与所述第二可变电阻层的材料包括氧化铪、氧化钽、氧化钛、氧化镁、氧化镍、氧化铌、氧化铝、氧化钒、氧化钨、氧化锌、氧化钴或其组合。
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