CN104377302B - 具有电阻可变膜的存储单元及其制造方法 - Google Patents

具有电阻可变膜的存储单元及其制造方法 Download PDF

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Abstract

一种制造件包括：具有上表面和侧面的第一电极、位于第一电极上方的电阻可变膜和位于电阻可变膜上方的第二电极。电阻可变膜沿着第一电极的上表面和侧面延伸。第二电极具有侧面。第一电极的侧面的一部分和第二电极的侧面的一部分将电阻可变膜的一部分夹在中间。本发明提供具有电阻可变膜的存储单元及其制造方法。

Description

具有电阻可变膜的存储单元及其制造方法
技术领域
本发明涉及具有电阻可变膜的存储单元及其制造方法。
背景技术
在集成电路(IC)器件中，电阻式随机存储器(RRAM)是用于下一代非易失性存储器件的一种新兴技术。RRAM指的是一种存储结构，该存储结构包括RRAM单元的阵列，每个RRAM单元使用电阻(而非电子电荷)存储数据的位。在一些应用中，RRAM单元包括电阻可变层，其是一种能够配置为通过细丝(filament)提供导电路径的绝缘材料，其中细丝形成在施加预定的阈值电压之后。一旦形成细丝，通过适当地施加电压可操作地设定(即，再形成，导致整个RRAM单元上的较低电阻)或复位(即，损坏，导致整个RRAM单元上的高电阻)细丝。从而利用低和高电阻状态来表示数字信号“1”或“0”，并从而提供可以存储位的非易失性存储单元。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种制造件，包括：第一电极，具有上表面和侧面；电阻可变膜，位于所述第一电极上方并且沿着所述第一电极的所述上表面和所述侧面延伸；以及第二电极，位于所述电阻可变膜上方，所述第二电极具有侧面，所述第一电极的所述侧面的一部分和所述第二电极的所述侧面的一部分将所述电阻可变膜的一部分夹在中间。
在上述制造件中，还包括：第一导电构件，包括：通孔插塞，直接位于所述第二电极上方并且与所述第二电极电连接；以及导电线，直接位于所述通孔插塞上。
在上述制造件中，还包括：蚀刻停止层，位于所述第二电极上方并且环绕所述第一导电构件的所述通孔插塞的下部。
在上述制造件中，还包括：衬底；介电层，位于所述衬底上方，所述第一电极位于所述介电层上方；以及第二导电构件，位于所述介电层上方，所述第二导电构件包括通孔插塞和直接位于所述通孔插塞上的导电线，所述第一导电构件的所述导电线与所述第二导电构件的所述导电线基本上平齐。
在上述制造件中，其中，所述第一电极的所述上表面的宽度介于70nm至300nm的范围内。
在上述制造件中，其中，所述第一电极或所述第二电极的厚度介于10nm至100nm的范围内。
在上述制造件中，其中，所述电阻可变膜的相应部分的高度介于20nm至100nm的范围内。
在上述制造件中，其中，所述第一电极或所述第二电极的材料包括铂(Pt)、铝、铜、氮化钛(TiN)、金(Au)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或它们的组合。
在上述制造件中，其中，所述电阻可变膜的厚度介于1nm至10nm的范围内。
在上述制造件中，其中，所述电阻可变膜的材料包括高k介电材料、二元金属氧化物或过渡金属氧化物。
根据本发明的另一方面，还提供了一种制造件，包括：第一电极，具有上表面和侧面；第一介电层，位于所述第一电极的上表面上方；电阻可变膜，具有上部和侧部，所述电阻可变膜的所述上部位于所述第一介电层上方，并且所述电阻可变膜的所述侧部沿着所述第一电极的所述侧面延伸；以及第二电极，位于所述电阻可变膜上方，并且覆盖所述电阻可变膜的所述上部和所述侧部，所述第二电极具有侧面，所述第一电极的所述侧面的一部分和所述第二电极的所述侧面的一部分将所述电阻可变膜的所述侧部的一部分夹在中间。
在上述制造件中，还包括：导电构件，位于所述第二电极上方并且与所述第二电极直接接触；蚀刻停止层，位于所述第二电极上方并且环绕所述导电构件的下部；以及第二介电层，位于所述蚀刻停止层上方并且环绕所述导电构件。
在上述制造件中，其中，所述第一电极的所述上表面的宽度介于70nm至300nm的范围内。
在上述制造件中，其中，所述第一电极或所述第二电极的厚度介于10nm至100nm的范围内。
在上述制造件中，其中，所述电阻可变膜的所述侧部的重叠(overlapped)部分的高度介于20nm至100nm的范围内。
在上述制造件中，其中，所述第一电极或所述第二电极的材料包括铂(Pt)、铝、铜、氮化钛(TiN)、金(Au)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或它们的组合。
在上述制造件中，其中，所述电阻可变膜的厚度介于1nm至10nm的范围内。
在上述制造件中，其中，所述电阻可变膜的材料包括高k介电材料、二元金属氧化物或过渡金属氧化物。
根据本发明的又一方面，还提供了一种方法，包括：在衬底上方形成第一电极；形成覆盖所述第一电极的上表面和所述第一电极的侧面的电阻可变膜；以及形成覆盖所述电阻可变膜的上部和所述电阻可变膜的侧部的第二电极，所述第一电极的一部分和所述第二电极的一部分将所述电阻可变膜的所述侧部的一部分夹在中间。
在上述方法中，还包括：形成覆盖所述第二电极的蚀刻停止层；在所述蚀刻停止层上方形成介电层；以及形成由所述介电层环绕并且通过限定在所述介电层和所述蚀刻停止层中的开口与所述第二电极接触的导电构件。
在上述方法中，其中，形成所述第一电极包括：在所述衬底上方形成导电材料层；在所述导电材料层上方形成硬掩模材料层；在所述硬掩模材料层上方形成图案化的光刻胶层；以及将所述图案化的光刻胶层用作掩模来蚀刻所述硬掩模材料层和所述导电材料层。
在上述方法中，其中，形成所述电阻可变膜和所述第二电极包括：在所述衬底上方形成电阻可变材料层；在所述电阻可变材料层上方形成导电材料层；在所述导电材料层上方形成图案化的光刻胶层；以及将所述图案化的光刻胶层用作掩模来蚀刻所述电阻可变材料层和所述导电材料层以形成所述电阻可变膜和所述第二电极。
在上述方法中，其中，形成所述电阻可变膜包括实施脉冲激光沉积(PLD)工艺或原子层沉积(ALD)工艺。
附图说明
在附图的图中，通过实例的方式示出了一个或多个实施例，并且这些实施例不用于限制，其中，贯穿全文，具有相同参考标号的元件代表相似的元件。
图1A是根据一个或多个实施例的包括RRAM单元的电子器件的一部分的截面图。
图1B是根据一个或多个实施例的图1A中的区域A1和A2的放大图。
图2是根据一个或多个实施例的制造RRAM单元的方法的流程图。
图3A至图3K是根据一个或多个实施例的包括在各个制造阶段的RRAM单元的电子器件的一部分的截面图。
具体实施方式
应当理解，为了实现本发明的不同特征，以下公开内容提供了一个或多个不同的实施例或实例。下面描述了部件和布置的特定实例以简化本发明。当然，这些仅仅是实例而不旨在限制。根据工业中的标准实践，图中的各种部件未按比例绘制并且仅用于说明的目的。
此外，使用例如“下”、“上”、“水平”、“垂直”、“在…之上”、“在…下方”、“向上”、“向下”、“顶部”和“底部”、“左”、“右”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)的空间相对术语，以便于本发明描述一个部件与另一个部件的关系。空间相对术语旨在涵盖包括部件的器件的不同方位。
图1A是根据一个或多个实施例的包括RRAM单元110的电子器件100的一部分的截面图。图1B是根据一个或多个实施例的图1A中的区域A1和A2的放大图。器件100包括衬底120、位于衬底120上方的一个或多个互连层130和位于互连层130上方的RRAM单元110。在位于互连层130之上的另一个互连层140内形成RRAM单元110。
RRAM单元110包括第一电极112、覆盖第一电极112的第二电极114、位于第一电极112和第二电极114之间的电阻可变膜116以及位于第二电极114上的导电构件118。电阻可变膜116具有位于第一电极112上方并且沿着第一电极112的上表面112a延伸的上部116a。电阻可变膜116还具有沿着第一电极112的侧面112b延伸的侧部116b。第二电极114位于电阻可变膜116上方。第二电极114具有侧面114a，并且第一电极112的侧面112b的一部分和第二电极114的侧面114a的一部分将电阻可变膜116的侧部116b的一部分夹在中间。RRAM单元110还包括位于第一电极112的上表面112a上方的介电层142、覆盖第二电极114并环绕导电构件118的下部的蚀刻停止层144、以及位于第二电极114和蚀刻停止层144上方并且环绕导电构件118的另一个介电层146。蚀刻停止层144和介电层146延伸出由互连层140中的RRAM单元110占用的部分。在一些实施例中，介电层142是硬掩模层。在一些实施例中，省略了介电层142。
在一些实施例中，通过首先实施蚀刻工艺以在介电层146中限定开口(图3J中的374)来形成导电构件118。由第一电极112的侧面112b和第二电极114的侧面114a夹在中间的电阻可变膜116的一部分布置成不直接位于开口374下方。与电阻可变膜的夹在中间的部分直接位于形成通孔开口和/或沟槽开口处下方的配置相比，根据在此描述的实施例的电阻可变膜116的夹在侧面112b和侧面114a之间的部分不太可能受到用于形成开口374的蚀刻工艺的影响或破坏。
在一些实施例中，第一电极112和/或第二电极114通过一层或多层互连层130电连接至衬底120上的一个或多个电子部件。在一些实施例中，当从RRAM单元110的顶部观察时，第一电极112具有圆形形状或多边形形状。在一些实施例中，第一电极112具有一层或多层导电材料。在一些实施例中，第一电极112的材料包括铂(Pt)、铝、铜、氮化钛(TiN)、金(Au)、钛(Ti)、钽(Ta)、氮化钽(TAN)、钨(W)、氮化钨(WN)或它们的组合。在一些实施例中，第一电极112的宽度W1介于70nm至300nm的范围内。在一些实施例中，第二电极114具有一层或多层导电材料。在一些实施例中，当从RRAM单元110的顶部观察时，第二电极114具有圆形形状或多边形形状。在一些实施例中，第二电极114的材料包括Pt、Al、Cu、TiN、Au、Ti、Ta、TaN、W、WN或它们的组合。在一些实施例中，第二电极114的宽度W2大于W1。
在一些实施例中，第二电极114包括主要部分114b和延伸在主要部分114b与电阻可变膜116之间的覆盖层114c。在一些实施例中，主要部分114b的材料包括Ti、Ta、TiN或TaN。在一些实施例中，覆盖层114c的材料包括Ti、Pt、或钌(Ru)。
衬底120在此通常指的是在其上形成有多个层和器件结构的块状衬底。在一些实施例中，块状衬底包括硅或诸如GaAs、InP、Si/Ge或SiC的化合物半导体。层的实例包括介电层、掺杂层、多晶硅层或导电层。器件结构的实例包括晶体管、电阻器和/或电容器，其可以通过一个或多个互连层130、互连层140和/或位于互连层140之上的一个或多个互连层互连至额外的集成电路。
互连层130包括布置成电连接衬底120上的有源和无源电子器件并且布置成将RRAM单元110与衬底120上的一个或多个有源和无源电子器件电连接的各种导电线和通孔插塞。如图1A所示，互连层130包括导电线132和环绕导电线132的介电层134。互连层140位于介电层134上。RRAM单元110的第一电极112电连接至导电线132，导电线132转而与衬底120上的一个或多个有源和无源电子器件电连接。在一些实施例中，省略了一个或多个互连层130，并且互连层140位于衬底120上。在一些实施例中，在互连层140上方形成一个或多个其他互连层、钝化层和凸块结构。
在一些实施例中，介电层134和146的材料包括氧化硅、氟硅玻璃(FSG)、碳掺杂的氧化硅、正硅酸乙酯(TEOS)氧化物、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、(加利福尼亚，圣克拉拉的应用材料公司)、氟化非晶碳、低介电常数(低k)介电材料或它们的组合。在一些实施例中，导电线132的材料包括Al、Cu、Ti、Ta、W、钼(Mo)、TaN、TiN、WN、金属硅化物、硅或它们的组合。在一些实施例中，蚀刻停止层144包括诸如碳化硅(SiC)或氧氮化硅(SiON)的介电材料。
在一些实施例中，电阻可变膜116的材料包括高介电常数(高k)介电材料、二元金属氧化物或过渡金属氧化物。在一些实施例中，电阻可变膜116的厚度介于1nm至10nm的范围内。如图1B所示，夹在第一电极112的上表面112a和第二电极114的下表面114a之间的电阻可变膜116的部分的高度H介于20nm至100nm的范围内。
电阻可变膜116能够被处理以形成提供导电路径的一个或多个“细丝”160，从而使得电阻可变膜116在第一电极112的上表面112a和第二电极114的下表面114a之间具有低电阻特性。在一些实施例中，通过在第一电极112的侧面112b和第二电极114的侧面114a之间的电阻可变膜116的底部中的调整缺陷(例如，氧)空缺来形成细丝160。在一些实施例中，通过施加大于预定阈值“形成电压”的电压电平形成细丝160。一旦形成细丝160，细丝160保持存在于电阻可变膜116中。其他操作(复位操作和设定操作)使用设定电压和/或复位电压(具有小于形成电压的电压电平)使电阻可变膜116断开或重新连接。
图2是根据一个或多个实施例的制造RRAM单元110的方法200的流程图。图3A至图3K是根据一个或多个实施例的包括在各个制造阶段的RRAM单元110的电子器件100的一部分的截面图。对与图1A和图1B中所示的部件相似的部件给予相同的参考标号。应当理解，可以在图2中所示的方法200之前、期间和/或之后实施额外的操作，并且在此可以仅简要描述一些其他工艺。
图3A是在实施操作205、210和215之后的电子器件100的截面图。如图2和图3A所示，电子器件100包括存储区310和外围区320。电子器件100包括在衬底120(图1A)上方形成的介电层134。介电层134具有在存储区310中形成的导电线132和在外围区320中形成的导电线332。
在一些实施例中，介电层134的材料包括氧化硅、氟硅玻璃(FSG)、碳掺杂的氧化硅、正硅酸乙酯(TEOS)氧化物、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、(加利福尼亚，圣克拉拉的应用材料公司)、氟化非晶碳、低k介电材料或它们的组合。在一些实施例中，通过实施化学汽相沉积(CVD)工艺、原子层沉积(ALD)工艺、高密度等离子体CVD(HDPCVD)工艺或旋涂玻璃工艺形成介电层134。
在一些实施例中，导电线132和332包括Al、Cu、Ti、Ta、W、Mo、TaN、TiN、WN、金属硅化物、硅或它们的组合。在图3A所示的实施例中，导电线132和332通过以下操作形成：在介电层134中进行光刻图案化和蚀刻，并且在图案化的介电层134上方沉积一层或多层导电材料，以及随后实施平坦化工艺以形成导电线132和332。导电线132和332的上表面132a和332a与介电层134的上表面134a基本上共平面。
在操作205中，在存储区310和外围区320中的介电层134和衬底120上方形成导电材料层(“导电层342”)。在一些实施例中，仅在存储区310中形成导电层342。在一些实施例中，使用包括化学镀、溅射、电镀、PVD或ALD的工艺形成导电层342。在一些实施例中，导电层342的材料包括Pt、Al、Cu、TiN、Au、Ti、Ta、TaN、W、WN或它们的组合。在一些实施例中，导电层342的厚度介于10nm至100nm的范围内。
在操作210中，在存储区310和外围区320中的导电层342上方形成介电材料(诸如硬掩模材料)层(“介电层344”)。在操作215中，在介电层344上方形成图案化的光刻胶层346以限定第一电极112。在一些实施例中，省略了操作210，并且在导电层342上形成图案化的光刻胶层346。
图3B是在实施操作220之后的电子器件100的截面图。如图2和图3B所示，在操作220中，将图案化的光刻胶层346用作掩模来蚀刻导电层342和介电层344。在一些实施例中，操作220包括实施干蚀刻工艺或湿蚀刻工艺。在操作220之后，在介电层134上方形成第一电极112和位于第一电极112上方的介电层142。在一些实施例中，省略了介电层142。在一些实施例中，第一电极112的宽度W1介于70nm至300nm的范围内。
图3C是在实施操作225、230和235之后的电子器件100的截面图。如图2和图3C所示，在操作225中，在介电层142和第一电极112上方沉积电阻可变材料层(“电阻可变层”)352。在一些实施例中，电阻可变层352延伸在存储区310和外围区320中的介电层142上方。在一些实施例中，电阻可变层352共形地沉积在介电层142的上表面142a和介电层142的侧面142b以及第一电极112的侧面112b上方。电阻可变层352具有能够通过施加电压在高电阻状态和低电阻状态之间切换的电阻率。在一些实施例中，电阻可变层352的材料包括高k介电材料、二元金属氧化物或过渡金属氧化物。在一些实施例中，电阻可变层352包括氧化镍、氧化钛、氧化铪、氧化锆、氧化锌、氧化钨、氧化铝、氧化钽、氧化钼或氧化铜。在一些实施例中，通过实施脉冲激光沉积(PLD)工艺或ALD工艺(诸如利用含锆和氧的前体的ALD工艺)形成电阻可变层352。在一些实施例中，电阻可变层352的厚度介于1nm至10nm的范围内。
如图2和图3C所示，在操作230中，在存储区310和外围区320中的电阻可变层352上方沉积一层或多层导电材料(“导电层”)354。在一些实施例中，使用包括化学镀、溅射、电镀、PVD或ALD的工艺形成导电层354。在一些实施例中，导电层354的材料包括Pt、Al、Cu、TiN、Au、Ti、Ta、TaN、W、WN或它们的组合。在一些实施例中，导电层354的厚度介于10nm至100nm的范围内。在一些实施例中，导电层354包括用于形成覆盖层114c(图1B)的覆盖材料层和用于形成主要部分114b(图1B)的导电材料层。在一些实施例中，用于形成核心部分114b的导电材料包括Ti、Ta、TiN或TaN。在一些实施例中，用于形成覆盖层114c的材料包括Ti、Pt或Ru。
此外，在操作235中，在存储区310中的导电层354上方形成图案化的光刻胶层356以限定第二电极114。
图3D是在实施操作240之后的电子器件100的截面图。如图2和图3D所示，在操作240中，将图案化的光刻胶层356用作掩模来蚀刻电阻可变层352和导电层354。在一些实施例中，操作240包括实施干蚀刻工艺或湿蚀刻工艺。在一些实施例中，操作240还包括在蚀刻之后去除图案化的光刻胶层356。在操作240之后，在介电层134上方形成位于第一电极112上方的第二电极114和介电层142。在一些实施例中，省略了介电层142。
图3E是在实施操作245之后的电子器件100的截面图。如图2和图3E所示，在操作245中，蚀刻停止层144形成在第一电极112和第二电极114上方并且毯式地形成在存储区310和外围区320中的介电层134上方。形成在第二电极114上方的蚀刻停止层144可用于防止第二电极114被氧化。在一些实施例中，该蚀刻停止层144包括诸如SiC或SiON的介电材料。在一些实施例中，通过实施CVD工艺、ALD工艺或等离子体增强CVD(PECVD)工艺形成蚀刻停止层144。
图3F是在实施操作250之后的电子器件100的截面图。在操作250中，在存储区310和外围区320中的蚀刻停止层144上方形成电介质146。在一些实施例中，介电层146的材料包括氧化硅、氟硅玻璃(FSG)、碳掺杂的氧化硅、正硅酸乙酯(TEOS)氧化物、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、(加利福尼亚，圣克拉拉的应用材料公司)、氟化非晶碳、低k介电材料或它们的组合。在一些实施例中，通过实施CVD工艺、ALD工艺、HDPCVD工艺或旋涂玻璃工艺形成介电层146。
图3G至图3I是在操作255期间电子器件100在各个阶段的截面图。图3J是在实施操作255之后的电子器件100的截面图。
如图3G和图2所示，操作255包括在介电层146上方形成图案化的光刻胶层362以在第二电极114和导电线332上方限定一个或多个通孔开口。
如图2和图3H所示，操作255还包括将图案化的光刻胶层362用作掩模来蚀刻介电层146的一部分和蚀刻停止层144的一部分。结果，将位于第二电极114之上的通孔开口364限定在存储区310中，并且将位于导电线332之上的通孔开口366限定在外围区320中。在一些实施例中，通孔开口364向下延伸以暴露第二电极114的上表面。在一些实施例中，通孔开口366向下延伸以暴露导电线332的上表面。在一些实施例中，开口364和366的形成包括实施干蚀刻工艺或湿蚀刻工艺。在实施用于形成通孔开口364和366的蚀刻之后，从介电层146的上表面去除图案化的光刻胶层362。
如图3I和图2所示，操作255还包括在通孔开口364和366中填充介电材料以形成牺牲通孔插塞368。牺牲通孔插塞368的上表面368a与介电层146的上表面146a基本上共平面。在一些实施例中，牺牲通孔插塞368包括底部抗反射涂层(BARC)材料。然后，在介电层146上方形成图案化的光刻胶层372以在外围区320中的导电线332和存储区310中的第二电极114上方限定一个或多个沟槽开口。
如图2和图3J所示，操作250还包括将图案化的光刻胶层372用作掩模来蚀刻介电层146的一部分、牺牲通孔插塞368和/或蚀刻停止层144的一部分。结果，将位于第二电极114之上的开口374限定在存储区310中，并且将位于导电线332之上的开口376限定在外围区320中。在一些实施例中，开口374也称为通孔开口374a和沟槽开口374b的组合。在一些实施例中，开口376也称为通孔开口376a和沟槽开口376b的组合。开口374暴露第二电极114的上表面114a，并且开口376暴露导电线332的上表面332a。在一些实施例中，开口374和376的形成包括实施干蚀刻工艺或湿蚀刻工艺。在实施用于形成通孔开口374和376的蚀刻之后，从介电层146的上表面去除图案化的光刻胶层372。
图3K是在实施操作260之后的电子器件100的截面图。如图2和图3K所示，在操作260中，沉积导电材料以填充开口374，从而形成与第二电极114电连接的导电构件118，并且沉积导电材料以填充开口376，从而形成与导电线332电连接的导电构件382。导电构件118也称为通孔插塞118a和直接位于通孔插塞118a上的导电线118b的组合。导电构件382也称为通孔插塞382a和直接位于通孔插塞382a上的导电线382b的组合。在一些实施例中，用于填充开口374和376的导电材料包括Al、Cu、Ti、Ta、W、钼(Mo)、TaN、TiN、WN、金属硅化物、硅或它们的组合。在一些实施例中，导电构件118的导电线118b与导电构件382的导电线382b基本上平齐。
在操作260之后，存储区310中的产生的结构具有与图1A中所示的电子器件100类似的结构。
根据一个实施例，一种制造件包括：具有上表面和侧面的第一电极、位于第一电极上方的电阻可变膜和位于电阻可变膜上方的第二电极。电阻可变膜沿着第一电极的上表面和侧面延伸。第二电极具有侧面。第一电极的侧面的一部分和第二电极的侧面的一部分将电阻可变膜的一部分夹在中间。
根据另一个实施例，一种制造件包括：具有上表面和侧面的第一电极、位于第一电极的上表面上方的第一介电层、具有上部和侧部的电阻可变膜以及位于电阻可变膜上方的第二电极。电阻可变膜的上部位于第一介电层上方。电阻可变膜的侧部沿着第一电极的侧面延伸。第二电极覆盖电阻可变膜的上部和侧部。第二电极具有侧面。第一电极的侧面的一部分和第二电极的侧面的一部分将电阻可变膜的侧部的一部分夹在中间。
根据另一个实施例，一种方法包括：在衬底上方形成第一电极。电阻可变膜形成为覆盖第一电极的上表面和第一电极的侧面。第二电极形成为覆盖电阻可变膜的上部和电阻可变膜的侧部。第一电极的一部分和第二电极的一部分将电阻可变膜的侧部的一部分夹在中间。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以做出多种变化、替换以及改变。

Claims (21)

1.一种半导体制造件，包括：
衬底；
介电层，位于所述衬底上方；
第一电极，具有上表面和侧面，所述第一电极位于所述介电层上方；
电阻可变膜，接触所述第一电极的上表面并且沿着所述第一电极的所述上表面和所述侧面延伸；
第二电极，位于所述电阻可变膜上方，所述第二电极具有侧面，所述第一电极的所述侧面的一部分和所述第二电极的所述侧面的一部分将所述电阻可变膜的一部分夹在中间；
第一导电构件，包括：
第一通孔插塞，直接位于所述第二电极的上表面上方并且与所述第二电极电连接；和
第一导电线，直接位于所述第一通孔插塞上；以及
第二导电构件，位于所述介电层上方，所述第二导电构件包括第二通孔插塞和直接位于所述第二通孔插塞上的第二导电线，所述第一导电构件的所述第一导电线与所述第二导电构件的所述第二导电线基本上平齐。
2.根据权利要求1所述的制造件，还包括：
蚀刻停止层，位于所述第二电极上方并且环绕所述第一导电构件的所述通孔插塞的下部。
3.根据权利要求1所述的制造件，其中，所述第一电极的所述上表面的宽度介于70nm至300nm的范围内。
4.根据权利要求1所述的制造件，其中，所述第一电极或所述第二电极的厚度介于10nm至100nm的范围内。
5.根据权利要求1所述的制造件，其中，所述电阻可变膜的夹在所述第一电极的所述上表面与所述第二电极的下表面之间的部分的高度介于20nm至100nm的范围内。
6.根据权利要求1所述的制造件，其中，所述第一电极或所述第二电极的材料包括铂(Pt)、铝、铜、氮化钛(TiN)、金(Au)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或它们的组合。
7.根据权利要求1所述的制造件，其中，所述电阻可变膜的厚度介于1nm至10nm的范围内。
8.根据权利要求1所述的制造件，其中，所述电阻可变膜的材料包括高k介电材料、二元金属氧化物或过渡金属氧化物。
9.一种半导体制造件，包括：
衬底；
介电层，位于所述衬底上方；
第一电极，具有上表面和侧面，所述第一电极位于所述介电层上方；
电阻可变膜，具有上部和侧部，所述电阻可变膜的所述上部直接接触所述第一电极的上表面，并且所述电阻可变膜的所述侧部沿着所述第一电极的所述侧面延伸；以及
第二电极，位于所述电阻可变膜上方，并且覆盖所述电阻可变膜的所述上部和所述侧部，所述第二电极具有侧面，所述第一电极的所述侧面的一部分和所述第二电极的所述侧面的一部分将所述电阻可变膜的所述侧部的一部分夹在中间；
第一导电构件，包括：
第一通孔插塞，直接位于所述第二电极上表面上方并且与所述第二电极电连接；和
第一导电线，直接位于所述通孔插塞上；以及
第二导电构件，位于所述介电层上方，所述第二导电构件包括第二通孔插塞和直接位于所述第二通孔插塞上的第二导电线，所述第一导电构件的所述第一导电线与所述第二导电构件的所述第二导电线基本上平齐；
蚀刻停止层，位于所述第二电极上方并且环绕所述导电构件的下部。
10.根据权利要求9所述的制造件，还包括：
第一介电层，位于所述蚀刻停止层上方并且环绕所述导电构件。
11.根据权利要求9所述的制造件，其中，所述第一电极的所述上表面的宽度介于70nm至300nm的范围内。
12.根据权利要求9所述的制造件，其中，所述第一电极或所述第二电极的厚度介于10nm至100nm的范围内。
13.根据权利要求9所述的制造件，其中，所述电阻可变膜的所述侧部的重叠(overlapped)部分的高度介于20nm至100nm的范围内。
14.根据权利要求9所述的制造件，其中，所述第一电极或所述第二电极的材料包括铂(Pt)、铝、铜、氮化钛(TiN)、金(Au)、钛(Ti)、钽(Ta)、氮化钽(TaN)、钨(W)、氮化钨(WN)或它们的组合。
15.根据权利要求9所述的制造件，其中，所述电阻可变膜的厚度介于1nm至10nm的范围内。
16.根据权利要求9所述的制造件，其中，所述电阻可变膜的材料包括高k介电材料、二元金属氧化物或过渡金属氧化物。
17.一种制造半导体器件的方法，包括：
在衬底上方形成介电层；
在所述介电层上方形成第一电极；
形成接触且覆盖所述第一电极的上表面和所述第一电极的侧面的电阻可变膜；以及
形成覆盖所述电阻可变膜的上部和所述电阻可变膜的侧部的第二电极，所述第一电极的一部分和所述第二电极的一部分将所述电阻可变膜的所述侧部的一部分夹在中间；
形成与所述第二电极电接触的第一导电构件，所述第一导电构件包括：
第一通孔插塞，直接位于所述第二电极上表面上方并且与所述第二电极电连接；和
第一导电线，直接位于所述通孔插塞上；以及
在所述介电层上方形成第二导电构件，所述第二导电构件包括第二通孔插塞和直接位于所述第二通孔插塞上的第二导电线，所述第一导电构件的所述第一导电线与所述第二导电构件的所述第二导电线基本上平齐。
18.根据权利要求17所述的方法，还包括：
形成覆盖所述第二电极的蚀刻停止层；
在所述蚀刻停止层上方形成第一介电层；以及
形成由所述第一介电层环绕并且通过限定在所述第一介电层和所述蚀刻停止层中的开口与所述第二电极接触的所述第一导电构件。
19.根据权利要求17所述的方法，其中，形成所述第一电极包括：
在所述衬底上方形成导电材料层；
在所述导电材料层上方形成硬掩模材料层；
在所述硬掩模材料层上方形成图案化的光刻胶层；以及
将所述图案化的光刻胶层用作掩模来蚀刻所述硬掩模材料层和所述导电材料层。
20.根据权利要求17所述的方法，其中，形成所述电阻可变膜和所述第二电极包括：
在所述衬底上方形成电阻可变材料层；
在所述电阻可变材料层上方形成导电材料层；
在所述导电材料层上方形成图案化的光刻胶层；以及
将所述图案化的光刻胶层用作掩模来蚀刻所述电阻可变材料层和所述导电材料层以形成所述电阻可变膜和所述第二电极。
21.根据权利要求17所述的方法，其中，形成所述电阻可变膜包括实施脉冲激光沉积(PLD)工艺或原子层沉积(ALD)工艺。
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