TW202036316A - 邏輯電路(五) - Google Patents

Abstract

在一實例中，一種邏輯電路包含一通訊介面，該通訊介面包括用以經由一通訊匯流排進行通訊之一資料觸點，一致能觸點，該致能觸點與該通訊介面分離，用來接收一輸入以致能該邏輯電路，以及包含至少一個可重配置位址暫存器之至少一個記憶體暫存器。該邏輯電路可被組配成使得其在被致能時，回應於經由該通訊匯流排發送之通訊內容，該等通訊內容被定址至一可重配置位址暫存器中保持之位址。

Description

邏輯電路(五)

本揭示係有關於邏輯電路。

設備之子組件可採用若干方式彼此通訊。舉例而言，可使用串列週邊介面(SPI)協定、藍牙低能量(BLE)、近場通訊(NFC)或其他類型之數位或類比通訊。

一些2D及3D列印系統包括一或多個可置換列印設備組件，諸如列印材料容器(例如：噴墨匣、碳粉匣、墨水供應器、3D列印劑供應器、組建材料供應器等)、噴墨列印頭總成、以及類似者。在一些實例中，與(諸)可置換列印設備組件相關聯之邏輯電路系統與將其安裝於內之列印設備之邏輯電路系統進行通訊，舉例而言，傳遞諸如其身份、能力、狀態及類似資訊。在進一步實例中，列印材料容器可包括用以執行諸如列印材料位準感測等一或多種監測功能之電路系統。

依據本發明之一實施例，係特地提出一種邏輯電路系統封裝體，其被組配用以與一列印設備邏輯電路通訊，其中該邏輯電路系統封裝體被組配用以回應於向一第一位址及向至少一個第二位址發送之通訊內容，以及該邏輯電路系統封裝體包含一第一邏輯電路，其中該第一位址係用於該第一邏輯電路之一位址，以及該封裝體被組配成使得回應於向該第一位址發送之指出一任務及一第一時段之一第一命令，該封裝體可在該時段之一持續時間內經由至少一個第二位址予以存取。

本文中所述應用之一些實例以列印設備為背景。然而，並非所有實例都受限於此類應用，並且本文中所載明之原理中至少有些可在其他背景下使用。

本揭露中所引用其他申請案及專利之內容係以參考方式併入。

在某些實例中，內部整合電路(I² C，或I2C，本文中採用該表示法)協定允許至少一個「主控」積體電路(IC)例如經由一匯流排與至少一個「從屬」積體電路(IC)通訊。I2C與其他通訊協定根據一時脈週期傳遞資料。舉例而言，可產生一電壓信號，其中該電壓之值與資料相關聯。舉例而言，高於x之一電壓值可指出一邏輯「 1」，而低於x伏特之一電壓值可指出一邏輯「 0」，其中x係一預定數值。藉由在一串時脈週期之各週期中產生一適當電壓，可經由一匯流排或另一通訊鏈路傳遞資料。

某些例示性列印材料容器具有利用I2C通訊之從屬邏輯，雖然在其他實例中，亦可使用其他形式之數位或類比通訊。在I2C通訊之實例中，大致可提供一主控IC作為列印設備之部分(其可稱為「主機」)，並且一可置換列印設備組件可包含一「從屬」 IC，但不必在所有實例中都如此。可有複數個從屬IC連接至一I2C通訊鏈路或匯流排(例如：不同列印劑顏色之容器)。該(等)從屬IC可包含一處理器，用以在回應於來自列印系統之邏輯電路系統之請求之前進行資料操作。

列印設備與安裝在該設備(及/或其相應邏輯電路系統)中之可置換列印設備組件之間的通訊可促進各種功能。

一列印設備內之邏輯電路系統可經由一通訊介面從與一可置換列印設備組件相關聯之邏輯電路系統接收資訊，及/或可向該可置換列印設備組件邏輯電路系統發送一命令，這可包含用以將資料寫入至與其相關聯之一記憶體、或從該記憶體讀取資料的命令。

本揭露可意指為列印設備組件，其可包括可置換列印設備組件。某些列印設備組件可包括保持列印劑或列印材料之一貯器。在本揭露中，列印材料及列印劑有相同意義，並且係意欲含括不同例示性列印材料，包括墨水、碳粉顆粒、液體碳粉、三維列印劑(包括刺激劑及抑制劑)、三維列印組建材料、三維列印粉末。

舉例而言，一可置換列印設備組件及/或與其相關聯之邏輯電路系統之身份、功能及/或狀態可經由一通訊介面傳遞至一列印設備之邏輯電路系統。舉例而言，一列印劑容器邏輯電路可被組配用以傳遞一身份。舉例而言，可將該身份儲存在該邏輯電路上，以促進藉由一相容列印設備邏輯電路對其進行檢查，其中在不同實例中，該身份之形式可以是一產品序號、另一匣體號碼、一品牌名稱、指出一真確性之一簽章或位元等。在本揭露之某些實例中，多個功能或邏輯電路可與單一列印設備組件之單一邏輯電路封裝體相關聯，藉此多個對應身份可儲存在邏輯電路封裝體上及/或讀取自邏輯電路封裝體。舉例而言，列印設備組件之邏輯電路系統可儲存列印設備組件特性資料，舉例而言，包含代表一列印材料容器之至少一種特性之資料，例如列印材料識別特性，諸如總體積、初始填充體積及/或填充比例(請參照例如EP專利公告第0941856號，係以參考方式併入本文中)；顏色，諸如青色、洋紅色、黃色或黑色；顏色資料，包括經壓縮或未壓縮顏色映射圖或其部分(請參照例如國際專利申請公告第WO2015/016860號，係以參考方式併入本文中)；用以重構顏色映射圖之資料，諸如配方(請參照例如國際專利申請公告第WO2016/028272號，係以參考方式併入本文中)；等。舉例而言，列印材料特性可被組配用以針對將其安裝於內之一列印設備來增強一功能或輸出。在一進一步實例中，可經由一通訊介面提供一狀態，諸如列印材料位準相關資料(例如：一填充位準)或其他經感測(例如：動態)性質，舉例而言，使得一列印設備可向一使用者產生該填充位準之一指示。在一些實例中，一驗核程序可藉由一列印設備來實行。美國專利公告9619663 (係以參考方式併入本文中)中解釋一密碼編譯認證通訊方案之一實例。舉例而言，列印設備可驗證一列印劑容器源自一經授權來源，以便確保其品質(舉例而言，進行一其認證)。被組配用以回應於認證請求之可置換組件之邏輯電路之實例係美國專利公告第9619663號(係以參考方式併入本文中)、美國專利公告第9561662號(係以參考方式併入本文中)及/或美國專利公告第9893893號(係以參考方式併入本文中)。

在本揭露之在某些實例中，一驗核程序可包括一完整性檢查，用以確保可置換列印設備組件及/或與其相關聯之邏輯電路系統如預期般作用，舉例而言，確保所傳遞之一或諸身份、列印材料特性及狀態係如預期。驗核程序可更包含請求感測器資訊，使得一列印設備組件之邏輯電路系統可檢查此感測器資料是否符合預期之參數。

先前之國際專利申請公告WO2017/074342 (係以參考方式併入本文中)、WO2017/184147 (係以參考方式併入本文中)及WO2018/022038 (係以參考方式併入本文中)中揭示感測器及感測器陣列之實例。可根據本揭露使用這些或其他感測器類型、或對類似於這些感測器陣列之信號輸出進行模擬之其他布置結構。

進而，可經由通訊介面從與一列印設備相關聯之邏輯電路系統向一列印設備組件之邏輯電路系統發送用以進行任務之指令。

在下文所述之至少一些實例中，說明一邏輯電路系統封裝體。邏輯電路系統封裝體可與一可置換列印設備組件相關聯，舉例而言，係貼附在其內部或外部，例如至少部分位於外罩內，並且適用於經由作為列印設備之部分而提供之一匯流排與一列印設備控制器傳遞資料。

本文中所使用之用語「邏輯電路系統封裝體」意指為可彼此互連或通訊性連結之一或多個邏輯電路。倘若提供多於一個邏輯電路，則這些邏輯電路可予以包封為單一單元、或可予以單獨包封、或不予以包封、或以上的某種組合。可將封裝體布置或設置在單一基板或複數個基板上。在一些實例中，封裝體可直接貼附至一匣壁。在一些實例中，封裝體可包含一介面，例如包含接墊或接腳。封裝體介面可意欲用來連接至列印設備組件之一通訊介面，該通訊介面進而連接至一列印設備邏輯電路，或者封裝體介面可直接連接至列印設備邏輯電路。例示性封裝體可被組配用以經由一串列匯流排介面進行通訊。

在一些實例中，各邏輯電路系統封裝體均設置有至少一個處理器及記憶體。在一項實例中，邏輯電路系統封裝體可以是、或可作用為一微控制器或安全微控制器 以用作微控制器或安全微控制器。在使用時，邏輯電路系統封裝體可附著至可置換列印設備組件或與之整合。一邏輯電路系統封裝體可替代地稱為一邏輯電路系統總成，或簡稱為邏輯電路系統或處理電路系統。

在一些實例中，邏輯電路系統封裝體可回應於來自一主機(例如：一列印設備)之各種類型之請求(或命令)。一第一請求類型可包含對於資料，例如識別及/或認證資訊，之一請求。來自一主機之第二種請求類型可以是用以進行一實體動作之一請求，諸如進行至少一次測量。一第三請求類型可以是對於一資料處理動作之一請求。可有附加類型或請求。

在一些實例中，可有多於一個與一特定邏輯電路系統封裝體相關聯之位址，其係用於定址透過一匯流排發送之通訊內容，用以識別該邏輯電路系統封裝體，其係一通訊之目標(並且因此在一些實例中，伴隨一可置換列印設備組件)。在一些實例中，不同請求係由封裝體之不同邏輯電路處置。在一些實例中，不同邏輯電路可與不同位址相關聯。

在至少一些實例中，複數個此類邏輯電路系統封裝體(其各可與一不同可置換列印設備組件相關聯)可連接至一I2C匯流排。在一些實例中，邏輯電路系統封裝體之至少一個位址例如根據一I2C協定，可以是一I2C相容位址(本文後面稱為一I2C位址)，用以促進根據該I2C協定在主控器至從屬器之間的直接通訊。在其他實例中，可使用其他形式之數位及/或類比通訊。

圖1係一列印系統100之一實例。列印系統100包含經由一通訊鏈路106與一可置換列印設備組件104相關聯之邏輯電路系統進行通訊之一列印設備102。雖然，為求清楚，將可置換列印設備組件104展示為位在列印設備102外部，但在一些實例中，可將可置換列印設備組件104罩覆在列印設備內。儘管所示係一特定類型之2D列印設備102，但可取而代之地提供一不同類型之2D列印設備或一3D列印設備。

可置換列印設備組件104可包含例如一列印材料容器或匣體(其又可以是用於3D列印之一組建材料容器、用於2D列印之一液體或乾碳粉容器、或用於2D或3D列印之一液體列印劑容器)，其在一些實例中，可包含一列印頭或其他施配或轉移組件。可置換列印設備組件104舉例而言，可含有列印設備102之一消耗性資源、或可能比列印設備102具有一更短(在一些實例中，相當短)壽命之一組件。此外，儘管這項實例中繪示單一可置換列印設備組件104，但是在其他實例中，可有複數個可置換列印設備組件，舉例而言，包含不同顏色之列印劑容器、列印頭(其可與容器整合成一體)、或類似者。在其他實例中，列印設備組件104可包含服務組件，例如靠維修人員置換之服務組件，其實例可包括列印頭、碳粉處理匣或邏輯電路封裝體本身，以附著至對應之列印設備組件並向一相容列印設備邏輯電路傳遞通訊內容。

在一些實例中，通訊鏈路106可包含一具有I2C能力或與I2C相容之匯流排(以下稱為一I2C匯流排)。

圖2展示一可置換列印設備組件200之一實例，其可提供圖1之可置換列印設備組件104。可置換列印設備組件200包含一資料介面202及一邏輯電路系統封裝體204。在使用可置換列印設備組件200時，邏輯電路系統封裝體204對經由資料介面202接收之資料進行解碼。該邏輯電路系統可進行如下述之其他功能。資料介面202可包含一I2C或其他介面。在某些實例中，資料介面202可以是與邏輯電路系統封裝體204相同之封裝體之部分。

在一些實例中，邏輯電路系統封裝體204可更被組配用以對資料進行編碼，以供經由資料介面202進行傳輸。在一些實例中，可提供多於一個資料介面202。

在一些實例中，可將邏輯電路系統封裝體204布置成作為I2C通訊中之一「從屬器」。

圖3展示一列印設備300之一實例。列印設備300可提供圖1之列印設備102。列印設備300可當作用於可置換組件之一主機。列印設備300包含用於與一可置換列印設備組件進行通訊之一介面302以及一控制器304。控制器304包含一邏輯電路系統。在一些實例中，介面302係一I2C介面。

在一些實例中，控制器304可被組配用以當作I2C通訊中之一主機、或一主控器。控制器304可產生並向至少一個可置換列印設備組件200發送命令，並且可接收並解碼從可置換列印設備組件200接收之回應。在其他實例中，控制器304可使用任何形式之數位或類比通訊與邏輯電路系統封裝體204通訊。

可單獨製造及/或出售列印設備102、300及可置換列印設備組件104、200及/或其邏輯電路系統。在一實例中，一使用者可獲取一列印設備102、300並留存設備102、300若干年，不過，可在那幾年中購買複數個可置換列印設備組件104、200，舉例如用在建立一列印輸出之列印劑。因此，列印設備102、300與可置換列印設備組件104、200之間至少可有一定程度之向前及/或向後相容性。在許多狀況中，這種相容性可由列印設備102、300提供，因為可置換列印設備組件104、200在其處理及/或記憶體容量方面可能相對資源受到約束。

圖4A展示一邏輯電路系統封裝體400a之一實例，其舉例而言，可提供關於圖2所述之邏輯電路系統封裝體204。邏輯電路系統封裝體400a可與一可置換列印設備組件200相關聯，或者在一些實例中，可被貼附至及/或至少部分地併入可置換列印設備組件200。

在一些實例中，邏輯電路系統封裝體400a可經由一第一位址來定址，並且包含一第一邏輯電路402a，其中第一位址係用於第一邏輯電路402a之一I2C位址。在一些實例中，第一位址可以是可組配位址。在其他實例中，第一位址係一固定位址，例如「硬佈線位址」，係意欲在第一邏輯電路402a之生命週期內維持相同位址。在與一第二位址相關聯之時段之外，第一位址可在與列印設備邏輯電路之連接處以及在與列印設備邏輯電路連接期間與邏輯電路系統封裝體400a相關聯，這將在下文闡述。在要將複數個可置換列印設備組件連接至單一列印設備之例示性系統中，可有對應之複數個不同第一位址。在某些實例中，第一位址可視為用於邏輯電路系統封裝體400a或可置換列印組件之標準I2C位址。

在一些實例中，邏輯電路系統封裝體400a亦可經由一第二位址定址。舉例而言，第二位址可與不同邏輯功能相關聯，或至少部分地與有別於第一位址之不同資料相關聯。在一些實例中，第二位址可與一不同硬體邏輯電路相關聯，或與有別於第一位址之一不同虛擬裝置相關聯。

在一些實例中，第二位址可以是可組配位址。第二位址可以是開始經由第二位址進行一通訊對話時之一初始及/或預設第二位址，並且可被重新組配為開始該對話後之一不同位址。在一些實例中，可在通訊對話之持續時間內使用第二位址，邏輯電路系統封裝體400a可被組配用以在該對話結束時、或在開始一新對話當下或之前將該位址設定為一預設或初始位址。此一通訊對話中之通訊可指向第二位址，並且諸通訊對話之間的通訊可指向第一位址，藉此，列印設備邏輯電路304舉例而言，可經由不同位址，透過這些不同通訊對話來驗證不同身份、特性及/或狀態。在正如下文進一步所述經由第二位址進行之一通訊對話之結束與邏輯電路至少部分之一電力喪失相關聯之實例中，此電力喪失可造成第二「臨時」位址遭到捨棄(舉例而言，第二位址可保存在依電性記憶體中，而初始或預設位址則可保存在永續記憶體中)。因此，每次在對應之通訊對話開始之後均可設定一「新」或「臨時」第二位址(雖然在一些狀況中，可能先前已關於邏輯電路系統使用「新」或「臨時」第二位址) 。

在其他實例中，邏輯電路封裝體400a可不將其自身設定回用於開始各對應通訊對話之初始第二位址。反而，其可允許在各對應通訊對話組配第二位址，不用切換到初始或預設第二位址。

換句話說，第二位址可被組配用以在要發生通訊對話之一時段開始時之一初始第二位址。邏輯電路系統封裝體400a可被組配用以將其第二位址重新組配為一臨時位址，以對在該時段內發送至初始第二位址並且包括該臨時位址之一命令作出回應。接著可有效地重設邏輯電路系統封裝體400a，使得一經接收指出向第一位址發送之任務及時段的一後續命令，邏輯電路系統封裝體400a便被組配為具有相同初始第二位址。

在一些實例中，例如與不同列印材料類型(諸如不同顏色或劑料)相關聯並且與相同列印設備邏輯電路304相容之不同邏輯電路系統封裝體204、400a之初始及/或預設第二位址可相同。然而，對於具有第二位址之各通訊對話，各邏輯電路系統封裝體400a可臨時與一不同臨時位址相關聯，可將其設定為用於各通訊對話之第二位址。在某些實例中，每次均可使用一隨機臨時第二位址，有些實例之狀況為，於一特定時刻在一公用I2C匯流排上之各已致能第二位址均與另一已致能位址不同。在一些實例中，一「隨機」第二位址可以是從可能之第二位址之一預定池選擇之一第二位址，其在一些實例中，可儲存在列印設備上。臨時位址可由列印設備邏輯電路304為各已連接邏輯電路系統封裝體400a產生，並且透過該命令予以傳遞。

在一些實例中，邏輯電路系統封裝體400a可包含用以儲存第二位址之記憶體(在一些實例中，係以一依電性方式儲存)。在一些實例中，為此目的，記憶體可包含一可規劃位址記憶體暫存器。

在一些實例中，封裝體400a被組配成使得回應於指出向第一位址發送之一第一時段(並且在一些實例中，係一任務)的第一命令，封裝體400a可採用各種方式回應。在一些實例中，封裝體400a被組配成使得其可在該時段之持續時間內經由至少一個第二位址存取。替代地或另外，在一些實例中，封裝體可進行一任務，其可以是第一命令中指定之任務。在其他實例中，封裝體可進行一不同任務。

第一命令舉例而言，可藉由諸如一列印設備內有安裝邏輯電路系統封裝體400a (或一相關聯之可置換列印設備組件)之一主機來發送。如下文更詳細所述，任務可包含一監測任務，舉例而言，監測一計時器(並且在一些實例中，監測時段)。在其他實例中，任務可包含一運算任務，諸如進行一數學挑戰。在一些實例中，任務可包含為了通訊目的而啟動一第二位址及/或有效地止動第一位址(或者可包含進行導致啟動或致能一第二位址及/或有效止動或去能第一位址之動作)。在一些實例中，啟動或致能一第二位址可包含例如藉由在指出邏輯電路系統封裝體400a之一位址的記憶體之一部分中寫入第二位址來設定(舉例而言，寫入、重寫或變更)一第二位址(例如：一臨時第二位址)、或觸發該第二位址之設定。

在指定一任務之情況下，任務及/或時段可在第一命令中予以明確地指定，或可參照一查詢表或類似者，藉由邏輯電路系統封裝體400a來推斷。在一項實例中，第一命令舉例而言，可包含模式資料及時間資料。舉例而言，可作為一串列資料包之部分發送之一第一資料欄可包含一模式欄。這舉例而言，大小可約為一個或數個位元或位元組。一第二資料欄在一些實例中可作為第一資料欄之串列資料封包之部分予以發送，可包含一「駐留時間」資料欄。舉例而言，這在大小方面可約為兩個或數個位元或位元組，並且可指定一時段，例如以毫秒為單位來指定。

在一些實例中，封裝體400a被組配成用以無法在居前於(在一些實例中，緊接在前)第一時段之一第二時段內、及/或第一時段後(在一些實例中，緊接在後)之一第三時段內經由第二位址(預設或臨時第二位址或除第一位址外之任何位址)存取。在一些實例中，第一邏輯電路402a要在該時段之持續時間內忽略向第一位址(或一目前作動第二位址除外之任何位址)發送之I2C訊務。換句話說，封裝體400a可在第一時段之外回應於指向第一位址之命令，而不回應於指向第二位址之命令；並且可在第一時段內回應於指向第二位址之命令，而不回應於指向第一位址之命令。與匯流排上發送之資料有關之「忽略」一詞於本文中使用時，可包含不接收(在一些實例中，不將資料讀入一記憶體)、不動作(舉例而言，不遵循一命令或指令)及/或不回應(亦即，不提供一確認、及/或不回應所請求之資料)之任何一者或任何組合。舉例而言，可將「忽略」向第一位址發送之I2C訊務定義為邏輯電路系統封裝體400a不回應於指向第一位址(或如列印設備邏輯電路304可感知有別於一目前作動第二位址之任何位址)之通訊內容。

令第一邏輯電路402a在啟動或使用第二位址之時段之持續時間內「忽略」(或按其他方式不回應於)向第一位址發送之I2C訊務允許第一與第二位址完全彼此獨立。舉例而言，第一位址可以是I2C相容位址，而一第二位址可呈任何格式，在一些實例中包括一非I2C相容格式。另外，如果在該時段之持續時間內有效地去能第一位址，則無需考量對封裝體400a可視為被定址至第一位址之一命令作出之任何回應。舉例而言，第一位址可藉由一特定位址序列來表示，並且如果有可能可以在不要使用第一位址定址該封裝體時辨識出第一位址，則可採取預防措施，使得可在不要使用第一位址定址該封裝體時避免此識別位元序列。在透過相同串列匯流排在單一時段內經由各別不同邏輯電路系統封裝體之不同臨時第二位址建立通訊之例子中，此事件之可能性可能會增加。如果未正確管理這些情況，則可看到不確定或非預期行為。然而，如果在該時段內有效地去能第一位址，則不需要此類考量或預防措施，並且隨著有效地使第一位址鈍化，將不會接收可能按其他方式由封裝體400a非故意接收及解釋為已由第一位址接收之命令。反之亦可成立(亦即，如果在該時段之外有效地去能該位址，則在該時段之外，封裝體400a將不會接收可能非故意取用來定址至任何第二位址之命令)。

在一些實例中，第一與第二位址可具有不同長度。舉例而言，第一位址可以是一10位元位址，並且第二位址可以是一7位元位址。在其他實例中，第一與第二位址可具有相同長度，舉例而言，兩者都包括一7位元或10位元位址。在某些實例中，第一與預設第二位址係硬佈線位址，而第二位址則允許重新組配為臨時位址，如上述。在其他實例中，可規劃第一及第二位址。

在一些實例中，第一邏輯電路402a是用來在該時段之持續時間內進行一任務，其可以是所接收命令中指定之任務。然而，在其他實例中，舉例而言，為了允許提升相容性，第一邏輯電路402a可不進行指定之任務(舉例而言，如果無法如此做、或不必要如此做以使第一邏輯電路402a保持「忙線」，如下述)。

在一些實例中，由於進行一任務，其可以是第一命令中指定之一任務，第一邏輯電路402a實際上可不回應於(亦即，忽略)向第一位址發送之請求。在一些實例中，該任務可至少實質消耗第一邏輯電路402a之處理容量。舉例而言，該任務可包含採用使第一邏輯電路402a之處理容量實質專屬於該任務之一方式來監測一計時器。在其他實例中，處理容量可實質專屬於進行一運算任務，諸如一算術任務。在一簡單實例中，第一邏輯電路402a可負責計算諸如pi之一值。根據本理解，在一處理器可能於一無限量時間內持續將pi計算到進一步小數位之概念中，此任務可無限制。因此，此任務進行到完成超出第一命令中指定之任何可能時段。舉例而言，在一些實例中，此類時段可以是數秒或數十秒等級。如果第一邏輯電路專屬於計算pi/監測一計時器直到經過該時段為止之任務，則其可能亦不監測經由一通訊匯流排或類似者向其發送之訊務。因此，即使通訊內容是向第一位址發送，也會將這些通訊內容忽略。可注意到，某些I2C從屬裝置大致會在進行任何種類之處理時忽略一匯流排。然而，本文中指定之處理與時段相關聯。請注意，假定邏輯電路封裝體未在啟動第二位址之時間內對送至其第一位址之通訊內容作出回應，在一些實例中，(臨時)第二位址可與第一位址相同，藉此，仍然可實現對應於該第二位址之所欲功能。然而，如前述，在其他實例中，第二位址與第一位址有所不同。

將了解的是，計算pi之任務僅僅是可大致超出一第一命令中指定之一時段的一任務之一項實例。可例如基於所考量時段之長度，選擇具有可能超出時段之一完成時間的運算任務之其他實例。舉例而言，如果該時段是要延續不長於3秒，則可進行持續時間將超出3秒之一處理任務(並且，在一些實例中，在第一命令中受到指導)。此外，在其他實例中，如上述，任務可包含監測一時段。

在其他實例中，邏輯電路系統封裝體400a可被組配用以回應於此一包括任務及時段之第一命令，不回應於指向其第一位址之通訊內容，不一定是藉由進行一處理任務之方式，而是有效地藉由被規劃為不回應之方式。

在一些實例中，封裝體400a被組配用以回應於向第一位址發送之指令而提供一第一回應集合、或用以在一第一模式中操作，並且用以回應於向第二位址發送之指令而提供一第二回應集合、或用以在第二模式中操作。換句話說，該位址可觸發封裝體400a所提供之不同功能。在一些實例中，回應於向第一位址發送之命令且不回應於向第二位址發送之命令而輸出第一回應集合中之至少一個回應，並且回應於向第二位址發送之命令且不回應於向第一位址發送之命令而輸出第二回應集合中之至少一個回應。在一些實例中，可對第一回應集合進行密碼編譯認證(亦即，隨附使用一基鑰所產生、或按其他方式予以密碼「簽署」、及/或加密之一訊息認證碼，請參照例美國專利公告第9619663號，係以參考方式併入本文中)，並且未對第二回應集合進行密碼編譯認證。在一些實例中，第二回應集合可有關於感測器資料，而第一回應集合可與感測器資料無關。在一些實例中，訊息可隨附一對話金鑰識別符。舉例而言，可在第一及第二回應集合中傳遞封裝體400a之一邏輯電路之一身份，藉此，可在第一集合中而不是在第二集合中對其進行密碼編譯認證。這可允許封裝體400a提供兩種相異功能。可從封裝體400a之一輸出資料緩衝器輸出資料。

在一些實例中，封裝體400a可被組配用以使用向第一位址發送之I2C通訊內容來參與一第一驗核程序，並且用以使用向第二位址發送之通訊內容來參與一第二驗核程序。如上述，第二位址可以是一可重新組配位址，並且在一些實例中，可在已實行第一驗核程序之後才予以重新組配。在一些實例中，第一驗核程序可包含經加密或可認證訊息之一交換，其中該等訊息係基於儲存在該封裝體中之一基鑰來加密及/或簽署，其可以是與儲存或保持在列印設備中之一密鑰對應之一密鑰(或可基於一秘密基鑰)。在一些實例中，第二驗核程序可包含一完整性檢查，其中封裝體400a可回傳所請求之資料值，使得一主機設備可驗證這些資料值符合預定準則。

在上述實例中，已說明用於與電路系統封裝體400a通訊之位址。進一步通訊可指向要用於請求與這些記憶體位址相關聯之資訊的記憶體位址。該等記憶體位址可具有與邏輯電路系統封裝體400a之第一及第二位址有所不同之一不同組態。舉例而言，一主機設備可藉由將記憶體位址包括在一讀取命令中來請求將一特定記憶體暫存器讀出到匯流排上。換句話說，一主機設備可具有一記憶體之布置結構之一知識及/或控制。舉例而言，可有複數個記憶體暫存器以及與第二位址相關聯之對應記憶體位址。一特定暫存器可與一值相關聯，該值可以是靜態值或可重新組配值。主機設備可使用記憶體位址藉由識別該暫存器來請求將該暫存器讀出到匯流排上。在一些實例中，該等暫存器可包含下列任何一者或其任何組合：(諸)位址暫存器、(諸)參數暫存器(舉例而言，用以儲存增益及/或偏移參數)、(諸)感測器識別暫存器(其可儲存一感測器類型之一指示、(諸)感測器讀取暫存器(其可儲存使用一感測器讀取或確定之值)、(諸)感測器編號暫存器(其可儲存感測器之一編號或計數)、(諸)版本識別暫存器、用以儲存一時脈週期計數之(諸)記憶體暫存器、用以儲存指出邏輯電路系統之一讀取/寫入歷程的一值之(諸)記憶體暫存器、或其他暫存器。

圖4B展示一邏輯電路系統封裝體400b之另一實例。在這項實例中，封裝體400b包含在這項實例中包含一第一計時器404a之一第一邏輯電路402b、以及在這項實例中包含一第二計時器404b之一第二邏輯電路406a。儘管在這項實例中，第一及第二邏輯電路402b、406a各包含其自有計時器404，兩者在其他實例中，仍可共享一計時器、或參考至少一個外部計時器。在一進一步實例中，第一邏輯電路402b及第二邏輯電路406a係藉由一專屬信號路徑408連結。

在一項實例中，邏輯電路系統封裝體400b可接收包含兩個資料欄之一第一命令。一第一資料欄係設定一所請求操作模式之一單位元組資料欄。舉例而言，可有複數種預定義模式，諸如一第一模式，其中邏輯電路系統封裝體400b是要忽略向第一位址發送之資料訊務(舉例而言，在進行一任務時忽略)，以及一第二模式，其中邏輯電路系統封裝體400b是要忽略向第一位址發送之資料訊務，並且是要將一致能信號傳送至第二邏輯電路406a，下文有進一步闡述。

第一命令可包含附加欄位，諸如一位址欄及/或一確認請求。

邏輯電路系統封裝體400b被組配用以處理第一命令。如果無法遵循第一命令(舉例而言，一命令參數之一長度或值無效，或者不可能致能第二邏輯電路406a)，則邏輯電路系統封裝體400b可產生一錯誤碼，並且將此輸出至一通訊鏈路而予以回傳至例如列印設備中之主機邏輯電路系統。

然而，如果有效接收並且可符合第一命令，則邏輯電路系統封裝體400b例如利用計時器404a來測量包括在第一命令中之時段之持續時間。在一些實例中，計時器404a可包含一數位「時脈樹」。在其他實例中，計時器404a可包含一RC電路、一環式振盪器或某種其他形式之振盪器或計時器。在這項實例中，回應於接收一有效第一命令，第一邏輯電路402b致能第二邏輯電路406a，並且有效地去能第一位址，例如藉由如上述以一處理任務對第一邏輯電路402b分配任務來進行。在一些實例中，致能第二邏輯電路406a包含藉由第一邏輯電路402b向第二邏輯電路406a發送一啟動信號。換句話說，在這項實例中，邏輯電路系統封裝體400b被組配成使得第二邏輯電路406a係藉由第一邏輯電路402b來選擇性地致能。

在這項實例中，第二邏輯電路406a係藉由第一邏輯電路402b經由一信號路徑408發送一信號來致能，信號路徑408可以是或可不是一專屬信號路徑408，亦即專門用來致能第二邏輯電路406a。在一項實例中，第一邏輯電路402b可具有連接至信號路徑408之一專屬接觸銷或接觸墊，信號路徑408將第一邏輯電路402b與第二邏輯電路406a連結。在一特定實例中，專屬接觸銷或接觸墊可以是第一邏輯電路402b之一通用輸入/輸出(一GPIO)接腳。接觸銷/接觸墊可當作第二邏輯電路406a之一致能觸點。

可將信號路徑408之電壓驅動為處於高位準，以便致能第二邏輯電路406a。在一些實例中，此一信號可存在於實質第一時段之持續時間內，舉例而言，接收到第一命令之後開始存在，並且可在第一時段結束時中止。如上述，該致能可藉由命令中之一資料欄來觸發。在其他實例中，可採用另一方式，例如在時段之持續時間內選擇性地致能/去能第二邏輯電路。

在一些實例中，此一接觸墊或接觸銷係採用大致無法從一可置換列印設備組件之外部取用之一方式設置。舉例而言，其可相對遠離一介面及/或可由一外罩完全包圍。這對於確保僅經由第一邏輯電路402b將其觸發可有用處。

在這項實例中，第二邏輯電路406a可經由至少一個第二位址來定址。在一些實例中，第二邏輯電路406a被啟動或致能時可具有一初始、或預設、第二位址，其可以是一I2C位址或具有某其他位址格式。第二邏輯電路406a可從一主控器或主機邏輯電路系統接收指令，以將初始位址變更為一臨時第二位址。在一些實例中，臨時第二位址可以是藉由主控器或主機邏輯電路系統選擇之一位址。這可允許第二邏輯電路406a被設置在相同I2C匯流排上複數個封裝體400之一者中，其至少最初共享相同之初始第二位址。之後可藉由列印設備邏輯電路將此共享、預設位址設定為一特定臨時位址，藉此允許複數個封裝體在其臨時使用期間具有不同第二位址，促進向各個別封裝體進行通訊。同時，提供相同之初始第二位址可具有製造或測試優點。

在一些實例中，第二邏輯電路406a可包含一記憶體。記憶體可包含用以儲存初始及/或臨時第二位址之一可規劃位址暫存器(在一些實例中，係採用一依電性方式儲存)。在一些實例中，可在一I2C寫入命令之後及/或藉由執行該I2C寫入命令來設定第二位址。在一些實例中，第二位址在致能信號存在或處於高位準時可以是可設定位址，但是在致能信號不存在或處於低位準時則不能設定第二位址。當移除一致能信號時及/或在使第二邏輯電路406a還原致能時，可將第二位址設定為一預設位址。舉例而言，每次信號路徑408上方之致能信號處於低位準時，便可重設第二邏輯電路406a、或其(諸)相關部分。當第二邏輯電路406a、或其(諸)相關部分切換為無法重設時，可設定預設位址。在一些實例中，預設位址係一7位元或10位元識別值。在一些實例中，可將預設位址及臨時第二位址輪流寫入至單一、公用位址暫存器。

在一些實例中，第二邏輯電路406a之位址可在將其致能時予以重寫。在一些實例中，當連接至匯流排時，第二邏輯電路406a可處於一低電流狀態，除非其處於一已致能狀態。

在一些實例中，第二邏輯電路406a可包含一開機重設(POR)裝置。這可包含一電子裝置，其檢測施加至第二邏輯電路406a之電力並且產生一重設脈衝，該重設脈衝進到整個第二邏輯電路406a將其置於一已知狀態。此一POR裝置在安裝之前對於測試封裝體400b有特別效用。

在一些實例中，複數個進一步邏輯電路可與進一步接腳(其可以是GPIO接腳)或類似者「鏈接」在一起。在一些實例中，一旦已將第二位址寫入(亦即邏輯電路具有不同於其預設位址之一位址)，其便可啟動鏈條(如果存在)中下一個邏輯電路之一「輸出」接腳或接墊、以及一「輸入」接腳或接墊，藉此被驅動處於高位準，並且邏輯電路可予以致能。此一(此類)進一步邏輯電路可如關於第二邏輯電路406a所述起作用。在一些實例中，此類進一步邏輯電路可與第二邏輯電路406a具有相同預設位址。關於可依此作法以序列方式鏈接及取用多少個邏輯電路並沒有絕對限制，然而，在一給定實作態樣中，基於匯流排線路上之串聯電阻、從屬器ID之數量、以及類似者可有一實際限制。

在一項實例中，第一邏輯電路402b被組配用以產生可以是一低態有效非同步重設信號之一致能信號。在一些實例中，當此信號遭受移除(或被驅動為一邏輯0)時，第二邏輯電路406a可立即中止操作。舉例而言，資料轉移可立即中止，並且第二邏輯電路406a可假設一預設狀態(其可以是一休眠狀態及/或一低電流狀態)。在一些實例中，諸如暫存器之記憶體可回復至一初始化狀態(舉例而言，一預設位址可包含一位址暫存器之一初始化狀態)。

在一I2C匯流排係用於與封裝體400b通訊之一實例中，第一邏輯電路402b及第二邏輯電路406a可連接至相同I2C匯流排。如上述，可在接收到一專屬命令之後，選擇性地致能例如第一邏輯電路402b及第二邏輯電路406a之GPIO接腳之間提供之一附加連接。舉例而言，第一邏輯電路402b可在一命令中指定之一時段內將一專屬GPIO接腳驅動為處於高位準(而該接腳可預設處於一低位準狀態)。在此時段之持續時間內，第一邏輯電路402b可不確認(「 NAK」)使用第一位址進行通訊之任何嘗試。在指定時段結束時，專屬接觸銷可返回至「低」狀態，並且第一邏輯電路402b可接收再一次於I2C匯流排上向第一位址發送之通訊內容。然而，當接觸銷被驅動為處於高位準時，第二邏輯電路406a可被致能，並且接收I2C匯流排上之通訊內容。

可注意到，藉由在第一邏輯電路402b與第二邏輯電路406a之間共享I2C觸點​​，電氣互連成本會小。另外，如果僅在該時段之持續時間內選擇性地供電給第二邏輯電路，則第二邏輯電路可較不易受電化學磨損影響。另外，這可允許多個封裝體包含要設置在相同串列I2C匯流排上之各別第一邏輯電路402b及第二邏輯電路406a，其中第二邏輯電路406a可(至少初始地)共享一位址，其可進而減小製造及部署複雜度。

在一些實例中，如以上略述，邏輯電路系統封裝體400b包含其對發送至第一位址而非任何第二位址之通訊內容作出回應之一第一操作模式、以及其對發送至一第二位址 (舉例而言，目前正在使用，並且在一些實例中，目前儲存在第二邏輯電路406a之一專屬暫存器中之第二位址)而非第一位址之通訊內容作出回應之一第二操作模式。

在圖4b所示之實例中，第二邏輯電路406a包含胞元之一第一陣列410、以及至少一個第二胞元412或第二胞元之第二陣列。第一胞元416a至416f、414a至414f及至少一個第二胞元412可包含電阻器。第一胞元416a至416f、414a至414f及至少一個第二胞元412可包含感測器。在一項實例中，第一胞元陣列410包含一列印材料位準感測器，並且至少一個第二胞元412包含另一感測器及/或其他感測器陣列。

在這項實例中，第一胞元陣列410包含被組配用以檢測一列印供應之一列印材料位準的一感測器，該列印供應在一些實例中可以是一固體，但在本文中所述之實例中係一液體，例如一墨水或其他液體列印劑。第一胞元陣列410可包含例如在結構方面類似之一串溫度感測器(例如：胞元414a至414f)及一串加熱元件(例如：胞元416a至416f)，並且如相較於WO2017/074342 (係以參考方式併入本文中)、WO2017/184147 (係以參考方式併入本文中)、以及WO2018/022038 (係以參考方式併入本文中)中所述之位準感測器陣列作用。在這項實例中，電阻器胞元414之電阻係連結至其溫度。加熱器胞元416可用於直接或間接使用一介質將感測器胞元414加熱。感測器胞元414之後續行為取決於其浸沒於內之介質，舉例而言，取決於其處於液體中(或在一些實例中，被包裝在一固體介質中)還是處於空氣中。浸沒於液體中/被包裝之那些胞元比處於空氣中之那些胞元大致更快失熱，因為液體或固體可比空氣更加將熱從電阻器胞元414傳導出去。因此，一液位可基於哪些電阻器胞元414曝露於空氣來確定，並且這可基於其在相關聯加熱器胞元416提供一熱脈衝(至少該熱脈衝之起始)後之電阻之一讀數來確定。

在一些實例中，各感測器胞元414及加熱器胞元416係以上下緊接之方式堆疊。加熱器元件布局周邊內可實質在空間方面含有由各加熱器胞元416所產生之熱，以使得熱遞送實質侷限於堆疊在加熱器胞元416正上方之感測器胞元414。在一些實例中，可將各感測器胞元414布置在相關聯加熱器胞元416與流體/空氣介面之間。

在這項實例中，第二胞元陣列412包含複數個不同胞元，其可具有諸如不同感測功能之一不同功能。舉例而言，第一及第二胞元陣列410、412可包括不同電阻器類型。用於不同功能之不同胞元陣列410、412可設置在第二邏輯電路406a中。

圖4C展示可具有上述電路/封裝體任何屬性之一邏輯電路系統封裝體400c之一第一邏輯電路402c及一第二邏輯電路406b可如何連接至一I2C匯流排並且彼此連接之一實例。如圖所示，電路402c、406b各具有與一I2C匯流排之電力線、接地線、時脈線及資料線連接之四個接墊(或接腳) 418a至418d。在另一實例中，四個公用連接墊係用於將兩邏輯電路402c、406b連接至列印設備控制器介面之四個對應連接墊。請注意，在一些實例中，可有更少連接墊，而不是四個連接墊。舉例而言，可從時脈墊上採集電力；可提供一內部時脈；或可透過另一接地電路將封裝體接地；以使得可省略一或多個接墊或使其變為冗餘。因此，在不同實例中，封裝體可僅使用兩個或三個介面墊及/或可包括「虛設」接墊。

電路402c、406b各具有一接觸銷420，其係藉由一公用信號線422連接。第二電路之接觸銷420當作其一致能觸點。

在這項實例中，第一邏輯電路402c及第二邏輯電路406b各包含一記憶體423a、423b。

第一邏輯電路402c之記憶體423a儲存資訊，該資訊包含密碼編譯值(例如：一密碼編譯金鑰及/或可推導出一金鑰之一種子值)以及相關聯可置換列印設備組件之識別資料及/或狀態資料。在一些實例中，記憶體423a可儲存代表列印材料特性之資料，例如，其類型、顏色、顏色映射圖、配方、批次號、年齡等等任何一者、任何部分、或任何組合。

第二邏輯電路406b之記憶體423b包含一可規劃位址暫存器，用以在第二邏輯電路406b首先被致能時含有第二邏輯電路406b之一初始位址，並且用以隨後含有再一(臨時)第二位址(在一些實例中，係以一依電性方式含有)。在第二邏輯電路406b被致能之後，該再一、例如臨時第二位址可被規劃到第二位址暫存器內，並且可在一致能期結束時被有效地抹除或置換。在一些實例中，記憶體423b可更包含可規劃暫存器，用以採用一依電性或非依電性方式，儲存一讀取/寫入歷程資料、胞元(例如：電阻器或感測器)計數資料、類比數位轉換器資料(ADC及/或DAC)、以及一時脈計數之任何一者、或任何組合。此類資料之使用在下文有更詳細的說明。諸如胞元計數或ADC或DAC特性等某些特性可能夠推導自第二邏輯電路，而不是予以在記憶體中儲存為單獨資料。

在一項實例中，第二邏輯電路406b之記憶體423b儲存下列任何一者或任何組合：一位址，例如第二I2C位址；形式為一修訂ID之一識別；以及最後胞元之索引號碼(其可以是胞元數減去一，因為索引可從0開始)，舉例而言，用於各不同胞元陣列，或者如果該等胞元陣列具有相同胞元數則用於多個不同胞元陣列。

在使用第二邏輯電路406b時，於一些操作狀態中，第二邏輯電路406之記憶體423b可儲存下列任何一者或任何組合：計時器控制資料，其在諸如環式振盪器等一些計時器之狀況中，可致能第二電路之一計時器及/或致能其內之頻率顫動；一顫動控制資料值(用以指出一顫動方向及/或值)；以及一計時器樣本測試觸發值(用以藉由相對於第二邏輯電路406b可測量之時脈週期對計時器取樣來觸發計時器之一測試)。

儘管記憶體423a、423b在這裡係以單獨記憶體展示，仍可將其組合為一共享記憶體資源，或以一些其他方式劃分。記憶體423a、423b可包含單一或多個記憶體裝置，並且可包含例如DRAM、SRAM、暫存器等依電性記憶體及例如ROM、EEPROM、快閃記憶體、EPROM、憶阻器等非依電性記憶體之任何一者或任何組合。

儘管圖4C中展示一個封裝體400c，仍可有複數個封裝體，其具有附接至匯流排之一類似或一不同組態。

圖4D展示用於與一列印材料容器配合使用之處理電路系統424之一實例。舉例而言，處理電路系統424可與其貼附或整合成一體。如前所述，處理電路系統424可包含本揭露之任何其他邏輯電路系統封裝體之任何特徵或與之相同。

在這項實例中，處理電路系統424包含一記憶體426以及能夠從記憶體426進行一讀取操作之一第一邏輯電路402d。處理電路系統424可經由內有安裝列印材料容器之一列印設備之一介面匯流排存取，並且係與一第一位址及至少一個第二位址相關聯。匯流排可以是一I2C匯流排。第一位址可以是第一邏輯電路402d之一I2C位址。第一邏輯電路402d可具有本揭露中所述其他例示性電路/封裝體之任何屬性。

第一邏輯電路402d適用於藉由內有安裝容器之一列印設備來參與列印材料容器之認證。舉例而言，這可包含例如以儲存在記憶體426中之一加密金鑰為基礎的一密碼編譯程序，諸如任何種類之經密碼編譯認證通訊或訊息交換，並且可將其與儲存在列印機中之資訊搭配使用。在一些實例中，一列印機可儲存與若干不同列印材料容器相容之一金鑰之一版本，以提供一「共享秘密」之基礎。在一些實例中，一列印材料容器之認證可基於此一共享秘密來實行。在一些實例中，第一邏輯電路402d可參與一訊息而以列印設備推導一對話金鑰，並且訊息可基於此一對話金鑰使用一訊息認證碼來簽署。前述美國專利公告第9619663號(係以參考方式併入本文中)中說明根據本段被組配用以對訊息進行密碼編譯認證之邏輯電路之實例。

在一些實例中，記憶體426可儲存包含下列之資料：識別資料以及讀取/寫入歷程資料。在一些實例中，記憶體426更包含胞元計數資料(例如：感測器計數資料)及時脈計數資料。時脈計數資料可指出一第一及/或第二計時器404a、404b (即與第一邏輯電路或第二邏輯電路相關聯之一計時器)之一時脈速度。在一些實例中，記憶體426之至少一部分與一第二邏輯電路之功能相關聯，該第二邏輯電路係諸如以上關於圖4B所述之一第二邏輯電路406a。在一些實例中，儲存在記憶體426上之資料至少有一部分是要回應於經由第二位址接收之命令予以傳遞。在一些實例中，記憶體426包含一可規劃位址暫存器或記憶體欄位，用以儲存處理電路系統之一第二位址(在一些實例中，係以一依電性方式儲存)。第一邏輯電路402d可致能從記憶體426之讀取操作及/或可進行處理任務。

本文中所述第一邏輯電路402之其他實例可適用於以一類似方式參與認證程序。

記憶體426舉例而言，可包含代表列印材料特性之資料，例如其類型、顏色、批次號、年齡等等任何一者或任何組合。記憶體426舉例而言，可包含要回應於經由第一位址接收之命令而予以傳遞之資料。處理電路系統可包含第一邏輯電路，用以能夠從記憶體進行讀取操作並進行處理任務。

在一些實例中，處理電路系統424被組配成使得在接收到經由第一位址向第一邏輯電路402d發送之指出一任務及一第一時段之第一命令之後，處理電路系統424可在該時段之一持續時間內藉由至少一個第二位址予以存取。替代地或另外，處理電路系統424可被組配用以使得回應於向使用第一位址定址之第一邏輯電路402d發送之指出一任務及第一時段的一第一命令，處理電路系統424是要忽視(舉例而言， 「忽略」或「不回應於」)實質在如處理電路系統424之一計時器(舉例而言，如上述之一計時器404a、404b)所測量之時段之持續時間內向第一位址發送之I2C訊務。在一些實例中，處理電路系統可另外進行一任務，該任務可以是第一命令中指定之任務。與匯流排上發送之資料有關之「忽視」或「忽略」一詞於本文中使用時，可包含不接收(在一些實例中，不將資料讀入一記憶體)、不動作(舉例而言，不遵循一命令或指令)及/或不回應(亦即，不提供一確認、及/或不回應所請求之資料)之任何一者或任何組合。

處理電路系統424可具有本文中所述邏輯電路系統封裝體400之任何屬性。特別的是，處理電路系統424可更包含一第二邏輯電路，其中第二邏輯電路可經由第二位址存取。在一些實例中，第二邏輯電路可包含至少一個感測器，該感測器可經由第二位址藉由內有安裝列印材料容器之一列印設備來讀取。在一些實例中，此一感測器可包含一列印材料位準感測器。

處理電路系統424可具有藉由在一I2C匯流排上向一第一位址發送之訊息來觸發之一第一驗核功能、以及藉由在該I2C匯流排上向一第二位址發送之訊息來觸發之一第二驗核功能。

圖4E展示一邏輯電路系統封裝體400d之一第一邏輯電路402e及第二邏輯電路406c之另一實例，其可具有本文中所述相同名稱之電路/封裝體之任何屬性，該等電路/封裝體可經由各別介面428a、428b連接至一I2C匯流排並且可彼此連接。在一項實例中，各別介面428a、428b係連接至相同接觸墊陣列，僅一個資料墊供兩邏輯電路402e、406c用，係連接至相同串列I2C匯流排，請參照例如圖13A及13B。換句話說，在一些實例中，定址至第一及第二位址之通訊內容係經由相同資料墊來接收。

在這項實例中，第一邏輯電路402e包含一微控制器430、一記憶體432及一計時器434。微控制器430可以是一安全性微控制器或適用於作用為一安全性或非安全性微控制器之客製化積體電路。

在這項實例中，第二邏輯電路406c包含從連接至封裝體400d之一匯流排接收一時脈信號及一資料信號之一傳送/接收模組436、資料暫存器438、一多工器440、一數位控制器442、一類比偏壓與類比數位轉換器444、至少一個感測器或胞元陣列446 (其在一些實例中可包含具有一個或多個電阻器元件陣列之一位準感測器)、以及一開機重設(POR)裝置448。POR裝置448可用於允許操作第二邏輯電路406c而無需使用一接觸銷420。

類比偏壓與類比數位轉換器444從(諸)感測器陣列446及從外部感測器接收讀數。舉例而言，可向一感測電阻器提供一電流，並且可將所產生之電壓轉換成一數位值。該數位值可儲存在一暫存器中，並且透過I2C匯流排讀出(亦即，作為串列資料位元、或作為一「位元串流」傳輸)。類比數位轉換器444可利用可儲存在暫存器中之參數，例如增益及/或偏移參數。

在這項實例中，有不同附加單一感測器，舉例而言，包括一環境溫度感測器450、一破裂檢測器452及/或一流體溫度感測器454其中至少一者。這些可分別感測一環境溫度、上有提供邏輯電路系統之一晶粒之一結構完整性以及一流體溫度。

圖5展示一方法之一實例，其可藉由處理電路系統來實行，舉例而言，藉由諸如上述邏輯電路系統封裝體400a至400d之一邏輯電路系統封裝體來實行，或藉由關於圖4D所述之處理電路系統424來實行，及/或藉由設置在例如一消耗性列印材料容器之一可置換列印設備組件上之處理電路系統來實行。

程序塊502包含接收向處理電路系統之一第一位址發送之指出一任務及一第一時段之一第一命令。程序塊504包含藉由處理電路系統，在該時段之持續時間內，致能透過處理電路系統之至少一個第二位址存取處理電路系統。

圖6更詳細地展示程序塊504之方法之一項實例。在這項實例中，提供一第一及第二邏輯電路，各邏輯電路分別與如以上參照圖4B所述之第一及至少一個第二位址相關聯。

程序塊602包含啟動第二邏輯電路。如上述，這可包含一第一邏輯電路例如經由一專屬信號路徑向一第二邏輯電路發送或傳送一啟動信號以啟動該第二邏輯電路。在這項實例中，啟動第二邏輯電路允許使用至少一個第二位址，例如使用一初始或預設第二位址，來存取處理電路系統。在一些實例中，在啟動之後，可令第二邏輯電路設定一新或臨時第二位址，舉例而言，用以置換第二邏輯電路之一初始或預設位址。在一些實例中，可在一通訊對話之持續時間內設定臨時位址。

程序塊604包含藉由在該時段之持續時間內令第一邏輯電路進行一處理任務(在一些實例中，程序塊502中所接收命令中指定之處理任務)在該時段之持續時間內去能經由第一位址(亦即，使用定址至第一位址之通訊內容)對處理電路系統之存取。在其他實例中，第一位址可藉由防止傳輸對發送至第一位址之訊息作出之回應來有效地去能。程序塊606包含藉由處理電路系統，使用處理電路系統之一計時器來監測該時段之持續時間。在一些實例中，使用計時器監測該時段之持續時間本身可包含該處理任務。

在該時段到期之後，該方法繼續進行程序塊608，其包含止動第二邏輯電路。舉例而言，這可包含藉由第一邏輯電路來移除一啟動信號。因此，在該時段之持續時間之後，可去能經由第二位址對處理電路系統之存取。舉例而言，可藉由移除該信號將第二邏輯電路去能或置於一休眠模式。

在一通訊對話之結束與邏輯電路至少部分之一電力喪失相關聯之實例中，此電力喪失可造成第二位址遭到捨棄(舉例而言，第二位址可保存在依電性記憶體中，而初始或預設位址則可被硬佈線或保存在永續記憶體中)。重設之後，第二位址可在一新對話開始之前再次設定為預設或初始位址。在一些實例中，當致能第二邏輯電路時，初始或預設位址可保存在永續記憶體中，並且可還原至第二邏輯電路之一暫存器。因此，每次開始一通訊對話均可設定一「新」第二位址(雖然在一些狀況中，可能先前已關於邏輯電路系統使用「新」第二位址) 。

如本文中其他地方之詳述，在啟動期內，第二邏輯電路可提供服務，例如胞元或感測器讀數或類似者。然而，在其他實例中，第二邏輯電路舉例而言，可提供諸如啟動一燈光或聲音之一輸出(舉例而言，第二邏輯電路可控制一光源或揚聲器或某其他設備)、可接收資料(舉例而言，可包含要用來儲存一資料檔案之一記憶體)、及/或可提供某其他類型之輸出或服務。

圖7展示可例如藉由處理電路系統424或藉由如上述之一封裝體400a至400d實行之一方法之一實例。該方法包含，在程序塊702中，接收經由一通訊匯流排，例如一I2C匯流排，向處理電路系統之一第一位址發送之指出一處理任務及一第一時段之一第一命令。

程序塊704包含啟動處理電路系統之一計時器。在其他實例中，可監測而不是啟動一計時器。舉例而言，可記錄該計時器之一初始計數，並且可監測該計數之一增加。

程序塊706包含藉由處理電路系統進行一處理任務，以及程序塊708包含忽視向第一位址發送之訊務。在一些實例中，忽視I2C訊務可為進行命令中所指定任務、或另一任務之一結果。該任務可包含監測一計時器。在其他實例中，該任務可包含一運算任務，諸如為了解決一數學挑戰而運作。

程序塊708可持續到該時段到期為止，如使用計時器所監測。

該方法可包含以上關於一任務及/或關係忽視(舉例而言，「忽略」或單純地「不回應於」)訊務所述之任何特徵。該方法可使用與一列印材料容器及/或一可置換列印設備組件相關聯、或設置於其上之處理電路系統來實行。

在一些實例中，如上述，該方法可包含在該時段之持續時間內，藉由處理電路系統，回應於向處理電路系統之一第二位址發送之I2C訊務。在一些實例中，第一位址與處理電路系統之第一邏輯電路相關聯，並且第二位址與處理電路系統之第二邏輯電路相關聯。在一些實例中，於提供第一及第二邏輯電路之情況下，第一邏輯電路可在一段時間內進行處理任務，及/或可向第二邏輯電路發送一啟動信號，例如經由一專屬信號路徑發送。在一些實例中，第二邏輯電路可藉由中止啟動信號來止動。

圖8示意性展示一種布置結構，其中複數個可置換列印設備組件802a至802d係設置在一列印設備804中。

可置換列印設備組件802a至802d各與一邏輯電路系統封裝體806a至806d相關聯，該邏輯電路系統封裝體可以是如上述之一邏輯電路封裝體400a至400d。列印設備804包含主機邏輯電路系統808。主機邏輯電路系統808及邏輯電路系統封裝體806係經由一公用I2C匯流排810進行通訊。在一種操作模式中，各邏輯電路系統封裝體806具有一不同第一位址。因此，各邏輯電路系統封裝體806 (並且擴大到各可置換列印設備組件)可藉由主機列印設備804來獨特地定址。

在一實例中，一第一命令可予以發送至諸可置換列印設備組件邏輯電路系統封裝體806其中一特定者，亦即，係針對該邏輯電路系統封裝體使用獨特之第一位址來定址，指導其在一對應之「第一命令」時段內致能其(至少一個)第二位址。因此，該可置換列印設備組件802舉例而言，可致能至少一個第二位址，及/或在一些實例中，可致能其相關聯功能。在一些實例中，這導致如上述致能一第二邏輯電路。舉例而言，定址之邏輯電路系統封裝體806可例如回應於相同命令或一單獨命令，在第一命令時段之持續時間內，忽略(舉例而言，不確認及/或不回應於)向邏輯電路系統封裝體806之第一位址發送之I2C訊務。亦可向其他列印設備組件802發送一第二命令，導致其在一「第二命令」時段之持續時間內忽略向其第一位址發送之I2C訊務。如上述，當沒有其他從屬裝置「收聽」 I2C匯流排時，可減少對透過I2C匯流排發送之訊息之形式及內容的限制。因此，依此作法，可有效地去能所有第一位址，而僅一個第二位址與I2C匯流排810進行通訊。在其他實例中，多於一個封裝體可同時藉由各別不同位址來定址。在一些實例中，一第一命令亦可導致一定址之組件/封裝體在第一命令時段之持續時間內忽略向其第一位址發送之I2C訊務，及/或一第二命令亦可導致一定址之組件/封裝體可經由至少一個第二位址存取。

在一些實例中，(諸)邏輯電路系統封裝體806可進行一處理任務，其可以是一命令中指定之一處理任務，以便「保持忙線」並忽略在所指定時段之持續時間內向第一位址發送之I2C訊務。如上述，這可包含一運算任務或一監測任務，例如監測一計時器。

因此，邏輯電路系統封裝體806可被組配用以具有對一第一命令作出之一第一回應，這導致該封裝體之一第二位址在第一命令時段之持續時間內被致能，還具有對一第二命令作出之一第二回應，這導致該封裝體在第二命令時段之持續時間內忽略向第一位址發送之I2C訊務(舉例而言，藉由進行諸如監測一計時器之一處理任務及/或實行吸收處理容量之一運算任務來忽略)。換句話說，取決於接收到之命令之本質，可致能各邏輯電路系統封裝體806以實行圖5及/或7之任一方法。

為了考量一特定實例，如這項實例中之一列印設備804希望經由其第二位址與在這項實例中係為邏輯電路系統封裝體806a之一特定邏輯電路系統封裝體806通訊之一主機裝置可發出命令，以便指導其他邏輯電路系統封裝體806b至806d以導致其忽略匯流排810上訊務之一方式作用。這可包含邏輯電路系統808序列化發送定址至各其他邏輯電路系統封裝體806b至806d之一獨特位址的三個命令，各命令指定一第一操作模式及一時段。第一操作模式可導致匯流排上之訊務被忽略。其次，邏輯電路系統808可經由其第一位址向目標邏輯電路系統封裝體806a發送一專屬命令，該命令指定一第二操作模式及一時段。第二操作模式可包含導致匯流排810上向一第一位址發送之訊務被忽略並且致能一第二位址之一指令。可將訊務遭受不同邏輯電路封包806忽略之第一命令時段及第二命令時段指定為彼此重疊，在一些實例中，牢記指令將被接收之延遲。

主機邏輯電路系統可接著在該時段之持續時間內經由其第二位址與所選擇邏輯電路系統封裝體806a通訊。在此時段內，由於一些實例中沒有其他裝置正在「收聽」 I2C匯流排，因此任何通訊協定(在一些實例中包括一非I2C相容協定)均可用於經由其第二位址與所選擇邏輯電路系統封裝體806a通訊。

當然，這只是一項實例。在其他實例中，一些或所有封裝體可經由一第二位址存取，或者可存取各別封裝體之第一第二位址之一混合。

圖9展示包括一I2C相容邏輯電路系統封裝體900之一可置換列印設備組件802之一實例，I2C相容邏輯電路系統封裝體900可包含封裝體400a至400d或關於圖4A至4E所述電路系統424之任何屬性，並且在一些實例中，可被組配用以實行本文中所述之任何方法。這項實例中之封裝體包含一I2C介面902，I2C介面902包括用以經由一主機列印機之一I2C匯流排通訊之一資料觸點904。

這項實例中之封裝體包含一記憶體，該記憶體包含代表列印液體特性之資料，並且該資料可經由該資料觸點904進行檢索及更新。封裝體900被組配用以回應於經由一第一I2C位址從一主機設備接收之一讀取請求(亦即，該讀取請求係使用第一位址來定址)，透過匯流排及經由資料觸點904傳送包括表示列印液體特性之該資料的資料。不同可置換列印設備組件802可與可儲存不同列印液體特性之記憶體相關聯。

封裝體900更被組配用以使得對經由第一位址接收之指出一任務及一第一時段之一命令作出回應，該封裝體回應於(並且在一些實例中，僅回應於)定址至與第一位址不同之至少一個第二位址的所接收命令，透過相同匯流排及資料觸點在該時段之持續時間內傳送資料，並且在該時段結束之後，回應於(並且在一些實例中，僅回應於)定址至第一位址之所接收命令，再次透過相同匯流排及資料觸點傳送資料。

在一些實例中，至少一個不同位址包括一預設第二位址及再一或臨時第二位址，其中封裝體900被組配用以回應於定址至該預設第二位址之一所接收命令，將該位址重新組配為該臨時第二位址，及/或用以回應於(並且在一些實例中，僅回應於)向該臨時第二位址發送之後續命令，直到該時段結束為止。此類回應可透過相同匯流排及單一資料觸點904發送。

可提供可置換列印設備組件802作為複數個列印設備組件其中一者，其記憶體儲存不同列印材料特性。複數個可置換列印設備組件中各者之封裝體可被組配用以回應於經由各別第一位址接收之指出任務及第一時段之一命令，傳送對定址至相同各別預設位址之所接收命令作出之資料回應。

在一些實例中，封裝體900被組配用以回應於在該時段之外定址至第一位址之指示之所接收命令，傳送例如使用一密鑰進行認證，例如進行密碼編譯認證並隨附一訊息認證碼之資料。然而，在該時段內，未認證之資料可回應於定址至該至少一個不同位址之所接收命令來傳送。

圖10說明一種使用與其相關聯之邏輯電路系統來驗核一列印設備組件之方法。在一些實例中，該邏輯電路系統可以是如上述之一邏輯電路系統封裝體404a至404d、900及/或處理設備424。

舉例而言，在驗核一列印設備組件時，可意欲驗證一列印劑容器源自一經授權來源，以便確保其品質(舉例而言，藉由進行一其認證來確保)。在一些實例中，驗核程序可包括一完整性檢查，用以確保可置換列印設備組件及/或與其相關聯之邏輯電路系統如預期般作用。這可包含請求感測器資訊，使得一列印設備組件之邏輯電路系統可檢查此感測器資料是否符合預期之參數。

該方法包含，在程序塊1002中，以一第一驗核回應來回應於經由一I2C匯流排向與邏輯電路系統相關聯之一第一位址發送之一第一驗核請求。程序塊1004包含以一第二驗核回應來回應於經由該I2C匯流排向與邏輯電路系統相關聯之一第二位址發送之一第二驗核請求。

在一些實例中，第一驗核回應係一經密碼編譯認證回應。舉例而言，這可利用一共享秘密及/或使用一密碼編譯金鑰。在一些實例中，密碼編譯回應可包含至少一個「已簽署」訊息，例如隨附一訊息認證碼之一訊息，或者可包含一經加密回應。在一些實例中，第二驗核回應包含一(諸)未加密回應或一(諸)未簽署回應。在一些實例中，對發送至第一位址之驗核請求作出之回應大部分或全部係使用儲存在邏輯電路上之一金鑰來密碼編譯簽署，而對發送至第二位址之驗核請求作出之回應則全都未予以密碼編譯簽署。這可允許減少為了提供對發送至第二位址之命令作出之回應所使用之處理資源。

圖11更詳細地說明程序塊1004之一項實例。在這項實例中，第二驗核請求包含對邏輯電路系統之一計時器之時脈速度之一指示提出之一請求(在一些實例中，對第二計時器404b，或更一般而言，與第二邏輯電路相關聯之一計時器，之一時脈速度提出之一請求)。該方法包含，在程序塊1102中，相對於可由邏輯電路系統測量之另一系統時脈或週期信號之一頻率，確定邏輯電路系統之一時脈速度。程序塊1104包含基於相對時脈速度來確定一第二驗核回應。這舉例而言，可允許由一主機設備在設置有邏輯電路系統之一計時器的背景下設定一時段。在一些實例中，可測量邏輯電路系統本身之一計時器之時脈速度，以便確定驗核回應。舉例而言，可確定預定數量之其他時脈信號/可測量週期內計時器之時脈週期數量，並且在一些實例中，可提供結果之一指示作為驗核回應。在一些實例中，一時脈速度可藉由將邏輯電路系統之一計時器之一已知時脈速度與該時脈速度作比較來有效地確定。在一些實例中，驗核回應可包含一記憶體中保持之一值(例如：時脈計數)之一選擇，其相對於一系統時脈/可測量週期指出邏輯電路系統之時脈速度。如上述，在一項實例中，該回應可基於第二邏輯電路之一內部計時器之時脈速度，該內部計時器可以是除了第一邏輯電路之一第一計時器以外之一第二計時器。

為了考量此一方法之一項實例，邏輯電路系統可包含若干暫存器。在一項實例中，一暫存器可在可由邏輯電路系統檢測之一定數量之週期內記錄邏輯電路系統封裝體之一計時器(在一些實例中，與一第二邏輯電路相關聯之一計時器)之輸出數量。舉例而言，在超過8個可檢測週期中，可有120個週期是使用邏輯電路系統封裝體之內部計時器來記錄。可將此記錄在一或多個暫存器中。在此類實例中，可將值「 120」記錄在一暫存器或記憶體上，可藉由列印設備邏輯電路讀取及驗證該值，其中驗證可例如包含將該值與一期望值作比較。在一項實例中，此相對時脈速度值可由本揭露之實例中所述之時脈計數來表示。在另一實例中，時脈計數可有關於一絕對時脈速度。可測量時脈速度，並將其與一所儲存時脈計數作比較。在本揭露中，該所儲存時脈計數可包括代表相對時脈速度之任何值或包括一參考值或一範圍之時脈計數。

在一些實例中，可設定一系統時脈以顧及計時器之一速度。在一些實例中，如上述，一系統時脈可藉由第二邏輯電路之一環式振盪器來驅動。第二邏輯電路可包含多個計時器，諸如一SAR時脈(用於類比數位轉換器)及一系統時脈。

圖12展示一驗核方法之另一實例，該方法可以是使用與其相關聯之邏輯電路系統來驗核一列印設備組件之一方法。在一些實例中，該邏輯電路系統可以是如上述之一邏輯電路系統封裝體404a至404d、900及/或處理設備424。

在這項實例中，於程序塊1200中，邏輯電路封裝體以經密碼編譯認證回應對指向其第一位址之一第一驗核請求作出回應。作為第一驗核之部分，可包括封裝體(之至少部分)之一版本身份(即修訂ID)之任何一者或任何組合；每類別之若干胞元；一時脈計數；一讀取/寫入歷程資料以及與第二位址有關之其他身份及特性資料。在一些實例中，可在第一邏輯電路中儲存與一第二邏輯電路相關聯之身份資料，諸如版本身份，如上述。在一些實例中，第一及第二邏輯電路兩者都可儲存識別資料。在一些實例中，將一第二邏輯電路致能之後，如上述，該方法在程序塊1202中，包含接收一位址設定信號，其係經由I2C匯流排發送至與邏輯電路系統相關聯之一初始第二位址。在一些實例中，位址設定信號可指出一臨時第二位址。舉例而言，主機邏輯電路系統(例如：一列印設備之邏輯電路系統)可選擇及/或產生臨時第二位址，並將此位址傳送至與可置換列印設備組件相關聯之邏輯電路系統。在其他實例中，可採用其他方式選擇臨時第二位址，舉例而言，基於邏輯電路系統之一記憶體中保持之資料來選擇。程序塊1204包含將第二位址設定為邏輯電路系統之位址。如上述，在一些實例中，這可包含以一臨時位址置換一預設位址，在一些實例中，該臨時位址可藉由一列印設備來選擇。

在一些實例中，可在一通訊時段之持續時間內留存該臨時第二位址，然後可將該位址回復成初始位址(其可因此提供一預設位址)。在一些實例中，初始位址在第二邏輯電路已致能之下個時機復原。

該方法於程序塊1206中延續，藉由讀取邏輯電路系統之一記憶體來確定第二驗核回應以提供版本身份之一指示。這可以是邏輯電路封裝體中，例如該封裝體之一第二邏輯電路中，所使用硬體、軟體及/或韌體之版本之一指示。在一些實例中，這可以是可作為邏輯電路之部分提供之至少一個感測器之版本之一指示。第二驗核之版本身份(即修訂ID)可與第一驗核之版本身份相匹配。

舉例而言，這可包含提供一或多個「修訂值」，其可以是一或多個暫存器之內容。可能的狀況是，並且在一些實例中，邏輯電路系統之各晶粒及/或子組件與指出硬體類型或版本之一修訂值相關聯，並且可允許一主控I2C電路提供更適當之通訊。

假設所回傳值符合預定準則(舉例而言，回傳一預期數量之修訂值及/或該修訂值係藉由一主機列印設備來辨識，或具有一有效格式或類似者)，則該方法在程序塊1208中延續，藉由測試邏輯電路系統之至少一個組件來確定再一第二驗核回應以回傳一測試結果。儘管可未提供與所有邏輯電路系統都相關聯之感測器(及/或可未進行其測試)，在一些實例中，第二驗核回應仍可包含涉及透過第二位址進行通訊之任何所提供感測器或胞元之一實際測試。舉例而言，這可包含用以指出一胞元及/或一電阻器正如預期作出回應之一測試。舉例而言，如上述，該測試可包括例如藉由將所測量時脈速度與一所儲存時脈速度作比較來驗證絕對或相對時脈速度。在一些實例中，時脈速度之一期望值可基於版本身份之指示(例如：「修訂值」)來確定。舉例而言，可確定期望一特定硬體版本具有一特定回應值。

在程序塊1210中，該方法包含藉由讀取邏輯電路系統之一記憶體來確定再一第二驗核回應，以提供至少一種感測器類別中單元或感測器數量之一指示。在一些實例中，此第二驗核之所回傳數量應該與第一驗核中所提供之一感測器計數相匹配。舉例而言，這可提供一液位感測器中電阻器數量之一指示。在一些實例中，可提供有例如與不同感測器類型有關之複數個值。此驗核特徵可允許一列印設備為以後讀取感測器而組配參數。另外，如果此值並非可藉由匹配在第一及第二驗核中提供之值來確定之一期望值，則可能導致邏輯電路系統未能通過一驗核測試。在一些實例中，該期望值可基於第二驗核回應來確定。舉例而言，可確定期望一特定硬體版本具有一特定數量之感測器。

在這項實例中，邏輯電路系統至少有部分之讀取及/或寫入狀態(在一些實例中，一第二邏輯電路之讀取/寫入歷程)是在持續基礎上記錄在其一記憶體中，舉例而言，介於與圖12之各程序塊相關聯之動作之間。特別的是，在這項實例中，將一讀取/寫入狀態之複數個指示儲存在一記憶體中，各指示係使用不同預定演算法功能來確定。可施用此類演算法功能(其可以是秘密演算法功能，或可基於秘密資料，其中解決方案亦可基於內待布置可置換列印設備組件之列印設備已知之一秘密來推導)，使得不同讀取/寫入操作導致儲存一不同值。該演算法功能可包括攪拌，例如簽署讀取/寫入歷程值，其可藉由在邏輯電路系統封裝體上硬佈線或已寫入指令來執行。在一些實例中，讀取及/或寫入之內容可藉由演算法來考量，使得如果讀取/寫入操作之內容不同，則相同數量之讀取/寫入操作可導致與歷程相關聯之一不同值。在一些實例中，讀取/寫入操作之順序亦可影響儲存之值。可將演算法儲存或硬佈線在邏輯電路系統封裝體中，例如在第二邏輯電路中。在一些實例中，讀取/寫入歷程狀態值可用於資料通訊錯誤檢查。在一些實例中，邏輯電路系統封裝體被組配用以在讀取/寫入事件之後才更新讀取/寫入歷程。舉例而言，可組配，例如硬佈線第二邏輯電路以在第二邏輯電路上進行各相應讀取或寫入動作之後重寫該讀取/寫入歷程資料部分，其中可在各讀取或寫入週期之後或當下重寫該讀取/寫入歷程資料部分。可在來自列印設備之一讀取請求、來自列印設備之一寫入請求、或以上兩者之後，更新讀取/寫入歷程資料部分。舉例而言，該更新可基於一內部輸出緩衝器重新整理，或其可基於列印設備電路之一所接收指令。可硬佈線第二邏輯電路以基於第二邏輯電路之動作來更新讀取/寫入歷程資料部分。在一實例中，邏輯電路系統封裝體被組配用以在將第二位址重新組配為臨時位址時不更新讀取/寫入歷程。在一實例中，邏輯電路系統封裝體被組配用以在將第二位址組配為臨時位址之後，才在所測得時段內更新讀取/寫入歷程。在又另一實例中，列印設備重寫該讀取/寫入歷程資料欄。

因此，在這項實例中，該方法更包含儲存邏輯電路系統之讀取/寫入歷程狀態之複數個指示、以及以邏輯電路系統之各讀取/寫入請求來更新所儲存指示。

在程序塊1212中，該方法包含確定再一第二驗核回應，該第二驗核回應包含邏輯電路系統之一讀取及/或寫入歷程之一指示。該回應可基於該請求中提供之一指示來選擇，使得選擇及回傳與一特定演算法功能相關聯之一期望值。可將演算法功能儲存或硬佈線在邏輯電路系統封裝體中，例如在第二邏輯電路中。演算法功能可包括簽署讀取/寫入歷程資料。提供若干不同演算法功能可協助提升驗核程序之安全性。

在一項實例中，邏輯電路系統包含至少一個暫存器(例如：唯讀暫存器)，其建立代表一簽章之一值，亦即，其允許藉由儲存資料之一列印設備進行解碼及檢查以解碼該簽章。指出讀取/寫入歷程之一值可儲存於其中，並且可在邏輯電路系統內發生操作(讀取/寫入)時予以更新，因此可提供邏輯電路系統之一讀取及/或寫入歷程之一指示。可能並非所有動作都導致暫存器更新，並且可能有至少一個不導致值更新之暫存器存取事件。讀取/寫入之順序可對該等值造成影響。由於主機設備可保持其對邏輯電路系統提出請求之自有讀取及寫入歷程，因此可對照其自有記錄來驗證該值，以判斷是否正在進行讀取/寫入及/或判斷用以確定該值之功能是否如預期運作。

在這項實例中，儘管此類方法可視為虛擬密碼編譯方法，由於該等方法可基於一共享秘密，所以可提供第二驗核回應，而不用一數位簽章或訊息認證碼或對話金鑰或對話金鑰識別符，也不可將其資格認定為經密碼編譯認證通訊，而第一驗核回應則可提供有一數位簽章、訊息認證碼或對話金鑰及/或對話金鑰識別符，並且可資格認定為經密碼編譯認證通訊。在一項實例中，不同驗核可與可採用一相對具省成本效益之方式整合在封裝體中之不同邏輯電路相關聯，而不會損及系統完整性。

在一些實例中，圖10至12中任一圖式之方法可關於感測器可能接觸列印流體之可置換列印設備組件來實行。此類接觸可意味著感測器容易蒙受損壞，因此驗證感測器是否如意欲作用可特別有效益。然而，亦可關於其他類型之可置換列印設備組件來實行該等方法。

在一些實例中，如果任何驗核回應均不如預期(或者，在一些實例中，如果未收到一請求之一回應及/或一確認)，則一列印設備可確定一可置換列印設備組件未通過一檢查，並且在一些實例中，可拒絕可置換列印設備組件。在一些實例中，列印設備之至少一種操作可由於一可置換列印設備組件未通過一檢查而加以防止或更改。

在一些實例中，可在時間片段中提供驗核回應，其中各測試係以一串列方式實行。

圖13A展示藉由與一電路系統封裝體1302相關聯之一感測器總成1300來具體實現之一第二邏輯電路之一可能實際布置結構之一實例。感測器總成1300可包含一薄膜堆疊，並且包括至少一個感測器陣列，諸如一液位感測器陣列。布置結構具有一高長度:寬度長寬比(舉例如沿著一基板表面所測得)，舉例而言，寬度約為0.2 mm，舉例而言，小於1 mm、0.5 mm或0.3 mm，並且長度約為20 mm，舉例而言，大於10 mm，導致長度:寬度長寬比等於或高於大約20、40、60、80或100:1。在一已安裝條件下，可沿著高度測量長度。這項實例中之邏輯電路可具有小於1 mm、小於0.5 mm或小於0.3 mm之一厚度，如在(例如：矽)基板之底端與對立外表面之間所測得。這些尺寸意味著個別胞元或感測器很小。感測器總成1300可設置在一相對剛性載體1304上，其在這項實例中亦攜載接地、時脈、電力及資料I2C匯流排觸點。

圖13B展示一列印匣1312之一透視圖。列印匣1312具有一外罩1314，外罩1314具有比其高度H更小之一寬度W，並且具有比高度H更大之一長度L或深度。一列印液體輸出1316 (在這項實例中，設置在匣體1312之底面上之一列印劑出口)、一空氣輸入1318及一凹口1320係設置在匣體1312之一前端面中。凹口1320跨匣體1312之頂端延伸，並且一邏輯電路系統封裝體1302 (例如：如上述之一邏輯電路系統封裝體400a至400d、900)之I2C匯流排觸點(即接墊) 1322係設置在凹口1320向外罩1314之側壁之內壁抵靠之一側面處，相鄰於外罩1314之頂端及前端。在這項實例中，資料觸點係諸觸點1322中之最低觸點。在這項實例中，邏輯電路系統封裝體1302係抵靠側壁之內側面設置。

在一些實例中，邏輯電路系統封裝體1302包含如圖13A所示之一感測器總成。

將了解的是，由於在出貨及使用者搬運期間、或在產品之整個壽命期間，邏輯電路系統可能發生電氣短接或損壞，因此將邏輯電路系統置放在一列印材料匣體內可能對匣體之可靠度造成挑戰。

一受損感測器可能提供不準確之測量結果，並且在評估該等測量結果時導致一列印設備做出不當決策。因此，可使用關於圖10至12載明之一方法來驗證基於一特定通訊序列與邏輯電路系統進行之通訊內容是否提供預期結果。這可驗核邏輯電路系統之運作健康狀態。

在其他實例中，一可置換列印設備組件包括本文中所述任何實例之一邏輯電路系統封裝體，其中該組件更包含一液體體積。該組件可具有大於一寬度W之一高度H及大於該高度之一長度L，該寬度在兩個側面之間延伸。封裝體之介面墊可設置在該等側面中面向一切口供一資料互連插入之一側面之內側處，該等介面墊沿著一高度方向在該組件之頂端及前端附近延伸，並且該資料墊係該等介面墊之最底端接墊，該組件之液體與空氣介面係設置在與高度方向H平行之相同垂直參考軸上之前端處，其中該垂直軸係平行於介接該等介面墊之軸並與之有距離(亦即，該等接墊係從該邊緣部分內縮一距離d)。邏輯電路系統封裝體之其餘部分亦可底靠內側面設置。

在一些實例中，列印匣包含一列印材料容器，該列印材料容器包含一驗核電路系統封裝體，該驗核電路系統封裝體包含一記憶體、用於與一列印設備之一I2C匯流排連接之一觸點陣列、至少一個計時器、以及電路系統，該電路系統用來提供藉由向一I2C匯流排上一第一位址發送之訊息來觸發之一第一驗核功能；以及藉由在該I2C匯流排上向一第二位址發送之訊息來觸發之一第二驗核功能。

在諸如列印匣之預先存在列印設備組件中，邏輯電路系統封裝體可由有時稱為微控制器或安全微控制器之積體電路所組成。這些積體電路被組配用以有時採用一安全方式來儲存、傳遞及更新對應列印設備組件之狀態及特性。該狀態可包括例如每次列印工作之後及基於滴劑計數及/或頁面計數藉由列印設備來更新之一列印材料位準。狀態基於滴劑計數或頁面計數意味著測量一剩餘列印材料位準之一間接方式，因為其可基於例如全域列印統計資料，而不是個別列印設備組件之內容。所以，一列印設備組件如藉由其相關聯邏輯電路系統封裝體所儲存及反映之狀態或特性可能錯誤或不可靠。

本揭露因應適用於將進一步感測裝置連接至一列印設備組件、或包括那些感測裝置之第一例示性邏輯電路系統封裝體。本揭露亦因應邏輯電路系統封裝體之其他實例，該邏輯電路系統封裝體被組配用以與一列印設備邏輯電路相容，該列印設備邏輯電路係經設計以與(例如：讀取、寫入及/或命令)第一例示性邏輯電路系統封裝體相容。

如所述，舉例而言，除了通常未被組配用以直接測量某些組件之狀態的前述基於微控制器之積體電路以外、或將該等積體電路取而代之，本揭露之不同實例還促進一可置換列印組件之一電路封裝體中之不同子裝置與一列印機控制器進行通訊。

在一項實例中，邏輯電路封裝體允許在控制成本及/或製造的同時進行一相對安全且可靠之通訊。本揭露之某些實例促進將能力新增到列印機中(部分)現有通訊協定，諸如與列印設備組件上之積體電路通訊之現有I2C匯流排。

在一項實例中，本揭露探索將例如晶片實驗室型、胞元陣列(舉例而言，作為「第二邏輯電路」之部分)含納在列印設備組件邏輯電路系統封裝體中，其在一項實例中可搭配現有列印設備介面匯流排來實施，以舉例而言，努力控制成本及可靠度。如前述，第二邏輯電路之實例包括薄型、矽基感測器陣列。在一項實例中，這些感測器未使用已建立或標準之數位資料通訊協定，諸如I2C。反而，其可依賴自訂類比信號通訊。本揭露之實例有些涉及將此類記憶體陣列整合在列印設備組件之邏輯電路系統封裝體中。

圖14表示包括此類感測器陣列之一邏輯電路系統封裝體之不同特定實例。

在某些實例中，將相對未探索、有時相對複雜之感測裝置整合到列印設備組件可能導致本領域中非預期之問題。舉例而言，製造商可能不能夠確切地預測本創新在不同氣候條件下放在架子上數年後，然後在不同列印條件期間及之間處於一連接狀態可能的運作狀況。另外，可能出現非預期成本及製造問題。也可能基於其他理由而期望提供用以連接至相同列印設備之一替代組件。若要減輕這些潛在挑戰或其他挑戰中之任何挑戰，諸如列印服務匣體之某些列印設備組件可能未配有感測器陣列。因此，本揭露亦含括與最初適用於向具有感測器之第二邏輯電路進行通訊之一主機列印設備邏輯電路相容之其他例示性邏輯電路系統封裝體，其主機列印設備在某些例子中，於設計這些其他相容封裝體之前，可能已經在全球各地許多不同客戶所在處運作。這些其他相容封裝體適用於不依賴具有感測器之相同第二邏輯電路以與原始主機列印設備邏輯電路通訊。在這些實例中，諸如感測器裝置之某些實體硬體組件可至少部分地以代表不同性質或狀態之不同虛擬或硬佈線組件或資料來取代，端視所接收之列印機命令而定，其可允許列印設備隨著包括原始感測器陣列而接受這些邏輯電路系統封裝體。除了可操作以外，這些相容封裝體可能還需要通過某些完整性檢查，諸如所述第一及第二驗核。

在一項實例中，這些相容封裝體可相對便宜或相對容易製造。在其他實例中，這些相容封裝體可比本揭露之感測器陣列邏輯電路系統封裝體更可靠。在又其他實例中，這些相容封裝體提供感測器陣列式第二邏輯電路之一替代方案。在又其他實例中，這些相容封裝體可促進測試或維修列印設備或列印設備之其他組件。相容封裝體可經設計以輸出類似於列印設備邏輯電路命令之回應，以使得列印設備邏輯電路接受該回應，猶如安裝一原始第二邏輯電路。在某些實例中，當本領域某些感測器陣列式邏輯電路封裝體無法取代這些有缺陷積體電路時，可提供相容積體電路以節省成本；因為其更容易製造；作為一替代方案；或基於其他理由。圖15揭示此類其他、相容邏輯電路封裝體之一實例。前述實例亦含括此類替代封裝體，舉例如圖4B。

圖14繪示一邏輯電路系統封裝體1401，其用於供一可置換之列印組件透過單一介面封裝體與一列印設備邏輯電路介接，並且具有伴隨胞元或感測器陣列之一第二邏輯電路1405。雖然將在下文作說明之子特徵可能設置在單一封裝體中而在第一與第二邏輯電路1403、1405之間沒有一清楚相異處，邏輯電路系統封裝體1401仍可包括一第一邏輯電路1403及一第二邏輯電路1405。事實上，所示之邏輯電路系統封裝體1401可包括所示子組件中之一些，而非全部。本揭露之其他實例中已因應所示子組件。該等特徵有些係關於第一及第二驗核作解釋。為了更加理解圖14之某些特徵，請參照本揭露中引用之所有公告，該等公告全都涉及本案申請人。

第一邏輯電路1403包括可以是一第一I2C位址之一第一位址(以一區塊1402指出)，並且可有別於要同時連接至相同主機設備之其他組件之其他封裝體。第二邏輯電路1405可包括一第二位址(以區塊1404指出)，其至少在致能第二邏輯電路1405之前或當下，可與要同時連接至相同主機設備之其他組件之其他封裝體相同。在致能第二邏輯電路1405當下或之後，第二位址可被重新組配為例如有別於其他已連接封裝體1401。

第一邏輯電路1403包括一記憶體1407及一CPU (中央處理單元) 1409。記憶體1407可包括一已簽署及未簽署部分，舉例而言，端視一特定資料特徵之所欲安全性而定，如由一OEM所欲及/或部分地由各已簽署或未簽署部分之可用空間所欲。記憶體1407可儲存與可置換列印組件相關聯之特性、狀態及身份資料1415、1419/1437其中至少一者。該等特性可包括顏色、列印材料類型、顏色映射圖1411、顏色轉換配方1413、以及其他特性。身份1415可包括一產品編號、品牌及/或要與可置換列印設備組件之身份相關聯之任何代碼，例如倘若有需要或基於其他理由則用於與一OEM之一保固相關聯。在某些實例中，舉例而言，當OEM除外之一第三方供應封裝體1401時，一或諸身份1419/1437、1415可刻意留空白。狀態可包括用於例如基於頁面計數、滴劑計數其中至少一者、及/或基於第二邏輯電路1403、1405之胞元1451、1453、1457、1455之一狀態與一相對或絕對列印材料位準1427相關聯之資料。第一邏輯電路1403可更包括用以對訊息進行密碼編譯認證之一密碼編譯金鑰1441，該等訊息可包括該等狀態、特性及/或身份中任何一者。

邏輯電路系統封裝體1401包括用以將包括第一及第二邏輯電路1403、1405之封裝體子組件互連至列印設備介面匯流排之一介面1423，舉例而言，包括三個或四個I2C相容互連接墊。邏輯電路系統封裝體1401可包括單獨、專屬身份認證邏輯1417。該專屬認證邏輯可包括與CPU 1409分離之其自有專屬處理器，舉例而言，經特別設計以在一短時窗1421內進行一特定計算週期非常多次。可將時窗1421儲存在記憶體1407中。邏輯電路系統封裝體1401可包括一第一計時器1429，用以測量一命令中指出之一計時器週期，舉例而言，用以執行一特定任務，諸如致能一第二邏輯電路。第一邏輯電路1403可包括、或連接至一信號路徑及/或開關，用以致能第二邏輯電路1405，及/或用以確定邏輯電路系統封裝體1401要對指向第二、可重新組配位址(以一區塊1404指出)之命令作出回應之一時間。

記憶體1407可儲存與第二邏輯電路1405有關之特性。記憶體1407可為至少一種類別之胞元1451、1453、1457、1455中之各者儲存一胞元計數1431，以與(諸)相應類別之若干胞元相關聯。記憶體1407可儲存可與一第二計時器1435之一相對或絕對時脈速度相關聯之一時脈計數1433。記憶體1407可儲存要與第二邏輯電路1405之一修訂ID 1437相關聯之一修訂ID 1419。

前述資料有些可被包括作為數位簽署資料，舉例而言，諸如時窗1421、修訂ID 1419、顏色轉換配方1413、顏色映射圖1411、胞元計數1433其中至少一者。在一項實例中，密碼編譯金鑰1441係儲存在應理解為係由第一記憶體1407所含括之單獨、安全硬體記憶體中。

再者，記憶體1407可儲存下列至少一者：用以使用金鑰1441來對訊息進行密碼編譯認證之指令1443；用以在時窗1421內提供一經認證挑戰回應之指令1443；以及用以基於包括一計時器週期及/或一任務之一相應命令來致能/啟動第二邏輯電路1405之指令1445，包括例如以第一計時器1429測量時間週期；以及其他認證或非認證指令。邏輯電路系統封裝體1401可被組配成使得對指向第一位址之命令作出回應之通訊內容可使用例如隨附一訊息認證碼及/或對話金鑰識別符之密碼編譯金鑰1441來密碼編譯認證，而對指向第二位址之命令作出之回應則可不使用例如未隨附一訊息認證碼及/或對話金鑰識別符之金鑰1441來密碼編譯認證。

第二邏輯電路1405包括不同類別之若干胞元1451、1453或胞元陣列1455、1457，其數量可對應於胞元計數1431、1463。所示實例包括四種不同胞元類別，但可有更多或更少不同胞元之類別。舉例而言，各類別之胞元可具有一相似之電阻、大小、材料或其他性質。一胞元陣列可包括至少50或至少100個胞元。該等胞元可適用於加熱或感測某一性質，諸如列印材料在相鄰胞元處之存在性。該等胞元可包括具有或沒有感測或加熱性質之電阻器、或僅用以接收信號而不影響一讀取或寫入動作之虛設胞元。取決於胞元之類型，至少一個ADC及/或DAC 1467可用於在數位及類比之間轉換信號，舉例而言，用以經由介面1423促進信號轉換。

第二邏輯電路1405可包括可確定一內部時脈速度之一第二計時器1435，其時脈速度可對應於所儲存之時脈計數1433。

第二邏輯電路1405可儲存一修訂ID 1437，其可藉由列印設備與某些性質相關聯。如關於第一及第二驗核回應所解釋，列印設備可比較儲存在相應第一及第二邏輯電路1403、1405上之第一及第二修訂ID。

第二邏輯電路1405可被組配用以傳遞涉及各相應胞元類別之至少一個胞元計數1463，其可對應於第一邏輯電路1403之胞元計數1431。在另一實例中，每種類別之胞元可藉由列印設備邏輯電路或邏輯電路系統封裝體在安裝於列印設備中時予以探測。舉例而言，第二邏輯電路1405之一胞元計數可藉由測量一最後感測器或最後感測器性質來確定。可將所讀取或測試胞元計數與儲存在第一邏輯電路1403中之胞元計數作比較。

邏輯電路系統封裝體1401可包括儲存一讀取/寫入歷程之一欄位或資料部分1465，該讀取/寫入歷程與讀取及寫入動作相關聯，該等讀取及寫入動作與例如臨時第二位址1404之第二位址1404相關聯。邏輯電路系統封裝體可被組配用以使用可部分基於讀取/寫入對話之內容及/或基於其他變數之一演算法功能在各相應讀取/寫入對話之後更新該欄位，該功能可為某形式之位元攪拌。

第二邏輯電路1405可包括一第二記憶體布置結構1461，其儲存這些第二邏輯電路特性其中至少一者，諸如胞元計數1463、R/W歷程1465及/或修訂ID 1437。

如先前關於第一及第二驗核所述，在一項實例中，來自第二邏輯電路1405之通訊內容未如來自第一邏輯電路1403之通訊內容使用相同密碼編譯金鑰來密碼編譯認證，及/或完全未進行密碼編譯認證。在一項實例中，可將第二邏輯電路1405之信號輸出硬佈線以攪拌其輸出信號，該等輸出信號進而可藉由列印設備邏輯電路來解碼。

圖15繪示一相容邏輯電路系統封裝體1501，其被組配用以如圖14之邏輯電路系統封裝體1401具有類似於相應列印設備命令之回應。邏輯電路系統封裝體1501包括用以連接至列印設備介面匯流排之一介面1523，舉例而言，包括三個或四個I2C相容互連接墊。第一邏輯電路系統封裝體1501包括一記憶體1507及一CPU (中央處理單元) 1509。封裝體1501可儲存用以回應於對應命令之指令1545，該等對應命令指向(i)一第一位址；並且於包括一時段之一致能命令，指向(ii)一初始第二位址；以及當接收一經重新組配位址時，指向(iii)一經重新組配第二位址(如區塊1502、1504所指)。記憶體1507可儲存特性1515、1519、1537其中至少一者，包括與可置換列印組件相關聯之身份資料及一狀態1527。

此例示性封裝體1501可包括某些LUT、演算法1505及/或硬佈線1551、1553、1555、1557，其被組配用以產生列印設備邏輯電路與這些胞元相關聯之回應。在一項實例中，邏輯電路系統封裝體1501之硬佈線如圖14之胞元陣列及胞元具有類似性質，用以協助產生相容輸出信號或接收輸入信號。在一項實例中，該硬佈線是用來接收輸入信號及/或模仿諸如電阻器及暫存器之胞元。在一項實例中，該硬佈線可包括對應於一時脈計數1533之一第二計時器或時脈。在另一實例中，圖14之第二邏輯電路可例如使用該LUT及/或演算法1505以一全虛擬仿真來取代，不用附加硬佈線。輸出LUT 1505可被組配用以例如至少部分基於一已更新狀態1527，使某些所接收命令及信號與某些可接受輸出相關聯。除了輸出LUT 1505以外或代替輸出LUT 1505，可提供演算法以產生相容輸出。因此，輸出LUT、演算法1505、以及硬佈線1551、1553、1555、1557可被組配用以代表一感測器陣列1451、1453、1455、1457或一完整第二邏輯電路1405 (圖14)，其在圖15之這項實例中，為至少部分虛擬，並且不需要以列印設備將對此進行解譯之方式來代表列印組件之一實際狀態。反而，LUT、演算法1505及/或硬佈線1551、1553、1555、1557可促進一運作、相容之邏輯電路系統封裝體1501而能夠以列印設備進行列印。

相容封裝體1501例如在一個欄位中或在兩個欄位中儲存修訂ID 1519、1537，或者至少被組配用以基於一對應讀取請求將其提供至列印設備。修訂ID 1519、1537係列印設備邏輯電路可與第二邏輯電路相關聯之另一ID，其如這項實例中所解釋，可非實體存在，而是在某種程度可採用虛擬方式來代表。類似的是，封裝體1501可儲存一胞元計數1531、1563、一時脈計數1533，其可與或可不與計時器1529、1535之一相對或絕對時脈速度相關聯。邏輯電路系統封裝體1501可被組配用以儲存及/或輸出與命令相關之讀取/寫入歷程1565至經重新組配第二位址1504。修訂ID、胞元計數、時脈計數及讀取/寫入歷程可回應於經由例如經重新組配第二位址之第二位址提出之讀取請求採用可讀方式來提供，並且在一進一步實例中，可不使用密碼編譯金鑰1541來密碼編譯認證。

此邏輯電路系統封裝體1501之某些特徵可類似於圖14之第一邏輯電路1403、或與之相同。舉例而言，該等特性可包括顏色、列印材料類型、顏色映射圖1511、顏色轉換配方1513、以及其他特性。身份或諸身份1515可包括一產品編號、品牌及/或要與可置換列印設備組件之身份相關聯之任何代碼。狀態1527可包括列印設備與一列印材料位準相關聯之資料。邏輯電路系統封裝體1501可包括用以對訊息進行密碼編譯認證之一密碼編譯金鑰1541，該等訊息可包括該等狀態、特性及/或身份中任何一者。邏輯電路系統封裝體1501可包括單獨、專屬認證邏輯1517，並且儲存一對應時窗1521。邏輯電路系統封裝體1501可包括一第一計時器1529、1535，用以測量如一相應命令中指出之一計時器週期。在一項實例中，單一計時器裝置1529、1535可用於代表第一及第二計時器。

再者，封裝體1501可儲存下列至少一者：用以使用金鑰1541來對訊息進行密碼編譯認證之指令1543；用以在時窗1421內提供一經認證挑戰回應之指令1543；以及用以基於包括一計時器週期及/或一任務之一相應命令來設定位址1502、1504之指令1545，包括例如以第一計時器1529、1535測量時間週期；以及其他認證或非認證指令。邏輯電路系統封裝體1401可被組配成使得對指向第一位址之命令作出回應之通訊內容係使用例如隨附一訊息認證碼及/或對話金鑰識別符之密碼編譯金鑰1541來密碼編譯認證，而對指向第二位址之命令作出之回應則可不使用例如未隨附一訊息認證碼及/或對話金鑰識別符之金鑰1541來密碼編譯認證。

前述資料部分有些可儲存為已數位簽署資料，舉例而言，諸如時窗1521、修訂ID 1519、1537、顏色轉換配方1513、顏色映射圖1511、胞元計數1533及其他資料其中至少一者，以允許一列印機對應地解碼/移除簽署該資料。

在圖14及15之實例中，邏輯電路系統封裝體1401、1501之介面1423、1523之介面連接墊可對應於圖13A及13B所示之介面觸點。圖15之實例可全部或大部分設置在圖13B之列印設備組件之外側，而圖14之實例則可部分或大部分設置在圖13B之列印設備組件之內側(舉例而言，抵靠列印材料貯器之內壁設置)，但介面連接墊除外。

本文中所述之各邏輯電路系統封裝體400a至400d、806a至806d、900、1401、1501各可具有本文中所述或處理電路系統424之任何其他邏輯電路系統封裝體400a至400d、806a至806d、900、1401、1501之任何特徵。本文中所述之處理電路系統424可具有邏輯電路系統封裝體400a至400d、806a至806d、900、1401、1501之任何特徵。任何邏輯電路系統封裝體400a至400d、806a至806d、900、1401、1501或處理電路系統424均可被組配用以實行本文中所述方法之至少一個方法程序塊。任何第一邏輯電路均可具有任何第二邏輯電路之任何屬性，反之亦然。

可將本揭露中之實例提供為方法、系統或機器可讀指令，諸如軟體、硬體、韌體或類似者之任何組合。可在內有或上有機器可讀程式碼之一機器可讀儲存媒體(包括但不限於碟片儲存器、CD-ROM、光學儲存器等)上包括此類機器可讀指令。

本揭露係參照根據本揭露之實例之方法、裝置及系統之流程圖及方塊圖作說明。雖然上述流程圖展示一特定執行順序，仍可採用與所示者不同的執行順序。與一個流程圖有關所述的程序塊可與另一流程圖之程序塊組合。應瞭解的是，可藉由機器可讀指令來落實流程圖及方塊圖中的至少一些區塊、以及其組合。

機器可讀指令舉例而言，可藉由一通用電腦、一特殊用途電腦、一嵌入式處理器、或其他可規劃資料處理裝置之處理器來執行，以落實本說明及簡圖中所述之功能。特別的是，一處理器或處理電路系統可執行該等機器可讀指令。因此，該等設備及裝置(例如：邏輯電路系統及/或控制器)之功能模組可藉由執行一記憶體中所儲存機器可讀指令之一處理器、或根據邏輯電路系統中所嵌入指令而運作之一處理器來實施。「處理器」一詞要廣義解讀為包括有一CPU、處理單元，ASIC、邏輯單元、或可規劃閘陣列等。此等方法及功能模組全都可藉由單一處理器來進行或區分成數個處理器。

該等機器可讀指令亦可儲存於一可導引該電腦或其他可規劃資料處理裝置在一特定模式下運作之機器可讀儲存器(例如：一有形機器可讀媒體)中。

亦可將此類機器可讀指令載入到一電腦或其他可規劃資料處理裝置上，以使得該電腦或其他可規劃資料處理裝置進行一串操作以產生電腦實施之處理，因此，該電腦或其他可規劃裝置上執行之指令落實流程圖中及/或方塊圖中(諸)區塊所指定之功能。

再者，本文中之教示可採用一電腦軟體產品之形式來實施，該電腦軟體產品係儲存在一儲存媒體中，並且包含用於使一電腦裝置實施本揭露之實例中所明載之方法之複數個指令。

儘管本方法、設備及有關態樣已參照某些實例作說明，仍可進行各種修改、變更、省略及替代但不會脫離本揭露之精神。因此，意欲本方法、設備及有關態樣僅由以下申請專利範圍及其均等論述之範疇來限制。應知上述實例說明而不是限制本文中所述，而且所屬技術領域中具有通常知識者將能夠設計許多替代實作態樣但不會脫離隨附申請專利範圍之範疇。關於一項實例所述之特徵可與另一實例之特徵組合。

「包含」一詞未排除一請求項中所列除外元件的存在，「一」或其詞形變化未排除複數個，而且單一處理器或其他單元可實現申請專利範圍中所詳載數種單元之功能。

任何附屬項之特徵可與任何獨立項或其他附屬項之特徵組合。 在一些實例中，本揭露包含以下陳述中任一陳述。陳述 1.  一種邏輯電路系統封裝體，其被組配用以與一列印設備邏輯電路通訊， 其中該邏輯電路系統封裝體被組配用以回應於向一第一位址及向至少一個第二位址發送之通訊內容，以及 該邏輯電路系統封裝體包含一第一邏輯電路，其中該第一位址係用於該第一邏輯電路之一位址，以及 該封裝體被組配成使得回應於向該第一位址發送之指出一任務及一第一時段之一第一命令，該封裝體可在該時段之一持續時間內經由至少一個第二位址予以存取。 2.  如陳述1之邏輯電路系統封裝體，其中該封裝體係用於與一列印材料容器相關聯。 3. 如陳述2之邏輯電路系統封裝體，其更包含儲存資料之一記憶體，該資料代表該列印材料容器之至少一種特性。 4.  如任何前述陳述之邏輯電路系統封裝體，其被組配用以與I2C相容，並且其中該等第一及第二位址其中至少一者係I2C相容位址。 5.  如任何前述陳述之邏輯電路系統封裝體，其中該封裝體無法在該第一時段前之一第二時段內及/或在該第一時段後之一第三時段內經由該第二位址予以存取。 6.  如任何前述陳述之邏輯電路系統封裝體，其被組配用以： 在該第一時段之外回應於向該第一位址發送之通訊內容，而不回應於向該(等)第二位址發送之通訊內容；以及 在該第一時段內回應於向該(等)第二位址發送之通訊內容，而不回應於向該第一位址發送之通訊內容。 7.  如任何前述陳述之邏輯電路系統封裝體，其被組配用以在該第一時段之各開始時將該第二位址設定為一初始第二位址。 8.  如陳述7之邏輯電路系統封裝體，其中該封裝體被組配用以回應於向該初始第二位址發送之一命令而將其第二位址設定為一臨時位址，該命令包括該臨時位址。 9.  如陳述7或8之邏輯電路系統封裝體，其中在接收到向該第一位址發送之指出該任務及該第一時段之一後續命令時，該邏輯電路系統封裝體被組配為具有該相同初始第二位址。 10.     如任何前述陳述之邏輯電路系統封裝體，其中該第一邏輯電路是用來在該時段之該持續時間內進行該任務。 11.     如前述10之邏輯電路系統封裝體，其中該任務包含下列至少一者： 啟動該第二位址、止動該第一位址、將一信號傳送至該封裝體之另一邏輯電路、將該初始第二位址重新組配為一不同、臨時第二位址、進行一運算任務、以及監測該第一邏輯電路之一計時器。 12.     如任何前述前述之邏輯電路系統封裝體，其中該第一邏輯電路包含用以對該時段之該持續時間進行測量之一計時器。 13.     如任何前述前述之邏輯電路系統封裝體，其中該第一邏輯電路被組配用以在該時段之該持續時間內不回應於向該第一位址發送之命令。 14.     如任何前述陳述之邏輯電路系統封裝體，其中該封裝體被組配用以回應於向該第一位址發送之通訊內容而在一第一模式中操作，並且用以回應於向該第二位址發送之通訊內容而在一第二模式中操作。 15.     如任何前述陳述之邏輯電路系統封裝體，其中該封裝體被組配用以回應於向該第一位址發送之經密碼編譯認證通訊內容而提供一經密碼編譯認證回應集合，以及用以回應於向該至少一個第二位址發送之通訊內容而提供一第二、未經密碼編譯認證回應集合。 16.     如任何前述陳述之邏輯電路系統封裝體，其更包含一第二邏輯電路，其中該第二位址係該第二邏輯電路之一位址。 17.     如陳述16之邏輯電路系統封裝體，其中該第二邏輯電路包括一非依電性記憶體、複數個暫存器、一計時器、以及讀取及/或寫入緩衝器其中至少一者。 18.     如陳述16或17之邏輯電路系統封裝體，其中該第二邏輯電路包含至少一個感測器或感測器陣列。 19.     如陳述16至18中任何陳述之邏輯電路系統封裝體，其中該封裝體包含介於該等第一與第二邏輯電路之間的一專屬信號路徑，並且該至少一個第二位址係藉由該第一邏輯電路經由該專屬信號路徑發送一信號來致能，以及其中該封裝體被組配用以回應於該第一命令而啟動該第二邏輯電路。 20.     如陳述19之邏輯電路系統封裝體，其中該信號存在於該時段之該持續時間內。 21.     如任何前述陳述之邏輯電路系統封裝體，其包含至少一個感測器或感測器陣列。 22.     如陳述20之邏輯電路系統封裝體，其中該至少一個感測器或感測器陣列包含一列印材料位準感測器及另一感測器類型其中至少一者。 23.     如任何前述陳述之邏輯電路系統封裝體，其被組配用以在該時段之外並且回應於向該第一位址發送之通訊內容而傳送使用一金鑰認證之通訊內容，並且其更被組配用以在該時段內並且回應於向該第二位址發送之通訊內容而傳送未使用該金鑰認證之通訊內容。 24.     如任何陳述前述之邏輯電路系統封裝體，其被組配用以在該時段之外並且回應於向該第一位址發送之通訊內容而傳送使用一金鑰認證之列印材料位準相關資料，並且其更被組配用以在該時段內並且回應於向該第二位址發送之通訊內容而傳送未使用該金鑰認證之列印材料位準相關資料，其中列印材料位準相關資料係列印設備邏輯電路解釋並表示為該資料邏輯電路系統封裝體涉及之一列印組件之列印材料位準的資料。 25.     如陳述23或24之邏輯電路系統封裝體，其中該金鑰係一加密金鑰及/或一秘密基鑰。 26.     一種可置換列印設備組件，其包括如任何前述陳述之邏輯電路系統封裝體，該組件更包含一液體體積， 該組件具有大於一寬度之一高度及大於該高度之一長度，該寬度在兩個側面之間延伸，以及其中： 該封裝體包含用於與該列印設備邏輯電路通訊之介面墊，並且該等介面墊係設置在該等側面中面向一切口供一資料互連插入之一側面之一內側面處，該等介面墊在該組件之一頂端及前端附近沿著一高度方向延伸，以及該等介面墊包含一資料墊，該資料墊係這些介面墊之一最底端接墊， 以及該組件之液體與空氣介面係設置在與該高度方向平行之相同垂直參考軸上之前端處，其中該垂直軸係平行於介接該等介面墊之軸並與之有距離。 27.     如陳述26中所述之可置換列印設備組件，其中該邏輯電路系統封裝體之其餘部分亦抵靠該內側面設置。 28.     如陳述1至25中任一陳述之複數個封裝體，其具有不同之第一位址及相同之第二位址。 29 . 一種可置換列印設備組件，其包括一I2C相容邏輯電路系統封裝體，其中該I2C相容邏輯電路系統封裝體包含： 一I2C介面，其包括經由一主機列印設備之I2C匯流排進行通訊之一資料觸點； 一記憶體，其包含代表列印液體特性之資料，該資料可經由該資料觸點進行檢索及更新； 其中該封裝體被組配用以透過該資料觸點將包括代表列印液體特性之該資料的資料傳送至該匯流排；以及 其中該封裝體更被組配用以對向一第一位址發送之指出一第一時段之一命令作出回應，隨後透過該等相同匯流排及資料觸點在該時段之一持續時間內回應於向至少一個第二位址發送之命令；以及 在該時段結束後，再次回應於透過該等相同匯流排及資料觸點傳送至該第一位址之命令。 30.     如陳述29之可置換列印設備組件，其中該命令亦指出一任務。 31.     如陳述29之可置換列印設備組件，其中 該第二位址包括一初始第二位址，以及 該封裝體被組配用以對送至包括一臨時位址之該初始第二位址的一命令作出回應，回應於透過該等相同匯流排及資料觸點發送至該臨時位址直到該時段結束為止之資料。 32.     一種列印匣，其包含如陳述1至25中任一陳述之I2C相容邏輯電路系統封裝體，並且具有一外罩，該外罩具有小於一高度之一寬度，其中，在一前端面中，從底端到頂端分別設置一列印液體輸出、一空氣輸入及一凹口，該凹口在該頂端處延伸，其中該封裝體之I2C匯流排觸點係設置在抵靠該外罩之一側壁之一內側面與該外罩之該等頂端及前端相鄰之該凹口之一側面處，該資料觸點係該等觸點中之最低觸點。 33.     如陳述32之列印匣，其中該封裝體之該第一邏輯電路亦抵靠該側壁之該內側面設置。 34.     一種方法，包含： 回應於經由一通訊匯流排向處理電路系統之一第一位址發送之指出一任務及一第一時段之一第一命令，藉由該處理電路系統，能夠在該時段之一持續時間內經由至少一個第二位址對其進行存取。 35.     如陳述34之方法，其中該方法是在設置於一可置換列印設備組件上之處理電路系統上實行。 36.     如陳述34或35之方法，其更包含在該時段之該持續時間內，去能經由該第一位址對該處理電路系統之存取。 37.     如陳述34至36之方法，其更包含在該時段之該持續時間之後，去能經由任何第二位址對該處理電路系統之存取。 38.     如陳述34至37之方法，其更包含使用該處理電路系統之一計時器來監測該時段之該持續時間。 39.     如陳述34至38中任一陳述之方法，其中該第一位址與一第一邏輯電路相關聯，並且該第二位址與一第二邏輯電路相關聯，以及該方法包含藉由該第一邏輯電路，在該時段之該持續時間內進行該任務。 40.     如陳述33至38中任一陳述之方法，其中該第一位址與第一邏輯電路相關聯，並且該至少一個第二位址與第二邏輯電路相關聯，以及其中致能經由該第二位址對該處理電路系統之存取包含啟動該第二位邏輯電路。 41.     如陳述40之方法，其中該方法包含該第一邏輯電路向該第二邏輯電路發送一啟動信號以啟動該電路系統。 42.     如陳述41之方法，其中該方法更包含藉由中止該啟動信號來止動該第二邏輯電路。 43.     如陳述40至42中任一陳述之方法，其包含經由一專屬信號路徑發送該啟動信號。 44.     如陳述34至43中任一陳述之方法，其中該第二位址被組配為在該第一時段開始時之一初始第二位址。 45.     如陳述44之方法，其包含藉由該處理電路系統回應於向該初始第二位址發送之一命令而將該初始第二位址重新組配為一臨時位址，並且在該第一時段內包括該臨時位址。 46.     如陳述44或陳述45之方法，其中在接收到向該第一位址發送之指出該任務及該第一時段之一後續命令時，該處理電路系統被組配為具有該相同初始第二位址。 47.   一種用於與一可置換列印設備組件配合使用之處理電路系統，其包含： 一記憶體及用以致能從該記憶體進行一讀取操作之第一邏輯電路， 其中該處理電路系統可經由內有安裝該可置換列印設備組件之一列印設備之一I2C匯流排予以存取，並且與一第一位址及至少一個第二位址相關聯，而且該第一位址係用於該第一邏輯電路之一I2C位址，以及 其中該第一邏輯電路是用來藉由內有安裝該可置換列印設備組件之一列印設備參與該可置換列印設備組件之認證；以及 該處理電路系統被組配成使得在接收到經由該第一位址向該第一邏輯電路發送之指出一第一時段之一第一命令之後，該處理電路系統可在該時段之一持續時間內經由至少一個第二位址予以存取。 48. 如陳述47之處理電路系統，其中該處理電路系統更包含一第二邏輯電路，其中該第二邏輯電路可經由該至少一個第二位址予以存取，並且其中該第二邏輯電路包含可經由該至少一個第二位址藉由內有安裝該可置換列印設備組件之一列印設備讀取之至少一個感測器。 49.     如陳述47或48之處理電路系統，其中可經由該至少一個第二位址藉由內有安裝該可置換列印設備組件之一列印設備讀取之該至少一個感測器無法經由該第一位址讀取。 50.     如陳述47至49中任一陳述之處理電路系統，其中該感測器包含一耗材位準感測器。 在一些實例中，本揭露包含以下段落中之任何段落。段落 1.  一種具有一第一位址並包含一第一邏輯電路之邏輯電路系統封裝體， 其中該第一位址係用於該第一邏輯電路之一I2C位址，並且其中該封裝體被組配成使得回應於向該第一位址發送之指出之一任務及一第一時段的一第一命令，該第一邏輯電路是在該時段之一持續時間內用來： (i)       進行一任務，以及 (ii)     忽視向該第一位址發送之I2C訊務。 2.      如段落1之邏輯電路系統封裝體，其中該第一邏輯電路更包含用以對該時段進行測量之一計時器。 3.  如段落2之邏輯電路系統封裝體，其中藉由該邏輯電路系統封裝體進行之該任務包含下列至少一者：監測該計時器以及進行具有超出該時段之一完成時間的一運算任務。 4.  如任何前述段落之邏輯電路系統封裝體，其中該封裝體係用於與一列印材料容器相關聯。 5. 如段落4之邏輯電路系統封裝體，其更包含儲存資料之一記憶體，該資料代表該列印材料容器之至少一種特性。 6.  如任何前述段落之邏輯電路系統封裝體，其中該封裝體包含一第二邏輯電路，並且該封裝體被組配用以使得可在該時段內存取該第二邏輯電路。 7.  如段落6之邏輯電路系統封裝體，其中該封裝體包含介於該等第一與第二邏輯電路之間的一專屬信號路徑，並且使該第二邏輯電路可藉由經由該專屬信號路徑發送一信號之該第一邏輯電路來存取。 8.  如段落7之邏輯電路系統封裝體，其中該信號存在於該時段之該持續時間內。 9.  如任何前述段落之邏輯電路系統封裝體，其包含至少一個感測器或感測器陣列。 10.     如段落9之邏輯電路系統封裝體，其中該至少一個感測器包含至少一個列印材料位準感測器。 11.     如任何前述段落之邏輯電路系統封裝體，其中該封裝體具有至少一個第二位址，並且被組配用以使得回應於該第一命令，該封裝體可在該時段之該持續時間內經由一第二位址來存取。 12.     如段落11之邏輯電路系統封裝體，其中該封裝體被組配用以回應於向該第一位址發送之指令而提供一第一回應集合，以及用以回應於向一第二位址發送之指令而提供一第二回應集合。 13.     如段落11或段落12之邏輯電路系統封裝體，其中該封裝體被組配用以回應於向該第一位址發送之指令而在一第一模式中操作，並且用以回應於向該第二位址發送之指令而在一第二模式中操作。 14.     如段落11至13中任一段落之邏輯電路系統封裝體，其中該封裝體被組配用以回應於向該第一位址發送之經密碼編譯認證通訊內容而提供一經密碼編譯認證回應集合，以及用以回應於向該第二位址發送之通訊內容而提供一第二、未經密碼編譯認證回應集合。 15.     如段落11至14中任一段落之邏輯電路系統封裝體，其被組配用以在該時段之外並且回應於向該第一位址發送之通訊內容而傳送使用一加密金鑰認證之列印材料位準相關資料，並且其更被組配用以在該時段內並且回應於向該第二位址發送之通訊內容而傳送未使用該金鑰認證之列印材料位準相關資料。 16.     如段落11至15中任一段落之邏輯電路系統封裝體，其中該至少一個第二位址係一第二邏輯電路之一位址。 17.     如段落11至16中任一陳述之邏輯電路系統封裝體，其中該封裝體無法在該第一時段前之一第二時段內及/或在該第一時段後之一第三時段內經由該第二位址予以存取。 18.     如段落11至17中任一段落之邏輯電路系統封裝體，其被組配用以在該第一時段之各開始時將該第二位址設定為一初始第二位址。 19.     如段落18之邏輯電路系統封裝體，其中該封裝體被組配用以回應於向該初始第二位址發送之一命令而將其第二位址設定為一臨時位址，該命令包括該臨時位址。 20.     如段落18或19之邏輯電路系統封裝體，其中在接收到向該第一位址發送之指出一任務及該第一時段之一後續命令時，該邏輯電路系統封裝體被組配為具有該相同初始第二位址。 21.     如段落11至20中任一段落之邏輯電路系統封裝體，其被組配用以： 在該第一時段之外，對指向該第一位址之命令作出回應，並且未對指向該第二位址之命令作出回應；以及 在該第一時段內，對指向該第二位址之命令作出回應，並且未對指向該第一位址之命令作出回應。 22.     如段落11至21中任一段落之複數個邏輯電路系統封裝體，其具有不同之第一位址及相同之第二位址。 23.     一種方法，包含： 回應於經由一I2C匯流排向處理電路系統之一第一位址發送之指出一任務及一第一時段之第一命令 (i)       藉由該處理電路系統來進行一任務，以及 (ii)     忽視發送至該第一位址之I2C訊務 在該時段之一持續時間內，該方法包含使用該處理電路系統之該計時器來監測該時段。 24.     如段落23之方法，其中該方法是在設置於一可置換列印設備組件上之處理電路系統上實行。 25.     如段落23至24中任一段落之方法，其更包含在該時段之該持續時間內，藉由該處理電路系統來回應於向該處理電路系統之至少一個第二位址發送之I2C訊務。 26.     如段落25之方法，其中該第一位址與該處理電路系統之一第一邏輯電路相關聯，並且該至少一個第二位址與該處理電路系統之一第二邏輯電路相關聯。 27.     如段落25或26之方法，其更包含在該時段之該持續時間之後，去能經由該至少一個第二位址對該處理電路系統之存取。 28.     如段落25至27中任一段落之方法，其中該第二位址被組配為在該第一時段開始時之一初始第二位址。 29.     如段落28之方法，其中該處理電路系統被組配用以回應於向該初始第二位址發送之一命令而將其第二位址重新組配為一臨時第二位址，並且在該第一時段內包括該臨時位址。 30.     如段落29之方法，其中在接收到向該第一位址發送之指出該任務及該第一時段之一後續命令時，該邏輯電路系統被組配為具有該相同初始第二位址。 31.     如段落23至30中任一段落之方法，其中該處理電路系統包含該處理電路系統之一第一邏輯電路及一第二邏輯電路，其中該第一邏輯電路是用來進行該任務，並且用來在該時段之該持續時間內向第二邏輯電路發送一啟動信號。 32.     如段落31之方法，其中該方法更包含藉由中止該啟動信號來止動該第二邏輯電路。 33.     如段落31或32之方法，其中該啟動信號係經由一專屬信號路徑來發送。 34.     如段落23至33中任一段落之方法，其中藉由該處理電路系統進行之任務係該第一命令中指出之任務。 35.     一種配合一可置換列印設備組件用於連接至一列印設備邏輯電路之處理電路系統，其包含： 一記憶體以及第一邏輯電路，用以致能從該記憶體之一讀取操作並且進行處理任務，該第一邏輯電路包含一計時器， 其中該處理電路系統可經由內有安裝該可置換列印設備組件之一列印設備之一I2C匯流排予以存取，並且與一第一位址及至少一個第二位址相關聯，而且該第一位址係用於該第一邏輯電路之一I2C位址，以及 其中該第一邏輯電路是用來藉由內有安裝該可置換列印設備組件之一列印設備參與該可置換列印設備組件之認證；以及 該處理電路系統被組配成使得回應於經由該第一位址向該第一邏輯電路發送之指出一任務及一第一時段之一第一命令，該處理電路是用來： (i)       進行一任務，以及 (ii)     未對向該第一位址發送之I2C訊務作出回應 在如該計時器所測得之該時段之一持續時間內。 36.     如段落35之處理電路系統，其中該處理電路系統更包含一第二邏輯電路，其中該第二邏輯電路可經由該I2C匯流排及一第二位址予以存取，並且該第一邏輯電路是用來產生一啟動信號以在該時段之該持續時間內啟動該第二邏輯電路。 37.     如段落36之處理電路系統，其中該處理電路系統包含介於該等第一與第二邏輯電路之間的一專屬信號路徑，用於傳送該啟動信號。 38.     如段落36或37之處理電路系統，其中該第二邏輯電路包含可經由該第二位址藉由內有安裝該可置換列印設備組件之一列印設備讀取之至少一個感測器。 39.     如段落36至38中任一段落之處理電路系統，其包含可經由該第二位址藉由內有安裝該可置換列印設備組件之一列印設備讀取且無法經由該第一位址讀取之至少一個感測器。 40.     如段落38至39之處理電路系統，其中該感測器包含一耗材位準感測器。 41.     複數個各包含一記憶體之列印組件，其中不同列印組件之該等記憶體儲存不同列印液體特性，並且各列印組件包含如段落1至21中任一段落之一邏輯電路系統封裝體或如段落35至40之處理電路系統。 42.     一種列印匣，其包含如段落1至21中任一段落之邏輯電路系統封裝體，並且具有一外罩，該外罩具有小於一高度之一寬度，其中，在一前端面中，從底端到頂端分別設置一列印液體輸出、一空氣輸入及一凹口，該凹口在該頂端處延伸，其中該封裝體之I2C匯流排觸點係設置在抵靠該外罩之一側壁之一內側面與該外罩之該等頂端及前端相鄰之該凹口之一側面處，以及包含一資料觸點，該資料觸點係該等I2C匯流排觸點中之最低觸點。 43.     如段落42之列印匣，其中該封裝體之該第一邏輯電路亦抵靠該側壁之該內側面設置。 44.     一種可置換列印設備組件，其包括如段落1至21中任一段落之邏輯電路系統封裝體，該組件更包含一液體體積，該組件具有大於一寬度之一高度及大於該高度之一長度，該寬度在兩個側面之間延伸，其中該封裝體包含介面墊，並且該等介面墊係設置在該等側面中面向一切口供一資料互連插入之一側面之一內側面處，該等介面墊沿著一高度方向在該組件之頂端及前端附近延伸，並且一資料墊係該等介面墊之一最底端接墊，該組件之液體與空氣介面係設置在與該高度方向平行之相同垂直參考軸上之前端處，其中該垂直軸係平行於介接該等介面墊之軸並與之有距離。 45.     如段落44之可置換列印設備組件，其中該邏輯電路系統封裝體之其餘部分亦抵靠該內側面設置。 在一些實例中，本揭露包含以下條項中之任何條項。條項 1.  一種邏輯電路系統封裝體 被組配用以可經由一第一位址及至少一個第二位址來定址並且包含一第一邏輯電路， 其中該第一位址係用於該第一邏輯電路之一位址，其中該封裝體被組配成使得： 回應於向該第一位址發送之指出一第一命令時段之一第一命令，該封裝體可在該第一命令時段之一持續時間內經由至少一個第二位址予以存取；以及 回應於向該第一位址發送之指出一第二命令時段之一第二命令，在該第二命令時段之一持續時間內，該第一邏輯電路是用來忽視向該第一位址發送之訊務。 2. 如條項1之邏輯電路系統封裝體，其中該第一邏輯電路包含一計時器，其中該等第一命令時段及/或第二命令時段係藉由該計時器來測量。 3.  如條項1或條項2之邏輯電路系統封裝體，其中回應於該第二命令，該邏輯電路被組配用以至少在該第一或第二命令時段內進行一處理任務。 4.  如條項3之邏輯電路系統封裝體，其中該處理任務包含下列至少一者：監測一計時器並且進行一運算任務，該運算任務具有超出該等第一命令時段及/或第二命令時段之一完成時間。 5.  如任何前述條項之邏輯電路系統封裝體，其中該第二命令時段長於該第一命令時段，並且該第一邏輯電路是用來在該第二命令時段之該持續時間內，對該第二命令作出回應，不對向該第一位址發送之訊務作出回應。 6.  如任何前述條項之邏輯電路系統封裝體，其中該封裝體係用於與一列印材料容器相關聯。 7. 如條項6之邏輯電路系統封裝體，其更包含儲存資料之一記憶體，該資料代表該列印材料容器之至少一種特性。 8.  如任何前述條項之邏輯電路系統封裝體，其中該封裝體包含一第二邏輯電路，並且該封裝體被組配用以使得可在該第一命令時段內存取該第二邏輯電路。 9.  如條項8之邏輯電路系統封裝體，其中該封裝體包含介於該等第一與第二邏輯電路之間的一專屬信號路徑，並且使該第二邏輯電路可藉由經由該專屬信號路徑發送一信號之該第一邏輯電路來存取。 10.     如條項9之邏輯電路系統封裝體，其中該信號存在於該第一命令時段之該持續時間內。 11.     如任何前述條項之邏輯電路系統封裝體，其包含至少一個感測器或至少一個感測器陣列。 12.     如條項11之邏輯電路系統封裝體，其中該至少一個感測器或至少一個感測器陣列包含至少一個列印材料位準感測器。 13.     如任何前述條項之邏輯電路系統封裝體，其中該封裝體被組配成使得回應於該第二命令，該封裝體可在該第二命令時段之該持續時間內經由一第二位址來存取。 14.     如條項13之邏輯電路系統封裝體，其中該封裝體被組配用以回應於向該第一位址發送之指令而提供一第一回應集合，以及用以回應於向一第二位址發送之指令而提供一第二回應集合。 15.     如條項13或14之邏輯電路系統封裝體，其中該封裝體被組配用以回應於向該第一位址發送之指令而在一第一模式中操作，並且用以回應於向該第一位址發送之指令而在一第二模式中操作。 16.     如條項13至15中任一條項之邏輯電路系統封裝體，其中該封裝體被組配用以回應於向該第一位址發送之經密碼編譯認證指令而提供一經密碼編譯認證回應集合，以及用以回應於向該第二位址發送之指令而提供一第二、未經密碼編譯認證回應集合。 17.     如條項13至16中任一條項之邏輯電路系統封裝體，其中該第二位址係該第二邏輯電路之一位址。 18.     如條項13至17中任一條項之邏輯電路系統封裝體，其中該封裝體無法在該第一命令時段前之一時段內及/或在該第一命令時段後之一時段內經由該第二位址予以存取。 19.     如條項13至18中任一條項之邏輯電路系統封裝體，其中該第二位址被組配為在該第一命令時段開始時之一初始第二位址。 20.     如條項19之邏輯電路系統封裝體，其中該封裝體係被組配用以將其第二位址重新組配為一臨時位址，以對在該第一命令時段內發送至該初始第二位址並且包括該臨時位址之一命令作出回應。 21.     如條項19或20之邏輯電路系統封裝體，其中在接收到向該第一位址發送之指出該第一命令時段之一後續命令時，該邏輯電路系統封裝體被組配為具有該相同初始第二位址。 22.     如任何前述條項之邏輯電路系統封裝體，其被組配用以： 在該第一命令時段之外，對指向該第一位址之命令作出回應，並且未對指向一第二位址之命令作出回應；以及 在該第一命令時段內，對指向一第二位址之命令作出回應，並且未對指向該第一位址之命令作出回應。 23.     如條項13至22中任一條項之複數個邏輯電路系統封裝體，其具有不同之第一位址及相同之第二位址。 24.     如條項23之複數個邏輯電路系統封裝體，其儲存代表不同列印材料容器之至少一種特性的不同資料。 25.     一種方法，包含： 回應於經由一I2C匯流排向處理電路系統之一第一位址發送之指出一第一命令時段之一第一命令，藉由該處理電路系統，能夠在該第一命令時段之一持續時間內經由至少一個第二位址對其進行存取；以及 回應於經由該I2C匯流排向該第一位址發送之指出一第二命令時段之一第二命令，並且在該第二命令時段之一持續時間內，忽略向該第一位址發送之I2C訊務； 該方法更包含使用該處理電路系統之一計時器來監測該等第一及第二命令時段其中至少一者。 26.     如條項25之方法，其中該方法是在設置於一可置換列印設備組件上之處理電路系統上實行。 27.     如條項25或26之方法，其中回應於該第二命令，該處理電路系統是用來進行一任務。 28.     如條項27之方法，其中該任務係該第二命令中指出之一任務。 29.     如條項25至28中任一條項之方法，其更包含在該第一命令時段之該持續時間內，藉由該處理電路系統來回應於向該處理電路系統之該至少一個第二位址發送之I2C訊務。 30.     如條項29之方法，其中該第一位址與該處理電路系統之一第一邏輯電路相關聯，並且該至少一個第二位址與該處理電路系統之一第二邏輯電路相關聯。 31.     如條項30之方法，其更包含在該第一命令時段之該持續時間之後，去能經由該至少一個第二位址對該處理電路系統之存取。 32.     如條項25至31中任一條項之方法，其中該第二位址被組配為在該第一命令時段開始時之一初始第二位址。 33.     如條項32之方法，其中該處理電路系統被組配用以回應於向該初始第二位址發送之一命令而將其第二位址重新組配為一臨時第二位址，並且在該第一命令時段內包括該臨時位址。 34.     如條項33之方法，其中在接收到向該第一位址發送之指出該第一命令時段之一後續命令時，該處理電路系統被組配為具有該相同初始第二位址。 35.     如條項25至34中任一段落之方法，其中該處理電路系統包含該處理電路系統之一第一邏輯電路及一第二邏輯電路，其中該方法包含藉由該第一邏輯電路，在該第一命令時段之該持續時間內向該第二邏輯電路發送一啟動信號。 36.     如條項35之方法，其中該方法更包含藉由中止該啟動信號來止動該第二邏輯電路。 37.     如條項35或36之方法，其包含經由一專屬信號路徑發送該啟動信號。 38.   一種用於與一可置換列印設備組件配合使用之處理電路系統，其包含： 一記憶體以及第一邏輯電路，用以致能從該記憶體之一讀取操作並且進行處理任務，該第一邏輯電路包含一計時器， 其中該處理電路系統可經由內有安裝該可置換列印設備組件之一列印設備之一I2C匯流排予以存取，並且與一第一位址及至少一個第二位址相關聯，而且該第一位址係用於該第一邏輯電路之一I2C位址，以及 其中該第一邏輯電路是用來藉由內有安裝該可置換列印設備組件之一列印設備參與該可置換列印設備組件之認證；以及 其中該電路系統被組配成使得： 回應於向該第一位址發送之指出一第一命令時段之一第一命令，該處理電路可在該第一命令時段之一持續時間內經由至少一個第二位址予以存取；以及 回應於向該第一位址發送之指出一第二命令時段之一第二命令，在如該計時器所測得之該第二命令時段之一持續時間內，該第一邏輯電路是用來忽略向該第一位址發送之I2C訊務。 39.     如條項38之處理電路系統，其中該第一邏輯電路被組配用以可在該第一命令時段之該持續時間內經由該至少一個第二位址予以存取。 40.     如條項39之處理電路系統，其中該處理電路系統更包含一第二邏輯電路，其中該第二邏輯電路可經由該I2C匯流排及一第二位址予以存取，並且該第一邏輯電路是用來產生一啟動信號以在該第一命令時段之該持續時間內啟動該第二邏輯電路。 41.     如條項40之處理電路系統，其中該處理電路系統包含介於該等第一與第二邏輯電路之間的一專屬信號路徑，用於傳送該啟動信號。 42.     如條項39或41之處理電路系統，其中該第二邏輯電路包含可經由該至少一個第二位址藉由內有安裝該可置換列印設備組件之一列印設備讀取之至少一個感測器或感測器陣列。 43.     如條項42之處理電路系統，其中可經由該至少一個第二位址藉由內有安裝該可置換列印設備組件之一列印設備讀取之該至少一個感測器或感測器陣列無法經由該第一位址讀取。 44.     如條項42或43中任一條項之處理電路系統，其中該感測器包含一耗材位準感測器。 45.     如條項42至44中任一條項之處理電路系統，其中回應於該第一命令，該處理電路系統是用來在如該計時器所測得之該第一命令時段之一持續時間內，忽略向該第一位址發送之I2C訊務；及/或回應於該第二命令，該處理電路系統可在該第一命令時段之一持續時間內經由至少一個第二位址予以存取。 46.     複數個各包含一記憶體之列印組件，其中不同列印組件之該等記憶體儲存不同列印液體特性，並且各列印組件包含如條項1至22中任一條項之一邏輯電路系統封裝體。 47.     一種列印匣，其包含如條項1至22中任一條項之邏輯電路系統封裝體，並且具有一外罩，該外罩具有小於一高度之一寬度，其中，在一前端面中，從底端到頂端分別設置一列印液體輸出、一空氣輸入及一凹口，該凹口在該頂端處延伸，其中該封裝體之I2C匯流排觸點係設置在抵靠該外罩之一側壁之一內側面與該外罩之該等頂端及前端相鄰之該凹口之一側面處，該等I2C匯流排觸點包含一資料觸點，該資料觸點係該等觸點中之最低觸點。 48.     如條項47之列印匣，其中該封裝體之該第一邏輯電路亦抵靠該側壁之該內側面設置。 49.     一種可置換列印設備組件，其包括如條項1至22中任一條項之邏輯電路系統封裝體，該組件更包含一液體體積，該組件具有大於一寬度之一高度及大於該高度之一長度，該寬度在兩個側面之間延伸，該封裝體包含介面墊，其中該等介面墊係設置在該等側面中面向一切口供一資料互連插入之一側面之一內側面處，該等介面墊沿著一高度方向在該組件之頂端及前端附近延伸，並且包含一資料墊，該資料墊係該等介面墊之一最底端接墊，該組件之液體與空氣介面係設置在與該高度方向平行之相同垂直參考軸上之前端處，其中該垂直軸係平行於介接該等介面墊之軸並與之有距離。 50.     如條項49之可置換列印設備組件，其中該邏輯電路系統封裝體之其餘部分亦抵靠該內側面設置。 在一些實例中，本揭露包含以下說明中之任何說明。說明 1.  一種方法，其包含藉由與一可置換列印設備組件相關聯之邏輯電路系統， 以一第一驗核回應來回應於經由一I2C匯流排向與該邏輯電路系統相關聯之一第一位址發送之一第一驗核請求；以及 以一第二驗核回應來回應於經由該I2C匯流排向與邏輯電路系統相關聯之一第二位址發送之一第二驗核請求。 2. 如說明1之方法，其中該第一驗核回應包含一經密碼編譯認證回應。 3.  如說明2之方法，其中 該邏輯電路系統儲存列印設備組件特性資料及用於對所傳遞資料進行密碼編譯認證之一第一金鑰，其中該第一金鑰與儲存在該列印設備上用於密碼編譯認證之一第二金鑰有關，以及 該經密碼編譯認證回應包括使用該第一金鑰加密之該特性資料、以及從該第一金鑰及該第二金鑰其中至少一者推導之一訊息認證代碼及一對話金鑰識別符其中至少一者。 4. 如說明3之方法，其中該第二驗核回應包含未使用該第一金鑰加密並且未隨附一訊息認證碼及/或一對話金鑰識別符之一位元串流。 5.  如說明2至4中任一說明之方法，其中 回應於經由該第一位址之一經密碼編譯認證命令，使用一金鑰來認證之該第一、經密碼編譯認證回應包括將在解碼之後由一接收列印設備邏輯電路表示或用作為列印材料位準資料之資料，以及 對經由該第二位址接收之一命令作出回應，未使用該金鑰來認證之另一回應亦包括將在解碼之後由該接收列印設備邏輯電路表示或用作為列印材料位準資料之資料。 6.  如任何前述說明之方法，其中該第二驗核回應包含一未加密回應。 7. 如任何前述說明之方法，其中該第二驗核請求包含對於該邏輯電路系統之一計時器之一時脈速度之一指示提出之一請求，並且該方法包含相對於另一可測量時脈信號或週期確定該邏輯電路系統之一時脈速度。 8.  如任何前述說明之方法，其更包含在接收該第一驗核請求之後，接收經由該I2C匯流排向與該邏輯電路系統相關聯之一初始第二位址發送之一位址設定信號，其中該位址設定信號指出一臨時第二位址，並且將該臨時第二位址設定為該邏輯電路系統之位址。 9.  如說明8之方法，其中該初始位址係設定一臨時位址之各時機前要使用之一預設位址。 10.     如任何前述說明之方法，其包含藉由讀取該邏輯電路系統之一記憶體來確定該第二驗核回應，以提供版本身份之一指示。 11.     如任何前述說明之方法，其包含藉由測試該邏輯電路系統之至少一個組件來確定該第二驗核回應以回傳一測試結果。 12.     如任何前述說明之方法，其包含藉由讀取該邏輯電路系統之一記憶體來確定該第二驗核回應，以提供至少一種感測器類別中一感測器數量之一指示。 13.     如任何前述說明之方法，其包含確定該第二驗核回應，該第二驗核回應包含該邏輯電路系統之一讀取/寫入歷程之一指示。 14.     如說明13之方法，其更包含儲存該邏輯電路系統之一讀取/寫入狀態之指示，以及以該邏輯電路系統之讀取/寫入請求來更新該所儲存指示。 15.     如說明14之方法，其附屬於說明8，其中當將該邏輯電路系統之一位址重寫至該臨時第二位址時，不更新該指示。 16.     如說明14至15中任一說明之方法，其中更新該指示包含將一預定演算法功能施用於一讀取/寫入請求及/或回應以確定一已更新指示。 17.     如說明13至16中任一說明之方法，其中一讀取/寫入狀態之複數個指示係儲存在一記憶體中，各指示係使用一不同預定演算法功能來確定，以及其中該第二驗核請求包含對於該等所儲存指示之一提出之一請求，並且該方法包含為該指示提供該回應。 18.     一種用於一可置換列印設備組件之邏輯電路系統封裝體，其可經由一第一位址及一第二、可重新組配位址來定址； 其中該封裝體被組配用以基於向該第一位址發送之通訊內容來參與一第一驗核程序； 以及用以基於向該第二位址發送之通訊內容來參與一第二驗核程序。 19.     如說明18之邏輯電路系統封裝體，其中該邏輯電路系統封裝體係使用I2C相容位址而與I2C相容。 20.     如說明18或19之邏輯電路系統封裝體，其中該第二、可重新組配位址可在一預設位址與至少一個不同位址之間重新組配。 21.     如說明18至20中任一條項之邏輯電路系統封裝體，其中該封裝體包含一記憶體，該記憶體包含被組配用以經由該第二位址讀取之識別資料。 22.     如說明21之邏輯電路系統封裝體，其中相同識別資料係儲存在該封裝體中，以便經由該第一位址藉由經密碼編譯認證通訊來讀取。 23.     如說明18至22中任一說明之邏輯電路系統封裝體，其中該封裝體包含一記憶體，該記憶體包含被組配用以經由該第二位址讀取之一讀取/寫入歷程資料部分。 24.     如說明23之邏輯電路系統封裝體，其中該記憶體更包含至少一個胞元計數。 25.     如說明24之邏輯電路系統封裝體，其中該至少一個胞元計數被組配用以經由該第二位址來讀取。 26.     如說明25之邏輯電路系統封裝體，其中相同之至少一個胞元計數資料被組配用以經由該第一位址藉由經密碼編譯認證通訊內容來讀取。 27.     如說明24至26中任一說明之邏輯電路系統封裝體，其包含數量對應於所儲存胞元計數之至少一個胞元或胞元陣列。 28.     如說明18至27中任一說明之邏輯電路系統封裝體，其中該記憶體進一步儲存一時脈計數。 29.     如說明28之邏輯電路系統封裝體，其中該時脈計數代表該封裝體之一計時器之一相對或絕對時脈速度。 30.     如說明18至29中任一說明之邏輯電路系統封裝體，其中 該邏輯電路系統儲存列印設備組件特性資料及用於對所傳遞資料進行密碼編譯認證之一第一金鑰，其中該第一金鑰與儲存在該列印設備上用於密碼編譯認證之一第二金鑰有關，以及 參與該第一驗核程序包含發送一經密碼編譯認證回應，該經密碼編譯認證回應包括使用該第一金鑰加密之該特性資料、以及從該第一金鑰及該第二金鑰其中至少一者推導之一訊息認證代碼及一對話金鑰識別符其中至少一者。 31.     如說明30之邏輯電路系統封裝體，其被組配用以藉由發送包含一位元串流之驗核回應來參與該第二驗核程序，該位元串流未使用該第一金鑰來加密，並且未隨附一訊息認證碼及/或對話金鑰識別符。 32.     如說明31之邏輯電路系統封裝體，其中該邏輯電路系統封裝體被組配用以， 回應於對該第一位址提出之一第一經密碼編譯認證驗核請求，使用該第一金鑰來提供一經密碼編譯認證回應， 回應於包括一時段之一命令，對指向一預設第二位址之命令作出回應， 回應於指向一預設第二位址之一命令，該命令包括一新位址，將該預設第二位址重新組配為一臨時第二位址， 回應於對該經重新組配、臨時第二位址提出之一第二驗核請求，提供未使用該第一金鑰來​密碼編譯認證之一回應， 在該時段結束後，再次回應於指向該第一位址之命令。 33.     如說明32之邏輯電路系統封裝體，其中在接收到向該第一位址發送之指出一期間之一後續命令時，該邏輯電路系統封裝體被組配為具有相同之預設第二位址。 34.     如說明32或說明33之邏輯電路系統封裝體，其被組配用以在包括該時段之各命令之前或當下將該第二位址重設為相同之預設位址。 35.     如說明34之邏輯電路系統封裝體，其包含分別與該等第一及第二位址相關聯之一第一及一第二邏輯電路，該封裝體被組配用以 回應於包括該時段之該命令而致能該第二邏輯電路，以及 在設定致能當下設定該初始第二位址。 36.     如說明32至34中任一說明之邏輯電路系統封裝體，其中該封裝體包含其對向該第一位址且不向該第二位址發送之通訊內容作出回應之一第一操作模式、以及其對向該可重新組配位址且未向該第一位址發送之通訊內容作出回應之一第二操作模式。 37.     如說明24至36中任一說明之邏輯電路系統封裝體，其中該封裝體包含與該第一位址相關聯之一第一邏輯電路及與該可重新組配位址相關聯之一第二邏輯電路。 38.     如說明37之邏輯電路系統封裝體，其被組配成使得該第二邏輯電路係藉由該第一邏輯電路來選擇性地致能。 39.     如說明18至32中任一條項之邏輯電路系統封裝體，其中該第一驗核回應包括識別資料，該封裝體包括一第二邏輯電路，並且該識別資料涉及該第二邏輯電路。 40.     如說明18至39中任一說明之邏輯電路系統封裝體，其中該第一驗核回應包括識別資料，並且該第二驗核回應包括相同之識別資料。 41.     如說明18至40中任一條項之邏輯電路系統封裝體，其中該封裝體被組配成使得回應於向該第一位址發送之指出一任務及一第一時段之一第一命令，該封裝體可在該時段之一持續時間內經由至少一個第二位址予以存取。 42.     如說明41之邏輯電路系統封裝體，其包含用以測量該時段之一計時器。 43.     如說明42之邏輯電路系統封裝體，其包含用以指出該時段內該邏輯電路系統之一時脈速度的一第二計時器。 44.     一種列印材料容器驗核封裝體，其包含一記憶體、用以與一I2C匯流排連接之一觸點陣列、至少一個計時器、以及電路系統，用以提供： 藉由在一I2C匯流排上向一第一位址發送之訊息來觸發之一第一驗核功能， 藉由在該I2C匯流排上向一第二位址發送之訊息來觸發之一第二驗核功能。 45.     一種列印匣，其包含如說明18至43中任一說明之一邏輯電路系統封裝體，並且具有一外罩，該外罩具有小於一高度之一寬度，其中，在一前端面中，從底端到頂端分別設置一列印液體輸出、一空氣輸入及一凹口，該凹口在該頂端處延伸，該封裝體包含I2C匯流排觸點，其中該等I2C匯流排觸點係設置在抵靠該外罩之一側壁之一內側面與該外罩之該等頂端及前端相鄰之該凹口之一側面處，並且該等I2C匯流排觸點包含一資料觸點，該資料觸點係該等I2C匯流排觸點中之最低觸點。 46.     如說明45之列印匣，其中該封裝體之該邏輯電路係抵靠該側壁之該內側面設置。

100:列印系統 102、300、804:列印設備 104、200、802a~802d:可置換列印設備組件 106:通訊鏈路 202:資料介面 204、400a、400b、400c、400d、806a~806d、1401:邏輯電路系統封裝體 302、428a、428b、1423、1523:介面 304:控制器 402a、402b、402c、402d、402e、406a、406b、406c、1403、1405:邏輯電路 404a、404b、434、1429、1435、1529、1535:計時器 408:專屬信號路徑 410:陣列 412、414a~414f、416a~416f、1451、1453:胞元 418a~418d:接墊 420:接觸銷 422:公用信號線 423a、423b、426、432、1407、1507:記憶體 424:處理電路系統 430:微控制器 436:傳送/接收模組 438:資料暫存器 440:多工器 442:數位控制器 444:數位偏壓與類比數位轉換器 446、1455、1457:胞元陣列 448:POR裝置 450:環境溫度感測器 452:破裂檢測器 454:流體溫度感測器 502~504、602~608、702~708、1002~1004、1102~1104、1200~1212:程序塊 808:主機邏輯電路系統 810:I2C匯流排 900:I2C相容邏輯電路系統封裝體 902:I2C介面 904:資料觸點 1300:感測器總成 1302:電路系統封裝體 1304:相對剛性載體 1312:列印匣 1314:外罩 1316:列印液體輸出 1318:空氣輸入 1320:凹口 1322:I2C匯流排觸點 1402、1404、1502、1504:位址 1409、1509:中央處理單元 1411、1511:顏色映射圖 1413、1513:顏色轉換配方 1415:身份 1417、1517:認證邏輯 1419、1437:修訂ID 1421、1521:時窗 1427:列印材料位準 1431、1463、1531、1563:胞元計數 1433、1533:時脈計數 1441、1541:密碼編譯金鑰 1443、1445、1543、1545:指令 1461:記憶體布置結構 1465:資料部分 1467:ADC及/或DAC 1501:相容邏輯電路系統封裝體 1505:輸出LUT 1515、1519、1537:特性 1527:狀態 1551、1553、1555、1557:硬佈線 1565:讀取/寫入歷程

非限制實例現將參照附圖作說明，其中：

圖1係一列印系統之一實例；

圖2係一可置換列印設備組件之一實例；

圖3展示一列印設備之一實例；

圖4A、4B、4C、4D及4E展示邏輯電路系統封裝體及處理電路系統之實例；

圖5係可藉由一邏輯電路系統封裝體來實行之一方法之一實例；

圖6係可藉由一邏輯電路系統封裝體來實行之一方法之再一實例；

圖7展示可例如藉由處理電路系統實行之一方法之一實例；

圖8展示一列印設備中可置換列印設備組件之一例示性布置結構；

圖9展示一可置換列印設備組件之一實例；

圖10係驗核一列印設備組件之一方法之一實例；

圖11係驗核一列印設備組件之一方法之再一實例；

圖12展示一驗核方法之另一實例；

圖13A展示一液位感測器之一例示性布置結構；

圖13B展示一列印匣之一透視圖之一實例；

圖14展示一邏輯電路系統封裝體之一實例；以及

圖15展示一邏輯電路系統封裝體之再一實例。

400c:邏輯電路系統封裝體

402c、406b:邏輯電路

418a~418d:接墊

420:接觸銷

422:公用信號線

423a、423b:記憶體

Claims (26)

1. 一種邏輯電路，其包含： 一通訊介面，其包括用以經由一通訊匯流排進行通訊之一資料觸點； 一致能觸點，與該通訊介面分離，用來接收一輸入以致能該邏輯電路；以及 至少一個記憶體暫存器，其包含至少一個可重配置位址暫存器，其中該邏輯電路被組配成使得其在被致能時，回應於經由該通訊匯流排發送之通訊內容，該等通訊內容被定址至一可重配置位址暫存器中保持之位址。
2. 如請求項1之邏輯電路，其包含： 一類比數位轉換器。
3. 如請求項2之邏輯電路，其更包含至少一個記憶體暫存器，用以儲存用於該類比數位轉換器之一偏移參數及/或一增益參數。
4. 如前述請求項中任一項之邏輯電路，其中該邏輯電路包含至少一個感測器。
5. 如請求項4之邏輯電路，其中該至少一個感測器包含至少一個液位感測器。
6. 如請求項4或請求項5之邏輯電路，其中該至少一個感測器包含一第一感測器陣列及一第二感測器陣列，其中該等第一及第二感測器陣列包含不同類型之感測器。
7. 如請求項4至6中任一項之邏輯電路，其中該至少一個感測器包含一環境溫度感測器、一破裂檢測器及一流體溫度感測器其中至少一者。
8. 如請求項4至6中任一項之邏輯電路，其包含下列至少一者： 用以儲存一感測器識別符之至少一個記憶體暫存器； 用以儲存一感測器讀數之至少一個記憶體暫存器；以及 用以儲存一感測器數量之至少一個記憶體暫存器。
9. 如請求項4至8中任一項之邏輯電路，其中該至少一個感測器係設置在一基板上，並且該等基板及/或感測器具有如沿著該基板表面所測得，至少為20:1之一長度:寬度長寬比。
10. 如前述請求項中任一項之邏輯電路，其中該邏輯電路具有小於1 mm之一寬度及/或厚度。
11. 如前述請求項中任一項之邏輯電路，其包含用以儲存一版本身份之至少一個記憶體暫存器。
12. 如前述請求項中任一項之邏輯電路，其包含一計時器。
13. 如請求項12之邏輯電路，其中該計時器包含一環式振盪器。
14. 如請求項12或13之邏輯電路，其包含用以儲存一時脈週期計數之至少一個記憶體。
15. 如前述請求項中任一項之邏輯電路，其包含一記憶體，用以儲存指出該邏輯電路之一讀取/寫入歷程的一值。
16. 如前述請求項中任一項之邏輯電路，其包含被組配用以使用一預定演算法功能及/或基於預定秘密資料來確定一值之邏輯，該值指出該邏輯電路之一讀取/寫入歷程。
17. 如前述請求項中任一項之邏輯電路，其包含被組配用以使用不同預定演算法功能及/或基於預定秘密資料來確定複數個值之邏輯，該複數個值指出該邏輯電路之一讀取/寫入歷程。
18. 如前述請求項中任一項之邏輯電路，其中該介面係一I2C介面。
19. 如前述請求項中任一項之邏輯電路，其中該邏輯電路係用於與一列印材料容器相關聯。
20. 一種可置換列印設備組件，其包括如前述請求項中任一項之邏輯電路，該組件更包含一液體體積，該組件具有大於一寬度之一高度及大於該高度之一長度，該寬度在兩個側面之間延伸，其中該邏輯電路包含介面墊，並且該等介面墊係設置在該等側面中面向一切口供一資料互連插入之一側面之一內側面處，該等介面墊沿著一高度方向在該組件之頂端及前端附近延伸，並且該等介面墊包含一資料墊，該資料墊係該等介面墊之一最底端接墊，該組件之液體與空氣介面係設置在與該高度方向平行之相同垂直參考軸上之前端處，其中該垂直軸係平行於介接該等介面墊之軸並與之有距離。
21. 如請求項20之可置換列印設備組件，其中該邏輯電路之其餘部分亦抵靠該內側面設置。
22. 一種邏輯電路封裝體，其包含一第一邏輯電路及一第二邏輯電路，其中該第一邏輯電路被組配用以回應於向一第一位址發送之通訊內容，並且該第二邏輯電路包含如請求項1至19中任一項之一邏輯電路。
23. 一種方法，其包含 藉由連接至一I2C匯流排之邏輯電路系統，接收一致能信號，其中該致能信號係於與該I2C匯流排分離之一輸入處提供， 藉由該邏輯電路系統，透過將一預設位址寫入至一位址記憶體暫存器來設定其一位址； 藉由該邏輯電路系統，接收定址至該預設位址並包含重設該位址之一請求的一命令； 藉由該邏輯電路系統，透過覆寫在該位址記憶體暫存器中之該預設位址來設定其一臨時位址； 藉由該邏輯電路系統，接收定址至該臨時位址之一命令。
24. 如請求項23之方法，其包含藉由該邏輯電路系統，接收定址至該臨時位址之一驗核請求，該驗核請求包含針對該邏輯電路系統之一計時器之一時脈速度之一指示的一請求；以及 藉由該邏輯電路系統，確定相對於另一可測量時脈信號或週期之該邏輯電路系統之一時脈速度，並且基於該相對時脈速度來確定一驗核回應。
25. 如請求項23或24之方法，其包含藉由該邏輯電路系統，接收定址至該第二位址之一驗核請求，該驗核請求包含針對版本身份之一指示的一請求；以及 藉由該邏輯電路系統，透過讀取該邏輯電路系統之一記憶體來確定一驗核回應以提供版本身份之一指示。
26. 如請求項23至25中任一項之方法，其包含藉由該邏輯電路系統，接收定址至該第二位址之一驗核請求，該驗核請求包含針對版本身份之一指示的一請求；以及 藉由該邏輯電路系統，透過測試該邏輯電路系統之至少一個組件來確定一驗核回應以回傳一測試結果。

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