TW201923849A - 半導體裝置的形成方法 - Google Patents

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楊玉麟
雲惟勝
徐振峰
陳自強
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    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
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Abstract

本發明實施例關於半導體裝置與其形成方法。半導體裝置包括：多個半導體線路，位於基板上；源極/汲極磊晶層，與半導體線路接觸；閘極介電層，位於半導體線路的每一通道區上並包覆圍繞半導體線路的每一通道區；閘極層，位於閘極介電層上並包覆圍繞每一通道區；以及多個介電間隔物，位於朝向源極/汲極磊晶層的多個凹陷中。

Description

半導體裝置的形成方法
本發明關於半導體積體電路的形成方法，更特別關於包含鰭狀場效電晶體及/或環繞式閘極場效電晶體的半導體裝置與其形成方法。
習知的平面薄膜裝置具有優異效能及低能耗。為增進裝置控制並減少平面裝置占據的基板表面積，半導體產業進展至奈米技術製程節點以求更高裝置密度、更高效能、與更低成本。來自製作與設計問題的挑戰，導致三維設計的發展如多閘極場效電晶體如鰭狀場效電晶體與環繞式閘極場效電晶體。在鰭狀場效電晶體中，閘極與通道區的三側表面相鄰，且閘極介電層夾設於閘極與通道區的三側表面之間。由於閘極結構包覆於鰭狀物的三個表面上，電晶體基本上具有三個閘極以控制穿過鰭狀物或通道區的電流。不幸的是通道底部(第四側)遠離閘極，因此不受閘極控制。反之在環繞式閘極場效電晶體中的閘極圍繞通道區的所有側表面，使通道區中的空乏更完全，以減少短通道效應。這是因為次臨界電流擺盪更陡峭，且汲極誘發位障降低較少。當電晶體尺寸持續縮小至次10奈米至15奈米技術節點時，更需改良環繞式閘極場效電晶體。
本發明一實施例提供之半導體裝置的形成方法，包括：形成鰭狀結構，其具有多個第一半導體層與多個第二半導體層交替堆疊；形成犧牲閘極結構於鰭狀結構上；非等向蝕刻犧牲閘極結構未覆蓋的鰭狀結構的源極/汲極區，以形成源極/汲極空間；形成源極/汲極磊晶層於源極/汲極空間中；移除犧牲閘極結構，以露出鰭狀結構的一部份；自露出的鰭狀結構移除第一半導體層；形成朝向源極/汲極磊晶層的多個凹陷；形成多個內側間隔物於凹陷中；以及形成閘極介電層覆蓋內側間隔物，並形成閘極層以圍繞第二半導體層，其中內側間隔物與閘極介電層隔離閘極層與源極/汲極磊晶層。
Y1-Y1、Y2-Y2、Y3-Y3‧‧‧方向
10‧‧‧半導體基板
11、29‧‧‧鰭狀結構
15‧‧‧絕緣層
20‧‧‧第一半導體層
21、51‧‧‧源極/汲極空間
25‧‧‧第二半導體層
30‧‧‧第一絕緣層
35、65‧‧‧內側間隔物
41‧‧‧犧牲閘極介電層
42‧‧‧犧牲閘極層
43‧‧‧墊氮化矽層
44‧‧‧氧化矽遮罩層
45‧‧‧第一覆蓋層
47‧‧‧第二覆蓋層
49‧‧‧犧牲閘極結構
50、55‧‧‧源極/汲極磊晶層
70‧‧‧層間介電層
72‧‧‧導電接點層
75‧‧‧導電接點插塞
82‧‧‧閘極介電層
84‧‧‧閘極層
101、111‧‧‧保護層
第1A至1D圖係本發明一實施例中，半導體場效電晶體的多種圖式，第1A圖係沿著X方向(源極至汲極的方向)之剖視圖，第1B圖係沿著第1A圖中方向Y1-Y1的剖視圖，第1C圖係沿著第1A圖中方向Y2-Y2的剖視圖，且第1D圖係沿著第1A圖中方向Y3-Y3的剖視圖。
第2A至2D圖係本發明另一實施例中，半導體場效電晶體裝置的多種圖式，第2A圖係沿著X方向(源極至汲極方向)的剖視圖，第2B圖係沿著第2A圖中方向Y1-Y1的剖視圖，第2C圖係沿著第2A圖中方向Y2-Y2的剖視圖，且第2D圖係沿著第2A圖中方向Y3-Y3的剖視圖。
第3A至3D圖係本發明另一實施例中，半導體場效電晶體裝置的多種圖式，第3A圖係沿著X方向(源極至汲極方向)的剖 視圖，第3B圖係沿著第3A圖中方向Y1-Y1的剖視圖，第3C圖係沿著第3A圖中方向Y2-Y2的剖視圖，且第3D圖係沿著第3A圖中方向Y3-Y3的剖視圖。
第4A至4D圖係本發明另一實施例中，半導體場效電晶體裝置的多種圖式，第4A圖係沿著X方向(源極至汲極方向)的剖視圖，第4B圖係沿著第4A圖中方向Y1-Y1的剖視圖，第4C圖係沿著第4A圖中方向Y2-Y2的剖視圖，且第4D圖係沿著第4A圖中方向Y3-Y3的剖視圖。
第5A與5B圖係本發明一實施例中，形成半導體環繞式閘極場效電晶體裝置的多種步驟之一。
第6A與6B圖係本發明一實施例中，形成半導體環繞式閘極場效電晶體裝置的多種步驟之一。
第7A與7B圖係本發明一實施例中，形成半導體環繞式閘極場效電晶體裝置的多種步驟之一，第7A圖顯示n型環繞式閘極場效電晶體的剖視圖，而第7B圖顯示p型環繞式閘極場效電晶體的剖視圖。
第8A與8B圖係本發明一實施例中，形成半導體環繞式閘極場效電晶體裝置的多種步驟之一，第8A圖顯示n型環繞式閘極場效電晶體的剖視圖，而第8B圖顯示p型環繞式閘極場效電晶體的剖視圖。
第9A與9B圖係本發明一實施例中，形成半導體環繞式閘極場效電晶體裝置的多種步驟之一，第9A圖顯示n型環繞式閘極場效電晶體的剖視圖，而第9B圖顯示p型環繞式閘極場效電晶體的剖視圖。
第10A與10B圖係本發明一實施例中，形成半導體環繞式閘極場效電晶體裝置的多種步驟之一，第10A圖顯示n型環繞式閘極場效電晶體的剖視圖，而第10B圖顯示p型環繞式閘極場效電晶體的剖視圖。
第11A與11B圖係本發明一實施例中，形成半導體環繞式閘極場效電晶體裝置的多種步驟之一，第11A圖顯示n型環繞式閘極場效電晶體的剖視圖，而第11B圖顯示p型環繞式閘極場效電晶體的剖視圖。
第12A與12B圖係本發明一實施例中，形成半導體環繞式閘極場效電晶體裝置的多種步驟之一，第12A圖顯示n型環繞式閘極場效電晶體的剖視圖，而第12B圖顯示p型環繞式閘極場效電晶體的剖視圖。
第13A與13B圖係本發明一實施例中，形成半導體環繞式閘極場效電晶體裝置的多種步驟之一，第13A圖顯示n型環繞式閘極場效電晶體的剖視圖，而第13B圖顯示p型環繞式閘極場效電晶體的剖視圖。
第14A與14B圖係本發明一實施例中，形成半導體環繞式閘極場效電晶體裝置的多種步驟之一，第14A圖顯示n型環繞式閘極場效電晶體的剖視圖，而第14B圖顯示p型環繞式閘極場效電晶體的剖視圖。
第15A與15B圖係本發明一實施例中，形成半導體環繞式閘極場效電晶體裝置的多種步驟之一，第15A圖顯示n型環繞式閘極場效電晶體的剖視圖，而第15B圖顯示p型環繞式閘極場效電晶體的剖視圖。
第16A與16B圖係本發明一實施例中，形成半導體環繞式閘極場效電晶體裝置的多種步驟之一，第16A圖顯示n型環繞式閘極場效電晶體的剖視圖，而第16B圖顯示p型環繞式閘極場效電晶體的剖視圖。
第17A、17B、17C、17D、與17E圖係本發明實施例中，閘極介電層塗佈的多種內側間隔物之圖式。
本發明實施例提供的不同實施例或實例可實施本發明的不同結構。特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本揭露之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。多種結構可依不同比例任意繪示，以達簡化與清楚說明的目的。
此外，空間性的相對用語如「下方」、「其下」、「下側」、「上方」、「上側」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。此外，用語「之組成為」指的可以是「包括」或「由…組成」。在本發明實施例中，「A、B、與C的一者」指的是「A、B、及/或C」，比如A、B、C、A與B、A與C、B與C、或A與B與C，而非只有A、B、或C，除非另外說明。
一般而言，藉由選擇性蝕刻犧牲半導體層釋放奈米線時，難以控制橫向蝕刻量。在移除虛置多晶閘極之後，進行奈米線釋放蝕刻時可能蝕刻奈米線的橫向末端，因為用於奈米線釋放蝕刻的橫向蝕刻控制或蝕刻預算可能不足。若無蝕刻停止層，閘極可接觸源極/汲極磊晶層。此外，對閘極至汲極電容的影響較大，若無介電膜存在於閘極與源極/汲極區之間，閘極至汲極電容將變得較大而降低電路速度。
在環繞式閘極場效電晶體中，可在金屬閘極與源極/汲極磊晶層之間提供內側間隔物。然而製程變異除了存在於每一裝置中亦存在於整個晶圓，及/或晶圓對晶圓的變異，因此難以形成一致的內側間隔物。此外，對具有內側間隔物的環繞式閘極場效電晶體而言，必需提供較佳的閘極控制。內側間隔物為通道電阻的額外來源，並阻礙閘極控制能力。若環繞式閘極場效電晶體中的通道高度較高，則更難以進行沉積與蝕刻製程，以精準控制通道底部至通道頂部的結構一致。特別是對環繞式閘極場效電晶體的製作步驟而言，在12吋晶圓中達到高製程一致性變得更困難。
在本發明實施例中，提供新穎的方法以製作用於環繞式閘極場效電晶體與堆疊通道場效電晶體的金屬閘極與源極/汲極磊晶層之間的內側間隔物。特別的是，本發明實施例中的內側間隔物具有形成於凹陷(比如具有內縮形狀的表面之內側間隔物的部份)中的剖面形狀，且凹陷設置在與閘極不重疊的區域中。在一些實施例中，凹陷設置於源極/汲極區中。藉由內側間隔物，可能提供更多用於閘極介電層與閘極的空 間，以改善閘極控制能力。
在本發明實施例中，源極/汲極指的是源極及/或汲極。值得注意的是本發明實施例中的源極與汲極可交替使用，且其結構實質上相同。
第1A至1D圖係本發明一實施例中，半導體環繞式閘極場效電晶體的多種圖式。第1A圖係沿著X方向(源極至汲極的方向)之剖視圖，第1B圖係沿著第1A圖中方向Y1-Y1的剖視圖，第1C圖係沿著第1A圖中方向Y2-Y2的剖視圖，且第1D圖係沿著第1A圖中方向Y3-Y3的剖視圖。
如第1A至1C圖所示，提供第二半導體層25的線路於半導體基板10上，且線路沿著Z方向(即半導體基板10的主要表面之法線方向)垂直配置。在一些實施例中，半導體基板10包含單晶半導體層於其至少表面部份上。半導體基板10可包含單晶半導體材料，比如但不限於矽、鍺、矽鍺、砷化鎵、銻化銦、磷化鎵、銻化鎵、砷化銦鋁、砷化銦鎵、磷化鎵銻、砷化鎵銻、或磷化銦。在這些實施例中，半導體基板10之組成為結晶矽。
半導體基板10的表面區中可包含一或多個緩衝層(未圖示)。緩衝層可提供自基板至源極/汲極區之間的晶格常數逐漸變化。緩衝層可由磊晶成長的單晶半導體材料形成，且半導體材料可為但不限於矽、鍺、鍺錫、矽鍺、砷化鎵、銻化銦、磷化鎵、銻化鎵、砷化銦鋁、砷化銦鎵、磷化鎵銻、砷化鎵銻、氮化鎵、磷化鎵、或磷化銦。在特定實施例中，半導體基板10包含矽鍺緩衝層磊晶成長於矽的半導體基板10上。矽鍺緩衝層 的鍺濃度，可由緩衝層最底部的30原子%增加至緩衝層最底部的70原子%。
如第1A至1C圖所示，第二半導體層25的線路為通道層，其位於半導體基板10上。在一些實施例中，第二半導體層25的線路位於自半導體基膽10凸起的鰭狀結構11(第5圖)上。閘極介電層82與閘極層84圍繞第二半導體層25的每一通道層。在一些實施例中，第二半導體層25的線路厚度介於約5nm至約15nm之間，且第二半導體層25的線路寬度介於約5nm至約15nm之間。在一些實施例中，閘極介電層82包含界面層與高介電常數的介電層。閘極結構包含閘極介電層82、閘極層84、與第一覆蓋層45的側壁間隔物。雖然第1A至1C圖顯示四個第二半導體層25的線路，但第二半導體層25的線路數目不限於四個，而可小至一個或超過四個(比如多達十個)。藉由調整半導體線路的數量，可調整環繞式閘極場效電晶體裝置的驅動電流。在一些實施例中，n型源極/汲極與p型源極/汲極具有(或不具有)第二半導體層25的線路。
此外，源極/汲極磊晶層50位於半導體基板10上，如第1A與1D圖所示。在一些實施例中，源極/汲極磊晶層50直接接觸第二半導體層25的通道層的端面，並與導電的閘極層84之間隔有絕緣的內側間隔物35與閘極介電層82。在一些實施例中，額外絕緣層(未圖示)順應性地形成於間隔物區的內側表面上。如第1A圖所示，內側間隔物35沿著X方向的剖面形狀填入凹陷，且凹陷位於源極/汲極區中而不位於通道區中。
層間介電層70位於源極/汲極磊晶層50上，導電接 點層72位於源極/汲極磊晶層50上，而導電接點插塞75穿過層間介電層70並位於導電接點層72上。導電接點層72包含導電材料的一或多層。在一些實施例中，導電接點層72包含矽化物層如鎢矽化物、鎳矽化物、鈦矽化物、鈷矽化物、其他合適的矽化物材料、或金屬元素與矽及/或鍺的合金。
第2A至2D圖係本發明另一實施例中，半導體場效電晶體裝置的多種圖式。第2A圖係沿著X方向(源極至汲極方向)的剖視圖，第2B圖係沿著第2A圖中方向Y1-Y1的剖視圖，第2C圖係沿著第2A圖中方向Y2-Y2的剖視圖，且第2D圖係沿著第2A圖中方向Y3-Y3的剖視圖。第2A至2D圖的實施例中，可採用與第1A至1D圖的前述實施例相同或類似的材料、設置、尺寸、及/或製程，並可省略其細節說明。
在此實施例中，源極/汲極磊晶層50包覆源極/汲極區的第二半導體層25之線路的部份，或者第二半導體層25的線路穿過源極/汲極磊晶層50。
在第1A至1D圖與第2A至2D圖的實施例中，環繞式閘極場效電晶體為n型環繞式閘極場效電晶體。第二半導體層25的線路組成為矽或矽鍺(Si1-xGex，x小於或等於0.2)。源極/汲極磊晶層50的組成為矽、摻雜磷的矽、碳化矽、與摻雜磷的碳化矽之一或多者。在一些實施例中，n型源極/汲極區與p型源極/汲極區可具有(或不具有)第二半導體層25的線路。
第3A至3D圖係本發明另一實施例中，半導體場效電晶體裝置的多種圖式。第3A圖係沿著X方向(源極至汲極方向)的剖視圖，第3B圖係沿著第3A圖中方向Y1-Y1的剖視圖，第3C 圖係沿著第3A圖中方向Y2-Y2的剖視圖，且第3D圖係沿著第3A圖中方向Y3-Y3的剖視圖。第3A至3D圖的實施例中，可採用與第1A至2D圖的前述實施例相同或類似的材料、設置、尺寸、及/或製程，並可省略其細節說明。
在第3A至3D圖的實施例中，環繞式閘極場效電晶體為p型環繞式閘極場效電晶體。第一半導體層20的線路為通道層，其組成為矽鍺(Si1-xGex，x大於或等於約0.2)，且其位於半導體基板10上。在一些實施例中，第一半導體層20的線路位於自半導體基板10凸起的鰭狀結構11(第5A圖)上。在一些實施例中，第一半導體層20的線路厚度介於約5nm至約15nm之間，且第一半導體層20的線路寬度介於約5nm至約15nm之間。閘極介電層82與閘極層84可包覆圍繞第一半導體層20的每一通道層。在一些實施例中，閘極介電層82包含界面層與高介電常數的介電層。閘極結構包含閘極介電層82、閘極層84、與側壁間隔物45。雖然第3A至3C圖顯示四個第一半導體層20的線路，第一半導體層20的線路數目不限於四個，且可少至一個或超過四個(比如可高達十個)。
源極/汲極磊晶層55位於半導體基板10上，如第3A與3D圖所示。源極/汲極磊晶層55直接接觸第一半導體層20的通道層端面，並與閘極層84的導電層之間隔有絕緣的內側間隔物65之絕緣層與閘極介電層82。源極/汲極磊晶層55的組成為矽、矽鍺、與硼化矽鍺的一或多者。在一些實施例中，額外的絕緣層(未圖示)順應性地形成於間隔物區的內側表面上。在一些實施例中，n型源極/汲極與p型源極/汲極具有(或不具有)第 一半導體層20的線路。
如第3A圖所示，內側間隔物65沿著X方向的剖面形狀形成於凹陷中，且凹陷形成於源極/汲極區中而不形成於通道區中。在一些實施例中，內側間隔物65沿著z方向位於最上側的第一半導體層20的線路上。
第4A至4D圖係本發明另一實施例中，半導體場效電晶體裝置的多種圖式。第4A圖係沿著X方向(源極至汲極方向)的剖視圖，第4B圖係沿著第4A圖中方向Y1-Y1的剖視圖，第4C圖係沿著第4A圖中方向Y2-Y2的剖視圖，且第4D圖係沿著第4A圖中方向Y3-Y3的剖視圖。第4A至4D圖的實施例中，可採用與第1A至3D圖的前述實施例相同或類似的材料、設置、尺寸、及/或製程，並可省略其細節說明。
在此實施例中，源極/汲極磊晶層55包覆圍繞源極/汲極區的第一半導體層20的線路其末端，或者第一半導體層20的線路穿過源極/汲極磊晶層55。在一些實施例中，n型與p型源極/汲極具有(或不具有)第一半導體層20的線路。
在一些實施例中，第1A至4D圖所示的兩個或更多環繞式閘極場效電晶體位於一半導體基板(晶片)上，以達多種電路功能。
第5A至20B圖係本發明一實施例中，形成半導體場效電晶體裝置的多種步驟。在第5A至20B圖中，末尾為「A」的圖式係n型環繞式閘極電晶體沿著X方向(源極至汲極的方向)之剖視圖，而末尾為「B」的圖式係p型環繞式閘極電晶體沿著X方向(源極至汲極的方向)之剖視圖。應理解的是，在第5A至 20B圖所示的製程之前、之中、與之後可進行額外步驟，且方法的額外實施例可取代或省略一些下述步驟。可調換步驟/製程的順序。第5A至20B圖的實施例中，可採用與第1A至4D圖的前述實施例相同或類似的材料、設置、尺寸、及/或製程，並可省略其細節說明。
如第5A與5B圖所示，形成鰭狀結構29於半導體基板10上，其中第一半導體層20與第二半導體層25交替堆疊於底部的鰭狀結構11上。鰭狀結構29自絕緣層15凸起。鰭狀結構29的形成方法可為下述步驟。
形成堆疊的半導體層於半導體基板10上。堆疊的半導體層包含第一半導體層20與第二半導體層25。第一半導體層20與第二半導體層25的組成材料可具有不同的晶格常數，且可包含矽、鍺、矽鍺、砷化鎵、銻化銦、磷化鎵、銻化鎵、砷化銦鋁、砷化銦鎵、磷化鎵銻、砷化鎵銻、或磷化銦的一或多層。
在一些實施例中，第一半導體層20與第二半導體層25的組成為矽、矽化合物、矽鍺、鍺、或鍺化合物。在一實施例中，第一半導體層20為矽鍺(Si1-xGex，x大於或等於約0.2)或鍺，而第二半導體層25為矽或矽鍺(Si1-yGey，y小於或等於約0.2)。在本發明實施例中，「M化合物」或「M為主的化合物」指的是化合物的主要組成為M。
第一半導體層20與第二半導體層25可磊晶形成於半導體基板10上。在一些實施例中，第一半導體層20的厚度大於或等於第二半導體層25的厚度，且介於約2nm至約20nm之 間。在其他實施例中，第一半導體層20的厚度介於約5nm至約15nm之間。在一些實施例中，第二半導體層25的厚度介於約2nm至約20nm之間。在其他實施例中，第二半導體層25的厚度介於約5nm至約15nm之間。每一第一半導體層20的厚度可相同或不同。
在一些實施例中，第一半導體層的底部(最靠近半導體基板10)比第一半導體層的其餘部份厚。在一些實施例中，第一半導體層的底部厚度介於約10nm至約50nm之間。在其他實施例中，第一半導體層的底部厚度介於20nm至40nm之間。
在一些實施例中，遮罩層包含第一遮罩層與第二遮罩層，且形成於堆疊的層狀物上。第一遮罩層為墊氧化物層，其組成可為氧化矽，且其形成方法可為熱氧化。第二遮罩層之組成可為氮化矽，其形成方法可為化學氣相沉積(包含低壓化學氣相沉積或電漿增強化學氣相沉積)、物理氣相沉積、原子層沉積、或其他合適製程。採用圖案化步驟(包含光微影與蝕刻)可將遮罩層圖案化成遮罩圖案。
接著採用圖案化遮罩層，將第一半導體層20與第二半導體層25的堆疊圖案化成沿著X方向延伸的鰭狀結構29，如第5A與5B圖所示。在第5B圖中，兩個鰭狀結構29配置於Y方向。不過鰭狀結構數目不限於二個，其可為一個、三個、或更多個。在一些實施例中，一或多個虛置鰭狀結構形成於鰭狀結構29的兩側上，以增進圖案化步驟中的圖案保真度。如第5B圖所示，鰭狀結構29的上側部份由堆疊的第一半導體層20與第 二半導體層25及鰭狀結構(井部)11所組成。
在一些實施例中，鰭狀結構29的上側部份沿著Y方向的寬度介於約10nm至約40nm之間。在其他實施例中，鰭狀結構29的上側部份沿著Y方向的寬度介於約20nm至約30nm之間。
堆疊的鰭狀結構29可由任何合適方法圖案化。舉例來說，結構的圖案化方法可採用一或多道光微影製程，其包含雙重圖案化製程或多重圖案化製程。一般而言，雙重圖案化製程與多重圖案化製程結合光微影與自對準製程，其產生的圖案間距小於單一直接光微影製程所產生的圖案間距。舉例來說，一實施例形成犧牲層於基板上，並採用光微影製程圖案化犧牲層。採用自對準製程，可沿著圖案化犧牲層的側部形成間隔物。接著移除犧牲層，並採用保留的間隔物圖案化堆疊的鰭狀結構29。藉由間隔物圖案化技術，裝置結構尺寸可小於光微影與蝕刻方法所能產生的最小尺寸。
在形成鰭狀結構29之後，形成絕緣層15於基板上，因此鰭狀結構29完全埋置於絕緣層15中。絕緣層又稱作隔離絕緣層，其包含絕緣材料的一或多層。用於絕緣層15的絕緣材料可包含氧化矽、氮化矽、氮氧化矽、碳氮氧化矽、摻雜氟的矽酸鹽玻璃、或低介電常數的介電材料，且其形成方法可為低壓化學氣相沉積、電漿增強化學氣相沉積、或可流動的化學氣相沉積。在形成絕緣層之後可進行退火步驟。接著可進行平坦化步驟如化學機械研磨法及/或回蝕刻法，以自絕緣層15露出第二半導體層25的最上側之上表面。在一些實施例中，在形 成絕緣層15之前，形成一或多個鰭狀物襯墊層(未圖示)於鰭狀結構上。在一些實施例中，鰭狀物襯墊層包含形成於半導體基板10與鰭狀結構11之底部側壁上之第一鰭狀物襯墊層，以及形成於第一鰭狀物襯墊層上的第二鰭狀物襯墊層。鰭狀物襯墊層之組成為氮化矽或氮化矽為主的材料(如氮氧化矽、碳氮化矽、或碳氮氧化矽)。鰭狀物襯墊層的沉積方法可為一或多道製程如物理氣相沉積、化學氣相沉積、原子層沉積、或任何可接受的製程。
接著如第5B圖所示，使絕緣層15凹陷以露出鰭狀結構29的上側部份。此步驟使鰭狀結構29彼此隔有絕緣層15，且絕緣層15又稱作淺溝槽隔離。在一些實施例中，絕緣層15的形成製程為化學氣相沉積、可流動的化學氣相沉積、旋轉塗佈玻璃製程、或任何可行製程。
在一些實施例中，使絕緣層15凹陷，直到露出鰭狀結構11的上側部份(井層)。在其他實施例中，未露出鰭狀結構11的上側部份。接著部份地移除第一半導體層20(犧牲層)，再將第二半導體層25形成為半導體線路如n型環繞式閘極場效電晶體的通道層。對p型環繞式閘極場效電晶體而言，依序部份地移除第二半導體層25與犧牲層，接著使第一半導體層20形成為半導體線路如通道層。
在形成絕緣層15之後，形成犧牲閘極結構49於露出的鰭狀結構上，如第6A與6B圖所示。犧牲閘極結構49形成於即將作為通道區的鰭狀結構的部份上。犧牲閘極結構49定義環繞式閘極場效電晶體的通道區。犧牲閘極結構49包含犧牲閘 極介電層41與犧牲閘極層42。犧牲閘極介電層包含絕緣材料如氧化矽為主的材料之一或多層。在一實施例中，採用化學氣相沉積法形成的氧化矽。在一些實施例中，犧牲閘極介電層41的厚度介於約1nm至約5nm之間。
犧牲閘極結構49的形成方法為先沉積犧牲閘極介電層41的毯狀層於鰭狀結構上。接著沉積犧牲閘極層的毯狀層於犧牲閘極介電層及鰭狀結構上，因此鰭狀結構完全埋置於犧牲閘極層中。犧性閘極層包含矽如多晶矽或非晶矽。在一些實施例中，犧牲閘極層的厚度介於約100nm至約200nm之間。在一些實施例中，對犧牲閘極層進行平坦化步驟。犧牲閘極介電層與犧牲閘極層的沉積方法可採用化學氣相沉積(包括低壓化學氣相沉積或電漿增強化學氣相沉積)、物理氣相沉積、原子層沉積、或其他合適製程。接著形成遮罩層於犧牲閘極層上。遮罩層包含墊氮化矽層43與氧化矽遮罩層44。
接著在遮罩層與犧牲閘極層上進行圖案化步驟，以將其圖案化成犧牲閘極結構49，如第6A與6B圖所示。犧牲閘極結構包含犧牲閘極介電層41、犧牲閘極層42(如多晶矽)、墊氮化矽層43、與氧化矽遮罩層44。藉由圖案化犧牲閘極結構，可部份地露出犧牲閘極結構兩側上的第一半導體層與第二半導體層的堆疊，以定義源極/汲極區，如第6A與6B圖所示。在本發明此實施例中，源極與汲極可交替使用且其結構實質上相同。在第6A與6B圖中，一個犧牲閘極結構形成於兩個鰭狀結構上，但犧牲閘極結構的數目不限於一個。在一些實施例中，沿著X方向設置兩個或更多犧牲閘極結構。在這些實施例 中，一或多個虛置閘極結構形成於犧牲閘極結構兩側上，以改善圖案保真度。
此外，形成用於側壁間隔物的第一覆蓋層45於犧牲閘極結構49上，如第6A與6B圖所示。第一覆蓋層45以順應性的方式沉積，因此其於犧性閘極結構的垂直表面(如側壁)、水平表面、與頂部上具有實質上相同的厚度。第一覆蓋層45包含氮化矽、氮氧化矽、碳氮化矽、碳氧化矽、碳氮氧化矽、或任何其他合適介電材料的一或多者。第一覆蓋層45的形成方法可為原子層沉積、化學氣相沉積、或任何其他合適方法。
第7A圖係n型區中沿著X方向的剖視圖，而第7B圖係p型區中沿著X方向的剖視圖。接著以保護層101如光阻層覆蓋p型區，如第7B圖所示。在n型區(第7A圖)中，非等向蝕刻第一覆蓋層45以移除源極/汲極區上的第一覆蓋層45，並保留犧牲閘極結構49的側面上之第一覆蓋層45以作為側壁間隔物。接著採用一或多道微影與蝕刻步驟，向下蝕刻源極/汲極區之第一半導體層20與第二半導體層25的堆疊結構，以形成源極/汲極空間21。在一些實施例中，亦部份地移除半導體基板10或鰭狀結構11的底部。
如第8A圖所示，接著形成源極/汲極磊晶層50於n型區中的源極/汲極空間21中。源極/汲極磊晶層50包含矽、摻雜磷的矽、碳化矽、或摻雜磷的碳化矽之一或多層，以用於n型通道的場效電晶體。源極/汲極磊晶層50的形成方法可為磊晶成長法，其採用化學氣相沉積、原子層沉積、或分子束磊晶。如第8A與8B圖所示，選擇性地形成源極/汲極磊晶層50於半導 體區上。源極/汲極磊晶層50接觸第二半導體層25的端面。在第8B圖中，在選擇性沉積源極/汲極磊晶層50之後，移除覆蓋p型區的保護層101。
接著如第9A與9B圖所示，形成第二覆蓋層47於n型區與p型區中。第二覆蓋層47包含氮化矽、氧化矽、氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽、或任何其他合適的介電材料。第二覆蓋層47之組成材料與側壁間隔物(如第一覆蓋層45)之組成材料不同。第二覆蓋層47的形成方法可為原子層沉積或任何其他合適方法。
接著如第10A與10B圖所示，以保護層111如光阻圖案覆蓋n型區，並移除p型區中的第二覆蓋層47。此外，非等向蝕刻第一覆蓋層45以移除源極/汲極區上的第一覆蓋層45，並露出源極/汲極區。而第一覆蓋層45保留於p型區中的犧牲閘極結構49的側面上以作為側壁間隔物。
此外如第11B圖所示，蝕刻鰭狀結構的源極/汲極區中，犧牲閘極結構未覆蓋的第二半導體層25，即保留第一半導體層20於源極/汲極區中。在一些實施例中，蝕刻第11B圖中的p型區時，以保護層111覆蓋第11A圖中的n型區。在其他實施例中，在蝕刻p型區中的源極/汲極區之前，移除第11A圖的n型區中的保護層111，且第二覆蓋層47保護n型區。在p型區中，橫向蝕刻源極/汲極空間51中X方向的第二半導體層25，以形成第11B圖所示的空洞51。當第一半導體層20為鍺或矽鍺而第二半導體層25為矽時，可採用濕蝕刻劑(比如但不限於氫氧化銨溶液及/或氫氧化四甲基銨溶液)沿著第二半導體層25的選定合適 結晶取向(如<001>、<101>、<110>、或類似取向)，選擇性地蝕刻第二半導體層25。
接著如第12A與12B圖所示，形成源極/汲極磊晶層55於p型區中的源極/汲極空間51(第11B圖)中。源極/汲極磊晶層包含矽、矽鍺、或鍺的一或多層，以用於p型通道場效電晶體。對p型通道場效電晶體而言，源極/汲極中亦可包含硼。源極/汲極磊晶層55的形成方法為磊晶成長法，其包括化學氣相沉積、原子層沉積、或分子束磊晶。源極/汲極磊晶層55形成以包覆圍繞第一半導體層20的部份。在一些實施例中，第一半導體層20穿過源極/汲極磊晶層55(如第16B圖)。在選擇性地形成源極/汲極磊晶層55於p型區中的半導體區上之後，移除n型區中的第二覆蓋層47，如第12A圖所示。
接著形成層間介電層70於源極/汲極磊晶層50與55上。用於層間介電層70的材料包括含矽、氧、碳、及/或氫的化合物，比如氧化矽、碳氫氧化矽、或碳氧化矽。有機材料如聚合物，亦可用於層間介電層70。在形成層間介電層70之後，可進行平坦化步驟如化學機械研磨，以露出犧牲閘極層42的頂部。
接著移除犧牲閘極層42與犧牲閘極介電層41。在移除犧牲閘極結構時，層間介電層70保護源極/汲極磊晶層50與55。採用電漿乾蝕刻及/或濕蝕刻，可移除犧牲閘極結構。當犧牲閘極層42為多晶矽且層間介電層70為氧化矽時，可採用濕蝕刻劑如氫氧化四甲基銨溶液以選擇性地移除犧牲閘極層42。之後採用電漿乾蝕刻及/或濕蝕刻移除犧牲閘極介電層41。
在移除犧牲閘極結構之後，形成保護層以覆蓋p型區，並移除n型區中的第一半導體層20，以形成第二半導體層25的線路(通道區)，如第13A圖所示。第13A圖顯示第一半導體層20被部份地移除，並保留接觸源極/汲極磊晶層的第一半導體層20的部份。第二半導體層25之間的第一半導體層20之保留部份，具有剖面的凹陷形狀。在一些實施例中，第一半導體層20被完全蝕刻，而接觸第一半導體層20的源極/汲極磊晶層50的表面亦被蝕刻以形成凹陷。採用對第一半導體層20與第二半導體層25具有選擇性的蝕刻劑，可移除或蝕刻第一半導體層20，如前所述。在一些實施例中，採用氯化氫酸溶液或者氫氧化銨、過氧化氫、與水的混合溶液進行濕蝕刻，以蝕刻第一半導體層20。當第一半導體層20為鍺或矽鍺，且第二半導體層25為矽時，可採用濕蝕刻劑(比如但不限於氯化氫溶液)選擇性地蝕刻第一半導體層20。藉由採用氯化氫酸溶液並選擇第一半導體層20的合適結晶取向，第一半導體層20的端面之蝕刻表面具有凹陷形狀，且凹陷形狀由第一半導體層20的晶面定義。在選擇性蝕刻第一半導體層20之後，移除p型區中的保護層101(未圖示)。
如第13A圖所示，由於沒有蝕刻停止層形成在與源極/汲極磊晶層50相鄰處，蝕刻不會停止於第一覆蓋層45的側壁間隔物其外側表面之垂直平面，而會蝕刻位於第一覆蓋層45的側壁間隔物下的第一半導體層20的部份。第一半導體層20的一部份可保留於每一第一覆蓋層45的側壁間隔物下並具有凹陷。凹陷沿著X方向的剖面形狀，取決於選擇性蝕刻第一半導 體層20以形成凹陷形狀所得的晶面。以第13A圖的實施例為例，蝕刻後保留的第一半導體層20其凹陷沿著X方向的剖視形狀為圓形凹面。其他沿著X方向的可能剖視形狀包含具有(111)晶面的三角形凹陷，或具有(100)與(110)晶面的五角形凹陷。在一些實施例中(雖然第13A圖未圖示)，第一半導體層20可被完全蝕刻，而源極/汲極磊晶層50可被蝕刻以具有凹陷，且凹陷具有上述的剖面形狀。在形成用於n型區的通道時，以保護層覆蓋p型區。
同樣地，移除p型區中的第二半導體層25，以形成第一半導體層20的線路(通道區)，如第13B圖所示。移除或蝕刻第二半導體層25的方法，可採用在第二半導體層25與第一半導體層20之間具有選擇性的蝕刻劑，如前所述。如第13B圖所示，由於沒有蝕刻停止層形成在與源極/汲極磊晶層55相鄰處，蝕刻不會停止於第一覆蓋層45的側壁間隔物其外側表面之垂直平面，而會部份地或完全蝕刻位於第一覆蓋層45的側壁間隔物下的第二半導體層25。在一些實施例中(雖然第13B圖未圖示)，第二半導體層25的一部份可保留於每一第一覆蓋層45的側壁間隔物下並具有凹陷。凹陷沿著X方向的剖面形狀取決於晶面。以第13B圖的實施例為例，蝕刻後保留的第二半導體層25其凹陷沿著X方向的剖視形狀為圓形凹面。其他沿著X方向的可能剖視形狀包含具有(111)晶面的三角形凹陷，或具有(100)與(110)晶面的五角形凹陷。如第13B圖所示，第二半導體層25被完全蝕刻，而源極/汲極磊晶層55的一部份被蝕刻以具有凹陷，且凹陷具有任何上述的剖視形狀。形成用於p型區的通道 區時，以保護層覆蓋n型區。可在形成用於n型區的通道區之後，再形成用於p型區的通道區。
在第14A與14B圖中，順應性地形成第一絕緣層30於第一半導體層20的被蝕刻橫向末端上、源極/汲極空間21中的第二半導體層25其端面上、以及犧牲閘極結構上。第一絕緣層30包含氮化矽、氧化矽、氮氧化矽、碳氧化矽、碳氮化矽、碳氮氧化矽、或任何其他合適的介電材料。第一絕緣層30的組成材料與側壁間隔物(第一覆蓋層45)的組成材料不同。第一絕緣層30的厚度介於約1.0nm至約10.0nm之間。在其他實施例中，第一絕緣層30的厚度介於約2.0nm至約5.0nm之間。第一絕緣層30的形成方法可為原子層沉積或任何其他合適方法。在一些實施例中，第一絕緣層30完全填入圍繞第一半導體層20的線路與第二半導體層25的線路的空間，如第15A與15B圖所示。在其他實施例中，第一絕緣層30僅部份地填入圍繞第一半導體層20的線路與第二半導體層25的線路的空間。
在形成第一絕緣層30之後，進行蝕刻步驟以部份地移除第一絕緣層30，以形成用於第15A圖之n型區的內側間隔物35與用於第15B圖之p型區的內側間隔物65。如此一來，進行非等向蝕刻以移除第一絕緣層30的所有材料，除了凹陷中的第一絕緣層30的材料。在第14A與14B圖所示的此實施例中未採用保護層，因此在n型區中進行蝕刻步驟時，將同時移除p型區中的第一絕緣層30。在一些實施例中，在對n型區進行蝕刻時，以保護層覆蓋p型區。在一些實施例中，在形成第一絕緣層30之前，可形成厚度小於第一絕緣層30的額外絕緣層，因此內側 間隔物35為雙層結構。第一絕緣層30填入保留的第一介電層20中的凹陷，或填入源極/汲極磊晶層50的凹陷(完全移除第一半導體層20時)。在蝕刻之後，第一絕緣層30轉變為內側間隔物35或65。此外，雖然一些實施例中的凹陷形成於第一覆蓋層45下保留的第一半導體層20中，或形成於源極/汲極磊晶層50中，但內側間隔物35或65形成於不含閘極層84的區域中。在一些實施例中，內側間隔物35或36形成於源極/汲極區中。在一些實施例中，由於內側間隔物35或65形成於凹陷形狀中，內側間隔物35或65的剖面形狀朝相鄰的源極/汲極區凸起。在一些實施例中，內側間隔物35或65中與凸起形狀相對的表面，可為接觸閘極介電層82的凹陷表面(第17A、17D、與17E圖)或平坦表面(第17B與17C圖)。在選擇性蝕刻後，凹陷朝閘極層84開啟，並位於兩個線路(相對於間隙的上側線路與下側線路)之間的間隙中。
在第16A與16B圖中，在形成用於n型區的內側間隔物35與用於p型區的內側間隔物65之後，形成閘極介電層82以圍繞用於n型區與p型區的每一通道層。接著形成閘極層84於閘極介電層82上，如第16A與16B圖所示。在一些實施例中，用於n型環繞式閘極場效電晶體的閘極結構及/或材料，與用於p型環繞式閘極場效電晶體的閘極結構及/或材料不同。
在這些實施例中，閘極介電層82包含介電材料如氧化矽、氮化矽、高介電常數的介電材料、其他合適的介電材料、及/或上述之組合的一或多層。高介電常數的介電材料之例子包含氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿 鈦、氧化鉿鋯、氧化鋯、氧化鋁、氧化鈦、氧化鉿-氧化鋁合金、其他合適之高介電常數的介電材料、及/或上述之組合。在一些實施例中，閘極介電層82包含界面層(未圖示)形成於通道層與介電材料之間。
閘極介電層82的形成方法可為化學氣相沉積、原子層沉積、或任何合適方法。在一實施例中，閘極介電層82的形成方法採用高順應性的沉積製程如原子層沉積，以確保圍繞每一通道層的閘極介電層具有一致的厚度。在一實施例中，閘極介電層82的厚度介於約1nm至約6nm之間。
閘極層84形成於閘極介電層82上，以圍繞每一通道層。閘極層84包含導電材料如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、鎳矽化物、鈷矽化物、氮化鈦、氮化鎢、鈦鋁、氮化鈦鋁、碳氮化鉭、碳化鉭、氮化鉭矽、金屬合金、其他合適材料、及/或上述之組合的一或多層。
閘極層84的形成方法可為化學氣相沉積、原子層沉積、電鍍、或其他合適方法。閘極層亦可沉積於層間介電層70的上表面上。接著可採用化學機械研磨以平坦化層間介電層70上的閘極介電層與閘極層，直到露出層間介電層70的上表面。在一些實施例的平坦化步驟之後，閘極層84將凹陷，並形成蓋絕緣層(未圖示)於凹陷的閘極層84上。蓋絕緣層包含氮化矽為主的材料(如氮化矽)的一或多層。蓋絕緣層的形成方法可為沉積絕緣材料，接著進行平坦化步驟。
在本發明這些實施例中，一或多個功函數調整層(未圖示)可夾設於閘極介電層82與閘極層84之間。功函數調整 層之組成為導電材料如氮化鈦、氮化鉭、碳化鉭鋁、碳化鈦、碳化鉭、鈷、鋁、鈦鋁、鉿鈦、鈦矽化物、組矽化物、或碳化鈦鋁的單層，或兩種或更多上述材料的多層。對n型通道場效電晶體而言，氮化鉭、碳化鉭鋁、氮化鈦、碳化鈦、鈷、鈦鋁、鉿鈦、鈦矽化物、與鉭矽化物的一或多者可作為功函數調整層。對p型通道場效電晶體而言，碳化鈦鋁、鋁、鈦鋁、氮化鉭、碳化鉭鋁、氮化鈦、碳化鈦、與鈷的一或多者可作為功函數調整層。功函數調整層的形成方法可為原子層沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍、或其他合適製程。此外，可分別形成用於n型通道場效電晶體與p型通道場效電晶體的功函數調整層，其可各自採用不同的金屬層。
接著採用乾蝕刻形成接點孔於層間介電層70中，以露出源極/汲極磊晶層50的上側部份。在一些實施例中，形成矽化物層於源極/汲極磊晶層50上。矽化物層包含鎢矽化物、鈷矽化物、鎳矽化物、鈦矽化物、鉬矽化物、與鉭矽化物中的一或多者。接著形成導電接點層72於接點孔中，如第1A至1D圖所示。導電接點層72包含鈷、鎳、鎢、鈦、鉭、銅、鋁、氮化鈦、與氮化鉭中的一或多者。此外，導電接點插塞75形成於導電接點層72上。導電接點插塞75包含鈷、鎳、鎢、鈦、鉭、銅、鋁、氮化鈦、或氮化鉭的一或多層。
應理解的是，可對環繞式閘極場效電晶體進行後續的互補式金氧半製程，以形成多種結構如接點/通孔、內連線金屬層、介電層、鈍化層、或類似物。
第17A、17B、17C、17D、與7E圖係閘極介電層82 塗佈的內側間隔物35或65之多種實施例。如第17A、17B、17C、17D、與17E圖所示，無閘極介電層82塗佈的內側間隔物35或65的部份，形成在不與閘極84重疊的區域設置的凹陷中。內側間隔物35或65的部份表面之形成方法，取決於源極/汲極區設置的晶面，其可由適當地選擇半導體基板10的主要表面取向及/或用於移除第一半導體層及/或第二半導體層的蝕刻溶液種類達成。第17B與17D圖顯示內側間隔物35或65的(111)晶面，而第17C與17E顯示內側間隔物35或65的(100)與(110)晶面。舉例來說，一些實施例藉由適當地選擇半導體基板10的主要表面取向及/或用於移除第一半導體層及/或第二半導體層的蝕刻溶液種類，可設計源極/汲極區所設置的晶面，可設計內側間隔物35或56的形狀以用於特定目的。在第17A、17B、17C、17D、與17E圖的一些實施例中，內側間隔物35或65的剖視形狀朝相鄰的源極/汲極區凸出，且與凸出形狀反側的表面可具有凹陷形狀(第17A、17D、與17E圖)或平坦形狀(第17B與17C圖)。
與現有技術相較，此處所述的多種實施例或例子提供多種優點。舉例來說，本發明實施例的環繞式閘極場效電晶體中，內側間隔物的剖面形狀形成於源極/汲極區設置的凹陷中。本發明實施例中的內側間隔物不需額外空間，因其形成於源極/汲極區設置的凹陷中。此外，內側間隔物可加強n型或p型區的結構，並提供用於裝置的最終電性。此處所述的方法可採用濕蝕刻以一致地形成內側間隔物。在前述實施例中，可更精確地控制內側間隔物的厚度、形狀、及/或位置，因此可 控制源極/汲極與閘極周圍的電容。
應理解的是，此處不需說明所有優點，所有實施例或例子不需具有特定優點，且其他實施例或例子可提供不同優點。
在本發明一實施例中，半導體裝置的形成方法包括形成鰭狀結構，其具有多個第一半導體層與多個第二半導體層交替堆疊。形成犧牲閘極結構於鰭狀結構上。非等向蝕刻犧牲閘極結構未覆蓋的鰭狀結構的源極/汲極區，以形成源極/汲極空間。形成源極/汲極磊晶層於源極/汲極空間中。移除犧牲閘極結構，以露出鰭狀結構的一部份。自露出的鰭狀結構移除第一半導體層，以形成包括第二半導體層的通道層。形成朝向源極/汲極磊晶層的多個凹陷於移除第一半導體層處。形成多個內側間隔物於凹陷中。形成閘極介電層覆蓋內側間隔物，並形成閘極層以圍繞第二半導體層。其中內側間隔物與閘極介電層隔離閘極層與源極/汲極磊晶層。在一或多個上述或下述實施例中，凹陷形成於閘極層與源極/汲極磊晶層之間的區域中。在一或多個上述或下述實施例中，凹陷形成於不與閘極層重疊的區域中。在一或多個上述或下述實施例中，凹陷形成於源極/汲極區中。在一或多個上述或下述實施例中，移除第一半導體層的步驟為選擇性濕蝕刻。在一或多個上述或下述實施例中，濕蝕刻採用氯化氫酸溶液，或者氫氧化銨、過氧化氫、與水的混合溶液。在一或多個上述或下述實施例中，選擇性蝕刻第一半導體層以選擇性地得到凹陷的晶面。在一或多個上述或下述實施例中，內側間隔物的形成方法為形成介電層於凹陷 中，以及非等向蝕刻介電層。在一或多個上述或下述實施例中，蝕刻後的介電層具有表面，包括朝向源極/汲極區的凹面外側表面與平坦外側表面。在一或多個上述或下述實施例中，內側間隔物包括氮化矽與氧化矽的至少一者。在一或多個上述或下述實施例中，內側間隔物包括碳氧化矽、碳氮氧化矽、與碳氮化矽的至少一者。在一或多個上述實施例中，接觸內側間隔物的閘極介電層具有凹面或平坦的形狀。在一或多個上述或下述實施例中，閘極介電層與內側間隔物之間的界面形狀包括凹面形狀與平面形狀。在一或多個上述或下述實施例中，移除第一半導體層的步驟中，選擇性地蝕刻露出的鰭狀結構中的第一半導體層，以保留第二半導體層。在一或多個上述或下述實施例中，第二半導體層由奈米線形成，奈米線的厚度介於約5nm至約15nm之間，且奈米線的寬度介於約5nm至約15nm之間。在一或多個上述或下述實施例中，自露出的鰭狀結構移除第一半導體層，可形成凹陷於接觸源極/汲極磊晶層之第一半導體層的殘留部份中。
在本發明一實施例中，半導體裝置包括多個半導體線路，位於基板上的通道區中；源極/汲極磊晶層，與未穿過源極/汲極磊晶層的半導體線路接觸；閘極介電層，位於通道區中的半導體線路上並包覆圍繞半導體線路；閘極層，位於閘極介電層上並包覆圍繞通道區中的半導體線路；以及多個介電間隔物，位於朝向源極/汲極磊晶層的多個凹陷中。在一或多個上述或下述實施例中，介電間隔物包括氮化矽與氧化矽的至少一者。在一或多個上述或下述實施例中，半導體線路之組 成為矽。在一或多個上述或下述實施例中，半導體線路之組成為矽鍺。在一或多個上述或下述實施例中，介電間隔物接觸源極/汲極磊晶層。在一或多個上述或下述實施例中，介電間隔物與源極/汲極磊晶層分隔。在一或多個上述或下述實施例中，介電間隔物接觸表面，且表面的晶面包括<100>、<110>、與<001>。
在本發明另一實施例中，半導體裝置包括多個半導體線路，位於基板上的通道區上；源極/汲極磊晶層，與穿過源極/汲極磊晶層的半導體線路接觸；閘極介電層，位於通道區中的半導體線路上並包覆圍繞半導體線路；閘極層，位於該閘極介電層上並包覆圍繞通道區中的半導體線路；以及多個內側間隔物，位於朝向源極/汲極磊晶層的多個凹陷中。在一或多個上述或下述實施例中，內側間隔物形成於源極/汲極磊晶層與閘極層之間的區域中，且其形狀包括凹面形狀與平坦形狀。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明實施例。本技術領域中具有通常知識者應理解可採用本發明實施例作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。

Claims (1)

  1. 一種半導體裝置的形成方法，包括：形成一鰭狀結構，其具有多個第一半導體層與多個第二半導體層交替堆疊；形成一犧牲閘極結構於該鰭狀結構上；非等向蝕刻該犧牲閘極結構未覆蓋的該鰭狀結構的一源極/汲極區，以形成一源極/汲極空間；形成一源極/汲極磊晶層於該源極/汲極空間中；移除該犧牲閘極結構，以露出該鰭狀結構的一部份；自露出的該鰭狀結構移除該第一半導體層；形成朝向該源極/汲極磊晶層的多個凹陷；形成多個內側間隔物於該些凹陷中；以及形成一閘極介電層覆蓋該些內側間隔物，並形成一閘極層以圍繞該第二半導體層，其中該內側間隔物與該閘極介電層隔離該閘極層與該源極/汲極磊晶層。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI740465B (zh) * 2019-07-23 2021-09-21 國立清華大學 具超薄結晶性氧化鉿鋯之閘極介電層的鐵電電晶體裝置
TWI777556B (zh) * 2020-05-13 2022-09-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11670692B2 (en) 2020-05-13 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices having self-aligned capping between channel and backside power rail

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11038043B2 (en) * 2018-07-31 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
JP7030666B2 (ja) * 2018-09-20 2022-03-07 株式会社東芝 半導体装置
US10825919B2 (en) * 2019-02-21 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having gate-all-around structure with inner spacer last process
US11289573B2 (en) * 2019-03-01 2022-03-29 International Business Machines Corporation Contact resistance reduction in nanosheet device structure
KR20200136688A (ko) * 2019-05-28 2020-12-08 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
KR20210054354A (ko) * 2019-11-05 2021-05-13 삼성전자주식회사 반도체 소자
KR20210104294A (ko) 2020-02-17 2021-08-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11195937B2 (en) * 2020-03-31 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate transistor structure
DE102020119940A1 (de) 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrfachgatetransistorstruktur
KR20210124731A (ko) * 2020-04-07 2021-10-15 삼성전자주식회사 게이트 스페이서를 갖는 반도체 소자들
CN113644111B (zh) * 2020-05-11 2022-07-15 北京华碳元芯电子科技有限责任公司 晶体管及制作方法
US11367784B2 (en) 2020-06-15 2022-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11322505B2 (en) * 2020-06-30 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric random access memory devices and methods
US11387331B2 (en) * 2020-07-22 2022-07-12 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain contact structure
US11791401B2 (en) * 2020-07-30 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US11955527B2 (en) 2020-10-29 2024-04-09 Taiwan Semiconductor Manufacturing Co., Ltd. Nano transistors with source/drain having side contacts to 2-D material
US20220149176A1 (en) * 2020-11-12 2022-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures and methods of forming same
KR20220080855A (ko) 2020-12-08 2022-06-15 삼성전자주식회사 반도체 장치
US20220199797A1 (en) * 2020-12-22 2022-06-23 Intel Corporation Localized spacer for nanowire transistors and methods of fabrication
US20220336614A1 (en) * 2021-04-15 2022-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Source/Drain Silicide for Multigate Device Performance and Method of Fabricating Thereof
US20230065208A1 (en) * 2021-08-31 2023-03-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor with inner spacer liner layer and method
US20230163212A1 (en) * 2021-11-19 2023-05-25 Intel Corporation Gate-all-around transistor device with compressively strained channel layers

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8753942B2 (en) * 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
KR101821672B1 (ko) * 2011-12-23 2018-01-24 인텔 코포레이션 비평면 게이트 올어라운드 장치 및 그의 제조 방법
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9171929B2 (en) 2012-04-25 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Strained structure of semiconductor device and method of making the strained structure
US8728332B2 (en) 2012-05-07 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of patterning small via pitch dimensions
US9484447B2 (en) * 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
US9093530B2 (en) 2012-12-28 2015-07-28 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure of FinFET
US8987142B2 (en) 2013-01-09 2015-03-24 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-patterning method and device formed by the method
US9159824B2 (en) 2013-02-27 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with strained well regions
US9214555B2 (en) 2013-03-12 2015-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Barrier layer for FinFET channels
US9501601B2 (en) 2013-03-14 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Layout optimization of a main pattern and a cut pattern
US9153478B2 (en) 2013-03-15 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Spacer etching process for integrated circuit design
US8796666B1 (en) 2013-04-26 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices with strain buffer layer and methods of forming the same
KR102136234B1 (ko) * 2013-10-03 2020-07-21 인텔 코포레이션 나노와이어 트랜지스터들을 위한 내부 스페이서들 및 그 제조 방법
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US20170005176A1 (en) * 2013-12-27 2017-01-05 Intel Corporation Selective etching for gate all around architectures
US9548303B2 (en) 2014-03-13 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET devices with unique fin shape and the fabrication thereof
EP3123515B1 (en) * 2014-03-24 2021-04-28 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices and nanowire device with internal spacers
US9881993B2 (en) * 2014-06-27 2018-01-30 Taiwan Semiconductor Manufacturing Company Limited Method of forming semiconductor structure with horizontal gate all around structure
US9786774B2 (en) 2014-06-27 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate of gate-all-around transistor
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9349866B2 (en) * 2014-10-10 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET device
US9876114B2 (en) 2014-12-30 2018-01-23 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for 3D FinFET metal gate
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9520466B2 (en) 2015-03-16 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate-all-around field effect transistors and methods of forming same
US9564489B2 (en) 2015-06-29 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multiple gate field-effect transistors having oxygen-scavenged gate stack
EP3112316B1 (en) * 2015-07-02 2018-05-02 IMEC vzw Method for manufacturing transistor devices comprising multiple nanowire channels
US9853101B2 (en) 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
KR102343470B1 (ko) * 2016-01-28 2021-12-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10074730B2 (en) * 2016-01-28 2018-09-11 International Business Machines Corporation Forming stacked nanowire semiconductor device
US9882023B2 (en) 2016-02-29 2018-01-30 Taiwan Semiconductor Manufacturing Co., Ltd. Sidewall spacers for self-aligned contacts
KR102527382B1 (ko) * 2016-06-21 2023-04-28 삼성전자주식회사 반도체 소자
US9653289B1 (en) * 2016-09-19 2017-05-16 International Business Machines Corporation Fabrication of nano-sheet transistors with different threshold voltages
US9881998B1 (en) * 2017-02-02 2018-01-30 International Business Machines Corporation Stacked nanosheet field effect transistor device with substrate isolation
US9947804B1 (en) * 2017-07-24 2018-04-17 Globalfoundries Inc. Methods of forming nanosheet transistor with dielectric isolation of source-drain regions and related structure
US10403550B2 (en) * 2017-08-30 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
KR102381197B1 (ko) * 2017-12-08 2022-04-01 삼성전자주식회사 반도체 소자
US10367061B1 (en) * 2018-03-30 2019-07-30 International Business Machines Corporation Replacement metal gate and inner spacer formation in three dimensional structures using sacrificial silicon germanium

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI740465B (zh) * 2019-07-23 2021-09-21 國立清華大學 具超薄結晶性氧化鉿鋯之閘極介電層的鐵電電晶體裝置
TWI777556B (zh) * 2020-05-13 2022-09-11 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11670692B2 (en) 2020-05-13 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices having self-aligned capping between channel and backside power rail

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US11581421B2 (en) 2023-02-14
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