TW201835929A - 位移暫存器 - Google Patents

Abstract

本揭露係關於一種位移暫存器，包含多個暫存器級。該等暫存器級各自包含一第一電晶體含有一閘極以接收一第一控制訊號(XCK)，以及一源極以響應該第一控制訊號而接收一輸入訊號，一第二電晶體含有一源極以接收一供應電壓，以及一第三電晶體含有一閘極耦合至該第一電晶體的該汲極、一源極一接收一第二控制訊號，以及一汲極以響應該第二控制訊號而提供該輸入訊號作為一輸出。

Description

位移暫存器

本揭露係關於一種位移暫存器。

位移暫存器為一種順序邏輯的形式。與組合邏輯不同，順序邏輯不僅受當前輸入的影響，亦受到先前輸入的影響。換言之，順序邏輯記住過去的事件。位移暫存器產生數位訊號或波形的離散延遲(discrete delay)。與時脈(clock)同步的波形(重複方波)在具有n級長的移位暫存器中被延遲了「n」個離散時脈時間。位移暫存器中的該等級為延遲級，通常為「D」型正反器或「JK」型正反器。許多周邊設備使用位移暫存器，以減少電路板中的線路量，該周邊設備包含類比至數位轉換器、數位至類比轉換器、顯示驅動器以及記憶體。

本揭露的實施例提供一種位移暫存器，其包含一些暫存器級。該等暫存器級各自包含一第一電晶體，含有一閘極用以接收一第一控制訊號(XCK)，以及一源極用以響應該第一控制訊號而接收一輸入訊號，一第二電晶體，含有一源極用以接收一供應電壓，以及一第三電晶體，包含一閘極耦合至該第一電晶體的該汲極，一源極用以接收一第二控制訊號，以及一汲極用以響應該第二控制訊號而提供該輸入訊號作為一輸出。 在一實施例中，該等暫存器級各自包含一第四電晶體，其含有一源極用以接收該供應電壓，以及一汲極耦合至該第三電晶體的該汲極，一第五電晶體，含有一閘極用以接收一第三控制訊號，一源極用以接收該供應電壓，以及一汲極耦合至該第三電晶體的該閘極，以及一第六電晶體，含有一閘極用以接收該第三控制訊號，一源極用以接收該第三控制訊號，以及一汲極耦合至該第四電晶體的一閘極與該第二電晶體的一汲極。 在一些實施例中，該位移暫存器中該等暫存器級各自由該第一至第六電晶體組成。 在一些實施例中，另包含一電容器耦合於該第二電晶體的該源極與該汲極之間，其中該第一電晶體的該汲極耦合至該第二電晶體的一閘極。。 在另一實施例中，另包含一電容器耦合於該第二電晶體的該源極與該汲極之間，其中該第一電晶體的該源極耦合至該第二電晶體的一閘極。。 在另一實施例中，該第一至第六電晶體各自包含一p型電晶體，且該供應電壓具有一高邏輯位準。 在另一實施例中，該第一至第六電晶體各自包含一n型電晶體，且該供應電壓具有一低邏輯位準。 在另一實施例中，該第一電晶體經配置用以接收一初始訊號作為該輸入訊號。 在另一實施例中，該第一電晶體經配置用以自一前一暫存器級接收一輸出作為該輸入訊號。 在另一實施例中，該輸入訊號之週期為一個訊框時間(frame time)，且其脈衝寬度不大於一個列時間(line time)。 在另一實施例中，該第一控制訊號的週期為兩個兩列時間(two line times)，以及其脈衝寬度不大於一個列時間。 在另一實施例中，該第二控制訊號的周期為兩個列時間，以及其脈衝寬度不大於一個列時間。

本揭露提供了數個不同的實施方法或實施例，可用於實現本發明的不同特徵。為簡化說明起見，本揭露也同時描述了特定零組件與佈置的範例。請注意提供這些特定範例的目的僅在於示範，而非予以任何限制。舉例而言，在以下說明第一特徵如何在第二特徵上或上方的敘述中，可能會包括某些實施例，其中第一特徵與第二特徵為直接接觸，而敘述中也可能包括其他不同實施例，其中第一特徵與第二特徵中間另有其他特徵，以致於第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種範例可能使用重複的參考數字和/或文字註記，以使文件更加簡單化和明確，這些重複的參考數字與註記不代表不同的實施例與/或配置之間的關聯性。 再者，應理解當稱元件「連接至」或「耦合至」另一元件時，其可直接連接或耦合至另一元件，或是可有其他中間元件存在。 在以下的說明中，當裝置為高態有效(active high)時，訊號具有高邏輯值以啟動對應的裝置。相對地，訊號具有低邏輯值以不啟動該對應裝置。當裝置為低態有效(active low)時，訊號具有低邏輯值以啟動裝置，具有高邏輯值以不啟動裝置。 圖1為本揭露實施例之位移暫存器10的方塊圖。 參閱圖1，位移暫存器10包含暫存器級ST_1至ST_N，N為自然數。暫存器級ST_1至ST_N各自包含一輸入埠S[n-1]用於接收來自前一個暫存器級的輸入，以及一輸出埠S[n]用於提供一輸出。具體而言，例如，第一暫存器級ST_1在其輸入埠S[n-1]接收一初始輸入S[START]，並且在其輸出埠S[N]提供第一輸出S[1]。第二暫存器級ST_2在其輸入埠S[n-1]接收第一輸出S[1]，並且在其輸出埠S[N]提供第二輸出S[2]。同樣地，第N暫存器級ST_N在其輸入埠S[n-1]接收第(n-1)輸出S[N-1]，並且在其輸出埠S[N]提供第N輸出S[N]。在位移暫存器10的操作過程中，暫存器級ST_1至ST_N各自接收控制訊號VGH、CK、XCK以及對應的控制訊號XQ1至XQN其中之一。圖2B及其說明將詳細討論這些控制訊號VGH、CK、XCK以及XQ1至XQN。 在本實施例中，具有N個暫存器級ST_1至ST_N的位移暫存器10經配置作為串入串出(serial-in-serial-out)暫存器。然而，在其他的實施例中，藉由適當配置暫存器級ST_1至ST_N結合相稱時序順序的控制訊號VGH、CK、XCK以及XQ1至XQN，位移暫存器10可經配置用以進行串入並出(serial-in-parallel-out)、並入串出(parallel-in-serial-out)或並入並出(parallel-in-parallel-out)功能，或是用以作為環形計數器。 圖2A為電路圖，例示本揭露實施例圖1所示之位移暫存器10中的例示暫存器級ST_M。 參閱圖2A，暫存器級ST_M包含電晶體T1至T6，M為自然數1至N。電晶體T1的閘極接收控制訊號XCK。若M大於1，電晶體T1的源極接收來自前一個暫存器級ST_M-1的輸入訊號S[M-1]，或是若M等於1，電晶體T2的源極接收初始輸入S[START]。再者，電晶體T2的閘極於節點B1耦合至電晶體T1的汲極。電晶體T2的源極接收供應電壓VGH，其可為5伏特。此外，電晶體T3的閘極於節點B1耦合至電晶體T1的汲極，並且亦耦合至電晶體T2的閘極。電晶體T3的源極接收控制訊號CK。電晶體T3的汲極提供輸出S[M]。 再者，電晶體T4的閘極於節點Q1耦合至電晶體T2的汲極。電晶體T4的源極接收供應電壓VGH。電晶體T4的汲極耦合至電晶體T3的汲極。再者，電晶體T5的閘極接收控制訊號XQM。電晶體T5的源極接收供應電壓VGH。電晶體T5的汲極耦合至電晶體T3的閘極，亦耦合至電晶體T1的汲極與電晶體T2的閘極。此外，電晶體T6的閘極接收控制訊號XQM。電晶體T6的源極亦接收控制訊號XQM。電晶體T6的汲極耦合至電晶體T4的閘極與電晶體T2的汲極。 在本實施例中，電晶體T1至T6各自包含p型薄膜電晶體(thin film transistor TFT)或p型金屬氧化物半導體(metal-oxide-semiconductor，PMOS)電晶體。該技藝中具有通常技術者可理解MOS電晶體的汲極與源極終端可依照所施加的電壓程度而交換。 就電路結構而言，暫存器級ST_M沒有電容器。再者，電晶體T1至T6可作為控制暫存器級ST_M操作的開關。因此，暫存器級ST_M具有相對穩定的電路操作。此外，暫存器級ST_M的六個電晶體(6T)結構相對簡單，其便於讓位移暫存器10適合窄邊框設計。再者，位移暫存器10可應用於低溫多晶矽(low-temperature poly-silicon，LTPS)、無定形矽或氧化物-TFT顯示器中的驅動系統。 圖2B為時序圖，例示本揭露實施例用於圖2A所示之例示暫存器級ST_M操作的訊號。 參閱圖2B，輸入訊號S[M-1]之週期為一個訊框時間(frame time)且其脈衝寬度不大於一個(1)列時間LT(line time)。在一實施例中，該訊框時間約16.7毫秒(ms)，即每秒60訊框。據此，列時間LT約為16.7/N ms。再者，由於訊號S[START]與S[M]具有與訊號S[M-1]類似的脈衝圖案，因而其週期為一個訊框時間(frame time)以及其脈衝寬度不大於一個(1)列時間LT(line time)。 在本實施例中，控制訊號CK與XCK各自具有週期為兩個(2)列時間LT，以及脈衝寬度不大於1個列時間LT。再者，控制訊號XCK造成(或延遲)控制訊號CK一列時間LT。因此，當控制訊號CK有效(asserted)時，控制訊號XCK維持在無效狀態(deasserted state)，並且當控制訊號XCK有效時，控制訊號CK維持在無效狀態。 控制訊號XQM之週期為一個訊框時間。在訊號S[M-1]的有效(active)列時間期間，在訊號S[M-1]的下降邊緣Sf之前，發生控制訊號XQM的上升邊緣XQr。此外，在控制訊號CK的第一有效列時間期間，在控制訊號CK的第一下降邊緣CKf1之後，以及在控制訊號CK的第二有效列時間期間，在控制訊號CK的第二下降邊緣CKf2之前，發生控制訊號XQM的下降邊緣XQf。此外，在節點B1與Q1偵測的訊號經標示分別為SB1與SQ1。 在本實施例中，考量p型電晶體T1至T6，訊號S[M-1]、CK、XCK與XQM經配置為低態有效(active low)。 圖3A與3B係根據本揭露實施例說明圖2A所示之例示暫存器級ST_M在第一相位期間的電路操作。 參閱圖3B，在時間t1，控制訊號XCK為有效(asserted)，控制訊號C與XQM維持在無效狀態(deasserted state)，且輸入訊號S[M-1]為低邏輯。參閱圖3A，響應低邏輯訊號XCK，電晶體T1被開啟。在電晶體T1之源極的低邏輯輸入訊號S[M-1]拉低在節點B1的電壓位準，其開啟電晶體T3。同時，在節點B1的低邏輯訊號SB1亦開啟電晶體T2。據此，在節點Q1的電壓位準被拉高至VGH，其關閉電晶體T4。此外，由於控制訊號XQM為高邏輯，因而電晶體T5與T6被關閉。為便於閱讀，在圖式中，以符號「X」標示關閉狀態的電晶體。 因此，在時間t1，由於控制訊號CK為高邏輯，再者由於電晶體T3被開啟，因而輸出訊號S[M]為高邏輯。 圖4A與4B係根據本揭露實施例說明圖2A所示之例示暫存器級ST_M在第二相位期間的電路操作。 參閱圖4B，在時間t2，控制訊號CK為有效，並且控制訊號XCK與XQM維持為無效狀態。參閱圖4A，響應高邏輯訊號XCK，電晶體T1被關閉，這使得節點B1浮接(floating)。由於電晶體T3的通道電容耦合，在節點B1的訊號SB1被低邏輯訊號CK拉低於其在時間t1的先前狀態。低邏輯訊號SB1將電晶體T2與T3維持在開啟狀態。同時，鑒於高邏輯訊號SQ1與XQM，電晶體T4、T5與T6維持在關閉狀態。 因此，在時間t2，由於控制訊號CK為低邏輯，再者由於電晶體T3被開啟，因而輸出訊號S[M]成為低邏輯。 圖5A與5B係根據本揭露實施例說明圖2A所示之例示暫存器級ST_M在第三相位期間的電路操作。 參閱圖5B，在時間t3，控制訊號XQM為有效，並且控制訊號CK與XCK維持在無效狀態。參閱圖5A，由於控制訊號XCK為高邏輯，因而電晶體T1維持在關閉狀態。由於電晶體T3的通道電容耦合，訊號SB1被高邏輯訊號CK拉至高邏輯位準。高邏輯訊號SB1關閉電晶體T2與T3。同時，鑒於低邏輯訊號XQM，電晶體T4、T5與T6被開啟。同樣地，訊號SQ1於節點Q1被低邏輯訊號XQM拉至低邏輯位準。 因此，在時間t3，由於電晶體T5被開啟且電晶體T3被關閉，因而輸出訊號S[M]被拉至高邏輯VGH。 在第三相位的操作之後，提供暫存器級ST_M的輸出訊號S[M]作為一輸入至下一暫存器級ST_M+1，該輸出訊號S[M]比輸入訊號S[M-1] 延遲一列時間。綜上所述，在六個電晶體T1至T6組成的位移暫存器10中，於第一電晶體T1接收一輸入訊號S[M-1]以響應在第一相位期間的第一控制訊號XCK。在第一相位期間，第一、第二與第三電晶體T1、T2與T3維持在開啟狀態，而第四、第五與第六電晶體T4、T5與T6維持在關閉狀態。接著，電晶體T3將接收的輸入訊號S[M-1]位移成為輸出S[M]，以響應第二相位期間的第二控制訊號CK。在第二相位期間，電晶體T2與T3維持在開啟狀態，而電晶體T1與T4至T6維持在關閉狀態。而後，自前一暫存器級ST_M-1移動輸入訊號S[M-1]至當前暫存器級ST_M的位移操作完成。位移操作結束，以響應第三相位期間的第三控制訊號XQM。在第三相位期間，電晶體T1至T2維持在關閉狀態，而電晶體T4至T6維持在開啟狀態。 圖6A為電路圖，例示本揭露實施例圖1所示之位移暫存器10中的例示暫存器級ST_K。 參閱圖6A，暫存器級ST_K類似於圖2A所述與所示之暫存器級ST_M，其中K為1至N的自然數，差別在於例如p型電晶體T1至T6被n型電晶體取代。具體而言，電晶體T1的閘極接收控制訊號XCK。若K大於1，則電晶體T1的汲極接收來自前一暫存器級ST_K-1的輸入訊號S[K-1]，或是若K等於1則接收初始輸入S[START]。再者，電晶體T2的閘極於節點B1耦合至電晶體T1的源極。電晶體T2的源極接收另一供應電壓VGK，其可為接地位準或是負五(-5)伏特。此外，電晶體T3的閘極於節點B1耦合至電晶體T1的源極並且亦耦合至電晶體T2的閘極。電晶體T3的汲極接收控制訊號CK。電晶體T3的源極提供輸出S[K]。 再者，電晶體T4的閘極於節點Q1耦合至電晶體T2的汲極。電晶體T4的源極接收供應電壓VGL。電晶體T4的汲極耦合至電晶體T3的源極。再者，電晶體T5的閘極接收控制訊號XQK。電晶體T5的源極接收供應電壓VGL。電晶體T5的汲極耦合至電晶體T3的閘極並且亦耦合至電晶體T1的源極與電晶體T2的閘極。此外，電晶體T6的閘極接收控制訊號XQK。電晶體T6的汲極亦接收控制訊號XQK。電晶體T6的源極耦合至電晶體T4的閘極與電晶體T2的汲極。 在一實施例中，電晶體T1至T6各自包含n型薄膜電晶體(TFT)或是n型金屬氧化物半導體(NMOS)電晶體。 圖6B為時序圖，例示本揭露實施例用於圖6A所示之例示暫存器級ST_K操作的訊號。 參閱圖6B，控制訊號CK、XCK與XQK類似於圖3B、4B或5B所述與所示之控制訊號CK、XCK與XQK，差別在於例如鑒於暫存器級ST_中的n型電晶體T1至T6，圖6B的控制訊號CK、XCK與XQK於上升邊緣(rising edge)為高態有效(active high)或是有效(asserted)。因此，相對於圖3B、4B或5B所述與所示之輸入訊號S[M-1]、輸出訊號S[M]以及節點訊號SB1與SQ1，輸入訊號S[K-1]、輸出訊號S[K]以及節點訊號SB1與SQ1具有相反相位。 圖7A為電路圖，例示本揭露實施例圖1所示之位移暫存器10中的例示暫存器級ST_P。 參閱圖7A，暫存器級ST_P類似於圖2A所述與所示之暫存器級ST_M，P為1至N的自然數，差別在於例如輸入訊號S[P-1]於電晶體T1的源極而非電晶體T1的汲極或節點B1，耦合至電晶體T2的閘極。 圖7B為電路圖，例示本揭露實施例圖1所示之位移暫存器10中的例示暫存器級ST_Q。 參閱圖7B，暫存器級ST_Q類似於圖2A所述與所述之暫存器級ST_M，Q為1至N的自然數，差別在於例如在電晶體T2的源極與汲極之間增加電容器C1。電容器C1經配置以減少暫存器級ST_Q中的雜訊。 圖7C為電路圖，例示本揭露實施例圖1所示之位移暫存器10中的例示暫存器級ST_R。 參閱圖7C，暫存器級ST_R類似於圖7A所述與所示之暫存器級ST_P，R為1至N的自然數，差別在於例如在電晶體T2的源極與汲極之間增加電容器C1。電容器C1助於減少暫存器級ST_R中的雜訊。 圖8A為電路圖，例示本揭露實施例圖1所示之位移暫存器10中的例示暫存器級ST_X。 參閱圖8A，暫存器級ST_X類似於圖6A所述與所示之暫存器級ST_K，X為1至N的自然數，差別在於例如輸入訊號S[X-1]於電晶體T1的汲極而非電晶體T1的源極或節點B1，耦合至電晶體T2的閘極。 圖8B為電路圖，例示本揭露實施例圖1所示之位移暫存器10中的例示暫存器級ST_Y。 參閱圖8B，暫存器級ST_Y類似於圖6A所述與所示之暫存器級ST_K，Y為1至N的自然數，差別在於例如在電晶體T2的源極與汲極之間增加電容器C2。電容器C2經配置用以減少暫存器級ST_Y中的雜訊。 圖8C為電路圖，例示本揭露實施例圖1所示之位移暫存器中的例示暫存器級ST_Z。 參閱圖8C，暫存器級ST_Z類似於圖8A所述與所示之暫存器級ST_X，Z為1至N的自然數，差別在於例如在電晶體T2的源極與汲極之間增加電容器C2。電容器C2有助於減少暫存器級ST_Z中的雜訊。 前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本揭露之各方面。熟知此技藝之人士應理解可輕易使用本揭露作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施例具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本揭露揭示內容的精神與範圍，並且熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本揭露之精神與範圍。

10‧‧‧位移暫存器

B1‧‧‧節點

CK‧‧‧控制訊號

CKf1‧‧‧第一下降邊緣

CKf2‧‧‧第二下降邊緣

LT‧‧‧列時間

Q1‧‧‧節點

S[K]‧‧‧輸出訊號

S[K-1]‧‧‧輸入訊號

S[M]‧‧‧輸出訊號

S[M-1]‧‧‧輸入訊號

S[n]‧‧‧輸出埠

S[n-1]‧‧‧輸入埠

S[P-1]‧‧‧輸入訊號

S[START]‧‧‧初始輸入

S[X-1]‧‧‧輸入訊號

SB1‧‧‧訊號

Sf‧‧‧下降邊緣

SQ1‧‧‧訊號

ST_1~ST_N‧‧‧暫存器級

ST_K‧‧‧暫存器級

ST_M‧‧‧暫存器級

ST_P‧‧‧暫存器級

ST_Q‧‧‧暫存器級

ST_R‧‧‧暫存器級

ST_X‧‧‧暫存器級

ST_Y‧‧‧暫存器級

ST_Z‧‧‧暫存器級

T1~T6‧‧‧電晶體

VGH‧‧‧控制訊號

XCK‧‧‧控制訊號

XQ1~XQN‧‧‧控訊號

XQf‧‧‧下降邊緣

XQK‧‧‧控制訊號

XQM‧‧‧控制訊號

XQr‧‧‧上升邊緣

為協助讀者達到最佳理解效果，建議在閱讀本揭露時同時參考附件圖示及其詳細文字敘述說明。請注意為遵循業界標準作法，本專利說明書中的圖式不一定按照正確的比例繪製。在某些圖式中，尺寸可能刻意放大或縮小，以協助讀者清楚了解其中的討論內容。 圖1為方塊圖，例示本揭露實施例之位移暫存器。 圖2A為電路圖，例示本揭露實施例圖1所示之位移暫存器中的例示暫存器級。 圖2B為時序圖，例示本揭露實施例用於圖2A所示之例示暫存器級操作的訊號。 圖3A與3B為示意圖，例示本揭露實施例圖2A所示之例示暫存器級在第一相位過程中的電路操作。 圖4A與4B為示意圖，例示本揭露實施例圖2A所示之例示暫存器級在第二相位過程中的電路操作。 圖5A與5B為示意圖，例示本揭露實施例圖2A所示之例示暫存器級在第三相位過程中的電路操作。 圖6A為電路圖，例示本揭露實施例圖1所示之位移暫存器中的例示暫存器級。 圖6B為時序圖，例示本揭露實施例用於圖6A所示之例示暫存器級操作的訊號。 圖7A為電路圖，例示本揭露實施例圖1所示之位移暫存器中的例示暫存器級。 圖7B為電路圖，例示本揭露另一實施例圖1所示之位移暫存器中的例示暫存器級。 圖7C為電路圖，例示本揭露另一實施例圖1所示之位移暫存器中的例示暫存器級。 圖8A為電路圖，例示本揭露另一實施例圖1所示之位移暫存器中的例示暫存器級。 圖8B為電路圖，例示本揭露另一實施例圖1所示之位移暫存器中的例示暫存器級。 圖8C為電路圖，例示本揭露另一實施例圖1所示之位移暫存器中的例示暫存器級。

Claims (12)

1. 一種位移暫存器，包括： 多個暫存器級，該等暫存器級各自包括： 一第一電晶體，包含一閘極用以接收一第一控制訊號，以及一源極用以響應於該第一控制訊號而接收一輸入訊號； 一第二電晶體，包含一源極用以接收一供應電壓；以及 一第三電晶體，包含一閘極耦合至該第一電晶體的一汲極，一源極用以接收一第二控制訊號，以及一汲極用以響應於該第二控制訊號而提供該輸入訊號作為一輸出。
2. 如請求項1所述之位移暫存器，其中該等暫存器級各自另包括： 一第四電晶體，包含一源極用以接收該供應電壓，以及一汲極耦合至該第三電晶體的該汲極； 一第五電晶體，包含一閘極用以接收一第三控制訊號，一源極用以接收該供應電壓，以及一汲極耦合至該第三電晶體的該閘極；以及 一第六電晶體，包含一閘極用以接收該第三控制訊號，一源極用以接收該第三控制訊號，以及一汲極耦合至該第四電晶體的一閘極與該第二電晶體的一汲極。
3. 如請求項2所述之位移暫存器，其中該等暫存器級各自係由該第一至第六電晶體組成。
4. 如請求項2所述之位移暫存器，其中該第一電晶體的該汲極耦合至該第二電晶體的一閘極，另包括一電容器耦合於該第二電晶體的該源極與該汲極之間。
5. 如請求項2所述之位移暫存器，另包括一電容器耦合於該第二電晶體的該源極與該汲極之間，其中該第一電晶體的該源極耦合至該第二電晶體的一閘極。
6. 如請求項2所述之位移暫存器，其中該第一至第六電晶體各自包含一p型電晶體，且該供應電壓具有一高邏輯位準。
7. 如請求項2所述之位移暫存器，其中該第一至第六電晶體各自包含一n型電晶體，且該供應電壓具有一低邏輯位準。
8. 如請求項1所述之位移暫存器，其中該第一電晶體經配置用以接收一初始訊號作為該輸入訊號。
9. 如請求項1所述之位移暫存器，其中該第一電晶體經配置用以自一前一暫存器級接收一輸出作為該輸入訊號。
10. 如請求項1所述之位移暫存器，其中該輸入訊號之週期為一個訊框時間(frame time)，且其脈衝寬度不大於一個列時間(line time)。
11. 如請求項1所述之位移暫存器，其中該第一控制訊號之週期為兩個列時間(two line times)，且其脈衝寬度不大於一個列時間。
12. 如請求項1所述之位移暫存器，其中該第二控制訊號之週期為兩個列時間，且其脈衝寬度不大於一個列時間。