TW201830671A - 積體電路裝置及製造其之方法 - Google Patents

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Abstract

本發明係關於一種積體電路裝置，其包含：一絕緣膜；一接觸件，其在一第一方向上延伸且經提供於該絕緣膜內；及一絕緣部件。該絕緣部件之一成分與該絕緣膜之一成分不同。一位準差形成於該接觸件之一側表面中，該側表面中除該位準差外之一區域之一部分接觸該絕緣膜。該絕緣部件接觸該位準差。

Description

積體電路裝置及製造其之方法
實施例係關於一種積體電路裝置及製造其之方法。
近年來，已提出一堆疊類型記憶體裝置，其中一半導體部件刺穿包含交替堆疊之電極膜及絕緣膜之一堆疊主體。在此一堆疊類型記憶體裝置中，需要在堆疊主體或堆疊主體之周邊部分中形成在堆疊方向上延伸之孔並將一半導體部件或一導電部件填充至該等孔中之程序。然而，當增加孔之縱橫比以增加位元密度時，孔之形成非所要地變得困難。 為形成具有一高縱橫比之孔，已提出將孔之形成劃分成兩階段之技術。然而，在此一情況中，孔之接合部分非所要地變寬；且填充至孔中之半導體部件或導電部件之間之寄生電容非所要地增加。
一般言之，根據一項實施例，一種積體電路裝置包含：一絕緣膜；一接觸件，其在一第一方向上延伸且經提供於該絕緣膜內；及一絕緣部件。該絕緣部件之一成分與該絕緣膜之一成分不同。一位準差形成於該接觸件之一側表面中，該側表面中除該位準差外之一區域之一部分接觸該絕緣膜。該絕緣部件接觸該位準差。 根據實施例，可實現具有一小寄生電容之一積體電路裝置及用於製造積體電路裝置之方法。
相關申請案之交叉參考 本申請案係基於且主張2016年9月23日申請之日本專利申請案第2016-185166號之優先權利，該案以全文內容引用方式併入本文中。 第一實施例 首先，將描述一第一實施例。 圖1係展示根據實施例之一積體電路裝置之一橫截面圖。 圖2係展示根據實施例之積體電路裝置之一周邊電路區域之一平面圖。 圖3係展示根據實施例之積體電路裝置之周邊電路區域之一橫截面圖。 圖1係展示整個積體電路裝置之一示意性組態之一圖；且未繪示一詳細組態。 根據實施例之積體電路裝置係一堆疊式非揮發性半導體記憶體裝置。 首先，將概要描述根據實施例之積體電路裝置1 (在下文中，亦簡稱為「裝置1」)之組態。 如圖1中所展示，一矽基板10經提供於裝置1中。矽基板10由例如單晶矽製成。由例如氧化矽(SiO)製成之STI (淺溝渠隔離(一元件分離絕緣膜)) 11選擇性地經提供於矽基板10之上層部分中。一記憶體區域Rm及一周邊電路區域Rc設定於裝置1中。一堆疊主體15在記憶體區域Rm中經提供於矽基板10上。由例如氧化矽製成之一層間絕緣膜20經提供於矽基板10上以覆蓋堆疊主體15。 在下文說明書中，為了方便描述，一運用XYZ正交坐標系。將平行於矽基板10之一上表面10a之兩個相互正交方向視為一「X方向」及一「Y方向」；且將垂直於上表面10a之一方向視為一「Z方向」。在說明書中為了方便描述，亦稱自矽基板10朝向層間絕緣膜20之Z方向之一方向為「向上」；且亦稱相反方向為「向下」。然而，此等記號係為了方便起見，且其等獨立於重力方向。 在堆疊主體15中，氧化矽膜12及一電極膜13沿著Z方向交替堆疊。在說明書中，「氧化矽膜」係指具有氧化矽作為一主要組分之一膜。因此，氧化矽膜12包含矽(Si)及氧(O)。此外，因為氧化矽通常係一絕緣材料，故氧化矽膜係一絕緣膜，除非另外指示。對其他組成部分，次亦同樣類似；且在其中材料名稱包含於組成部分之名稱中之情況中，材料係組成部分之一主要組分。舉例而言，電極膜13由鎢(W)形成。 在堆疊主體15之X方向中心部分中提供多個柱狀部件17。柱狀部件17之各者在Z方向上延伸且刺穿堆疊主體15。柱狀部件17之組態係向下變細之一實質上平截圓錐。一外延矽層(圖中未繪示)經提供於柱狀部件17之下端部分處。外延矽層連接至矽基板10。絕緣芯部件經提供於柱狀部件17中除外延矽層外之一部分中；且一通道層、一穿隧絕緣層、一電荷儲存層及一阻擋絕緣層依此順序經提供於芯部件周圍。一插塞18經提供於柱狀部件17上。插塞18之上端連接至在Y方向上延伸之一位元線(圖中未繪示)。 堆疊主體15之兩個X方向端部分之組態係樓梯組態，其中一臺階19由每個電極膜13形成。接觸件21在臺階19正上方之區域中經提供於層間絕緣膜20內。接觸件21在Z方向上延伸且刺穿層間絕緣膜20。接觸件21之下端分別連接至電極膜13。 用於驅動記憶體區域Rm之一周邊電路經提供於周邊電路區域Rc中。舉例而言，在周邊電路區域Rc中，矽基板10之上層部分由STI 11劃分以變成一主體區域30；且一場效應電晶體31經提供於主體區域30之內部上方或內部中。電晶體31係周邊電路之一部分。並且，由例如鎢製成之接觸件32經提供於層間絕緣膜20內。接觸件32在Z方向上延伸且分別連接至電晶體31之一源極區域、一汲極區域及一閘極電極。在實施例中，接觸件32之組態係一兩階段組態。 現將詳細描述裝置1之周邊電路區域Rc之組態。 如圖2及圖3中所展示，周邊電路區域Rc中之矽基板10之上層部分由STI 11劃分成主體區域30。一源極區域34及一汲極區域35形成於主體區域30內以在X方向上與彼此分離。由例如氧化矽製成之一閘極絕緣膜36經提供於主體區域30上；且由例如多晶矽製成之一閘極電極37經提供於閘極絕緣膜36上。 由例如氧化矽製成之一絕緣膜38經提供於閘極電極37上；且由例如氧化矽製成之一側壁39經提供於閘極電極37之側表面上。電晶體31包含主體區域30、源極區域34、汲極區域35、閘極絕緣膜36、閘極電極37、絕緣膜38及側壁39。提供一氮化矽膜40以覆蓋閘極絕緣膜36、絕緣膜38及側壁39。層間絕緣膜20經提供於氮化矽膜40上。在圖2中為了方便繪示，僅展示部分組成部分；且未繪示其他組成部分。舉例而言，在圖2中未繪示層間絕緣膜20。對下文描述之圖14及圖16，此同樣亦類似。 一個接觸件32之下端連接至源極區域34；另一個接觸件32之下端連接至汲極區域35；且剩餘一個接觸件32之下端連接至閘極電極37。 一下部分32a及一上部分32b經提供於接觸件32之各者中。上部分32b安置於下部分32a上。舉例而言，下部分32a及上部分32b形成為一個鎢主體；且在下部分32a與上部分32b之間實質上不存在介面。下部分32a及上部分32b之組態各係例如向下變細之倒轉平截圓錐。下部分32a之上端之一直徑d1，即，平行於XY平面之最大長度，大於上部分32b之下端之一直徑d2。換言之，d1 ＞d2 。 因此，一位準差32c形成於下部分32a與上部分32b之間之接觸件32之側表面之邊界部分處。位準差32c實質上平行於XY平面且面向上。具有一環形組態之一絕緣部件41經提供於上部分32b之下端部分周圍。絕緣部件41之成分與層間絕緣膜20之成分不同；舉例而言，絕緣部件41由氮化矽(SiN)形成。絕緣部件41接觸位準差32c及上部分32b之下端部分之側表面。接觸件32之間之最短距離，即，下部分32a之上端部分之間之一最短距離D1長於絕緣部件41之間之一最短距離D0。換言之，D1 ＞D0 。 現將描述根據實施例之用於製造積體電路裝置之一方法，其中著重描述用於形成接觸件之方法。 圖4至圖11係展示根據實施例之用於製造積體電路裝置之方法之橫截面圖。 首先，如圖4中所展示，場效應電晶體31藉由一普通方法形成於周邊電路區域Rc中之矽基板10之上表面上。接著，形成氮化矽膜40以覆蓋閘極絕緣膜36、絕緣膜38及電晶體31之側壁39。接著，舉例而言，藉由沈積氧化矽形成一層間絕緣膜20a。 繼續，舉例而言，接觸件孔42a藉由微影及RIE (反應性離子蝕刻)形成於源極區域34正方向之區域中之層間絕緣膜20a之一部分中、汲極區域35正上方之區域中之層間絕緣膜20a之一部分中及閘極電極37正上方之區域中之層間絕緣膜20a之一部分中。此時，氮化矽膜40用作一停止器膜；且之後致使接觸件孔42a觸及氮化矽膜40之上表面，氮化矽膜40自接觸件孔42a之底表面移除；且暴露閘極絕緣膜36。接觸件孔42a之組態係向下變得更細之倒轉平截圓錐。接著，藉由沈積非晶矽形成一犧牲部件44。犧牲部件44亦填充於接觸件孔42a內。 接著，如圖5中所展示，使用例如RIE執行犧牲部件44之回蝕。藉此移除層間絕緣膜20a之上表面上及接觸件孔42a之最上部分內之犧牲部件44。 接著，如圖6中所展示，藉由使用例如BHF (緩衝氫氟酸)作為蝕刻劑執行濕式蝕刻蝕刻層間絕緣膜20a。藉此，接觸件孔42a之最上部分，即，未填充犧牲部件44之部分，沿著XY平面放大以形成具有實質上圓盤組態之凹部45。當自Z方向觀測時，凹部45之直徑大於接觸件孔42a之直徑。亦藉由蝕刻稍微蝕刻層間絕緣膜20a之上層部分。 繼續，如圖7中所展示，一絕緣膜41a藉由沈積與層間絕緣膜20a之材料不同之一絕緣材料(例如氮化矽)而形成於層間絕緣膜20a上。絕緣膜41a亦填充至凹部45中。 接著，如圖8中所展示，藉由執行諸如CMP (化學機械拋光)等之平坦化移除沈積於凹部45外之絕緣膜41a之部分。藉此，絕緣膜41a僅保留於凹部45內。 接著，如圖9中所展示，一層間絕緣膜20b藉由在整個表面上沈積氧化矽而形成於層間絕緣膜20a上。層間絕緣膜20由層間絕緣膜20a及層間絕緣膜20b形成。 繼續，如圖10中所展示，接觸件孔42b藉由例如微影及RIE形成於層間絕緣膜20b中對應於接觸件孔42a正上方之區域之部分中。此時，使用使得氧化矽之蝕刻速率高於氮化矽之蝕刻速率之條件執行蝕刻。藉此，蝕刻速率在接觸件孔42b觸及絕緣膜41a時下降。接著，使用使得氮化矽之蝕刻速率高於氧化矽之蝕刻速率之條件執行蝕刻；且致使接觸件孔42b刺穿絕緣膜41a並觸及犧牲部件44之上部分。此時，具有實質上圓盤組態之絕緣膜41a由接觸件孔42b刺穿以變成具有環形組態之絕緣部件41。 接著，如圖11中所展示，藉由使用例如TMY (膽鹼溶液)作為蝕刻劑執行濕式蝕刻以經由接觸件孔42b移除由非晶矽製成之犧牲部件44。此時，由氧化矽製成之層間絕緣膜20及由氮化矽製成之絕緣部件41保留下來。接著，移除接觸件孔42a之底表面處之閘極絕緣膜36。藉此，形成於層間絕緣膜20b內之接觸件孔42b與形成於層間絕緣膜20a內之接觸件孔42a連通以變成分別觸及源極區域34、汲極區域35及閘極電極37之接觸件孔42。一位準差42c形成於接觸件孔42a與接觸件孔42b之間之接觸件孔42之側表面之邊界部分中。絕緣部件41之下表面在位準差42c處暴露。 接著，如圖3中所展示，接觸件32藉由填充例如鎢等之一金屬材料至接觸件孔42中而形成。接觸件32之下部分32a形成於接觸件孔42a內；接觸件32之上部分32b形成於接觸件孔42b內；形成接觸件32之位準差32c以接觸位準差42c。因此，製造出了根據實施例之積體電路裝置1。 現將描述實施例之效應。 在實施例中，因為接觸件孔42之形成分為兩階段，故可形成具有一高縱橫比之接觸件孔42。藉此，可實現積體電路裝置1之較高整合。 在實施例中，在圖6中所展示之程序中，放大接觸件孔42a之最上部分；且形成凹部45使得凹部45之直徑大於接觸件孔42a之直徑。藉此，絕緣膜41a之直徑在圖8中所展示之程序中在凹部45內形成絕緣膜41a時變成大於接觸件孔42a之直徑。因此，當在圖10中所展示之程序中形成接觸件孔42b時，可致使整個接觸件孔42b甚至在其中接觸件孔42b之中心軸歸因於微影之一對準偏移而自接觸件孔42a之中心軸偏移之情況中亦觸及絕緣膜41a。因此，接觸件孔42b在接觸件孔42b之中心軸自接觸件孔42a之中心軸偏移時非所要地穿透層間絕緣膜20a。因此，根據實施例，在形成高位接觸件孔42b時微影之對準偏移經吸收；且可穩定地製造積體電路裝置1。 在如圖2及圖3中所展示之實施例中，接觸件32之間之最短距離D1長於絕緣部件41之間之最短距離D0。因為絕緣部件41係絕緣的，故接觸件32之間之寄生電容由接觸件32之間之最短距離D1判定。因此，可抑制接觸件32之間之寄生電容。 若在圖7中所展示之程序中形成一非晶矽膜而非絕緣膜41a，則非晶矽膜將在圖11中所展示之程序中在移除由非晶矽製成之犧牲部件44時非所要地移除。因此，若接觸件32如圖3中所展示般藉由填充鎢至接觸件孔42中而形成，則接觸件32之間之最短距離非所要地變為D0 ；且接觸件32之間之寄生電容增加。 第二實施例 現將描述一第二實施例。 圖12係展示根據實施例之一積體電路裝置之周邊電路區域之一橫截面圖。 在根據如圖12中所展示之實施例之積體電路裝置2中，下部分32a、中間部分32d及上部分32b依此順序沿著Z方向配置於接觸件32之各者中。下部分32a、中間部分32d及上部分32b形成為一個(例如)鎢主體。換言之，在下部分32a與中間部分32d之間及中間部分32d與上部分32b之間實質上不存在介面。中間部分32d之上端之一直徑d3，即，平行於XY平面之最大長度，大於下部分32a之上端之直徑d1且大於上部分32b之下端之直徑d2。換言之，d3 ＞d1 且d3 ＞d2 。 在裝置2中，具有環形組態之絕緣部件41經提供於中間部分32d之側表面上，且絕緣部件41接觸中間部分32d之側表面。接觸件32之下部分32a之側表面及上部分32b之側表面接觸層間絕緣膜20。接觸件32之間之最短距離係中間部分32d之間之一最短距離D2。最短距離D2長於絕緣部件41之間之最短距離D0。換言之，D2 ＞D0 。 現將描述根據實施例之用於製造積體電路裝置之一方法。 圖13係展示根據實施例之用於製造積體電路裝置之方法之一橫截面圖。 首先，實施圖4至圖11中所展示之程序。 接著，如圖13中所展示，蝕刻具有環形組態之絕緣部件41之內表面。舉例而言，在絕緣部件41由氮化矽形成之情況中，使用熱磷酸執行濕式蝕刻。藉此，絕緣部件41自凹部45之內側凹進且僅保留於凹部45之外周邊部分處，即，接觸件孔42a正上方之區域之外側。 接著，如圖12中所展示，填充諸如鎢或類似物之一金屬材料至接觸件孔42中。藉此形成接觸件32。此時，接觸件32之中間部分32d形成於凹部45內移除絕緣部件41之部分內。因此，製造出了根據實施例之積體電路裝置2。 現將描述實施例之效應。 根據實施例，在圖13中所展示之程序中，絕緣部件41自內側凹進。因此，不同於上文所描述之第一實施例(參考圖11)，絕緣部件41未自接觸件孔42之內表面突出。因此，鎢之穿透在圖12中所展示之程序中在填充鎢至接觸件孔42中時未受絕緣部件41之阻礙，且不容易在接觸件32內形成空隙。藉此，可進一步改良接觸件32之可靠性及導電性。 另外，實施例之組態、製造方法及效應類似於上文所描述之第一實施例之組態、製造方法及效應。 第二實施例之第一修改 現將描述第二實施例之一第一修改。 圖14係展示根據修改之一積體電路裝置之周邊電路區域之一平面圖。 圖15係展示根據修改之積體電路裝置之周邊電路區域之一橫截面圖。 在根據如圖14及圖15中所展示之修改之積體電路裝置2a中，與根據上文所描述之第二實施例之積體電路裝置2 (參考圖12)相比，接觸件32之上部分32b朝向源極區域34側在X方向上相對於下部分32a而偏移。然而，偏移量及方向實質上在全部接觸件32之間相同。舉例而言，在圖10所展示之程序中，此一組態發生於其中接觸件孔42b之中心軸歸因於微影之位置偏移自接觸件孔42a之中心軸偏移之情況中。 在此一情況中，當在圖13中所展示之程序中蝕刻絕緣部件41時，朝向外側蝕刻絕緣部件41，其中接觸件孔42b之下端作為中心。因此，如圖14及圖15中所展示，接觸件32之中間部分32d連同接觸件孔42b之位置一起位移。因此，若接觸件孔42b之中心軸相對於接觸件孔42a之中心軸之偏移量及方向一致，則中間部分32d之位移量及方向亦一致；且中間部分32d之間之一最短距離D3長於凹部45之間之最短距離D0。換言之，D3 ＞D0 。藉此，可確保接觸件32之間之距離；且可減小接觸件32之間之寄生電容。 另外，根據修改之組態、製造方法及效應類似於上文所描述之第二實施例之組態、製造方法及效應。 第二實施例之第二修改 現將描述第二實施例之一第二修改。 圖16係展示根據修改之一積體電路裝置之周邊電路區域之一平面圖。 在根據如圖16中所展示之修改之積體電路裝置2b中，接觸件32之上部分32b相對於下部分32a在Y方向上，即，在正交於自源極區域34朝向汲極區域35之方向之一方向上，偏移。同樣亦在此一情況中，因為中間部分32d係在接觸件32之下部分32b之下端部分作為一參考之情況下形成的，故接觸件32之間之一最短距離D4長於絕緣部件41之間之最短距離D0。換言之，D4 ＞D0 。 另外，根據修改之組態、製造方法及效應類似於上文所描述之第二實施例之組態、製造方法及效應。接觸件孔42b相對於接觸件孔42a偏移之方向不限於X方向及Y方向，且該方向可係XY平面中之任一方向。 第三實施例 現將描述一第三實施例。 圖17係展示根據實施例之一積體電路裝置之一橫截面圖。 圖18係展示根據實施例之積體電路裝置之一柱狀部件之一橫截面圖。 根據實施例之積體電路裝置係一堆疊式非揮發性半導體記憶體裝置。 如圖17中所展示，根據實施例之積體電路裝置3與根據上文所描述之第一實施例之積體電路裝置1 (參考圖1)之不同之處在於：提供一接觸件52而非接觸件32；及提供一柱狀部件57而非柱狀部件17。接觸件52中未提供一位準差及一中間部分；且接觸件52自上端部分朝向下端部分連續變得更細。並且，未在接觸件52之周邊提供絕緣部件41。 在如圖18中所展示之柱狀部件57中，由例如氧化矽製成之一芯部件61經提供於中心處；且一矽層62、氧化矽層63、氮化矽層64及氧化矽層65依此順序經提供於芯部件61周圍。矽層62係一半導體部件且用作一通道層。氧化矽層63用作一穿隧絕緣膜；且氮化矽層64用作一電荷儲存層。 在芯部件61中，一下部分61a、一中間部分61d及一上部分61b依此順序沿著自下(即，遠離矽基板10)向上之方向安置成一個主體。中間部分61d之直徑大於下部分61a之直徑及上部分61b之直徑。矽層62、氧化矽層63、氮化矽層64及氧化矽層65具有實質上均勻厚度但呈反映芯部件61之組態之彎曲狀。因此，在用作半導體部件之矽層62中，安置於芯部件61之中間部分61d周圍之一中間部分62d之上端之一直徑d6大於安置於芯部件61之下部分61a周圍之矽層62之一下部分62a之上端之一直徑d4，且大於安置於芯部件61之上部分61b周圍之矽層62之一上部分62b之下端之一直徑d5。換言之，d6 ＞d4 且d6 ＞d5 。 柱狀部件57之下部分57a包含矽層62、氧化矽層63、氮化矽層64及安置於芯部件61之下部分61a處及下部分61a周圍之氧化矽層65。柱狀部件57之一中間部分57d包含矽層62、氧化矽層63、氮化矽層64及安置於芯部件61之中間部分61d處及中間部分61d周圍之氧化矽層65。柱狀部件57之一上部分57b包含矽層62、氧化矽層63、氮化矽層64及安置於芯部件61之上部分61b處及上部分61b周圍之氧化矽層65。中間部分57d安置於比氧化矽膜12厚且不接觸電極膜13之氧化矽膜12a內。由例如氮化矽製成之一絕緣部件51經提供於柱狀部件57之中間部分57d周圍。絕緣部件51之組態係環繞中間部分57d之一環形組態。中間部分57d及絕緣部件51不接觸電極膜13。 氧化鋁層66經提供於電極膜13與氧化矽膜12之間、電極膜13與氧化矽膜12a之間及電極膜13與氧化矽層65之間。一阻擋絕緣膜67包含氧化矽層65及氧化鋁層66。 在積體電路裝置3中，形成一記憶體胞，其中氮化矽層64插入於矽層62與電極膜13之間之各交叉部分處。記憶體胞配置於沿著X方向、Y方向及Z方向之一三維矩陣組態中。 現將描述根據實施例之用於製造積體電路裝置之一方法，其中著重描述記憶體區域。 圖19至圖29係展示根據實施例之用於製造積體電路裝置之方法之橫截面圖。 首先，如圖19中所展示，藉由在矽基板10上交替堆疊氧化矽膜12與一氮化矽膜73形成一堆疊主體15a (參考圖17)。此時，堆疊主體15a之最上層係氧化矽膜12b。氧化矽膜12b設定為比其他氧化矽膜12厚。 接著，多個記憶體孔72a藉由微影及RIE形成於堆疊主體15a中。繼續，一外延矽層(圖中未繪示)生長於記憶體孔72a之底部部分處之矽基板10之上表面處。接著，藉由在整個表面上沈積非晶矽形成一犧牲部件74。犧牲部件74亦填充於記憶體孔72a內。接著，使用例如RIE執行犧牲部件74之回蝕。藉此，移除堆疊主體15a之上表面上之犧牲部件74；且移除記憶體孔72a之最上部分(即，由氧化矽膜12b之上部分環繞之部分)內之犧牲部件74。 接著，如圖20中所展示，藉由執行例如濕式蝕刻來蝕刻氧化矽膜12b。藉此，記憶體孔72a之最上部分，即，未填充犧牲部件74之部分，沿著XY平面伸展以變成具有一實質上圓盤組態之一凹部75。當自Z方向觀測時，凹部75之直徑大於記憶體孔72a之直徑。亦藉由蝕刻稍微蝕刻氧化矽膜12b之上層部分。 繼續，如圖21中所展示，藉由沈積與氧化矽膜12b之材料不同之一絕緣材料(例如氮化矽)在氧化矽膜12b上形成一絕緣膜51a。絕緣膜51a亦填充於凹部75內。接著，藉由執行諸如CMP等之平坦化移除沈積於凹部75外之絕緣膜51a之部分。藉此，絕緣膜51a僅保留於凹部75內。 接著，如圖22中所展示，使氧化矽膜12c形成於氧化矽膜12b及絕緣膜51a上方。氧化矽膜12a由氧化矽膜12b及氧化矽膜12c形成。接著，交替形成氮化矽膜73及氧化矽膜12。藉此，一堆疊主體15b形成於堆疊主體15a上。堆疊主體15由堆疊主體15a及堆疊主體15b形成。 繼續，如圖23中所展示，一記憶體孔72b藉由微影及RIE形成於堆疊主體15b中之記憶體孔72a正上方之區域中。記憶體孔72b觸及絕緣膜51a。 接著，如圖24中所展示，一保護層76藉由在整個表面上較薄地沈積氧化矽形成於記憶體孔72b之內表面上。保護層76亦形成於堆疊主體15之上表面上。保護層76可由非晶矽形成。 繼續，如圖25中所展示，藉由RIE移除堆疊主體15之上表面及記憶體孔72b之底表面上形成之保護層76之部分。藉此，犧牲膜51a暴露於記憶體孔72b之底表面處。接著，藉由RIE蝕刻由氮化矽製成之絕緣膜51a。藉此，記憶體孔72b刺穿絕緣膜51a且觸及犧牲部件74。藉此，絕緣膜51a變成具有環形組態之絕緣部件51。此時，氮化矽膜73未經蝕刻，此係因為氮化矽膜73被由氧化矽製成之保護層76覆蓋。 接著，如圖26中所展示，使用例如熱磷酸藉由濕式蝕刻來蝕刻絕緣部件51之內表面。藉此，絕緣部件51保留於凹部75之外周邊部分中。此時，氮化矽膜73未經蝕刻，此係因為氮化矽膜73由保護層76覆蓋。 繼續，如圖27中所展示，藉由例如濕式蝕刻移除保護層76 (參考圖26)。 接著，如圖28中所展示，經由記憶體孔72b藉由蝕刻移除由非晶矽製成之犧牲部件74 (參考圖27)。藉此，記憶體孔72b及記憶體孔72a與彼此連通以變成一記憶體孔72。記憶體孔72之下端達到外延矽層(圖中未繪示)。在其中保護層76 (參考圖26)由非晶矽形成之情況中，可藉由相同蝕刻移除犧牲部件74及保護層76。 繼續，如圖29中所展示，氧化矽層65、氮化矽層64、氧化矽層63及一矽層形成於記憶體孔72之內表面上。接著，自記憶體孔72之底表面移除矽層、氧化矽層63、氮化矽層64及氧化矽層65；且暴露外延矽層(圖中未繪示)。接著，再次沈積一矽層。矽層變為與原始矽層形成為一個主體之矽層62。矽層62接觸外延矽層(圖中未繪示)且經由外延矽層連接至矽基板10 (參考圖17)。接著，藉由沈積氧化矽形成芯部件61。因此，柱狀部件57形成於記憶體孔72內。 接著，如圖18中所展示，沿著XZ平面伸展且劃分堆疊主體15之一狹縫(圖中未繪示)形成於堆疊主體15中。接著，藉由經由狹縫執行蝕刻移除氮化矽膜73 (參考圖29)。繼續，氧化鋁層66形成於氮化矽膜73移除之一空間77之內表面上。阻擋絕緣膜67由氧化鋁層66及氧化矽層65形成。接著，藉由填充諸如(舉例而言)鎢等之一金屬材料至空間77中形成電極膜13。接著，藉由普通方法形成插塞18之上結構等。因此，製造出了根據實施例之積體電路裝置3。 現將描述實施例之效應。 在實施例中，在圖19中所展示之程序中在低位堆疊主體15a中形成記憶體孔72a之後，在圖23中所展示之程序中在高位堆疊主體15b中形成記憶體孔72b。因此，藉由將形成劃分成兩階段，可以高精度形成具有一高縱橫比之記憶體孔72。藉此，改良積體電路裝置3之記憶體胞之整合。 在實施例中，絕緣膜51a在圖20及圖21中所展示之程序中形成於記憶體孔72a中；且觸及絕緣膜51a之記憶體孔72b在圖23中所展示之程序中形成。因此，記憶體孔72b不會深深地穿透低位堆疊主體15a，此係因為即使在上部分之記憶體孔72b之中心軸歸因於微影等之誤差相對於下部分之記憶體孔72a之中心軸偏移之情況下，記憶體孔72b之伸長亦藉由觸及絕緣膜51a而停止。記憶體孔72b與記憶體孔72a之間之連結部分在圖26中所展示之程序中藉由自內側回蝕絕緣部件51而加寬。因此，柱狀部件57在圖29中所展示之程序中可穩定地形成於記憶體孔72內。因此，積體電路裝置3之可靠性較高。 在實施例中，藉由形成一絕緣材料之絕緣膜51a，在形成記憶體孔72之後保留之絕緣部件51亦由絕緣材料形成。因此，相互鄰近之矽層62之間之寄生電容由中間部分62d之間之距離判定，且並非由絕緣部件51之間之距離判定。因此，可減小矽層62之間之寄生電容。 第三實施例之修改 現將描述第三實施例之一修改。 圖30係展示根據修改之一積體電路裝置之一柱狀部件之一橫截面圖。 如圖30中所展示，根據修改之積體電路裝置3a與根據上文所描述之第三實施例之積體電路裝置3 (參考圖18)之不同之處在於：柱狀部件57之中間部分57d周圍未提供絕緣部件51 (參考圖18)；及代替地提供電極膜13之一延伸部分13a。延伸部分13a自最低位堆疊主體15b之電極膜13 (即，最接近矽層62之上部分62b周圍所提供之電極膜13之中間部分62d之電極膜13)向下延伸至中間部分62d之側表面上。延伸部分13a之組態係環繞中間部分57d之一環形組態。延伸部分13a與延伸部分13a上之電極膜13形成為一個主體；且氧化鋁層66經提供於延伸部分13a周圍。在裝置3a中，提供氧化矽膜12b而非氧化矽膜12a。 現將描述根據修改之用於製造積體電路裝置之一方法。 圖31及圖32係展示根據修改之用於製造積體電路裝置之方法之橫截面圖。 首先，實施圖19至圖21中所展示之程序。 接著，如圖31中所展示，氮化矽膜73與氧化矽膜12交替形成於氧化矽膜12b及絕緣膜51a上而無需形成氧化矽膜12c (參考圖22)。藉此，形成高位堆疊主體15b。此時，由氮化矽製成之絕緣膜51a接觸堆疊主體15b之最低位氮化矽膜73。 接著，實施圖23至圖29中所展示之程序。 藉此，製成圖32中所展示之中間結構主體。 接著，如圖30中所展示，一狹縫(圖中未繪示)形成於堆疊主體15中；且經由狹縫移除氮化矽膜73。此時，絕緣膜51a亦經移除以形成與空間77連通之一凹部78。 繼續，氧化鋁層66經由狹縫形成於凹部78及空間77之內表面上。接著，經由狹縫沈積一金屬材料。藉此，延伸部分13a填充至凹部78中；且電極膜13填充至空間77中。因此，製造出了根據修改之積體電路裝置3a。 在修改中，電極膜13對中間部分62d之支配較高，此係因為矽層62之中間部分62d由電極膜13之延伸部分13a環繞。藉此，可減小中間部分62d之導通電阻。 另外，修改之組態、製造方法及效應類似於上文所描述之第三實施例之組態、製造方法及效應。 第四實施例 現將描述一第四實施例。 圖33係展示根據實施例之一積體電路裝置之一橫截面圖。 在根據如圖33中所展示之實施例之積體電路裝置4中，具有一兩階段組態之接觸件32經提供於周邊電路區域Rc中；且具有一兩階段組態之柱狀部件57經提供於記憶體區域Rm中。接觸件32之組態如上文描述之第一實施例中所描述(參考圖2及圖3)；且柱狀部件57之組態如上文描述之第三實施例中所描述(參考圖18)。接觸件32之中間部分32d及柱狀部件57之中間部分57d在Z方向上處於相同位置處。 現將描述根據實施例之用於製造積體電路裝置之一方法。 圖34至圖38係展示根據實施例之用於製造積體電路裝置之方法之橫截面圖。 下文所述之描述係示意性的。程序之細節如上文描述之第一實施例及第三實施例中所描述。 首先，如圖34中所展示，在矽基板10之上層部分中形成STI 11；且形成電晶體31。接著，藉由交替堆疊氧化矽膜12與氮化矽膜73形成堆疊主體15a。堆疊主體15a之最上層係厚氧化矽膜12b。接著，將堆疊主體15a之端部分圖案化成一樓梯組態；且每個氮化矽膜73形成臺階19。接著，使用d-TEOS (原矽酸四乙酯(Si(OC2H5)4))作為一源材料藉由例如CVD (化學氣相沈積)形成層間絕緣膜20a以掩埋堆疊主體15a；且藉由例如CMP使上表面平坦化。 接著，如圖35及圖19中所展示，在堆疊主體15a中形成記憶體孔72a。記憶體孔72a觸及矽基板10。接著，在記憶體孔72a之底部分上生長一外延矽層(圖中未繪示)。接著，如圖35及圖4中所展示，在層間絕緣膜20a中形成接觸件孔42a。 繼續，藉由如圖36、圖19、圖4及圖5中所展示般沈積非晶矽並執行回蝕，將犧牲部件74填充至記憶體孔72a中除最上部分外之部分內；且將犧牲部件44填充至接觸件孔42a內除最上部分外之部分中。 接著，藉由如圖36、圖20及圖6中所展示般蝕刻氧化矽膜12b及層間絕緣膜20a，藉由放大記憶體孔72a之最上部分形成凹部75；且藉由放大接觸件孔42a之最上部分而形成凹部45。 繼續，藉由如圖36、圖21、圖7及圖8中所展示般沈積氮化矽並執行回蝕，在凹部75內形成絕緣膜51a；且在凹部45內形成絕緣膜41a。 接著，如圖37及圖22中所展示，在堆疊主體15a上形成氧化矽膜12c；且隨後，藉由交替形成氮化矽膜73與氧化矽膜12而形成堆疊主體15b。繼續，將堆疊主體15b之端部分圖案化成樓梯組態；且每個氮化矽膜73形成臺階19。接著，藉由沈積氧化矽(使用d-TEOS作為一源材料藉由例如CVD進行)並使上表面平坦化而形成層間絕緣膜20b。層間絕緣膜20b掩埋堆疊主體15b之樓梯部分。接著，如圖37及圖23中所展示般在堆疊主體15b中形成記憶體孔72b。記憶體孔72b形成於記憶體孔72a正上方之區域中並觸及絕緣膜51a。 繼續，如圖38及圖24至圖27中所展示，向下蝕刻絕緣膜51a；隨後，朝向外部蝕刻絕緣膜51a以形成具有環形組態之絕緣部件51。接著，如圖38及圖28中所展示，藉由憑藉移除犧牲部件74 (參考圖37)致使記憶體孔72b與記憶體孔72a連通而形成記憶體孔72。接著，如圖38及圖29中所展示，在記憶體孔72內形成柱狀部件57。接著，藉由沈積氧化矽而加厚層間絕緣膜20b。 接著，如圖38及圖10中所展示，在層間絕緣膜20b中形成接觸件孔42b。接觸件孔42b形成於接觸件孔42a正上方之區域中，刺穿絕緣膜41a並觸及犧牲部件44。具有環形組態之絕緣部件41藉由接觸件孔42b刺穿絕緣膜41a而形成。接著，如圖38及圖11中所展示，經由接觸件孔42b移除犧牲部件44 (參考圖37)。藉此，接觸件孔42b與接觸件孔42a連通；且形成接觸件孔42。 繼續，如圖33中所展示，在層間絕緣膜20中，在柱狀部件57正上方之區域中形成用於形成插塞18之插塞孔；且用於形成接觸件21之接觸件孔形成於臺階19正上方之區域中。接著，藉由在整個表面上沈積諸如鎢等之一金屬材料，在插塞孔內形成插塞18；在臺階19上之接觸件孔內形成接觸件21；且在接觸件孔42內形成接觸件32。 接著，如圖33及圖18中所展示，在堆疊主體15中形成一狹縫；且藉由經由該狹縫移除氮化矽膜73而形成空間77。接著，在空間77之內表面上形成氧化鋁層66；且在空間77內形成電極膜13。因此，製造出了根據實施例之積體電路裝置4。 現將描述實施例之效應。 根據實施例，可共同使用用於形成具有兩階段組態之柱狀部件57之程序之一部分及用於形成具有兩階段組態之接觸件32之程序之一部分。因此，積體電路裝置4之生產率較高。 另外，實施例之組態、製造方法及效應類似於上文所描述之第一實施例及第三實施例之組態、製造方法及效應。 儘管在其中上文所描述第一實施例與第三實施例組合之實施例中展示實例，但此並非限於該組合；且(例如)第二實施例與第三實施例可組合。在此一情況中，其在圖38及圖10中所展示之程序中足以自內側蝕刻絕緣部件41。並且，第一實施例、第二實施例或第一實施例或第二實施例之一修改可與第三實施例或第三實施例之一修改組合。 絕緣部件41及51之材料不限於氮化矽；使用在材料與層間絕緣膜20之間選擇性地蝕刻之一絕緣材料係足夠的；且(例如)，可使用諸如氧化鋁、氧化鉿等之一金屬氧化物。 根據上文所描述之實施例，可實現具有一小寄生電容之一積體電路裝置及用於製造積體電路裝置之一方法。 雖然已描述某些實施例，但此等實施例僅作為實例呈現，且該等實施例不意欲限制本發明之範疇。事實上，本文所描述之新穎實施例可以多種其他形式體現；此外，可在不脫離本發明之精神之情況下，做出對呈本文中所描述之實施例之形式之各種省略、替代及改變。隨附申請專利範圍及其等之等效物意欲涵蓋如將落於本發明之精神及範疇內之此等形式或修改。另外，上文所描述之實施例可相互組合。
1‧‧‧積體電路裝置
2‧‧‧積體電路裝置
2a‧‧‧積體電路裝置
2b‧‧‧積體電路裝置
3‧‧‧積體電路裝置
3a‧‧‧積體電路裝置
4‧‧‧積體電路裝置
10‧‧‧矽基板
10a‧‧‧上表面
11‧‧‧STI
12‧‧‧氧化矽膜
12a‧‧‧氧化矽膜
12b‧‧‧氧化矽膜
12c‧‧‧氧化矽膜
13‧‧‧電極膜
13a‧‧‧延伸部分
15‧‧‧堆疊主體
15a‧‧‧堆疊主體
15b‧‧‧堆疊主體
17‧‧‧柱狀部件
18‧‧‧插塞
19‧‧‧臺階
20‧‧‧絕緣膜
20a‧‧‧層間絕緣膜
20b‧‧‧層間絕緣膜
21‧‧‧接觸件
30‧‧‧主體區域
31‧‧‧場效應電晶體
32‧‧‧接觸件
32a‧‧‧下部分
32b‧‧‧上部分
32c‧‧‧位準差
32d‧‧‧中間部分
34‧‧‧源極區域
35‧‧‧汲極區域
36‧‧‧閘極絕緣膜
37‧‧‧閘極電極
38‧‧‧絕緣膜
39‧‧‧側壁
40‧‧‧氧化矽膜
41‧‧‧絕緣部件
41a‧‧‧絕緣膜
42a‧‧‧接觸件孔
42b‧‧‧接觸件孔
42c‧‧‧位準差
44‧‧‧犧牲部件
45‧‧‧凹部
51‧‧‧絕緣部件
51a‧‧‧絕緣膜
52‧‧‧接觸件
57‧‧‧柱狀部件
57a‧‧‧下部分
57b‧‧‧上部分
57d‧‧‧中間部分
61‧‧‧芯部件
61a‧‧‧下部分
61b‧‧‧上部分
61d‧‧‧中間部分
62‧‧‧矽層
62a‧‧‧下部分
62b‧‧‧上部分
62d‧‧‧中間部分
63‧‧‧氧化矽層
64‧‧‧氮化矽層
65‧‧‧氧化矽層
66‧‧‧氧化鋁層
67‧‧‧阻擋絕緣膜
72‧‧‧記憶體孔
72a‧‧‧記憶體孔
72b‧‧‧記憶體孔
73‧‧‧氮化矽膜
74‧‧‧犧牲部件
75‧‧‧凹部
76‧‧‧保護層
77‧‧‧空間
78‧‧‧凹部
D0‧‧‧距離
D1‧‧‧距離
D2‧‧‧距離
D3‧‧‧距離
D4‧‧‧距離
d1‧‧‧直徑
d2‧‧‧直徑
d3‧‧‧直徑
d4‧‧‧直徑
d5‧‧‧直徑
d6‧‧‧直徑
Rc‧‧‧周邊電路
Rm‧‧‧記憶體區域
圖1係展示根據一第一實施例之一積體電路裝置之一橫截面圖； 圖2係展示根據第一實施例之積體電路裝置之一周邊電路區域之一平面圖； 圖3係展示根據第一實施例之積體電路裝置之周邊電路區域之一橫截面圖； 圖4至圖11係展示根據第一實施例之用於製造一積體電路裝置之一方法之橫截面圖； 圖12係展示根據一第二實施例之一積體電路裝置之一周邊電路區域之一橫截面圖； 圖13係展示根據第二實施例之用於製造一積體電路裝置之一方法之一橫截面圖； 圖14係展示根據第二實施例之一第一修改之一積體電路裝置之一周邊電路區域之一平面圖； 圖15係展示根據第二實施例之第一修改之積體電路裝置之周邊電路區域之一橫截面圖； 圖16係展示根據第二實施例之一第二修改之一積體電路裝置之一周邊電路區域之一平面圖； 圖17係展示根據一第三實施例之一積體電路裝置之一橫截面圖； 圖18係展示根據第三實施例之積體電路裝置之一柱狀部件之一橫截面圖； 圖19至圖29係展示根據第三實施例之用於製造一積體電路裝置之一方法之橫截面圖； 圖30係展示根據第三實施例之一修改之一積體電路裝置之一柱狀部件之一橫截面圖； 圖31及圖32係展示根據第三實施例之修改之用於製造一積體電路裝置之一方法之橫截面圖； 圖33係展示根據一第四實施例之一積體電路裝置之一橫截面圖；及 圖34至圖38係展示根據第四實施例之用於製造一積體電路裝置之一方法之橫截面圖。

Claims (20)

  1. 一種積體電路裝置，其包括： 一絕緣膜； 一接觸件，其在一第一方向上延伸且經提供於該絕緣膜內，一位準差形成於該接觸件之一側表面中，該側表面中除該位準差外之一區域之一部分接觸該絕緣膜；及 一絕緣部件，其接觸該位準差，該絕緣部件之一成分與該絕緣膜之一成分不同。
  2. 一種積體電路裝置，其包括： 一絕緣膜； 一接觸件，其在一第一方向上延伸且經提供於該絕緣膜內，該接觸件包含一第一部分、一第二部分及一第三部分，該第一部分、該第二部分及該第三部分依此順序沿著該第一方向配置，在正交於該第一方向之一第二方向上，該第二部分之一直徑大於該第一部分之一直徑，在該第二方向上，該第二部分之該直徑大於該第三部分之一直徑，該第一部分之一側表面及該第三部分之一側表面接觸該絕緣膜；及 一絕緣部件，其接觸該第二部分之一側表面，該絕緣部件之一成分與該絕緣膜之一成分不同。
  3. 如請求項2之裝置，其中該絕緣部件之一組態係環繞該接觸件之一環形組態。
  4. 一種積體電路裝置，其包括： 一堆疊主體，其包含沿著一第一方向交替地堆疊之複數個絕緣膜及複數個電極膜； 一半導體部件，其在該第一方向上延伸且經提供於該堆疊主體內，該半導體部件包含一第一部分、一第二部分及一第三部分，該第一部分、該第二部分及該第三部分依此順序沿著該第一方向配置，該第二部分安置於該等絕緣膜之一者內，在正交於該第一方向之一第二方向上，該第二部分之一直徑大於該第一部分之一直徑，在該第二方向上，該第二部分之該直徑大於該第三部分之一直徑；及 一電荷儲存膜，其提供於該半導體部件與該等電極膜之間。
  5. 如請求項4之裝置，其進一步包括：一絕緣部件，其經提供於該第二部分之一側表面上，該絕緣部件之一成分與該絕緣膜之一成分不同。
  6. 如請求項5之裝置，其中該絕緣部件之一組態係環繞該第二部分之一環形組態。
  7. 如請求項4之裝置，其中最接近該第三部分周圍所提供之該複數個電極膜之該第二部分之該電極膜包含延伸至該第二部分之一側表面上之一延伸部分。
  8. 如請求項7之裝置，其中該延伸部分之一組態係環繞該第二部分之一環形組態。
  9. 一種積體電路裝置，其包括： 一基板； 一堆疊主體，其經提供於該基板上之一第一區域中，該堆疊主體包含沿著一第一方向交替地堆疊之複數個第一絕緣膜及複數個電極膜； 一第二絕緣膜，其經提供於該基板上之一第二區域中； 一半導體部件，其在該第一方向上延伸且經提供於該堆疊主體內，該半導體部件包含一第一部分、一第二部分及一第三部分，該第一部分、該第二部分及該第三部分依此順序沿著該第一方向配置，該第二部分安置於該等第一絕緣膜之一者內，在正交於該第一方向之一第二方向上，該第二部分之一直徑大於該第一部分之一直徑，該第二部分之該直徑大於該第三部分之一直徑； 一電荷儲存膜，其提供於該半導體部件與該電極膜之間； 一接觸件，其在該第一方向上延伸且經提供於該第二絕緣膜內；及 一第一絕緣部件，其接觸該接觸件之一側表面，該第一絕緣部件之一成分與該第二絕緣膜之一成分不同。
  10. 如請求項9之裝置，其中 一位準差形成於該接觸件之該側表面中，該側表面中除該位準差外之一區域之一部分接觸該第二絕緣膜，且 該第一絕緣部件接觸該位準差。
  11. 如請求項9之裝置，其中 該接觸件之一第一部分、一第二部分及一第三部分依此順序沿著該第一方向配置， 在該第二方向上，該第二部分之一直徑大於該第一部分之一直徑，在該第二方向上，該第二部分之該直徑大於該第三部分之一直徑， 該第一部分之一側表面及該第三部分之一側表面接觸該第二絕緣膜，且 該第一絕緣部件接觸該第二部分之一側表面。
  12. 如請求項9之裝置，其進一步包括：一第二絕緣部件，其提供於該半導體部件之該第二部分之一側表面上，該第二絕緣部件之一成分與該第一絕緣膜之一成分不同， 在該第一方向上，該第一絕緣部件之一上表面之一位置等於該第二絕緣部件之一上表面之一位置。
  13. 一種用於製造一積體電路裝置之方法，其包括： 在一第一膜內形成一第一孔； 將一第一材料部件填充至該第一孔中除該第一孔之一最上部分外之一部分中； 放大該最上部分； 在該經放大最上部分內形成一第一絕緣膜； 在該第一膜上形成一第二膜； 在該第二膜內形成一第二孔，該第二孔觸及該第一絕緣膜； 藉由致使該第二孔刺穿該第一絕緣膜而形成一絕緣部件； 經由該第二孔移除該第一材料部件；及 將一導電部件或一半導體部件填充至該第一孔及該第二孔中。
  14. 如請求項13之方法，其進一步包括：經由該第二孔蝕刻該絕緣部件之一內表面。
  15. 如請求項13之方法，其中 該第一膜係一單層絕緣膜， 該第二膜係一單層絕緣膜，且 該第一絕緣膜之一成分與該第一膜及該第二膜之成分不同。
  16. 如請求項13之方法，其進一步包括： 藉由交替地堆疊一第二絕緣膜與一第三膜形成該第一膜；及 在該第一孔之一內表面及該第二孔之一內表面上形成一電荷儲存層， 該第二膜之該形成包含交替地堆疊一第三絕緣膜與一第四膜。
  17. 如請求項16之方法，其進一步包括： 移除該第三膜及該第四膜；及 在該第三膜及該第四膜移除之一空間內形成一電極膜。
  18. 一種用於製造一積體電路裝置之方法，其包括： 藉由交替地堆疊一第一絕緣膜與一第一膜，在一基板上之一第一區域中形成一第一堆疊主體； 在該基板上之一第二區域中形成一第二絕緣膜； 在該第一堆疊主體中形成一第一孔，並在該第二絕緣膜中形成一第二孔； 將一第一材料部件填充至該第一孔中除該第一孔之一最上部分外之一部分中，並將一第二材料部件填充至該第二孔中除該第二孔之一最上部分外之一部分中； 放大該第一孔之該最上部分及該第二孔之該最上部分； 在該第一孔之該經放大最上部分內形成一第三絕緣膜，並在該第二孔之該經放大最上部分內形成一第四絕緣膜； 藉由交替地堆疊一第五絕緣膜與一第二膜，在該第一堆疊主體上形成一第二堆疊主體； 在該第二絕緣膜上形成一第六絕緣膜； 在該第二堆疊主體中形成一第三孔，該第三孔觸及該第三絕緣膜； 藉由致使該第三孔刺穿該第三絕緣膜形成一第一絕緣部件； 經由該第三孔移除該第一材料部件； 在該第一孔之一內表面及該第三孔之一內表面上形成一電荷儲存層； 在該第一孔及該第三孔內形成一半導體部件； 在該第六絕緣膜內形成一第四孔，該第四孔觸及該第四絕緣膜； 藉由致使該第四孔刺穿該第四絕緣膜形成一第二絕緣部件； 經由該第四孔移除該第二材料部件；及 將一導電部件填充至該第二孔及該第四孔中。
  19. 如請求項18之方法，其進一步包括： 移除該第一膜及該第二膜；及 在該第一膜及第二膜移除之一空間內形成一電極膜， 在該第二堆疊主體之該形成中，該第二堆疊主體之最下層係該第五絕緣膜。
  20. 如請求項18之方法，其進一步包括： 移除該第一膜及該第二膜；及 在該第一膜及該第二膜移除之一空間內形成一電極膜， 在該第二堆疊主體之該形成中，該第二膜由與該第三絕緣膜相同之材料形成，且致使該最下層之該第二膜接觸該第三絕緣膜。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI681553B (zh) * 2019-03-21 2020-01-01 華邦電子股份有限公司 積體電路及其製造方法
US10971508B2 (en) 2019-04-23 2021-04-06 Winbond Electronics Corp. Integrated circuit and method of manufacturing the same
TWI837487B (zh) * 2021-03-08 2024-04-01 日商鎧俠股份有限公司 半導體記憶裝置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102416028B1 (ko) * 2017-04-07 2022-07-04 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP2019047093A (ja) * 2017-09-07 2019-03-22 東芝メモリ株式会社 半導体装置およびその製造方法
US10727248B2 (en) * 2018-02-15 2020-07-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10304852B1 (en) 2018-02-15 2019-05-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10971507B2 (en) 2018-02-15 2021-04-06 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10903230B2 (en) 2018-02-15 2021-01-26 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
CN110767627B (zh) * 2018-07-27 2022-03-22 联华电子股份有限公司 半导体装置及其制作工艺
JP2020038909A (ja) * 2018-09-04 2020-03-12 キオクシア株式会社 半導体記憶装置
JP2021192396A (ja) * 2018-09-14 2021-12-16 キオクシア株式会社 集積回路装置及び集積回路装置の製造方法
CN109952644A (zh) 2019-01-31 2019-06-28 长江存储科技有限责任公司 三维存储器件中的阶梯形成
KR20200145102A (ko) 2019-06-20 2020-12-30 삼성전자주식회사 수직형 반도체 소자
JP7326061B2 (ja) * 2019-08-06 2023-08-15 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
US11600519B2 (en) * 2019-09-16 2023-03-07 International Business Machines Corporation Skip-via proximity interconnect
JP2021048187A (ja) * 2019-09-17 2021-03-25 キオクシア株式会社 半導体記憶装置
KR20210122931A (ko) 2020-04-01 2021-10-13 삼성전자주식회사 반도체 소자 및 그 제조방법
EP4002437B1 (en) 2020-09-22 2023-08-02 Changxin Memory Technologies, Inc. Method of forming a contact window structure
US11929280B2 (en) 2020-09-22 2024-03-12 Changxin Memory Technologies, Inc. Contact window structure and method for forming contact window structure
CN113035880B (zh) * 2021-03-09 2021-10-08 长江存储科技有限责任公司 存储器及其制备方法
CN113053807A (zh) * 2021-03-17 2021-06-29 泉芯集成电路制造(济南)有限公司 通孔结构的制备方法、通孔结构和半导体器件
CN118471905B (zh) * 2024-07-10 2024-09-27 合肥欧益睿芯科技有限公司 半导体器件及其制造方法、电子设备

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW471116B (en) * 1999-01-22 2002-01-01 United Microelectronics Corp Contact isolation structure and the manufacturing method thereof
JP5300419B2 (ja) * 2008-11-05 2013-09-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
CN103456716B (zh) * 2012-05-29 2016-05-11 旺宏电子股份有限公司 三维多芯片叠层模块及其制造方法
US9245841B2 (en) * 2012-07-19 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating process for the same
US9401329B2 (en) * 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US9142453B1 (en) * 2014-04-10 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same
US9368395B1 (en) * 2014-05-06 2016-06-14 Globalfoundries Inc. Self-aligned via and air gap
US9570341B2 (en) * 2014-05-15 2017-02-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having air gap structures and method of fabricating thereof
KR20150139255A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9397109B1 (en) 2015-03-13 2016-07-19 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
CN115955842A (zh) * 2016-09-21 2023-04-11 铠侠股份有限公司 半导体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI681553B (zh) * 2019-03-21 2020-01-01 華邦電子股份有限公司 積體電路及其製造方法
US10971508B2 (en) 2019-04-23 2021-04-06 Winbond Electronics Corp. Integrated circuit and method of manufacturing the same
TWI837487B (zh) * 2021-03-08 2024-04-01 日商鎧俠股份有限公司 半導體記憶裝置

Also Published As

Publication number Publication date
CN107871747B (zh) 2022-01-14
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