TW201543633A - 封裝基板及封裝件 - Google Patents

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Abstract

一種封裝基板及封裝件，該封裝基板係包括：層狀本體；形成在該層狀本體之一表面上的複數第一電性連接墊、第二電性連接墊及第三電性連接墊，其係個別用以接置導電凸塊，該第三電性連接墊係位在該第一電性連接墊及第二電性連接墊所接置的該導電凸塊之間的區域外；以及形成於該層狀本體中的複數第一導電盲孔、第二導電盲孔、第三導電盲孔、第一內部導電跡線、第二內部導電跡線及第三內部導電跡線，該等導電盲孔係使該等電性連接墊分別連接該等內部導電跡線。本發明能避免導電凸塊與導電跡線橋接及避免導電凸塊因防銲層而不沾錫。

Description

封裝基板及封裝件
本發明提供一種封裝基板及封裝件，尤指一種銅柱導線直連(bump on trace)型式的封裝基板及封裝件。
由於智慧型電子裝置的普及，越來越多的電子裝置都需要更多功能的晶片，並使得更多功能之晶片的輸出接點更是不斷追求更高密度的設計，因此，覆晶封裝之技術也從而蓬勃發展。
請參照第1A及1A’圖，分別係習知之覆晶式封裝基板之俯視圖及剖視圖，其中，該覆晶式封裝基板係包括層狀本體10、第一電性連接墊11a、第二電性連接墊11b、第三電性連接墊11c、第一表面導電跡線16a、第二表面導電跡線16b、第三表面導電跡線16c、第一導電盲孔(未圖示)、第二導電盲孔(未圖示)、第三導電盲孔17c、內部導電跡線18、銲球19、外部導電跡線或第四電性連接墊12及複數導電凸塊14。
如上所述之第一電性連接墊11a、第二電性連接墊11b、第三電性連接墊11c、第一表面導電跡線16a、第二表面導電跡線16b及第三表面導電跡線16c係形成在層狀 本體10之一表面上，而第一電性連接墊11a、第二電性連接墊11b及第三電性連接墊11c可為線段狀、圓形、線段狀八角形或正八角形，第一表面導電跡線16a、第二表面導電跡線16b及第三表面導電跡線16c係個別延伸連接第一電性連接墊11a、第二電性連接墊11b及第三電性連接墊11c且延伸佈設於層狀本體10之表面，並且層狀本體10係於該等表面導電跡線未與該等電性連接墊連接之另一端下方形成有第一導電盲孔、第二導電盲孔及第三導電盲孔17c，以個別電性連接第一表面導電跡線16a、第二表面導電跡線16b及第三表面導電跡線16c，其中，該等導電盲孔可於層狀本體10中藉助內部導電跡線18而曲折到達層狀本體10未形成第一電性連接墊11a、第二電性連接墊11b及第三電性連接墊11c之另一表面，或者該等導電盲孔可直接貫通層狀本體10，而在該另一表面上係形成有電性連接該等導電盲孔之複數外部導電跡線或第四電性連接墊12，且該第四電性連接墊上形成有銲球19。
如上所述之各導電凸塊14則接置在第一電性連接墊11a、第二電性連接墊11b及第三電性連接墊11c上，以做為對外電性連接之途徑，在提升導電凸塊14之排列密度的要求下，第三表面導電跡線16c將不免出現自第一電性連接墊11a及第二電性連接墊11b所接置的導電凸塊14之間通過的情況，然而，若是在接置於第一電性連接墊11a及第二電性連接墊11b上的二導電凸塊14之間的間距P過小，例如小於40微米，導電凸塊14可能會在迴銲(reflow) 時發生第一電性連接墊11a及第二電性連接墊11b上的導電凸塊14與第三表面導電跡線16c橋接而造成短路的問題，從而降低覆晶接合的良率。
鑒於此，先前技術提供了一種解決方式，請參照第1B圖，係習知之覆晶式封裝基板之另一態樣的俯視圖，其係在第一電性連接墊11a及第二電性連接墊11b之間的層狀本體10表面上形成覆蓋第三表面導電跡線16c的防銲層15，從而避免導電凸塊14與第三表面導電跡線16c橋接而造成短路的問題，進而提高覆晶接合的良率。然而，由於防銲層15之厚度係大於第三表面導電跡線16c的厚度，當防銲層15之形成位置產生誤差時，防銲層15之位置會太過接近第一電性連接墊11a或第二電性連接墊11b，導致導電凸塊14受防銲層15頂抵而無法接觸第一電性連接墊11a或第二電性連接墊11b，從而造成導電凸塊14在第一電性連接墊11a及第二電性連接墊11b上發生不沾錫問題，並降低覆晶接合的良率。
因此，如何克服習知之第三表面導電跡線自第一電性連接墊及第二電性連接墊所接置的導電凸塊之間通過所造成之導電凸塊與第三表面導電跡線橋接而造成短路的問題，以及如何克服習知之在第三表面導電跡線上覆蓋防銲層所造成之第一電性連接墊及第二電性連接墊上的導電凸塊不沾錫問題，實為本領域技術人員的一大課題。
有鑒於上述習知技術之缺失，本發明提供一種封裝基 板，係包括：層狀本體；形成在該層狀本體之一表面上之複數第一電性連接墊、第二電性連接墊及第三電性連接墊，該第一電性連接墊、第二電性連接墊及第三電性連接墊上係個別用以接置導電凸塊，該導電凸塊係大於或等於該第一電性連接墊、第二電性連接墊及第三電性連接墊之寬度，該第三電性連接墊係位在該第一電性連接墊及第二電性連接墊所接置的該導電凸塊在該表面上的投影之間的區域外，且該第一電性連接墊及第二電性連接墊係設置於一虛設中心線之兩側；形成於該層狀本體中以分別連接該第一電性連接墊、第二電性連接墊及第三電性連接墊的複數第一導電盲孔、第二導電盲孔及第三導電盲孔；以及形成在該層狀本體中且分別連接該第一導電盲孔、第二導電盲孔及第三導電盲孔的複數第一內部導電跡線、第二內部導電跡線及第三內部導電跡線。
本發明提供一種封裝件，係包括：層狀本體；形成在該層狀本體之一表面上之複數第一電性連接墊、第二電性連接墊及第三電性連接墊；個別接置於該第一電性連接墊、第二電性連接墊及第三電性連接墊上之複數導電凸塊，其係大於或等於該第一電性連接墊、第二電性連接墊及第三電性連接墊之寬度，該第一電性連接墊、第二電性連接墊及第三電性連接墊上係個別用以接置導電凸塊，該導電凸塊係大於或等於該第一電性連接墊、第二電性連接墊及第三電性連接墊之寬度，該第三電性連接墊係位在該第一電性連接墊及第二電性連接墊所接置的該導電凸塊在 該表面上的投影之間的區域外，且該第一電性連接墊及第二電性連接墊係設置於一虛設中心線之兩側；形成於該層狀本體中且分別連接該第一電性連接墊、第二電性連接墊及第三電性連接墊的複數第一導電盲孔、第二導電盲孔及第三導電盲孔；形成在該層狀本體中且分別連接該第一導電盲孔、第二導電盲孔及第三導電盲孔的複數第一內部導電跡線、第二內部導電跡線及第三內部導電跡線；以及接置於該等導電凸塊上的至少一晶片。
本發明提供一種另一態樣之封裝基板，係包括：層狀本體；形成在該層狀本體之一表面上之複數第一電性連接墊、第二電性連接墊及第三電性連接墊，其係個別用以接置導電凸塊，該第一電性連接墊、第二電性連接墊及第三電性連接墊之寬度係大於該導電凸塊且小於該導電凸塊之最大寬度的二倍，該第三電性連接墊係位在該第一電性連接墊及第二電性連接墊所接置的該導電凸塊在該表面上的投影之間的區域外，且該第一電性連接墊及第二電性連接墊係設置於一虛設中心線之兩側；形成於該層狀本體中且分別連接該第一電性連接墊、第二電性連接墊及第三電性連接墊的複數第一導電盲孔、第二導電盲孔及第三導電盲孔；以及形成在該層狀本體中且分別連接該第一導電盲孔、第二導電盲孔及第三導電盲孔的複數第一內部導電跡線、第二內部導電跡線及第三內部導電跡線。
本發明提供一種另一態樣之封裝件，係包括：層狀本體；形成在該層狀本體之一表面上的複數第一電性連接 墊、第二電性連接墊、第三電性連接墊；個別接置於該第一電性連接墊、第二電性連接墊及第三電性連接墊上的複數導電凸塊，該第一電性連接墊、第二電性連接墊及第三電性連接墊之寬度係大於該導電凸塊且小於該導電凸塊之最大寬度的二倍，該第三電性連接墊係位在該第一電性連接墊及第二電性連接墊所接置的該導電凸塊之間的區域外，且該第一電性連接墊及第二電性連接墊係設置於一虛設中心線之兩側；複數第一導電盲孔、第二導電盲孔及第三導電盲孔，係形成於該層狀本體中，且分別連接該第一電性連接墊、第二電性連接墊及第三電性連接墊；形成在該層狀本體中的複數第一內部導電跡線、第二內部導電跡線及第三內部導電跡線，且分別連接該第一導電盲孔、第二導電盲孔及第三導電盲孔；以及接置於該等導電凸塊上的至少一晶片。
本發明係僅在層狀本體表面上的細線距處保留用以接置導電凸塊之電性連接墊，並將其餘用以傳輸電訊號的表面導電跡線移至層狀本體內部，使得第三電性連接墊係得以位在第一電性連接墊與第二電性連接墊所接置的導電凸塊之間的區域外，故本發明可在密集之導電凸塊的排列之情況下避免導電凸塊與第三表面導電跡線橋接而造成短路，並且本發明亦不需在第一電性連接墊與第二電性連接墊所接置的導電凸塊之間的區域內設置用以避免橋接的防銲層，故可避免習知的導電凸塊之不沾錫問題。
10、20‧‧‧層狀本體
11a、21a‧‧‧第一電性連接墊
11b、21b‧‧‧第二電性連接墊
11c、21c‧‧‧第三電性連接墊
12、22‧‧‧外部導電跡線或第四電性連接墊
14、24‧‧‧導電凸塊
15‧‧‧防銲層
16a‧‧‧第一表面導電跡線
16b‧‧‧第二表面導電跡線
16c‧‧‧第三表面導電跡線
17c‧‧‧第三導電盲孔
18‧‧‧內部導電跡線
19、30‧‧‧銲球
25‧‧‧絕緣保護層
251‧‧‧絕緣保護層開孔
26a‧‧‧第一內部導電跡線
26b‧‧‧第二內部導電跡線
27a‧‧‧第一導電盲孔
27b‧‧‧第二導電盲孔
28‧‧‧晶片
281‧‧‧金屬柱
29‧‧‧封裝膠體
C1、C2‧‧‧幾何中心
D‧‧‧距離
Lmin‧‧‧最小距離
P‧‧‧間距
R‧‧‧最大寬度
w‧‧‧線寬
X‧‧‧虛設中心線
S‧‧‧連線
第1A及1B圖係習知之覆晶式封裝基板及其另一態樣的俯視圖，第1A’圖係第1A圖的剖視圖；第2A至2E圖分別係本發明之封裝基板之不同態樣的俯視圖，且第2’圖為第2A至2E圖之第一電性連接墊與第二電性連接墊之間具有最小距離處的剖視圖；第3圖係本發明之封裝件的剖視圖；第4A至4C圖分別係本發明之封裝基板之不同態樣的俯視圖，且第4’圖為第4A至4C圖的第一電性連接墊與第二電性連接墊之間具有最小距離處的剖視圖；以及第5圖係本發明之封裝件的另一態樣之剖視圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。本發明亦可藉由其它不同的具體實施例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。
請參照第2A至2E及2’圖，其中，第2A至2E圖分別係本發明之封裝基板之不同態樣的俯視圖，且第2’圖為第2A至2E圖之第一電性連接墊與第二電性連接墊之間具有最小距離處的剖視圖。
該封裝基板係包括層狀本體20、複數第一電性連接墊21a、第二電性連接墊21b、第三電性連接墊21c、第一內部導電跡線26a、第二內部導電跡線26b、第三內部導電跡 線(未圖示)、第一導電盲孔27a、第二導電盲孔27b與第三導電盲孔(未圖示)。
請參照第2A圖，如上所述之層狀本體20係以聚丙二醇(PPG)或ABF(Ajinomoto Build-up Film)之材質製成，但本發明不限於此。
如上所述之第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c，係形成在層狀本體20之一表面上並個別用以接置導電凸塊24，而第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c的形狀可為線段狀、圓形、線段狀八角形或正八角形，且導電凸塊24之最大寬度R係大於或等於該第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c之寬度，而當第一電性連接墊21a及第二電性連接墊21b的形狀為線段狀或線段狀八角形時，第一電性連接墊21a及第二電性連接墊21b之長度係小於或等於導電凸塊24之最大寬度R的二倍，另第三電性連接墊21c係位在第一電性連接墊21a及第二電性連接墊21b所接置的導電凸塊24在該表面上的投影之間的區域外，又第一電性連接墊21a及第二電性連接墊21b係設置於一虛設中心線X之兩側。
詳細而言但不限於此，導電凸塊24可個別接置在第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c上，或者，導電凸塊24可形成在晶片上而於接置晶片時藉由例如為迴銲之方式個別接置在第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c上。舉例 而言，第一電性連接墊21a及第二電性連接墊21b可設置於一虛設中心線X之兩側，且第一電性連接墊21a與虛設中心線X之間及第二電性連接墊21b與虛設中心線X之間的排列形態可依設計而定，特定但非限定而言，第一電性連接墊21a及第二電性連接墊21b可對稱層狀本體20上之虛設中心線X而鏡像形成在層狀本體20上，因此，在虛設中心線X方向上之第一電性連接墊21a及第二電性連接墊21b的相對兩側係彼此對齊。
另外，由於本發明主要係應用於密集分布之導電凸塊且相鄰之導電凸塊不相互接觸之情況，因此，第一電性連接墊21a的幾何中心C1與第二電性連接墊21b的幾何中心C2之間的距離D係落於導電凸塊24之最大寬度R及最大寬度R的兩倍之間，從而使通常接置在幾何中心C1及幾何中心C2上的導電凸塊24彼此不接觸。再者，由於密集分布之導電凸塊所導致的各電性連接墊之緊密排列，本發明之第三電性連接墊21c係位在第一電性連接墊21a及第二電性連接墊21b所接置的導電凸塊24之在該表面上的投影之間的區域外，特定而言，第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c可藉由此一設計而形呈交錯排列，此處之交錯排列指的是第三電性連接墊21c係位於第一電性連接墊21a之幾何中心C1與第二電性連接墊21b之幾何中心C2的連線的一側，而為了使第一電性連接墊21a及第二電性連接墊21b不互相接觸，第一電性連接墊21a及第二電性連接墊21b的邊緣之間的最小 距離Lmin係大於零，且為了達成導電凸塊24之密集分布並避免接置第三電性連接墊21c上的導電凸塊24時發生位置的誤差，故最小距離Lmin可小於導電凸塊24之最大寬度R的二倍。而更佳地，為了在更緊密排列的情況下使進入第一電性連接墊21a及第二電性連接墊21b之間的第三電性連接墊21c不接觸第一電性連接墊21a及第二電性連接墊21b，第一電性連接墊21a及第二電性連接墊21b的邊緣之間的最小距離Lmin係大於第三電性連接墊21之寬度(在此範例中為線寬w)。請參照第2B圖，其係本發明之封裝基板之另一態樣的俯視圖，其與第2A圖之差異係在於第三電性連接墊21c係位在第一電性連接墊21a及第二電性連接墊21b之間的區域外。
請參照第2C圖，其係本發明之封裝基板之另一態樣的俯視圖，其與第2A圖之差異係在於第三電性連接墊21c之邊緣係位在第一電性連接墊21a的邊緣及第二電性連接墊21b的邊緣最接近之二端點的連線S上。
請參照第2D圖，其係本發明之封裝基板之另一態樣的俯視圖，其與第2A圖之差異係在於層狀本體20之該表面上形成有具有絕緣保護層開孔251之例如為防銲層的絕緣保護層25，以同時露出第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c。
請參照第2E圖，其係本發明之封裝基板之另一態樣的俯視圖，其與第2D圖之差異係在於絕緣保護層25具有複數絕緣保護層開孔251以個別露出至少一部分的第一電 性連接墊21a、第二電性連接墊21b及第三電性連接墊21c。
請參照第2’圖，如上所述之封裝基板係包括第一導電盲孔27a、第二導電盲孔27b、第三導電盲孔(未圖示)、第一內部導電跡線26a、第二內部導電跡線26b及第三內部導電跡線(未圖示)，其中之第一導電盲孔27a、第二導電盲孔27b及第三導電盲孔係形成於層狀本體20中，且分別連接第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c，而第一內部導電跡線26a、第二內部導電跡線26b及第三內部導電跡線係形成在層狀本體20中，且分別連接第一導電盲孔27a、第二導電盲孔27b及第三導電盲孔。詳細而言但不限於此，第一內部導電跡線26a、第二內部導電跡線26b及第三內部導電跡線係形成在層狀本體20內並用以傳輸電訊號，然此部份已為習知技術，故不再贅述。而第一內部導電跡線26a、第二內部導電跡線26b及第三內部導電跡線可形成在層狀本體20中之同一深度或可形成在層狀本體20中之不同深度以成為多層次佈線的設計，舉例而言但不限於此，該等內部導電跡線可如第一內部導電跡線26a般設計成在層狀本體20中之特定深度轉換方向並導向其他剖面，或者可如第二內部導電跡線26b及第二導電盲孔27b所示而為多段式設計，其第二內部導電跡線26b可於同一剖面中之不同特定深度轉換方向並使第二導電盲孔27b逐段電性連接分段的第二內部導電跡線26b，從而使第二導電盲孔27b到達層狀本體20之另一面，且電性連接形成在層狀本體20之另一面的外部導電 跡線或第四電性連接墊22上，而外部導電跡線或第四電性連接墊22上形成或接置有銲球30，藉由諸如以上的設計，可便於設計者在有限之層狀本體20的面積中配置各導電跡線。再者，第一內部導電跡線26a係藉由第一導電盲孔27a連接第一電性連接墊21a以傳輸電訊號，而其它導電盲孔、電性連接墊及內部導電跡線之連接則以此類推，不再贅述。
請參照第3圖，其係本發明之封裝件的剖視圖。
該封裝基板係包括層狀本體20、至少一晶片28、複數第一電性連接墊21a、第二電性連接墊21b、第三電性連接墊(未圖示)、第一內部導電跡線26a、第二內部導電跡線26b、第三內部導電跡線(未圖示)、第一導電盲孔27a、第二導電盲孔27b、第三導電盲孔(未圖示)與導電凸塊24。
而層狀本體20、第一電性連接墊21a、第二電性連接墊21b、第三電性連接墊(未圖示)、第一內部導電跡線26a、第二內部導電跡線26b、第三內部導電跡線(未圖示)、第一導電盲孔27a、第二導電盲孔27b、第三導電盲孔(未圖示)及導電凸塊24已如第2A至2E圖及2’圖之封裝基板中所述，故不再贅述。
如上所述之晶片28，其一表面可形成有金屬柱281，金屬柱281可為銅柱，而晶片28係藉由金屬柱281而以例如為迴銲之方式接置於例如為凸塊之導電凸塊24上，或者，晶片28之金屬柱281上可形成有導電凸塊24，而晶片28係藉由金屬柱281上之導電凸塊24而連接第一電性 連接墊21a、第二電性連接墊21b及第三電性連接墊21c。
在本發明之另一態樣中，形成有第一電性連接墊21a之層狀本體20的表面上可形成如第2D圖所示之同時露出第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c之具有絕緣保護層開孔251的絕緣保護層25。而各導電凸塊24係於絕緣保護層開孔251中電性連接第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c。
在本發明之另一態樣中，形成有第一電性連接墊21a之層狀本體20的表面上可形成如第2E圖所示之個別露出第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c的至少部分表面之具有複數絕緣保護層開孔251的絕緣保護層25。而各導電凸塊24係個別於各絕緣保護層開孔251中電性連接第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c。
本發明之封裝件復包括封裝膠體29，其係形成在形成有第一電性連接墊21a之層狀本體20的表面上，以至少包覆晶片28與導電凸塊24。
請參照第4A至4C及4’圖，其中，第4A至4C圖分別係本發明之封裝基板之不同態樣的俯視圖，且第4’圖為第4A至4C圖的第一電性連接墊與第二電性連接墊之間具有最小距離處的剖視圖。
該封裝基板係包括層狀本體20、複數第一電性連接墊21a、第二電性連接墊21b、第三電性連接墊21c、第一內部導電跡線26a、第二內部導電跡線26b、第三內部導電跡 線(未圖示)、第一導電盲孔27a、第二導電盲孔27b與第三導電盲孔(未圖示)。
如上所述之層狀本體20係如第2A圖中所述，不再贅述。
請參照第4A圖，如上所述之第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c，係形成在層狀本體20之一表面上並個別用以接置導電凸塊24，而第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c的形狀可為線段狀、圓形、線段狀八角形或正八角形，第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c之寬度係大於導電凸塊24之最大寬度R且小於導電凸塊24之最大寬度R的二倍，而當第一電性連接墊21a及第二電性連接墊21b的形狀為線段狀或線段狀八角形時，第一電性連接墊21a及第二電性連接墊21b之長度係小於或等於導電凸塊24之最大寬度R的二倍，然而，在第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c的形狀係為圓形的條件下，第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c之面積係大於導電凸塊24在該表面上的投影面積且小於導電凸塊24在該表面上的投影面積的兩倍。另第三電性連接墊21c係位在第一電性連接墊21a及第二電性連接墊21b所接置的導電凸塊24之在該表面上的投影之間的區域外，特定而言，第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c可藉由此一設計而形呈交錯排列，又第一電性連 接墊21a及第二電性連接墊21b係設置於一虛設中心線X之兩側。
詳細而言但不限於此，導電凸塊24可個別接置在第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c上，或者，導電凸塊24可形成在晶片28上而於接置晶片28時藉由例如為迴銲之方式個別接置在第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c上。 舉例而言，第一電性連接墊21a及第二電性連接墊21b可設置於一虛設中心線X之兩側，且第一電性連接墊21a與虛設中心線X之間及第二電性連接墊21b與虛設中心線X之間的排列形態可依設計而定，特定但非限定而言，第一電性連接墊21a及第二電性連接墊21b可對稱層狀本體20上之虛設中心線X而鏡像形成在層狀本體20上，因此，在虛設中心線X方向上之第一電性連接墊21a及第二電性連接墊21b的相對兩側係彼此對齊。
另外，由於本發明主要係應用於密集分布之電性連接墊且相鄰之電性連接墊不相互接觸之情況，因此，第一電性連接墊21a的幾何中心C1與第二電性連接墊21b的幾何中心C2之間的距離D之範圍係落於第一電性連接墊21a及第二電性連接墊21b之最大寬度和的二分之一與該第一電性連接墊及該第二電性連接墊之最大寬度和之間，從而使通常接置在幾何中心C1及幾何中心C2上的導電凸塊24彼此不接觸。再者，由於密集分布之導電凸塊所導致的各電性連接墊之緊密排列，本發明之第三電性連接墊21c係 位在第一電性連接墊21a及第二電性連接墊21b所接置的導電凸塊24之在該表面上的投影之間的區域外，為了使第一電性連接墊21a及第二電性連接墊21b不互相接觸，第一電性連接墊21a及第二電性連接墊21b的邊緣之間的最小距離Lmin係大於零且小於第三電性連接墊21c之寬度的二倍。
請參照第4B圖，其係本發明之封裝基板之另一態樣的俯視圖，其與第4A圖之差異係在於第三電性連接墊21c係位在第一電性連接墊21a及第二電性連接墊21b之間的區域外。
請參照第4C圖，其係本發明之封裝基板之另一態樣的俯視圖，其與第4A圖之差異係在於第三電性連接墊21c之邊緣係位在第一電性連接墊21a的邊緣及第二電性連接墊21b的邊緣最接近之二端點的連線S上。
本發明之封裝基板之另一態樣，其與第4A圖之差異係在於層狀本體20之該表面上形成有具有絕緣保護層開孔之例如為防銲層的絕緣保護層，以同時露出第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c。
本發明之封裝基板之另一態樣的俯視圖，其與具有同時露出第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c之絕緣保護層開孔的絕緣保護層之差異係在於絕緣保護層具有複數絕緣保護層開孔以個別露出至少一部分的第一電性連接墊21a、第二電性連接墊21b及第三電性連接墊21c。
請參照第4’圖，其係第4A至4C圖的第一電性連接墊與第二電性連接墊之間具有最小距離處的剖視圖，其與第2’圖之差異係在於第一電性連接墊21a、第二電性連接墊21b、第三電性連接墊(未圖示)及導電凸塊24之間的關係，該關係如第4A至4C圖中所述，不再贅述。
請參照第5圖，其係本發明之封裝件的另一態樣之剖視圖，其與第3圖之差異係在於第一電性連接墊21a、第二電性連接墊21b、第三電性連接墊(未圖示)及導電凸塊24之間的關係，該關係如第4A至4C圖中所述，不再贅述。
綜上所述，相較於先前技術，由於本發明係僅在層狀本體表面上的細線距處保留用以接置導電凸塊之電性連接墊，並將其餘用以傳輸電訊號的表面導電跡線移至層狀本體內部，使得第三電性連接墊係得以位在第一電性連接墊與第二電性連接墊所接置的導電凸塊在該表面上的投影之間的區域外，故本發明可在密集之導電凸塊的排列之情況下避免導電凸塊與第三電性連接墊橋接而造成短路，並且本發明亦不需在第一電性連接墊與第二電性連接墊之間的區域內設置用以避免橋接的防銲層，故可避免習知的導電凸塊之不沾錫問題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
20‧‧‧層狀本體
21a‧‧‧第一電性連接墊
21b‧‧‧第二電性連接墊
21c‧‧‧第三電性連接墊
24‧‧‧導電凸塊
C1、C2‧‧‧幾何中心
D‧‧‧距離
R‧‧‧最大寬度
w‧‧‧線寬
Lmin‧‧‧最小距離
X‧‧‧虛設中心線

Claims (41)

  1. 一種封裝基板，係包括：層狀本體；複數第一電性連接墊、第二電性連接墊及第三電性連接墊，係形成在該層狀本體之一表面上，該第一電性連接墊、第二電性連接墊及第三電性連接墊上係個別用以接置導電凸塊，該導電凸塊之最大寬度係大於或等於該第一電性連接墊、第二電性連接墊及第三電性連接墊之寬度，該第三電性連接墊係位在該第一電性連接墊及第二電性連接墊所接置的該導電凸塊之在該表面上的投影之間的區域外；複數第一導電盲孔、第二導電盲孔及第三導電盲孔，係形成於該層狀本體中，以分別連接該第一電性連接墊、第二電性連接墊及第三電性連接墊；以及複數第一內部導電跡線、第二內部導電跡線及第三內部導電跡線，係形成在該層狀本體中，且分別連接該第一導電盲孔、第二導電盲孔及第三導電盲孔。
  2. 如申請專利範圍第1項所述之封裝基板，其中，該第一電性連接墊、第二電性連接墊及第三電性連接墊係呈交錯排列。
  3. 如申請專利範圍第1項所述之封裝基板，其中，該第一電性連接墊及第二電性連接墊的邊緣之間的最小距離係小於該導電凸塊之最大寬度的二倍。
  4. 如申請專利範圍第3項所述之封裝基板，其中，該第 一電性連接墊及第二電性連接墊的邊緣之間的最小距離係大於該第三電性連接墊之寬度。
  5. 如申請專利範圍第1項所述之封裝基板，其中，形成該層狀本體之材質係為聚丙二醇(PPG)或ABF(Ajinomoto Build-up Film)。
  6. 如申請專利範圍第1項所述之封裝基板，其中，該第一電性連接墊、第二電性連接墊及第三電性連接墊的形狀係為線段狀、圓形、線段狀八角形或正八角形。
  7. 如申請專利範圍第6項所述之封裝基板，其中，該第一電性連接墊及第二電性連接墊的形狀係為線段狀或線段狀八角形，該第一電性連接墊及第二電性連接墊之長度係小於或等於該導電凸塊之最大寬度的二倍。
  8. 如申請專利範圍第1項所述之封裝基板，其中，該第三電性連接墊係位在該第一電性連接墊及第二電性連接墊之間的區域外。
  9. 如申請專利範圍第8項所述之封裝基板，其中，該第三電性連接墊之邊緣係位在該第一電性連接墊的邊緣及第二電性連接墊的邊緣最接近之二端點的連線上。
  10. 一種封裝件，係包括：層狀本體；複數第一電性連接墊、第二電性連接墊及第三電性連接墊，係形成在該層狀本體之一表面上；複數導電凸塊，係個別接置於該第一電性連接墊、第二電性連接墊及第三電性連接墊上，該導電凸 塊之最大寬度係大於或等於該第一電性連接墊、第二電性連接墊及第三電性連接墊之寬度，該第三電性連接墊係位在該第一電性連接墊及第二電性連接墊所接置的該導電凸塊之在該表面上的投影之間的區域外；複數第一導電盲孔、第二導電盲孔及第三導電盲孔，係形成於該層狀本體中，且分別連接該第一電性連接墊、第二電性連接墊及第三電性連接墊；複數第一內部導電跡線、第二內部導電跡線及第三內部導電跡線，係形成在該層狀本體中，且分別連接該第一導電盲孔、第二導電盲孔及第三導電盲孔；以及至少一晶片，係接置於該等導電凸塊上。
  11. 如申請專利範圍第10項所述之封裝件，其中，該第一電性連接墊、第二電性連接墊及第三電性連接墊係呈交錯排列。
  12. 如申請專利範圍第10項所述之封裝件，其中，該第一電性連接墊及第二電性連接墊的邊緣之間的最小距離係小於該導電凸塊之最大寬度的二倍。
  13. 如申請專利範圍第12項所述之封裝件，其中，該第一電性連接墊及第二電性連接墊的邊緣之間的最小距離係大於該第三電性連接墊之寬度。
  14. 如申請專利範圍第10項所述之封裝件，其中，形成該層狀本體之材質係為聚丙二醇(PPG)或ABF(Ajinomoto Build-up Film)。
  15. 如申請專利範圍第10項所述之封裝件，其中，該第一電性連接墊、第二電性連接墊及第三電性連接墊的形狀係為線段狀、圓形、線段狀八角形或正八角形。
  16. 如申請專利範圍第15項所述之封裝件，其中，該第一電性連接墊及第二電性連接墊的形狀係為線段狀或線段狀八角形，該第一電性連接墊及第二電性連接墊之長度係小於或等於該導電凸塊之最大寬度的二倍。
  17. 如申請專利範圍第10項所述之封裝件，其中，該第三電性連接墊係位在該第一電性連接墊及第二電性連接墊之間的區域外。
  18. 如申請專利範圍第17項所述之封裝件，其中，該第三電性連接墊之邊緣係位在該第一電性連接墊的邊緣及第二電性連接墊的邊緣最接近之二端點的連線上。
  19. 如申請專利範圍第10項所述之封裝件，其中，該晶片上復包括金屬柱，以供該晶片藉由該金屬柱連接該導電凸塊。
  20. 如申請專利範圍第10項所述之封裝件，復包括封裝膠體，係形成在該層狀本體之該表面上，以包覆該晶片與導電凸塊。
  21. 一種封裝基板，係包括：層狀本體；複數第一電性連接墊、第二電性連接墊及第三電性連接墊，係形成在該層狀本體之一表面上，該第一電性連接墊、第二電性連接墊及第三電性連接墊上係 個別用以接置導電凸塊，該第一電性連接墊、第二電性連接墊及第三電性連接墊之寬度係大於該導電凸塊之最大寬度且小於該導電凸塊之最大寬度的二倍，該第三電性連接墊係位在該第一電性連接墊及第二電性連接墊所接置的該導電凸塊之在該表面上的投影之間的區域外；複數第一導電盲孔、第二導電盲孔及第三導電盲孔，係形成於該層狀本體中，且分別連接該第一電性連接墊、第二電性連接墊及第三電性連接墊；以及複數第一內部導電跡線、第二內部導電跡線及第三內部導電跡線，係形成在該層狀本體中，且分別連接該第一導電盲孔、第二導電盲孔及第三導電盲孔。
  22. 如申請專利範圍第21項所述之封裝基板，其中，該第一電性連接墊、第二電性連接墊及第三電性連接墊係呈交錯排列。
  23. 如申請專利範圍第21項所述之封裝基板，其中，該第一電性連接墊及第二電性連接墊的邊緣之間的最小距離係小於該第三電性連接墊之寬度的二倍。
  24. 如申請專利範圍第21項所述之封裝基板，復包括絕緣保護層，係形成在該層狀本體之該表面上，且具有複數絕緣保護層開孔，以露出該第一電性連接墊、第二電性連接墊及第三電性連接墊。
  25. 如申請專利範圍第21項所述之封裝基板，其中，形成該層狀本體之材質係為聚丙二醇(PPG)或 ABF(Ajinomoto Build-up Film)。
  26. 如申請專利範圍第21項所述之封裝基板，其中，該第一電性連接墊、第二電性連接墊及第三電性連接墊的形狀係為線段狀、圓形、線段狀八角形或正八角形。
  27. 如申請專利範圍第26項所述之封裝基板，其中，該第一電性連接墊及第二電性連接墊的形狀係為線段狀或線段狀八角形，該第一電性連接墊及第二電性連接墊之長度係小於或等於該導電凸塊之最大寬度的二倍。
  28. 如申請專利範圍第26項所述之封裝基板，其中，該第一電性連接墊、第二電性連接墊及第三電性連接墊的形狀係為圓形，該第一電性連接墊、第二電性連接墊及第三電性連接墊之面積係大於該導電凸塊在該表面上之投影面積且小於該導電凸塊在該表面上之投影面積的兩倍。
  29. 如申請專利範圍第21項所述之封裝基板，其中，該第三電性連接墊係位在該第一電性連接墊及第二電性連接墊之間的區域外。
  30. 如申請專利範圍第29項所述之封裝基板，其中，該第三電性連接墊之邊緣係位在該第一電性連接墊的邊緣及第二電性連接墊的邊緣最接近之二端點的連線上。
  31. 一種封裝件，係包括：層狀本體；複數第一電性連接墊、第二電性連接墊及第三電性連接墊，係形成在該層狀本體之一表面上； 複數導電凸塊，係個別接置於該第一電性連接墊、第二電性連接墊及第三電性連接墊上，該第一電性連接墊、第二電性連接墊及第三電性連接墊之寬度係大於該導電凸塊且小於該導電凸塊之最大寬度的二倍，該第三電性連接墊係位在該第一電性連接墊及第二電性連接墊所接置的該導電凸塊之間的區域外；複數第一導電盲孔、第二導電盲孔及第三導電盲孔，係形成於該層狀本體中，且分別連接該第一電性連接墊、第二電性連接墊及第三電性連接墊；複數第一內部導電跡線、第二內部導電跡線及第三內部導電跡線，係形成在該層狀本體中，且分別連接該第一導電盲孔、第二導電盲孔及第三導電盲孔；以及至少一晶片，係接置於該等導電凸塊上。
  32. 如申請專利範圍第31項所述之封裝件，其中，該第一電性連接墊、第二電性連接墊及第三電性連接墊係呈交錯排列。
  33. 如申請專利範圍第31項所述之封裝件，其中，該第一電性連接墊及第二電性連接墊的邊緣之間的最小距離係小於該第三電性連接墊之寬度的二倍。
  34. 如申請專利範圍第31項所述之封裝件，其中，形成該層狀本體之材質係為聚丙二醇(PPG)或ABF(Ajinomoto Build-up Film)。
  35. 如申請專利範圍第31項所述之封裝件，其中，該第一 電性連接墊、第二電性連接墊及第三電性連接墊的形狀係為線段狀、圓形、線段狀八角形或正八角形。
  36. 如申請專利範圍第35項所述之封裝件，其中，該第一電性連接墊及第二電性連接墊的形狀係為線段狀或線段狀八角形，該第一電性連接墊及第二電性連接墊之長度係小於或等於該導電凸塊之最大寬度的兩倍。
  37. 如申請專利範圍第35項所述之封裝件，其中，該第一電性連接墊、第二電性連接墊及第三電性連接墊的形狀係為圓形，該第一電性連接墊、第二電性連接墊及第三電性連接墊之面積係大於該導電凸塊在該表面上之投影面積且小於該導電凸塊在該表面上之投影面積的兩倍。
  38. 如申請專利範圍第31項所述之封裝件，其中，該第三電性連接墊係位在該第一電性連接墊及第二電性連接墊之間的區域外。
  39. 如申請專利範圍第38項所述之封裝件，其中，該第三電性連接墊之邊緣係位在該第一電性連接墊的邊緣及第二電性連接墊的邊緣最接近之二端點的連線上。
  40. 如申請專利範圍第31項所述之封裝件，其中，該晶片上復包括金屬柱，以供該晶片藉由該金屬柱連接該導電凸塊。
  41. 如申請專利範圍第31項所述之封裝件，復包括封裝膠體，係形成在該層狀本體之該表面上，以包覆該晶片與導電凸塊。
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