TW201543486A - 使用電阻式記憶體裝置的物理性不可複製功能電路 - Google Patents

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Abstract

揭示一種物理性不可複製功能電路，其包括：電阻式記憶體裝置(例如磁性穿隧接面裝置)，具有至少二終端；電晶體，耦合至電阻式記憶體裝置的至少二終端之一；以及，類比對數位轉換器(ADC)，具有輸入，所述輸入耦合至電阻式記憶體裝置的至少二終端中之一。

Description

使用電阻式記憶體裝置的物理性不可複製功能電路
本發明係關於使用電阻式記憶體裝置的物理性不可複製功能電路。
隨機及獨特的一次性加密鑰的產生正面臨挑戰，特別是當鑰是區域地產生且非由主鑰管理系統散佈時，更面臨挑戰。依相同方式，產品及構件的獨特識別是製造業要認證構件以避免面臨詐欺產品供應至市場時要面臨的挑戰。
100‧‧‧物理性不可複製功能電路
101‧‧‧電阻式記憶體裝置為基礎的胞
102‧‧‧類比對數位轉換器
103‧‧‧邏輯單元
120‧‧‧磁性穿隧接面式電阻記憶體裝置
130‧‧‧磁性穿隧接面式電阻記憶體裝置
200‧‧‧物理性不可複製功能電路
300‧‧‧物理性不可複製功能電路
400‧‧‧物理性不可複製功能電路
500‧‧‧物理性不可複製功能電路
600‧‧‧物理性不可複製功能電路
1600‧‧‧計算裝置
從揭示之各實施例的附圖及下述詳細說明，將更完整瞭解本揭示的實施例，但是，這些說明及圖式僅用於說明及瞭解，不應被視為將本揭示侷限於特定實施例。
圖1A顯示根據揭示的一實施例之使用單一電阻式記憶體裝置之物理性不可複製功能(PUF)電路。
圖1B顯示具有低電阻的磁性穿隧接面(MTJ)式電阻式記憶體裝置。
圖1C顯示具有高電阻的MTJ式電阻記憶體裝置。
圖2顯示根據本揭示的一實施例之具有多個電阻式記憶體裝置之物理性不可複製功能電路。
圖3顯示根據本揭示的一實施例之具有多個電阻式記憶體裝置及自動歸零比較器的物理性不可複製功能電路。
圖4顯示根據本揭示的另一實施例之具有多個電阻式記憶體裝置及自動歸零比較器的物理性不可複製功能電路。
圖5顯示根據本揭示的另一實施例之具有圖3或圖4的物理性不可複製功能電路陣列的PUF電路。
圖6顯示根據本揭示的另一實施例之使用單一電阻式記憶體裝置的物理性不可複製功能電路。
圖7是根據本揭示的一實例之具有使用電阻式記憶體裝置的PUF電路之智慧型裝置或電腦系統或SoC(系統晶片)。
【發明內容及實施方式】
提出克服這些應用的多個方式。最常見的技術之一稱為物理性不可複製功能(PUF)。在PUF中，利用導因於製造的物理變異以產生獨特的ID或鑰。在積體電路(IC)中，這些變異是突出的且能被有效地用以建立集成的PUF電路。導因於集成的本質，難以將基礎電路反向工程並辨識以及在詐欺電路中重製PUF本質。
結果，很多供應給客戶的IC具有嵌入的PUF電路。 PUF面臨挑戰。舉例而言，FRR是正確晶片被辨識成詐欺晶片之錯誤拒絕率，以及，FAR是詐欺晶片被辨識成正確晶片之錯誤接受率。根據例如μ間、μ內、σ間、及σ內等參數，評估FAR及FRR。在電路式的PUF(例如，在0.35μm製程節點)中，μ間可以達成接近1.3%(理想上：0%)，以及μ內可以達成接近50%(理想上：50%)。習知的PUF電路使用電晶體臨界電壓變異而產生識別標誌。但是，在比例化的幾何形狀中，PUF性能降低以及需要替代設計來遠成理想的PUF性能。
某些實施例說明PUF電路包括：電阻式記憶體裝置，具有至少二終端；電晶體，耦合至電阻式記憶體裝置的至少二終端之一；以及，類比對數位轉換器(ADC)，具有輸入，所述輸入耦合至電阻式記憶體裝置的至少二終端中之一。某些實施例說明PUF電路，包括：複數個電阻式記憶體裝置為基礎的位元胞，各位元胞是可獨立控制的；類比多工器，耦合至各位元胞；以及，類比對數位轉換器(ADC)，將類比多工器的輸出轉換成數位表示。
某些實施例說明複數個電阻式記憶體裝置為基礎的位元胞，各電阻式記憶體裝置為基礎的位元胞是可獨立控制的，以及，各電阻式記憶體裝置為基礎的位元胞具有第一及第二終端，以致於第一終端耦合至電阻式記憶體裝置及第二終端耦合至電晶體；以及，自動歸零比較器，具有輸入，所述輸入耦合至所有電阻式記憶體裝置為基礎的位元胞之第一或第二終端中之一。某些實施例說明上述PUF 電路的陣列。
PUF產生之獨特的隨機輸出也作為一次性加密鑰或主鑰。這些型式鑰的優點是它們對於每一PUF是獨特的且外部方完全不知道的，甚至製造方也不知道。在一實施例中，用於PUF電路的電阻式記憶體裝置是磁性穿隧接面(MTJ)式裝置。在其它實施例中，可以使用其它型式的電阻式記憶體裝置。舉例而言，相位變化記憶體(PCM)。導因於製造變異，MTJ式裝置的電阻會變異，且在一實施例中，使用電流感測器/電壓感測器以分辨電阻差異。在一實施例中，感測器值可用以產生挑戰-響應對(CRP)，用於認證積體電路。
相較於習知的PUF，實施例提供數個優點。舉例而言，實施例造成MTJ較小的實體尺寸及3-D集成。這能夠造成更高的位元被集成，增加識別標誌長度及對應的識別標誌強度。相較於習知的PUF電路，MJT式的PUF電路可以是實體上較小的，並取得與習知的PUF相同的或更佳的FAR和FRR。某些實施例的另一優點是電阻對變異參數(此處，MTJ裝置的MgO厚度)的指數相依性，這提供一MTJ裝置與下一MTJ裝置更大的變異，產生能無誤差地測量之獨特的識別標誌，並因而產生較接近零之μ間及σ間。相較於需要更高數目的識別標誌位元以取得相同的FRA及FRR之習知的實施，這可進一步降低PUF電路面積。
在下述說明中，說明複數個細節以助於更瞭解本揭示 的實施例說明。但是，習於此技藝者將清楚，沒有這些特定細節，仍可實施本揭示的實施例。在其它情形中，以方塊圖形式而非詳細地顯示習知的結構及裝置，以免模糊本揭示的實施例。
注意，在實施例的對應圖式中，以線代表訊號。某些線較粗以表示更多構成的訊號路徑，以及/或在一或更多端具有箭頭，以表示主要的資訊流向。這些表示並非是限定性的。相反地，配合一或更多舉例說明的實施例，使用線以便於更容易瞭解電路或邏輯單元。如設計需求或偏好所示之任何呈現的訊號事實上包括在任一方向上行進且可以任何適當型式的訊號設計來實施。
在說明書及申請專利範圍中，「連接」一詞意指在連 接的事物之間直接連接，而無任何中介裝置。「耦合」一詞意指在相連接的事物之間的直接電連接，或是經由一或更多被動或主動中間裝置之間接連接。「電路」一詞意指一或更多配置成彼此協力以提供所需功能之被動及/或主動組件。「訊號」一詞意指至少一電流訊號、電壓訊號或資料時脈訊號。「一(a或an)」及「定冠詞(the)」包含複數含意。「在...之中(in)」包含「在...之中(in)」及「在...之上(on)」。
「比例化」一詞一般意指將設計(圖及佈局)從一處理技術轉換至另一處理技術。「比例化」一詞通常也意指在相同的技術節點內縮小佈局及裝置。舉例而言，「比例化」一詞也意指相對於例如電源位準等另一參數之訊號頻 率的調整(例如減速)。「實質上」、「靠近」、「幾乎」、「接近」、及「約」等詞一般意指在目標值的+/-20%之內。
除非另外指明，否則，使用序數形容詞「第一」、「第二」、及「第三」等等以說明共同的物件，但僅表示意指類似的物件之不同情形，而非要意指被如此說明的物件必須是依給定的順序、或是依時間、依空間、依層級或依任何其它方式。
基於實施例的目的，電晶體是金屬氧化物半導體(MOS)電晶體，其包含汲極、源極、閘極及塊體終端。 電晶體也包含三閘極和鰭式FET電晶體、閘極全環繞圓柱電晶體、TFET、或是例如奈米碳管或自旋電子裝置等其它實施電晶體功能的裝置。源極和汲極端可以是相同的端且於此可交互使用。習於此技藝者將瞭解，在不悖離揭示的範圍之下，可以使用例如雙極接面電晶體-BJTPNP/NPN、BiCMOS、CMOS、eFET等等其它電晶體。 「MN」一詞意指n型電晶體(例如NMOS、NPN BJT、等等)以及「MP」一詞意指p型電晶體(例如PMOS、PNP BJT、等等)。
圖1A顯示根據揭示的一實施例之使用單一電阻式記憶體裝置之物理性不可複製功能(PUF)電路100。在一實施例中，PUF電路100包括電阻式記憶體裝置為基礎的胞101、類比對數位轉換器(ADC)102、及邏輯單元103。在一實施例中，邏輯單元103是選加的。在一實施 例中，胞101包含與電晶體串聯耦合的電阻式記憶體裝置RD。在一實施例中，電晶體是n-型電晶體MN。在其它實施例中，使用其它型式的電晶體。在一實施例中，胞101具有三終端，一終端耦合至電阻式記憶體裝置RD，另二終端耦合至電晶體。胞101類似記憶位元胞，所以，第一、第二、及第三終端標記為BL(亦即位元線)、SL(亦即源線)、及WL(亦即字線)。但是，標示並非意指胞101必須存在於處理器的記憶體中。在一實施例中，PUF 100可以存在於要被認證的處理器中的任意處。
基於說明實施例之目的，考慮MTJ式電阻記憶體裝置用於RD。在其它實施例中，可以使用其它型式的電阻式記憶體裝置。MTJ裝置呈現二非依電性狀態，分為高電阻(RH)狀態及低電阻(RL)狀態。使用稱為穿隧磁阻(TMR)的參數，捕捉在RH與RL狀態之間的電阻，穿隧磁阻(TMR)表示成TMR=(RH-RL)/RL*100%。在一實施例中，MTJ裝置的固定磁層耦合至電晶體，而MTJ裝置的自由磁層耦合至BL。
圖1B顯示具有低電阻之MTJ式電阻記憶體裝置120。MTJ裝置120包括由絕緣層122分開的二磁層121和123(形成MTJ裝置120的二終端)。在一實施例中，絕緣層由MgO形成。磁層之一(亦即層121)是固定的(或被釘住的)層而另一磁層(亦即層123)是自由層。 MTJ電阻是MTJ狀態及層121和123之間嵌入的MgO層122的厚度之指數函數。導因於指數相依性，具有不同 MgO厚度之MTJ裝置具有不同的電阻，在一實施例中，可以使用電流/電壓感測器分辨不同的電阻。在MTJ裝置120的實例中，自由及固定磁層都具有相同的磁方向，相同的磁方向是由流經MTJ裝置的電流流動之方向所造成的。相同的磁方向造成用於MTJ裝置120的低電阻RL。 圖1C顯示具有高電阻之MTJ式電阻記憶體裝置130。在本實例中，自由131及固定121磁層具有相反的磁方性，對MTJ裝置130造成高電阻RH。
再參考圖1A，在一實施例中，在RD與電晶體MN(亦即，節點Q)之間的接面耦合至ADC 102。在一實施例中，當BL耦合至電源及SL耦合至接地時，在節點Q上發展出類比電壓。此類比電壓的量值取決於MgO的厚度。由於在不同MTJ裝置之間MgO會變化，所以在節點Q上的類比電壓也會變化。在一實施例中，使用ADC 102，將節點Q上的類比電壓轉換成N位元數位輸出。在一實施例中，由邏輯單元103接收N位元數位輸出，邏輯單元103將N位元數位輸出轉換成認證識別標誌。
舉例而言，邏輯單元103可以將加密演繹法施加至N位元數位輸出，以產生經過加密的識別標誌。在一實施例中，N位元數位輸出可以直接作為認證識別標誌。在一實施例中，藉由增加ADC 102的精準度以產生更大數目的數位位元而加強識別標誌。在一實施例中，使用ADC 102及101的陣列以產生較長的識別標誌來增進識別標誌強度。
圖2顯示根據揭示的一實施例之具有多個電阻式記憶體裝置之PUF電路200。必須指出，具有與任何其它圖的元件相同代號(或名稱)之圖2的這些元件可以以任何類似之說明方式操作或作用，但是不侷限於此。
在一實施例中，PUF電路200包括多個MTJ式記憶胞201陣列、類比多工器(Mux)202、N位元ADC 203、及邏輯單元204和205。在一實施例中，陣列201包括「K」個MTJ式記憶胞1011-K，其中，K是大於1的整數。在一實施例中，MTJ式記憶胞1011-K中的各個記憶胞接收分別的BL訊號(亦即，來自BL1-K)、SL訊號(亦即，來自SL1-K)、及WL訊號(亦即來自WL1-K)。在一實施例中，MTJ裝置RD1-K由於MgO厚度不同而彼此不同。在一實施例中，各電晶體MN1-K具有相同的尺寸。在其它實施例中，各電晶體MN1-K具有不同的尺寸。各MTJ式記憶胞(例如1011)與圖1的MTJ式記憶胞101相同。
再參考圖2，類比多工器202分別從MTJ式記憶胞1011-K接收輸入Q1-K。此處，用於節點的標示、訊號、輸入/輸出可交互使用。舉例而言，Q1取決於文句的上下文而意指節點Q1、輸入Q1、或訊號Q1。在一實施例中，使用可由選取線上的選取訊號控制的通過閘極，實施類比多工器202。在本實施例中，類比多工器202是K：1多工器。在一實施例中，選取訊號由接收時脈訊號的邏輯單元204控制。在一實施例中，邏輯單元204包括K位元計數 器以使選取訊號每一時脈循環選取Q1-K個輸入中之一作為Out。
在一實施例中，類比多工器202的輸出由N位元ADC接收，將類比輸出Out轉換成代表類比輸出Out的N位元數位輸出。在一實施例中，N位元輸出由邏輯單元205接收，而將N位元輸出轉換成認證識別標誌。在一實施例中，邏輯單元205包含加密邏輯。在一實施例中，來自N位元ADC 203之N位元輸出直接作為識別標誌。在此實施例中，繞過或移除邏輯單元205。在圖2的實施例中，藉由隨著不同的時脈循環而使用不同的選取線組合，可以增進識別標誌的強度。在一實施例中，也藉由獨立地調整電壓至BL1-K及SL1-K而加強識別標誌的強度。在一實施例中，BL1-K耦合至電源及SL1-K耦合至接地。
圖3顯示根據本揭示的一實施例之具有多個電阻式記憶體裝置及自動歸零比較器的PUF電路300。必須指出，具有與任何其它圖的元件相同代號(或名稱)之圖3的這些元件可以以任何類似之說明方式操作或作用，但是不侷限於此。
在一實施例中，PUF電路300包括MTJ式記憶胞1011-K的陣列301、自動歸零比較器302、及邏輯單元303。在本實施例中，移除ADC。在一實施例中，陣列301類似於陣列201。在一實施例中，BL1-K(在圖3中未標示)經由電阻器R而耦合至電源Vcc。在一實施例中，SL1-K(在圖3中未標示)耦合至接地。在另一實施例 中，SL1-K可以耦合至高於或低於接地的電壓(例如比接地高或低10mV)。在一實施例中，自動歸零比較器302經由電容器C而耦合至BL1-K。在一實施例中，自動歸零比較器302是電流式比較器。在一實施例中，自動歸零比較器302是電壓式比較器。
在一實施例中，自動歸零比較器302包括反相器i1和i2，反相器i1和i2串聯耦合在一起以致於反相器i1的輸入耦合至電容器C，反相器i1的輸出(亦即，節點n1)耦合反相器i2的輸入，以及反相器i2的輸出耦合至比較器的輸出節點。在一實施例中，開關SW並聯耦合至反相器i1。在一實施例中，開關SW是n型電晶體。在一實施例中，開關SW是p型電晶體。在一實施例中，開關SW是n型和p型電晶體的結合。在一實施例中，自動歸零比較器302的輸出Out由邏輯單元303接收，邏輯單元303將Out訊號轉換成認證識別標誌。
在一實施例中，根據被致動的WL1-K(亦即，開啟它們分別的電晶體之多個WL)的結合，產生VM電壓，VM電壓與從先前迭代產生的VM’相比較。此處，迭代意指用於WL1-K的碼被選取的狀態。在下一迭代中，選取WL1-K的不同碼。在一實施例中，邏輯單元(未顯示)經過多次迭代而改變WL1-K的碼。在各迭代中，產生一位元輸出Out。
在一實施例中，先前的VM’儲存於自動歸零比較器的一節點n1上以及當開關SW閉合時(亦即，節點n1短路 至反相器i1的輸入)由自動歸零比較器302比較。在一實施例中，當VM上的電壓大於VM’上的電壓時，Out為邏輯高位準，而其它情形，Out為邏輯低位準。導因於電流對MgO厚度的指數相依性，VM電壓在每一迭代中顯著不同。在一實施例中，各迭代在節點Out上造成一輸出位元，以及，「N」迭代產生成為識別標誌的長度之「N」輸出位元。
圖4顯示根據本揭示的另一實施例之具有多個電阻式記憶體裝置及自動歸零比較器的PUF電路400。必須指出，具有與任何其它圖的元件相同代號(或名稱)之圖4的這些元件可以以任何類似之說明方式操作或作用，但是不侷限於此。
為了不模糊圖4的實施例，而說明圖3與圖4的差異。在PUF電路400中，SL耦合至自動歸零比較器302而非BL。在本實施例中，BL1-K耦合至接地。在一實施例中，BL1-K耦合至高於或低於接地的節點(例如，在接地之上或之下10mV)。在一實施例中，SL經由電阻器R而耦合至電源Vcc。PUF 400的操作在其它情形中類似於PUF電路300。
圖5顯示根據本揭示的另一實施例之具有圖3或圖4的PUF電路陣列之PUF電路500。必須指出，具有與任何其它圖的元件相同代號(或名稱)之圖5的這些元件可以以任何類似之說明方式操作或作用，但是不侷限於此。
在一實施例中，PUF電路500包括X乘Y陣列的 PUF電路501，其中，陣列在各區塊50211-XY中包含PUF電路300及/或400，其中，X及Y是大於1的整數。各區塊50211-XY的輸出Out11-XY相結合以形成Out匯流排，然後Out匯流排由邏輯單元504接收以產生認證識別標誌。 在一實施例中，各區塊50211-XY接收其各別的WL賦能訊號。舉例而言，50211接收WL(11)1-K；5021Y接收WL(1Y)1-K；502X1接收WL(X1)1-K；及502XY接收WL(XY)1-K。在一實施例中，邏輯單元504包含邏輯以將Out加密而產生認證識別標誌。在一實施例中，邏輯單元504是選加的。在此實施例中，Out是認證識別標誌。
在圖4的實施例中，隨著多個時脈循環或多個迭代而產生識別標誌，以致於在各迭代中來自WL1-K中的一或更多WL位元會改變。再參考圖5，藉由在一時脈循環中提供用於各50211-XY的不同WL1-K設定以及結合複數輸出Out11-XY作為Out，PUF電路500將迭代次數降至單一迭代。在本實施例中，識別標誌的強度是陣列尺寸(亦即X乘Y)的函數。在一實施例中，當面積是主要限制時可以使用PUF電路300/400，而在性能(亦即速度)是主要限制時可以使用PUF電路500。
在某些實施例中，此處說明的PUF電路在挑戰-響應模式中操作。此處，挑戰意指給定輸入(例如WL賦能訊號)以及響應是輸出Out。在這些實施例中，至PUF電路的某輸入提供某識別標誌輸出。舉例而言，在PUF電路300/400中的WL賦能訊號可以作為輸入挑戰及導因於 MTJ位元胞的結合之VM電壓可由ADC而不是自動歸零比較器轉換，以提供識別標誌響應。
雖然配合揭示的特定實施例而說明本揭示，但是，慮及上述說明，習於此技藝者將清楚這些實施例的很多替代、修改及變化。舉例而言，取代p型裝置的n型裝置與電阻式記憶體裝置相耦合。參考圖6，說明一此實施例。
圖6顯示根據本揭示的另一實施例之使用單一電阻式記憶體裝置的PUF電路600。必須指出，具有與任何其它圖的元件相同元件符號(或名稱)之圖6的這些元件可以以任何類似之說明方式操作或作用，但是不侷限於此。
圖6顯示具有功能上類似於圖1A的位元胞101之記憶位元胞601的PUF電路600。圖6的實施例類似於圖1A的實施例，但是，BL現在耦合至p型電晶體MP而SL耦合至電阻式記憶體裝置RD(例如MTJ式裝置)除外。 在一實施例中，MTJ裝置的固定磁層耦合至電晶體MP，而MTJ裝置的自由磁層耦合至SL。功能上，圖6的實施例與圖1A的實施例等效。在一實施例中，對於圖2-5，記憶位元胞601可用於位元胞1011-K(例如6011-K)。揭示的實施例是涵蓋落在後附的申請專利範圍的廣義範圍內之所有這些替代、修改、及變化。
圖7是根據本揭示的一實施例之具有PUF電路的智慧型裝置或電腦系統或SoC(系統單晶片)。必須指出，具有與任何其它圖的元件相同元件符號(或名稱)之圖7的這些元件可以以任何類似之說明方式操作或作用，但是 不侷限於此。
圖7顯示行動裝置的實施例之方塊圖，其中，使用平坦表面介面連接器。在一實施例中，計算裝置1600代表行動計算裝置，例如計算平板電腦、行動電話或智慧型電話、無線電子閱讀器、或其它無線行動裝置。將瞭解，一般性地顯示某些組件，且並非此裝置的所有組件顯示在計算裝置1600中。
在一實施例中，計算裝置1600包含設有使用參考實施例所述的電阻式記憶體裝置之PUF電路的第一處理器1610。計算裝置1600的其它區塊也包含設有使用參考實施例所述的電阻式記憶體裝置之PUF電路。本揭示的各式各樣實施例也包括例如無線介面等在1670內的網路介面，以致於系統實施例可以併入於例如行動電話或個人數位助理等無線裝置。
在一實施例中，處理器1610(及處理器1690)包含一或更多實體裝置，例如微處理器、應用處理器、微控制器、可編程邏輯裝置、或其它處理機構。處理器1690可以是選加的。由處理器1610執行的處理操作包含作業平台或作業系統的執行，在作業平台或作業系統上，執行應用及/或裝置功能。處理操作包含與使用人或其它裝置的I/O(輸入/輸出)有關的操作、與電力管理有關的操作、及/或與連接計算裝置1600至另一裝置有關的操作。處理操作也包含與音頻I/O及/或顯示I/O有關的操作。
在一實施例中，計算裝置1600包含音頻子系統 1620，音頻子系統1620代表與提供音頻功能給計算裝置有關的硬體(例如，音頻硬體及音頻電路)以及軟體(例如，驅動程式、編解碼程式)組件。音頻功能包含揚音器及/或耳機輸出、以及麥克風輸入。用於這些功能的裝置整合於計算裝置1600中、或連接至計算裝置1600。在一實施例中，使用者藉由提供由處理器1610接收及處理的音頻命令而與計算裝置1600互動。
顯示子系統1630代表硬體(例如，顯示裝置)及軟體(例如，驅動程式)組件，提供視覺及/或觸覺顯示給使用者，以與計算裝置1600互動。顯示子系統1630包含顯示介面1632，顯示介面1632包含用以提供顯示給使用者之特定顯示幕或硬體裝置。在一實施例中，顯示介面1632包含與處理器1610分開的邏輯，以至少執行與顯示有關的某些處理。在一實施例中，顯示子系統1630包含觸控顯示幕(或觸控墊)裝置，提供輸出及輸入給使用者。
I/O控制器1640代表與使用者互動有關的硬體裝置及軟體組件。I/O控制器1640可操作以管理音頻子系統1620及/或顯示子系統1630的一部份之硬體。此外，I/O控制器1640顯示用於連接至計算裝置1600的其它裝置之連接點，使用者經由此而可以與系統互動。舉例而言，附接至計算裝置1600的裝置可以包含麥克風裝置、揚音器或立體系統、視頻系統或其它顯示裝置、鍵盤或小鍵盤裝置、或例如讀卡機或其它裝置等用於特定應用的其它I/O 裝置。
如上所述，I/O控制器1640與音頻子系統1620及/或顯示子系統1630互動。舉例而言，經由麥克風或其它音頻裝置的輸入提供用於計算裝置1600的一或更多應用或功能之輸入或命令。此外，取代顯示輸出或是顯示輸出之外，提供音頻輸出。在另一實例中，假使顯示子系統1630包含觸控顯示幕，顯示裝置也作為輸入裝置，至少部份地由I/O控制器1640管理。在計算裝置1600上也有其它鍵或開關，以提供由I/O控制器1640管理的I/O功能。
在一實施例中，I/O控制器1640管理例如加速計、相機、光感測器或其它環境感測器、或其它包含於計算裝置1600中的硬體等裝置。輸入是直接使用者互動的一部份、以及提供環境輸入給系統而影響其操作(例如，過濾雜訊、因亮度偵測而調整顯示、施加相機閃光、或其它特點)。
在一實施例中，計算裝置1600包含電力管理1650，管理電池功率使用、電池充電、及與省電操作有關的特點。記憶體子系統1660包含用於在計算裝置1600中儲存資訊的記憶體裝置。記憶體包含非依電性(假使記憶體裝置的電力中斷時，狀態不改變)及/或依電性(假使記憶體裝置的電力中斷時，狀態未定)記憶體裝置。記憶體子系統1660儲存應用資料、使用者資料、音樂、相片、文件、或其它資料、以及與計算裝置1600的應用和功能的 執行有關之系統資料(不論是否長期或暫時的)。
實施例的要件也提供成機器可讀取的媒體(例如，記憶體1660)，用於儲存電腦可執行的指令(例如，用以實施此處所示的任何其它處理之指令)。機器可讀取的媒體(例如，記憶體1660)包含但不限於快閃記憶體、光碟、CD-ROM、DVD ROM、RAM、EPROM、EEPROM、磁性或光學卡、相位變化記憶體(PCM)或是適用於儲存電子或電腦可執行的指令之其它型式的機器可讀取的媒體。舉例而言，本揭示的實施例作為電腦程式(例如，BIOS)被下載，所述電腦程式可以經由通訊鏈路(例如，數據機或網路連結)而從遠端電腦(例如伺服器)傳送至請求電腦(例如，客戶端)。
連結1670包含硬體裝置(例如，無線及/或有線連接器和通訊硬體)以及軟體組件(例如，驅動程式、協定堆疊)以使計算裝置1600能與外部裝置通訊。計算裝置1600可為分開的裝置，例如其它計算裝置、無線存取點或基地台、以及例如耳機、印表機或其它裝置等週邊裝置。
連結1670包含多種不同型式的連結。一般而言，計算裝置1600顯示為設有蜂巢式連結1672及無線連結1674。蜂巢式連結1672大致上意指由無線載波提供的蜂巢式網路連結，例如經由GSM(行動通訊之全球系統)或是變異或衍生、CDMA(分碼多工存取)或變化或衍生、TDM(分時多工化)或變異或衍生、或其它蜂巢式服 務標準。無線連結(或無線介面)1674意指非蜂巢式的無線連結，以及包含個人區域網路(例如藍芽、近場、等等)、區域網路(例如Wi-Fi)、及/或廣域網路(例如WiMax)、或是其它無線通訊。
週邊連接1680包含硬體介面及連接器、以及軟體組件(例如，驅動程式、協定堆疊)以產生週邊連接。將瞭解，計算裝置1600可為至其它計算裝置的週邊裝置(「至」1682)、以及具有連接至其的週邊裝置(「來自」1684)。為了例如管理(例如下載及/或上傳、改變、同步化)計算裝置1600上的內容之目的，計算裝置1600通常具有「停泊」連接器以連接至其它計算裝置。此外，停泊連接器可允許計算裝置1600連接至某些週邊，這些週邊允許計算裝置1600控制內容輸出至例如影音或其它系統。
除了專有的停泊連接器或其它專有的連接硬體之外，計算裝置1600還能經由共同的或標準的基礎連接器而產生週邊連接1680。共同型式包含通用串列匯流排(USB)連接器(包含任何數目的不同硬體介面)、包含迷你顯示埠(MDP)之顯示埠、高清晰度多媒體介面(HDMI)、火線、或其它型式。
在說明書中述及「實施例」、「一實施例」、「某些實施例」、或「其它實施例」意指配合實施例說明之特定的特點、結構、或特徵包含在至少某些實施例中，但是，不一定是所有實施例。「實施例」、「一實施例」、或 「某些實施例」之不同出現並非一定都意指相同的實施例。假使說明書述及組件、特點、結構、或特徵「可以」、「可能」、或「會」被包含時，則並非要求該特定組件、特點、結構、或特徵被包含。假使說明書或申請專利範圍述及「一(a或an)」元件，則並非意指僅有這些元件中的一個元件。假使說明書或申請專利範圍述及「增加的」元件，則並未排除有一個以上的增加元件。
此外，在一或更多實施例中，特定的特點、結構、功能或特徵可以以任何適當方式結合。舉例而言，第一實施例可以與第二實施例結合，只要特定的特點、結構、功能或特徵與二實施例未互斥。
此外，為了簡明起見且不模糊本揭示，對積體電路(IC)晶片之習知的功率/接地連接及其它組件顯示或未顯示在呈現的圖式中。此外，為避免模糊本揭示，且也慮及與方塊圖配置的實施有關之細節是高度取決於本揭示會在其內實施的平台之事實(亦即，這些細節應在習於此技藝者的視界之內)，以方塊圖形式顯示配置。在揭示特定細節(例如電路)以說明揭示之舉例說明的實施例的情形中，習於此技藝者應清楚知道，有或沒有這些特定細節的變化，都可以實施揭示。因此，說明應被視為說明性的而非限定的。
下述實例關於另外的實施例。實例中的細節可以用於一或更多實施例中的任意處。此處說明之設備的所有選加特點也可以與方法或處理相關地實施。
舉例而言，提供設備，其包括：電阻式記憶體裝置，具有至少二終端；電晶體，耦合至電阻式記憶體裝置的至少二終端之一；以及，類比對數位轉換器(ADC)，具有輸入，所述輸入耦合至電阻式記憶體裝置的至少二終端中之一。在一實施例中，電阻式記憶體裝置是MTJ裝置。 在一實施例中，ADC是下述之一：1位元比較器、或多位元ADC。在一實施例中，電晶體具有耦合至字線的閘極端。在一實施例中，電晶體是n型電晶體。在一實施例中，電晶體耦合至源線。在一實施例中，設備又包含邏輯以接收ADC的輸出而產生認證識別標誌。
在另一實例中，提供系統，其包括：記憶體及耦合至記憶體的處理器，處理器包括根據上述的設備之設備。在一實施例中，系統又包括：無線介面，用於允許處理器與另一裝置通訊。在一實施例中，系統又包括顯示單元。在一實施例中，顯示單元是觸控螢幕。
在另一實例中，提供設備，其包括：複數個電阻式記憶體裝置為基礎的位元胞，各位元胞是可獨立控制的；類比多工器，耦合至各位元胞；以及，類比對數位轉換器(ADC)，將類比多工器的輸出轉換成數位表示。在一實施例中，類比多工器可由選取匯流排控制。在一實施例中，設備又包括第一邏輯單元以隨著不同的時脈循環而改變選取匯流排的位元值。在一實施例中，ADC是多位元ADC，以及，其中，來自ADC的數位表示是多位元匯流排。在一實施例中，設備又包括第二邏輯單元以將多位元 匯流排的值轉換成認證識別標誌。
在另一實例中，提供系統，其包括：記憶體及耦合至記憶體的處理器，處理器包括根據上述的設備之設備。在一實施例中，系統又包括：無線介面，用於允許處理器與另一裝置通訊。在一實施例中，系統又包括顯示單元。在一實施例中，顯示單元是觸控螢幕。
在另一實例中，提供設備，其包括：複數個電阻式記憶體裝置為基礎的位元胞，各電阻式記憶體裝置為基礎的位元胞是可獨立控制的，以及，各電阻式記憶體裝置為基礎的位元胞具有第一及第二終端，以致於第一終端耦合至電阻式記憶體裝置及第二終端耦合至電晶體；以及，自動歸零比較器，具有輸入，所述輸入耦合至所有電阻式記憶體裝置為基礎的位元胞之第一或第二終端中之一。
在一實施例中，自動歸零比較器包括：第一反相器，具有輸入，所述輸入耦合至所有電阻式記憶體裝置為基礎的位元胞的第一或第二終端中之一；以及，與第一反相器並聯耦合的切換電容器。在一實施例中，自動歸零比較器包括與第一反相器串聯耦合的第二反相器。在一實施例中，當自動歸零比較器的輸入耦合至電阻式記憶體裝置為基礎的位元胞的第一終端時，電阻式記憶體裝置為基礎的位元胞的所有電晶體之源極端耦合至接地。在一實施例中，當電阻式記憶體裝置為基礎的位元胞的所有電晶體的源極端耦合至自動歸零比較器的輸入時，所有電阻式記憶體裝置為基礎的位元胞的第一終端耦合至接地。
在另一實例中，提供系統，其包括：記憶體及耦合至記憶體的處理器，處理器包括根據上述的設備之設備。在一實施例中，系統又包括：無線介面，用於允許處理器與另一裝置通訊。在一實施例中，系統又包括顯示單元。在一實施例中，顯示單元是觸控螢幕。
在另一實例中，提供設備，其包括：物理性不可複製功能(PUF)電路陣列，各PUF電路包括：複數個電阻式記憶體裝置為基礎的位元胞，各電阻式記憶體裝置為基礎的位元胞是可獨立控制的，以及，各電阻式記憶體裝置為基礎的位元胞具有第一及第二終端，以致於第一終端耦合至電阻式記憶體裝置及第二終端耦合至電晶體；以及，自動歸零比較器，具有輸入，所述輸入耦合至所有電阻式記憶體裝置為基礎的位元胞之第一或第二終端中之一。
在另一實例中，提供系統，其包括：記憶體及耦合至記憶體的處理器，處理器包括根據上述的設備之設備。在一實施例中，系統又包括：無線介面，用於允許處理器與另一裝置通訊。在一實施例中，系統又包括顯示單元。在一實施例中，顯示單元是觸控螢幕。
提供發明摘要，允許讀者可以確認技術揭示的本質及精神。摘要僅是助於瞭解，不是用以限定申請專利範圍的範圍或意義。後附的申請專利範圍於此併入詳細說明中，各申請項依據它自己為分別的實施例。
100‧‧‧物理性不可複製功能電路
101‧‧‧電阻式記憶體裝置為基礎的胞
102‧‧‧類比對數位轉換器
103‧‧‧邏輯單元

Claims (20)

  1. 一種設備，包括：電阻式記憶體裝置，具有至少二個終端；電晶體，耦合至該電阻式記憶體裝置的該至少二個終端之一；以及，類比對數位轉換器(ADC)，具有輸入，該輸入耦合至該電阻式記憶體裝置的該至少二個終端中之一。
  2. 如申請專利範圍第1項之設備，其中，該電阻式記憶體裝置是磁性穿隧接面裝置。
  3. 如申請專利範圍第1項之設備，其中，該類比對數位轉換器是下述之一：1位元比較器、或多位元類比對數位轉換器。
  4. 如申請專利範圍第1項之設備，其中，該電晶體具有耦合至字線的閘極端。
  5. 如申請專利範圍第1項之設備，其中，該電晶體是n型電晶體。
  6. 如申請專利範圍第1項之設備，其中，該電晶體耦合至源線。
  7. 如申請專利範圍第1項之設備，又包含邏輯，以接收該類比對數位轉換器的輸出而產生認證識別標誌。
  8. 一種設備，包括：複數個電阻式記憶體裝置為基礎的位元胞，各位元胞是可獨立控制的；類比多工器，耦合至各位元胞；以及， 類比對數位轉換器(ADC)，將該類比多工器的輸出轉換成數位表示。
  9. 如申請專利範圍第8項之設備，其中，該類比多工器可由選取匯流排控制。
  10. 如申請專利範圍第9項之設備，又包括第一邏輯單元，以隨著不同的時脈循環而改變該選取匯流排的位元值。
  11. 如申請專利範圍第8項之設備，其中，該類比對數位轉換器是多位元類比對數位轉換器，以及，其中，來自該類比對數位轉換器的該數位表示是多位元匯流排。
  12. 如申請專利範圍第9項之設備，其中，又包括第二邏輯單元，以將該多位元匯流排的值轉換成認證識別標誌。
  13. 一種系統，包括：記憶體；處理器，耦合至該記憶體，該處理器包括設備，該設備包含：電阻式記憶體裝置，具有至少二個終端；電晶體，耦合至該電阻式記憶體裝置的該至少二個終端之一；以及，類比對數位轉換器(ADC)，具有輸入，該輸入耦合至該電阻式記憶體裝置的該至少二個終端中之一；以及無線介面，用於允許該處理器與另一裝置通訊。
  14. 如申請專利範圍第13項之系統，又包括顯示單元。
  15. 如申請專利範圍第13項之系統，其中，該電阻式記憶體裝置是磁性穿隧接面裝置。
  16. 如申請專利範圍第13項之系統，其中，該類比對數位轉換器是下述之一：1位元比較器、或多位元類比對數位轉換器。
  17. 如申請專利範圍第13項之系統，其中，該電晶體具有耦合至字線的閘極端。
  18. 如申請專利範圍第13項之系統，其中，該電晶體是n型電晶體。
  19. 如申請專利範圍第13項之系統，其中，該電晶體耦合至源線。
  20. 如申請專利範圍第13項之系統，其中，該設備又包含邏輯，以接收該類比對數位轉換器的輸出而產生認證識別標誌。
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