TW201539713A - 半導體裝置及其製造方法 - Google Patents

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Abstract

本發明之半導體裝置具備：P通道DMOS電晶體，其具備N型閘極電極；P通道MOS電晶體，其具備P型閘極電極；及N通道MOS電晶體，其具備N型閘極電極。較理想的是，P通道DMOS電晶體之N型閘極電極具有：第1端部，其位於P通道DMOS電晶體之源極側；及第2端部，其位於P通道DMOS電晶體之汲極側；且於第1端部具有P型擴散層。

Description

半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法。
DMOS(Double diffused Metal Oxide Semiconductor，雙擴散金屬氧化物半導體)電晶體例如於P通道型之情形時，具有將位於半導體基板之第1方向側之面之低濃度之N型井區域與位於該N型井區域之第1方向側之面之高濃度之P型源極區域雙重擴散而形成之構造。該DMOS電晶體可處理大電力，且具有切換速度較快等之特性。
P通道DMOS電晶體之主要之載體為電洞，若與N通道DMOS電晶體之主要之載體即電子相比則遷移率較低。因此，存在P通道DMOS電晶體與N通道DMOS電晶體相比導通電阻變大之情形。但是，藉由使用包含N型之雜質之半導體作為P通道DMOS電晶體之閘極電極，可實現埋入通道化，降低導通電阻。下述專利文獻1中揭示有使用包含N型之雜質之半導體作為P通道DMOS電晶體之閘極電極者。
考慮將如上所述之具備N型閘極電極之P通道DMOS電晶體與跟其一起使用之邏輯電路混載。於該情形時，考慮使用具備N型閘極電極之P通道MOS電晶體、與具備N型閘極電極之N通道MOS電晶體作為構成邏輯電路之MOS電晶體。即，考慮將DMOS電晶體及MOS電晶體之閘極電極全部設為N型閘極電極。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2008-235592號公報(圖10)
然而，具備N型閘極電極之P通道MOS電晶體雖然實現埋入通道化，降低導通電阻，但是容易產生未達閾值電壓之洩漏電流。因此，存在具備N型閘極電極之P通道MOS電晶體作為構成邏輯電路之MOS電晶體不佳之情形。
本發明係鑒於如以上之技術性問題而開發者。本發明之若干個態樣係關於降低DMOS電晶體之導通電阻，並且降低MOS電晶體之洩漏電流。
於本發明之若干個態樣中，半導體裝置具備：P通道DMOS電晶體，其具備N型閘極電極；P通道MOS電晶體，其具備P型閘極電極；及N通道MOS電晶體，其具備N型閘極電極。
根據該態樣，由於將P通道DMOS電晶體之閘極電極設為N型，將P通道MOS電晶體之閘極電極設為P型，故而可降低DMOS電晶體之導通電阻，並且降低MOS電晶體之洩漏電流。
於上述態樣中，較理想的是，P通道DMOS電晶體之N型閘極電極具有：第1端部，其位於P通道DMOS電晶體之源極側；及第2端部，其位於P通道DMOS電晶體之汲極側；且於第1端部具有P型擴散層。
根據該情況，可形成為將P型雜質確實地注入至源極區域之P通道DMOS電晶體。
於上述態樣中，較理想的是，P型擴散層位於N型閘極電極之厚 度方向上與閘極絕緣膜隔開。
根據該情況，可將DMOS電晶體埋入通道化，並降低導通電阻。
於本發明之另一態樣中，半導體裝置之製造方法具備：步驟(a)，於接觸並位於半導體基板之位於第1方向側之面之第1 N型區域之一部分及第1P型區域之一部分的絕緣膜之第1方向側，形成N型閘極電極；及步驟(b)，藉由跨及N型閘極電極之第1方向側之面之一部分即第1區域、與第1 N型區域之第1方向側之面之一部分即第2區域注入P型之雜質，而於第1區域形成P型擴散層且於第2區域形成源極區域。
根據該態樣，可將P型雜質確實地注入至P通道DMOS電晶體之源極區域。
於上述態樣中，較理想的是，於步驟(a)與步驟(b)之間進而具備步驟(c)，跨及第1區域之第1方向側之面、與第2區域之第1方向側之面形成抗蝕劑，於N型閘極電極之第1方向側之面之一部分且與第1區域不同之第3區域、與第1 N型區域之第1方向側之面之一部分且與第2區域不同之第4區域，注入N型之雜質，去除上述抗蝕劑。
根據該情況，於將N型之雜質注入至N型閘極電極之第1方向側之面時，可抑制N型之雜質注入至源極區域。
於上述態樣中，較理想的是，步驟(b)進而包含形成P通道MOS電晶體之源極區域及汲極區域。
根據該情況，可同時形成P通道DMOS電晶體之源極區域、與P通道MOS電晶體之源極區域及汲極區域。
於上述態樣中，較理想的是，步驟(c)進而包含形成N通道MOS電晶體之源極區域及汲極區域。
根據該情況，可同時形成N型閘極電極之N型擴散層、與N通道MOS電晶體之源極區域及汲極區域。
1‧‧‧半導體裝置
10p‧‧‧半導體基板
11n‧‧‧N型井
12n‧‧‧N型本體區域
13p‧‧‧P型偏移區域
14n‧‧‧N型井
15p‧‧‧P型井
21p‧‧‧P型源極區域
22n‧‧‧N型本體接觸區域
23p‧‧‧P型汲極區域
24p‧‧‧P型源極區域
25p‧‧‧P型汲極區域
26n‧‧‧N型源極區域
27n‧‧‧N型汲極區域
31‧‧‧第1絕緣膜
32‧‧‧第2絕緣膜
33‧‧‧第3絕緣膜
34‧‧‧第4絕緣膜
35‧‧‧第5絕緣膜
36‧‧‧第6絕緣膜
37‧‧‧絕緣膜
41n‧‧‧N型閘極電極
42p‧‧‧P型閘極電極
43n‧‧‧N型閘極電極
44p‧‧‧P型擴散層
45n‧‧‧N型擴散層
46p‧‧‧P型擴散層
47n‧‧‧N型擴散層
48‧‧‧多晶矽層
48n‧‧‧N型區域
51‧‧‧第1端部
52‧‧‧第2端部
R1‧‧‧抗蝕劑
R2‧‧‧抗蝕劑
Tr1‧‧‧P通道DMOS電晶體
Tr2‧‧‧P通道MOS電晶體
Tr3‧‧‧N通道MOS電晶體
圖1(A)、(B)係實施形態之半導體裝置之剖視圖及表示雜質之濃度分佈之曲線圖。
圖2(A)、(B)係表示實施形態之半導體裝置之製造方法之剖視圖。
圖3(C)、(D)係表示實施形態之半導體裝置之製造方法之剖視圖。
圖4(E)、(F)係表示實施形態之半導體裝置之製造方法之剖視圖。
圖5(G)、(H)係表示實施形態之半導體裝置之製造方法之剖視圖。
以下，對本發明之實施形態進行詳細說明。再者，以下所說明之本實施形態並非不當地限定申請專利範圍所記載之本發明之內容。又，本實施形態所說明之所有構成並不限定於作為本發明之解決手段所必需。又，對相同之構成要素標註相同之參照符號並省略說明。
<1.構成>
圖1(A)係表示本發明之實施形態之半導體裝置之一例之剖視圖。
圖1(A)所示之半導體裝置1包含P通道DMOS電晶體Tr1、P通道MOS電晶體Tr2、及N通道MOS電晶體Tr3。該等電晶體均位於P型之半導體基板10p之第1方向側之面。第1方向側相當於各圖中之上側。半導體基板10p由包含P型之雜質之單晶矽而構成。
<1-1. P通道DMOS電晶體Tr1>
P通道DMOS電晶體Tr1如圖1(A)所示具有左右對稱之構造，故而對於右側與左側對應之要素標註相同之符號，並省略重複之說明。N型井11n、N型本體區域12n、P型偏移區域13p、P型源極區域21p、N型本體接觸區域22n、及P型汲極區域23p位於半導體基板10p中之P通 道DMOS電晶體Tr1之位置。
N型井11n包含N型之雜質。N型井11n接觸並位於半導體基板10p之第1方向側之面。N型本體區域12n以較N型井11n更高之濃度包含N型之雜質。N型本體區域12n於N型井11n之內部，接觸並位於半導體基板10p之第1方向側之面。P型偏移區域13p包含P型之雜質。P型偏移區域13p於N型井11n之內部，接觸於半導體基板10p之第1方向側之面，並位於N型本體區域12n之左右兩側。
P型源極區域21p包含P型之雜質，N型本體接觸區域22n以較N型本體區域12n更高之濃度包含N型之雜質。P型源極區域21p及N型本體接觸區域22n於N型本體區域12n之內部，接觸並位於半導體基板10p之第1方向側之面。P型汲極區域23p以較P型偏移區域13p更高之濃度包含P型之雜質。P型汲極區域23p於P型偏移區域13p之內部，接觸並位於半導體基板10p之第1方向側之面。
第1絕緣膜31、第2絕緣膜32、第3絕緣膜33、及N型閘極電極41n位於半導體基板10p之第1方向側。
第3絕緣膜33沿著N型井11n之外周而配置。第3絕緣膜33例如係藉由LOCOS(Local Oxidization of Silicon，矽局部氧化)法而形成者。藉由第3絕緣膜33與N型井11n，而將P通道DMOS電晶體Tr1而與半導體基板10p之其他元件分離。
N型閘極電極41n係跨及N型本體區域12n之第1方向側與P型偏移區域13p之第1方向側而配置。第1絕緣膜31與第2絕緣膜32位於N型閘極電極41n與半導體基板10p之間。
於N型閘極電極41n與半導體基板10p之間之區域中之N型本體區域12n側之位置具有第1絕緣膜31。第1絕緣膜31具有作為閘極絕緣膜之功能。
於N型閘極電極41n與半導體基板10p之間之區域中之P型偏移區 域13p側之位置具有第2絕緣膜32。第2絕緣膜32由於具有大於第1絕緣膜31之膜厚，而具有緩和N型閘極電極41n與P型汲極區域23p之間之電場之功能。
N型閘極電極41n由包含N型之雜質之多晶矽而構成。N型閘極電極41n具有位於源極側之第1端部51、及位於汲極側之第2端部52。
P型擴散層44p位於N型閘極電極41n之第1端部51。P型擴散層44p包含P型之雜質。P型擴散層44p位於N型閘極電極41n之厚度方向上與第1絕緣膜31隔開。N型閘極電極41n之厚度方向與第1方向大致一致。又，P型擴散層44p接觸並位於N型閘極電極41n之第1方向側之面。
N型擴散層45n亦位於N型閘極電極41n之第1方向側之面。N型擴散層45n以較N型閘極電極41n之其他部分更高之濃度包含N型之雜質。N型擴散層45n遍及自與P型擴散層44p接觸之位置至N型閘極電極41n之第2端部52為止之位置。
圖1(B)係表示沿著圖1(A)之A-B線之雜質之濃度分佈之曲線圖。 於N型閘極電極41n之第1端部51附近，於接近第1方向側之面之位置，即，於N型閘極電極41n之厚度方向與第1絕緣膜31隔開之位置，以較高之濃度包含P型之雜質。於遠離第1方向側之面之位置，即，於接近第1絕緣膜31之位置，以較高之濃度包含N型之雜質。因此，N型閘極電極41n係於一部分具有P型擴散層44p，可將形成於N型本體區域12n之通道埋入通道化，降低導通電阻。
<1-2. P通道MOS電晶體Tr2>
再參照圖1(A)，N型井14n、P型源極區域24p、及P型汲極區域25p位於半導體基板10p中之P通道MOS電晶體Tr2之位置。
N型井14n包含N型之雜質。N型井14n接觸並位於半導體基板10p之第1方向側之面。
P型源極區域24p及P型汲極區域25p包含P型之雜質。P型源極區域24p及P型汲極區域25p於N型井14n之內部，接觸於半導體基板10p之第1方向側之面，且相互隔開間隔而位於半導體基板10p之第1方向側之面。
第4絕緣膜34、第5絕緣膜35、及P型閘極電極42p位於半導體基板10p之第1方向側。第5絕緣膜35例如係藉由LOCOS法而形成者。P通道MOS電晶體Tr2藉由第3絕緣膜33、第5絕緣膜35、及N型井14n，而自半導體基板10p之其他元件分離。
第4絕緣膜34接觸並位於半導體基板10p之第1方向側之面，且由P型源極區域24p與P型汲極區域25p夾持之區域。第4絕緣膜34具有作為閘極絕緣膜之功能。
P型閘極電極42p接觸並位於第4絕緣膜34之第1方向側之面。P型閘極電極42p由包含P型之雜質之多晶矽而構成。P型擴散層46p位於P型閘極電極42p之第1方向側之面。P型擴散層46p以較P型閘極電極42p之其他部分更高之濃度包含P型之雜質。P型閘極電極42p可抑制形成於N型井14n之通道被埋入通道化，並降低未達閾值電壓之洩漏電流。
<1-3. N通道MOS電晶體Tr3>
P型井15p、N型源極區域26n、及N型汲極區域27n位於半導體基板10p中之N通道MOS電晶體Tr3之位置。
P型井15p包含P型之雜質。P型井15p接觸並位於半導體基板10p之第1方向側之面。
N型源極區域26n及N型汲極區域27n包含N型之雜質。N型源極區域26n及N型汲極區域27n於P型井15p之內部，接觸於半導體基板10p之第1方向側之面，且相互隔開間隔而位於半導體基板10p之第1方向側之面。
第5絕緣膜35、第6絕緣膜36、及N型閘極電極43n位於半導體基板10p之第1方向側。N通道MOS電晶體Tr3藉由第5絕緣膜35與P型井15p，而自半導體基板10p之其他元件分離。
第6絕緣膜36接觸並位於半導體基板10p之第1方向側之面，且由N型源極區域26n與N型汲極區域27n夾持之區域。第6絕緣膜36具有作為閘極絕緣膜之功能。
N型閘極電極43n接觸並位於第6絕緣膜36之第1方向側之面。N型閘極電極43n由包含N型之雜質之多晶矽而構成。N型擴散層47n位於N型閘極電極43n之第1方向側之面。N型擴散層47n以較N型閘極電極43n之其他部分更高之濃度包含N型之雜質。藉由將P通道MOS電晶體Tr2與N通道MOS電晶體Tr3組合，而構成邏輯電路。
<2.製造方法>
圖2~圖5係表示本發明之實施形態之半導體裝置之製造方法之剖視圖。首先，如圖2(A)所示，於P型之半導體基板10p之第1方向側之面，形成N型井11n。
其次，如圖2(B)所示，於半導體基板10p之第1方向側之面之特定部位，藉由例如LOCOS法，而形成第2絕緣膜32、第3絕緣膜33及第5絕緣膜35。
其次，如圖3(C)所示，藉由將N型之雜質注入至半導體基板10p之第1方向側之面，而形成N型本體區域12n及N型井14n。又，藉由將P型之雜質注入至半導體基板10p之第1方向側之面，而形成P型偏移區域13p及P型井15p。N型本體區域12n相當於本發明中之第1 N型區域，P型偏移區域13p相當於本發明中之第1 P型區域。
其次，如圖3(D)所示，於半導體基板10p之第1方向側之面，形成成為閘極絕緣膜之較薄之絕緣膜37。進而，於絕緣膜37之第1方向側之面，形成成為閘極電極之多晶矽層48。
其次，如圖4(E)所示，將N型之雜質注入至多晶矽層48中成為N型閘極電極41n之部分及成為N型閘極電極43n之部分，形成N型區域48n。再者，既可將P型之雜質注入至多晶矽層48中成為P型閘極電極42p之部分，亦可不特別將P型之雜質注入至多晶矽層48中成為P型閘極電極42p之部分。
其次，如圖4(F)所示，對多晶矽層48之一部分及絕緣膜37之一部分進行蝕刻並去除。藉此，形成N型閘極電極41n、P型閘極電極42p、N型閘極電極43n、第1絕緣膜31、第4絕緣膜34、及第6絕緣膜36。
其次，如圖5(G)所示，為了於N型本體區域12n形成N型本體接觸區域22n，於N型閘極電極41n形成N型擴散層45n，而將N型之雜質注入至各自之位置。
此時，以N型之雜質不進入至成為P型源極區域21p之部分之方式，形成抗蝕劑R1。抗蝕劑R1以不僅覆蓋成為P型源極區域21p之部分，而且亦覆蓋位於N型閘極電極41n之源極側之第1端部51之方式，跨及N型本體區域12n之一部分與N型閘極電極41n之一部分而形成。N型本體接觸區域22n形成於相當於本發明中之第4區域之位置，N型擴散層45n形成於相當於本發明中之第3區域之位置。
又，較理想的是，與該步驟同時，如圖5(G)所示，形成N通道MOS電晶體Tr3之N型源極區域26n、N型汲極區域27n、及N型擴散層47n。其後，去除抗蝕劑R1。
其次，如圖5(H)所示，為了於N型本體區域12n形成P型源極區域21p，於P型偏移區域13p形成P型汲極區域23p，而將P型之雜質注入至各自之位置。
此時形成之抗蝕劑R2並不完全覆蓋N型閘極電極41n，而使位於N型閘極電極41n之源極側之第1端部51露出。由此，跨及成為P型源 極區域21p之部分與位於N型閘極電極41n之源極側之第1端部51而注入P型之雜質。於位於N型閘極電極41n之源極側之第1端部51附近形成P型擴散層44p。成為P型源極區域21p之部分相當於本發明中之第2區域，位於N型閘極電極41n之源極側之第1端部51附近相當於本發明中之第1區域。
又，較理想的是，與該步驟同時，如圖5(H)所示，形成P通道MOS電晶體Tr2之P型源極區域24p、P型汲極區域25p、及P型擴散層46p。其後，去除抗蝕劑R2。
藉由以上之步驟，可製造半導體裝置1。
於以上所述之實施形態中，亦可配置包含P型之雜質之P型井，來代替N型井11n。
1‧‧‧半導體裝置
10p‧‧‧半導體基板
11n‧‧‧N型井
12n‧‧‧N型本體區域
13p‧‧‧P型偏移區域
14n‧‧‧N型井
15p‧‧‧P型井
21p‧‧‧P型源極區域
22n‧‧‧N型本體接觸區域
23p‧‧‧P型汲極區域
24p‧‧‧P型源極區域
25p‧‧‧P型汲極區域
26n‧‧‧N型源極區域
27n‧‧‧N型汲極區域
31‧‧‧第1絕緣膜
32‧‧‧第2絕緣膜
33‧‧‧第3絕緣膜
34‧‧‧第4絕緣膜
35‧‧‧第5絕緣膜
36‧‧‧第6絕緣膜
41n‧‧‧N型閘極電極
42p‧‧‧P型閘極電極
43n‧‧‧N型閘極電極
44p‧‧‧P型擴散層
45n‧‧‧N型擴散層
46p‧‧‧P型擴散層
47n‧‧‧N型擴散層
51‧‧‧第1端部
52‧‧‧第2端部
Tr1‧‧‧P通道DMOS電晶體
Tr2‧‧‧P通道MOS電晶體
Tr3‧‧‧N通道MOS電晶體

Claims (7)

  1. 一種半導體裝置，其具備：P通道DMOS電晶體，其具備N型閘極電極；P通道MOS電晶體，其具備P型閘極電極；及N通道MOS電晶體，其具備N型閘極電極。
  2. 如請求項1之半導體裝置，其中上述P通道DMOS電晶體之上述N型閘極電極具有：第1端部，其位於上述P通道DMOS電晶體之源極側；及第2端部，其位於上述P通道DMOS電晶體之汲極側；且於上述第1端部具有P型擴散層。
  3. 如請求項2之半導體裝置，其中上述P型擴散層位於上述N型閘極電極之厚度方向上與閘極絕緣膜隔開。
  4. 一種半導體裝置之製造方法，其具備如下步驟：步驟(a)，係於接觸並位於半導體基板之位於第1方向側之面之第1 N型區域之一部分及第1 P型區域之一部分的絕緣膜之上述第1方向側，形成N型閘極電極；及步驟(b)，係藉由跨及上述N型閘極電極之上述第1方向側之面之一部分即第1區域、與上述第1 N型區域之上述第1方向側之面之一部分即第2區域注入P型之雜質，而於上述第1區域形成P型擴散層且於上述第2區域形成源極區域。
  5. 如請求項4之半導體裝置之製造方法，其中於步驟(a)與步驟(b)之間進而具備步驟(c)，係跨及上述第1區域之上述第1方向側之面、與上述第2區域之上述第1方向側之面形成抗蝕劑，於上述N型閘極電極之上述第1方向側之面之一部分且與上述第1區域不同之第3區域、與上述第1 N型區域之上述第1方向側之面之一部分且與上述第2區域不同之第4區域，注入N型之雜質，去除上述 抗蝕劑。
  6. 如請求項4或5之半導體裝置之製造方法，其中步驟(b)進而包含形成P通道MOS電晶體之源極區域及汲極區域。
  7. 如請求項5之半導體裝置之製造方法，其中步驟(c)進而包含形成N通道MOS電晶體之源極區域及汲極區域。
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