KR20100079122A - 고전압용 반도체 소자 및 그의 제조 방법 - Google Patents

고전압용 반도체 소자 및 그의 제조 방법 Download PDF

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Abstract

고전압용 반도체 소자 및 그의 제조 방법이 개시된다. 이 소자는, 반도체 기판에 형성된 제1 도전형 웰과, 제1 도전형 웰에 형성된 제2 도전형 드리프트 영역과, 소자 분리 영역과 활성 영역을 정의하며 제1 도전형 웰에 형성된 소자 분리막과, 반도체 기판의 상부의 활성 영역에서 제2 도전형 드리프트 영역과 제1 도전형 웰의 상부에 형성된 게이트 패턴 및 게이트 패턴 양측의 제2 도전형 드리프트 영역에 형성된 제2 도전형 소스 영역 및 드레인 영역을 구비하는 것을 특징으로 한다. 그러므로, 게이트 패턴과 드리프트 영역이 갭 없이 형성되어 채널이 끊어지는 현상이 방지되므로, 온 저항(Ron)값을 상승시켜 기존의 트랜지스터의 비정상적인 인커브 특성을 크게 개선시킬 수 있는 효과를 갖는다.
고전압 트랜지스터, 반도체 소자, 온 저항(Ron), 오버랩

Description

고전압용 반도체 소자 및 그의 제조 방법{Semiconductor device for high voltage, and method for manufacturing the device}
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로서, 특히 고전압용 반도체 소자 및 그의 제조 방법에 관한 것이다.
이하, 기존의 고전압 트랜지스터에 대해 첨부한 도면을 참조하여 다음과 같이 설명한다.
도 1은 기존의 고전압 트랜지스터의 단면도이다.
도 1에 도시된 기존의 고전압 트랜지스터는 고전압 N형 웰(HNWELL)(10), P형 드리프트(drift) 영역(PDT)(12), 소자 분리막(14), 게이트 절연막(16)과 게이트 전극(18)으로 이루어진 게이트 패턴, 고농도의 P형 소스 영역(20) 및 고농도의 P형 드레인 영역(22)으로 구성된다.
도 2는 도 1에 도시된 고전압 PMOS 트랜지스터의 비정상적인 전류/전압 특성을 나타내는 그래프이고, 도 3은 고전압 PMOS 트랜지스터가 가져야할 정상적인 전류/전압 특성을 나타내는 그래프이다. 도 2 및 도 3에서, 횡축은 드레인 전압(VD)의 스윕(SWEEP)을 나타내고, 종축은 드레인 전류(I)를 나타내고, 각 그래프는 게이 트 전압(VG)의 변화에 따른 드레인 전류(I)의 특성을 나타낸다.
일반적으로 고전압 PMOS 트랜지스터의 정상적인 전류/전압 특성은 도 3에 도시된 바와 같이 라운드(round) 곡선의 형태를 취해야 한다. 그러나, 전술한 도 1에 도시된 기존의 고전압 PMOS 트랜지스터에서, 게이트 패턴(16 및 18)과 P형 드리프트 영역(12) 간의 갭(40 및 42)에 의해 채널이 끊어지게 되므로, 온 저항(Ron)값이 커지게 된다. 온 저항(Ron)이 커지므로, 도 2에 도시된 바와 같이 전류/전압 특성이 비정상적인(abnomal)인 선형(linear) 형태(이하, 인커브(incurve)라 한다.)를 나타낸다. 일반적으로 온 저항(Ron)은 소스 저항(Rs)과 드레인 저항(Rd)과 채널 저항(Rch)으로 구성된다. 이와 같이, 비정상적인 인커브를 갖는 트랜지스터를 고전압 트랜지스터로서 사용할 수가 없는 문제점이 있다. 아울러, 비정상적인 인커브 특성을 갖는 고전압 트랜지스터의 드레인 포화 전류(Idsat)는 160㎃/㎛로서, 정상적인 드레인 포화 전류값이 250㎃/㎛와 차이를 갖는다.
본 발명이 이루고자 하는 기술적 과제는, 기존의 비정상적인 인커브 특성의 원인인 온 저항(Ron)을 개선시켜 정상적인 전류/전압 특성을 갖는 고전압용 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 고전압용 반도체 소자는, 반도체 기판에 형성된 제1 도전형 웰과, 상기 제1 도전형 웰에 형성된 제2 도전형 드리프트 영역과, 소자 분리 영역과 활성 영역을 정의하며, 상기 제1 도전형 웰에 형성된 소자 분리막과, 상기 반도체 기판의 상부의 활성 영역에서, 상기 제2 도전형 드리프트 영역과 상기 제1 도전형 웰의 상부에 형성된 게이트 패턴 및 상기 게이트 패턴 양측의 상기 제2 도전형 드리프트 영역에 형성된 제2 도전형 소스 영역 및 드레인 영역으로 구성되는 것이 바람직하다.
상기 다른 과제를 이루기 위한 본 발명에 의한 고전압용 반도체 소자의 제조 방법은, 반도체 기판에 제1 도전형 웰을 형성하는 단계와, 상기 제1 도전형 웰에 제2 도전형 드리프트 영역을 형성하는 단계와, 소자 분리 영역과 활성 영역을 정의하는 소자 분리막을 상기 제1 도전형 웰에 형성하는 단계와, 상기 반도체 기판의 상부의 활성 영역에서, 상기 제2 도전형 드리프트 영역과 상기 제1 도전형 웰의 상부에 게이트 패턴을 형성하는 단계 및 상기 게이트 패턴 양측의 상기 제2 도전형 드리프트 영역에 제2 도전형 소스 영역 및 드레인 영역을 형성하는 단계로 이루어 지는 것이 바람직하다.
본 발명에 의한 고전압용 반도체 소자 및 그의 제조 방법은 게이트 패턴과 드리프트 영역이 갭 없이 형성되어 채널이 끊어지는 현상이 방지되므로, 온 저항(Ron)값을 상승시켜 기존의 트랜지스터의 비정상적인 인커브 특성을 크게 개선시킬 수 있는 효과를 갖는다.
본 발명의 설명의 편의상 제1 도전형은 N형이고, 제2 도전형은 P형인 고전압 PMOS 트랜지스터에 국한시켜 설명한다. 그러나, 본 발명은 제1 도전형은 P형이고 제2 도전형인 N형인 고전압 NMOS 트랜지스터에서 동일한 원리로 적용될 수 있다.
이하, 본 발명의 실시예에 의한 고전압용 반도체 소자를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 4는 본 발명의 실시예에 의한 고전압용 반도체 소자의 단면도를 나타낸다. 도 4에 도시된 고전압 반도체 소자는 디스플레이용으로 사용되는 고전압 PMOS 트랜지스터일 수 있다. 예를 들어, 도 4에 도시된 고전압 PMOS 트랜지스터는 0.13㎛ AMOLED(Active Matrix OLED)에 적용될 수 있다.
도 4를 참조하면, 반도체 기판(미도시)에 고전압 제1 도전형 즉, 고전압 N형 웰(HNWELL)(50)이 형성되어 있다. 또한, N형 웰(50)에 제2 도전형 즉, P형 드리프트(drift) 영역(PDT)(60)이 형성되어 있다. 여기서, 참조부호 62는 공핍(depletion)층 영역을 나타낸다.
소자 분리 영역과 활성 영역을 정의하는 소자 분리막(70)이 N형 웰(50)의 P형 드리프트 영역(60)에 형성되어 있다.
게이트 패턴(80)이 반도체 기판의 상부의 활성 영역에서, P형 드리프트 영역(60)의 상부와 N형 웰(50)의 상부에 걸쳐서 형성되어 있다. 게이트 패턴(80)은 게이트 절연막(82)과 게이트 전극(84)으로 이루어질 수 있다. 게이트 절연막(82)은 P형 드리프트 영역(60)과 N형 웰(50)의 상부에 걸쳐서 형성되어 있고, 게이트 전극(84)은 게이트 절연막(82)의 상부에 형성되어 있다.
본 발명에 의하면, P형 드리프트 영역(60)의 상부에 게이트 패턴(80)이 오버랩되는 폭(d)은 0.1㎛ 내지 0.3 ㎛ 바람직하게는 0.2㎛일 수 있다.
고농도의 P형(P+) 소스 영역(90)과 고농도의 P형(P+) 드레인 영역(92)이 게이트 패턴(80) 양측의 P형 드리프트 영역(60)의 내부에 각각 형성되어 있다.
반도체 소자인 고전압 트랜지스터의 그 밖에 다른 부분들은 일반적인 사항이므로 여기서는 상세한 설명을 생략한다. 이들에 대해 개략적으로 살펴보면 다음과 같다.
층간 절연막(미도시)이 게이트 패턴(80)을 덮도록 반도체 기판의 상부 전면에 형성되어 있고, 제1 및 제2 콘텍 플러그들(미도시)이 층간 절연막을 관통하여 소스 영역(90) 및 드레인 영역(92)에 각각 전기적으로 접속되어 있다.
도 4에 도시된 본 발명에 의한 고전압용 반도체 소자는 파워 트랜지스터라기 보다는 전술한 바와 같이 고전압 트랜지스터이다. 따라서, 게이트 전극(84)에 인가되는 전압(VG)과 드레인 영역(92)에 인가되는 전압은 서로 동일할 수 있다. 예를 들어, 게이트 전극(84)에 인가되는 전압은 1.5볼트, 5.5볼트 또는 20볼트일 수 있다. 이때, 소스 영역(90)은 접지된다.
도 5는 도 4에 도시된 고전압 PMOS 트랜지스터의 전류 및 전압 특성을 나타내는 그래프이다. 여기서, 횡축은 드레인 전압(VD)의 스윕(SWEEP)을 나타내고, 종축은 드레인 전류(ID)를 나타낸다. 도 5에 도시된 그래프에서, 게이트 전압(VG)의 변화에 따른 드레인 전류(ID) 특성이 달라진다.
도 5를 참조하면, 게이트 패턴(80)과 P형 드리프트 영역(60)이 도 1에 도시된 바와 같은 갭(40 및 42) 없이 형성(100 및 102)되므로, 갭에 의해 채널이 끊어지는 현상이 방지된다. 따라서, 온 저항(Ron)값이 상응하여 도 2에 도시된 바와 같은 기존의 트랜지스터의 비정상적인 인커브 특성이 크게 개선됨을 알 수 있다.
이하, 본 발명의 실시예에 의한 고전압용 반도체 소자의 제조 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 6a 내지 도 6d들은 본 발명의 실시예에 의한 고전압용 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
도 4에 도시된 본 발명에 의한 고전압용 반도체 소자는 도 6a 내지 도 6d에 도시된 바와 같은 공정으로 다음과 같이 제조될 수 있다.
먼저, 도 6a에 도시된 바와 같이 반도체 기판(미도시)에 고전압 제1 도전형 즉, N형 웰(50)을 형성한다. 이후, N형 웰(50)에 제2 도전형 즉 P형 드리프트 영역(60)을 형성한다. 이때, 본 발명에 의하면, 도 1에 도시된 바와 같이 갭(40 및 42)이 없도록 반도체 소자를 형성하기 위해, P형 드리프트 영역(60)을 형성하기 위 해 주입되는 불순물의 더즈(dose)량을 높게 하고, 불순물 이온 주입 에너지(Energy)를 낮게 한다. 따라서, 도 4에 도시된 바와 같이 게이트 패턴(80)과 P형 드리프트 영역(60)간의 갭을 방지(100 및 102)하였다.
이후, 도 6b에 도시된 바와 같이, 소자 분리 영역과 활성 영역을 정의하는 소자 분리막(70)을 N형 웰(60)의 내부에 형성한다. 구체적으로, 소자 분리막(70)은 N형 웰(50)의 P형 드리프트 영역(60)의 내부에 형성될 수도 있다. 도 6b에 도시된 소자 분리막(70)은 STI(Shallow Trench Isolation) 방식으로 반도체 기판에 트렌치(미도시)를 형성하고, 트렌치에 절연물을 갭필한 후 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 공정을 수행하여 완성될 수 있다. 또한, 소자 분리막(70)은 로코스(LOCOS) 공정에 의해서도 형성될 수도 있다.
본 발명은 소자 분리막(70)과 P형 드리프트 영역(60)의 형성 순서에 영향을 받지 않는다. 즉, 소자 분리막(70)이 형성된 이후에 P형 드리프트 영역(60)이 형성될 수도 있다.
이후, 도 6c에 도시된 바와 같이, 반도체 기판의 상부의 활성 영역에서, P형 드리프트 영역(60)과 N형 웰(50)의 상부에 게이트 패턴(80)을 형성한다. 예를 들어, 도 6b에 도시된 반도체 기판의 상부 전면에 게이트 절연물(미도시)과 폴리 실리콘층(미도시)을 순차적으로 적층한 후, 감광막 패턴(미도시)을 포토 리소그파피 공정에 의해 폴리 실리콘층의 상부에 형성한다. 이후, 감광막 패턴을 마스크로 이용한 식각 공정을 수행하여, 도 6c에 도시된 바와 같이 게이트 패턴(80)을 완성한다. 여기서, P형 드리프트 영역(60)의 상부에 0.1㎛ 내지 0.3 ㎛ 바람직하게는 0.2 ㎛의 폭(d)으로 오버랩되도록 게이트 패턴(80)을 형성한다. 따라서, 게이트 패턴(80)은 도 1에 도시된 게이트 패턴(16 및 18)의 폭 보다 더 넓다.
이후, 도 6d에 도시된 바와 같이, 게이트 패턴(80) 양측의 P형 드리프트 영역(60)에 고농도의 P형 소스 영역(90)과 고농도의 P형 드레인 영역(92)을 형성한다.
이후에 반도체 소자의 제조 공정은 일반적인 사항이므로 여기서는 상세한 설명을 생략하고 개략적으로만 살펴본다.
도 6d에 도시된 바와 같이 소스 영역(90) 및 드레인 영역(92)을 형성한 이후에, 게이트 패턴(80)을 덮도록 반도체 기판의 상부 전면에 층간 절연막(미도시)을 형성한다. 이후, 층간 절연막을 관통하여 소스 영역(90) 및 드레인 영역(92)을 각각 노출시키는 제1 및 제2 콘텍홀(미도시)을 형성한다. 이후, 제1 및 제2 콘텍홀 내에 제1 및 제2 콘텍 플러그들(미도시)를 각각 형성한다.
본 발명에 의한 고전압용 반도체 소자는 제1 도전형이 P형이고 제2 도전형이 N형일 때보다, 제1 도전형이 N형이고 제2 도전형이 P형인 고전압 PMOS 트랜지스터에 대해서 보다 우수한 효과를 갖는다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 기존의 고전압 트랜지스터의 단면도이다.
도 2는 도 1에 도시된 고전압 PMOS 트랜지스터의 비정상적인 전류/전압 특성을 나타내는 그래프이다.
도 3은 고전압 PMOS 트랜지스터가 가져야할 정상적인 전류/전압 특성을 나타내는 그래프이다.
도 4는 본 발명의 실시예에 의한 고전압용 반도체 소자의 단면도를 나타낸다.
도 5는 도 4에 도시된 고전압 PMOS 트랜지스터의 전류 및 전압 특성을 나타내는 그래프이다.
도 6a 내지 도 6d들은 본 발명의 실시예에 의한 고전압용 반도체 소자의 제조 방법에 의한 공정 단면도들을 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
50 : 고전압 N형 웰 60 : P형 드리프트 영역
70 : 소자 분리막 80 : 게이트 패턴
90 : 드레인 영역 92 : 소스 영역

Claims (10)

  1. 반도체 기판에 형성된 제1 도전형 웰;
    상기 제1 도전형 웰에 형성된 제2 도전형 드리프트 영역;
    소자 분리 영역과 활성 영역을 정의하며, 상기 제1 도전형 웰에 형성된 소자 분리막;
    상기 반도체 기판의 상부의 활성 영역에서, 상기 제2 도전형 드리프트 영역과 상기 제1 도전형 웰의 상부에 형성된 게이트 패턴; 및
    상기 게이트 패턴 양측의 상기 제2 도전형 드리프트 영역에 형성된 제2 도전형 소스 영역 및 드레인 영역을 구비하는 것을 특징으로 하는 고전압용 반도체 소자.
  2. 제1 항에 있어서, 상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 것을 특징으로 하는 고전압용 반도체 소자.
  3. 제1 항에 있어서, 상기 제2 도전형 드리프트 영역의 상부에 상기 게이트 패턴이 오버랩되는 폭은 0.1㎛ 내지 0.3 ㎛인 것을 특징으로 하는 고전압용 반도체 소자.
  4. 제1 항에 있어서, 상기 고전압용 반도체 소자는
    상기 게이트 패턴을 덮도록 상기 반도체 기판의 상부 전면에 형성된 층간 절연막; 및
    상기 층간 절연막을 관통하여 상기 소스 영역 및 상기 드레인 영역에 각각 전기적으로 접속된 제1 및 제2 콘텍 플러그를 더 구비하는 것을 특징으로 하는 고전압용 반도체 소자.
  5. 제1 항에 있어서, 상기 고전압 반도체 소자는 디스플레이용에 사용되는 고전압 트랜지스터인 것을 특징으로 하는 고전압용 반도체 소자.
  6. 제1 항에 있어서, 상기 게이트 전극과 상기 드레인 영역에는 동일한 전압이 인가되는 것을 특징으로 하는 고전압용 반도체 소자.
  7. 반도체 기판에 제1 도전형 웰을 형성하는 단계;
    상기 제1 도전형 웰에 제2 도전형 드리프트 영역을 형성하는 단계;
    소자 분리 영역과 활성 영역을 정의하는 소자 분리막을 상기 제1 도전형 웰에 형성하는 단계;
    상기 반도체 기판의 상부의 활성 영역에서, 상기 제2 도전형 드리프트 영역과 상기 제1 도전형 웰의 상부에 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴 양측의 상기 제2 도전형 드리프트 영역에 제2 도전형 소스 영역 및 드레인 영역을 형성하는 단계를 구비하는 것을 특징으로 하는 고전압용 반 도체 소자의 제조 방법.
  8. 제7 항에 있어서, 상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 것을 특징으로 하는 고전압용 반도체 소자의 제조 방법.
  9. 제7 항에 있어서, 상기 제2 도전형 드리프트 영역의 상부에 상기 게이트 패턴이 오버랩되는 폭은 0.1㎛ 내지 0.3 ㎛인 것을 특징으로 하는 고전압용 반도체 소자의 제조 방법.
  10. 제7 항에 있어서, 상기 고전압용 반도체 소자의 제조 방법은
    상기 게이트 패턴을 덮도록 상기 반도체 기판의 상부 전면에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 관통하여 상기 소스 영역 및 상기 드레인 영역을 각각 노출시키는 제1 및 제2 콘텍홀을 형성하는 단계; 및
    상기 제1 및 상기 제2 콘텍홀 내에 제1 및 제2 콘텍 플러그를 각각 형성하는 단계를 더 구비하는 것을 특징으로 하는 고전압용 반도체 소자의 제조 방법.
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