TW201407721A - 單次性可程式化記憶體單元及其製造方法 - Google Patents

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Abstract

本發明揭示一種單次性可程式化(OTP)記憶體單元，其包含：一第一導電類型之一井；一閘極絕緣層，其形成於該井上且包含第一及第二熔絲區；一第二導電類型之一閘極電極，其形成於該閘極絕緣層上，該第二導電類型與該第一導電類型電荷相反；該第二導電類型之一接面區，其形成於該井中且經配置以包圍該等第一及第二熔絲區；及一隔離層，其形成於該第一熔絲區與該第二熔絲區之間之該井中。

Description

單次性可程式化記憶體單元及其製造方法
以下描述係關於一種OTP記憶體單元及其製造方法，且諸如(例如)，以下描述係關於一種反熔絲OTP記憶體單元及其製造方法。
本申請案主張依據35 U.S.C.§119(a)之2012年8月2日於韓國知識產權局申請之韓國專利申請案第10-2012-0084862號之權利，該案之全文以引用方式併入本文中以用於全部用途。
單次性可程式化(OTP)記憶體器件為一類型之非揮發性記憶體器件，其中可對一電路僅程式化一次。
已開發各種類型之OTP記憶體器件。在該等OTP記憶體器件中，一反熔絲OTP記憶體器件之一單位單元一般包含形成於一半導體基板中之一井、形成於該井上且包含至少一熔絲區之一閘極絕緣層、形成於該閘極絕緣層上之一閘極電極及形成於該井中之一接面區(諸如一源極區及一汲極區)。
藉由將一寫入電壓施加至閘極電極而完成單次性程式化，其導致熔絲區之絕緣狀態被熔斷。接著，閘極絕緣層之熔絲區及與該熔絲區鄰近之接面區用作具有一預定範圍之電阻值之電阻器。
然而，在被熔斷之後，熔絲區可具有超過一預定範圍之一電阻值。此對應於一熔斷失效。為改良其產率，一反熔 絲型記憶體器件可在單位單元中具有兩個熔絲區。在此一反熔絲型記憶體器件中，若該兩個熔絲區之任一者被熔斷，則施加至另一熔絲區之一寫入電壓會下降以導致一熔斷失效。若被熔斷之熔絲區首先導致一熔斷失效，則該兩個熔絲區在熔斷時失效以導致一讀取操作期間之一錯誤。
另一方面，較理想的是：當將一寫入電壓施加至閘極電極時，熔斷出現於熔絲區之一邊緣部分中。然而，在一些情況中，熔斷熔絲區之中央部分而非邊緣部分。在此一情況中，在熔斷之後，一多晶矽熔絲(熔絲區)及一下井可形成一反向偏壓二極體。在此一情況中，對應單位單元變為一缺陷單元。
在一般態樣中，提供一種單次性可程式化(OTP)記憶體單元，其包含：一第一導電類型之一井；一閘極絕緣層，其形成於該井上且包含第一及第二熔絲區；一第二導電類型之一閘極電極，其形成於該閘極絕緣層上，該第二導電類型與該第一導電類型電荷相反；該第二導電類型之一接面區，其形成於該井中且經配置以包圍該等第一及第二熔絲區；及一隔離層，其形成於該第一熔絲區與該第二熔絲區之間之該井中。
OTP記憶體單元之一般態樣可進一步包含與接面區接觸之形成於井中之第一導電類型之一井分接頭。
OTP記憶體單元之一般態樣可進一步包含一半導體基板，井藉由注入第一導電類型之離子而形成於該半導體基 板中，且井分接頭具有比井更高之第一導電類型之離子之一濃度。
在OTP記憶體單元之一般態樣中，閘極電極可進一步包括：一本體部分；及至少一突出部分，其自該本體部分朝向井分接頭延伸且具有比該本體部分之一寬度更小之一寬度。
在OTP記憶體單元之一般態樣中，接面區可形成於閘極電極之一外側上且可經配置以包圍至少一突出部分。
在OTP記憶體單元之一般態樣中，閘極電極可包括兩個突出部分，且隔離層可配置於該兩個突出部分之間且可比該兩個突出部分更進一步地朝向井分接頭延伸。
在OTP記憶體單元之一般態樣中，閘極絕緣層可進一步包括比熔絲區更厚之一電容器區。
在OTP記憶體單元之一般態樣中，閘極絕緣層之電容器區可比閘極電極之本體部分更進一步地朝向井分接頭延伸。
在OTP記憶體單元之一般態樣中，閘極絕緣層之電容器區可僅設置於閘極電極之本體部分下方，且閘極絕緣層之熔絲區與電容器區兩者可設置於閘極電極之突出部分下方。
在OTP記憶體單元之一般態樣中，閘極電極可包括一突出部分，且該突出部分可經配置以覆蓋隔離層之至少一部分。
在OTP記憶體單元之一般態樣中，隔離層可比閘極電極 之突出部分更進一步地朝向井分接頭延伸，且隔離層可嵌入至閘極電極下方。
在OTP記憶體單元之一般態樣中，閘極電極可包括兩個突出部分，且接面區之一區可存在於突出部分與隔離層之間。
在OTP記憶體單元之一般態樣中，隔離層可比突出部分更進一步地朝向井分接頭延伸且可與突出部分部分重疊。
OTP記憶體單元之一般態樣可進一步包括藉由注入第二導電類型之離子而形成於井之一表面部分上之一植入層。
在另一一般態樣中，提供一種OTP記憶體單元，其包括：一井，其藉由注入一第一導電類型之離子而形成；一閘極絕緣層，其形成於該井上且包括至少一熔絲區；一閘極電極，其形成於該閘極絕緣層上且摻雜有一第二導電類型之離子，該第二導電類型與該第一導電類型電荷相反；一植入層，其藉由注入該第二導電類型之離子而形成於該井之一表面部分上；及一接面區，其藉由注入該第二導電類型之離子而形成於該井中且經配置以包圍該至少一熔絲區。
OTP記憶體單元之一般態樣可進一步包括藉由注入第一導電類型之離子而形成於井中之一井分接頭，該井分接頭經配置以與接面區接觸。
在OTP記憶體單元之一般態樣中，閘極電極可包括：一本體部分；及至少一突出部分，其自該本體部分朝向井分接頭延伸且具有比該本體部分之一寬度更小之一寬度。
在OTP記憶體單元之一般態樣中，閘極絕緣層可進一步包括比熔絲區更厚之一電容器區。
在OTP記憶體單元之一般態樣中，閘極絕緣層之電容器區可僅設置於閘極電極之本體部分下方，且閘極絕緣層之熔絲區與電容器區兩者可設置於閘極電極之突出部分下方。
在另一一般態樣中，提供一種OTP記憶體單元，其包括：一第一導電型井；一閘極絕緣層，其形成於該井上；一第二導電型閘極電極，其形成於該閘極絕緣層上，該第二導電類型與該第一導電類型電荷相反，且該閘極電極包括一本體部分及兩個突出部分；一第二導電型接面區，其形成於該井上以包圍該兩個突出部分；及一隔離層，其形成於該兩個突出部分之間之該井中。
OTP記憶體單元之一般態樣可進一步包括經配置以與接面區接觸之一第一導電型井分接頭。
在OTP記憶體單元之一般態樣中，隔離層及兩個突出部分可朝向井分接頭延伸，且隔離層可比兩個突出部分更進一步地朝向井分接頭延伸。
在另一一般態樣中，提供一種用於形成單次性可程式化(OTP)記憶體單元之方法，該方法涉及：在一第一導電型井中形成一隔離層；在該井上形成一閘極絕緣層及一閘極電極，其中該閘極絕緣層包括一電容器區、一第一熔絲區及一第二熔絲區；及將其上形成該閘極絕緣層及該閘極電極之該井之一上部分暴露於一第二導電類型之離子以形成 包圍該閘極電極之一接面區。
在方法之一般態樣中，形成隔離層可包括在井中形成一渠溝且用二氧化矽填充該渠溝。
在方法之一般態樣中，電容器區可具有比第一熔絲區及第二熔絲區更大之一厚度，且可藉由在井上沈積一預定厚度之一閘極絕緣層材料且接著蝕刻第一及第二熔絲區而獲得電容器區與第一及第二熔絲區之厚度差。
在方法之一般態樣中，當藉由將井暴露於第二導電類型之離子而形成接面區時，閘極電極可摻雜有第二導電類型之離子。
方法之一般態樣可進一步涉及在井中形成一第一導電類型之一井分接頭，該第一導電類型之離子在該井分接頭中之濃度高於其在井中之濃度。
可自以下[實施方式]、圖式及[申請專利範圍]明白其他特徵及態樣。
在全部圖式及[實施方式]中，若無另外說明，則相同圖式元件符號應被理解為意指相同元件、特徵及結構。為了清晰、繪示及便利，可放大此等元件之相對尺寸及描繪。
提供以下詳細描述以有助於讀者全面理解本文中所描述之方法、裝置及/或系統。相應地，一般技術者可提出本文中所描述之系統、裝置及/或方法之各種改變、修改及等效物。另外，為了更加清晰及簡潔，可省略熟知功能及構造之描述。
在下文中，參考附圖而詳細描述反熔絲OTP記憶體單元之各種實例。為便於解釋，示意性繪示圖式，且為了簡潔，已省略並非為核心論述主題之部分組態。
根據一般態樣，一反熔絲OTP記憶體單元可具有兩個或兩個以上熔絲區，其可增加熔絲區之熔斷可能性，且即使熔絲區之一中央部分被熔斷，亦防止對應單元之缺陷。
圖1係繪示一OTP記憶體單元之一實例之一示意平面圖。圖2A係沿圖1之線II-II獲取之圖1中所繪示之OTP記憶體單元之一橫截面圖。圖2B係沿圖1之線IV-IV獲取之圖1中所繪示之OTP記憶體單元之一橫截面圖。圖3係沿圖1之線III-III獲取之圖1中所繪示之OTP記憶體單元之一橫截面圖。
參考圖1至圖3，根據第一實例之一OTP記憶體單元100包含一半導體基板110、一閘極絕緣層140、一閘極電極150、一接面區160、一井分接頭190及一中間隔離層170。
在圖1中，閘極電極150包含一本體部分151及第一突出部分152A與第二突出部分152B。閘極電極150經設計使得熔斷出現於第一突出部分152A及第二突出部分152B中。提供兩個突出部分以製造OR型OTP熔絲。突出部分用作熔絲且用來應付一下情況：一熔絲為一軟崩潰缺陷單元且另一熔絲係正常的。即使一熔絲有缺陷，另一熔絲亦可為正常的。因此，另一正常熔絲很可能亦被熔斷，且可藉由以此方式形成一OR型單元而增加整個單元之熔斷產率。
參考圖2A，閘極絕緣層140在其上方形成第一突出部分 152A及第二突出部分152B之一區中之厚度薄於閘極絕緣層140在其上方形成閘極電極150之本體部分151之一區中之厚度。因此，在將相同電壓施加至兩個區之情況中，位於第一突出部分152A及第二突出部分152B下方之閘極絕緣層之區具有一較小厚度且更可能被熔斷。
如圖2A中所繪示，接面區160形成於閘極電極150之一外部區中。此係因為接面區160係在形成閘極電極150之後透過一離子注入程序而形成。此外，如圖2B中所繪示，接面區160經形成以包圍閘極電極150，且延伸至第一突出部分152A與第二突出部分152B之間之空間。如圖3中所繪示，中間隔離層170形成於第一突出部分152A與第二突出部分152B之間以分離接面區160。
如圖1中所繪示，中間隔離層170經形成以朝向一井分接頭190突出。然而，在此實例中，中間隔離層170未延伸至井分接頭190，而是僅延伸至接面區160之中間。在此實例中，較佳的是：中間隔離層170比第一突出部分152A及第二突出部分152B更進一步地朝向井分接頭190延伸。例如，在熔斷出現於其上方形成第一突出部分152A之閘極絕緣層140之區中之情況中，出現一電壓降。因為中間隔離層170進一步朝向井分接頭190延伸，所以一路徑因延伸部分而延長，一電壓自形成於第一突出單元152A附近之接面區160、透過該路徑而傳送至第二突出部分152B之附近。因此，可減小已透過接面區而下降之電壓之傳送速率，且在一定程度上增加對應部分歸因於傳送至第一突出部分 152A之電壓而損壞之可能性。若第一突出部分152A與第二突出部分152B之間之該路徑太短，則可出現上文所描述之問題。在一實例中，突出部分與中間隔離層之間之長度差可被設定為0.1微米至0.3微米。在另一實例中，突出部分之長度可被設定為0.5微米且起始於本體部分之中間隔離層170之長度可被設定為0.6微米至0.8微米。在此一實例中，中間隔離層170之寬度可為0.3微米至0.4微米。
如圖1及圖2A中所繪示，井分接頭190與接面區160經配置以彼此實體接觸。在此實例中，因為井120為P型，所以井分接頭190亦為P型。可藉助於井分接頭190而將一預定電壓(例如0伏特)施加至井120。
圖3中之元件符號「130」標示界定OTP記憶體單元100之一作用區之一器件隔離層。在圖1及圖2A中，為便於解釋，省略器件隔離層130。圖1中之元件符號「190」標示藉由注入與井120相同之導電類型之離子而形成之一井分接頭。然而，井分接頭190被注入具有比井120更高之一密度之離子。
半導體基板110包含藉由透過離子注入程序摻雜P型離子而形成之井120。換言之，半導體基板110包含一P型井120。可例如使用矽基板來製造半導體基板110。
閘極絕緣層140形成於半導體基板110上，且更明確而言，閘極絕緣層140形成於半導體基板110之井120上。閘極絕緣層140包含一電容器區141及經形成以自電容器區141朝向井分接頭190延伸之第一熔絲區142A及第二熔絲區 142B。如圖2A中所繪示，電容器區141形成有比熔絲區142A及142B之厚度更厚之一厚度；因此，歸因於該等區之厚度差，閘極絕緣層140形成電容器區141與熔絲區142A及142B之間一階梯狀結構。形成於熔絲區142A及142B上之閘極絕緣層140相對更薄於形成於電容器區141上之閘極絕緣層140，且若施加用於熔斷之一恆定電壓，則首先損壞形成於熔絲區142A及142B下方之閘極絕緣層140。
閘極電極150形成於閘極絕緣層140上，且經配置以與閘極絕緣層140重疊。相應地，閘極電極150包含與閘極絕緣層140之電容器區141重疊之本體部分101及與閘極絕緣層140之第一熔絲區142A及第二熔絲區142B重疊之第一突出部分152A及第二突出部分152B。閘極電極150具有與半導體基板110之井120之摻雜類型相反之一摻雜類型。如上文所描述，因為可藉由注入P型離子而形成半導體基板110之井120，所以閘極電極150可摻雜有N型離子。替代地，若半導體基板110之井120由N型離子形成，則閘極電極150由一P型材料形成。
接面區160藉由注入與閘極電極150之導電類型相同之導電類型之離子而形成於井120中。相應地，以與閘極電極150相同之方式，接面區160具有與半導體基板110之井120之摻雜類型相反之一摻雜類型。在此實例中，因為閘極電極150摻雜有N型離子，所以藉由注入N型離子而形成接面區160。作為一替代例，若半導體基板110之井120由N型離子形成，則接面區160由一P型材料形成。
如圖1至圖3中所繪示，在OTP記憶體單元100之一實例中，接面區160包圍閘極絕緣層140之第一熔絲區142A及第二熔絲區142B，且在一平面圖中，閘極電極150之第一突出部分152A及第二突出部分152B與閘極絕緣層140之第一熔絲區142A及第二熔絲區142B重疊。此外，接面區160包含配置於第一熔絲區142A之外側及內側上以包圍第一熔絲區142A之一第一外部接面區161及一第一內部接面區162，及配置於第二熔絲區142B之外側及內側上之一第二外部接面區163及一第二內部接面區164。換言之，第一外部接面區161經配置以與第一熔絲區142A之一外部邊緣接觸，且第一內部接面區162經配置以與第一熔絲區142A之一內部邊緣接觸。此外，第二外部接面區163經配置以與第二熔絲區142B之一外部邊緣接觸，且第二內部接面區164經配置以與第二熔絲區142B之一內部邊緣接觸。
中間隔離層170形成於第一熔絲區142A與第二熔絲區142B之間之半導體基板110之一區上。藉由在半導體基板110上形成一渠溝且用一絕緣材料填充該渠溝而形成中間隔離層170。例如，渠溝可由二氧化矽形成。
中間隔離層170將配置於第一熔絲區142A與第二熔絲區142B之間之接面區部分空間分離成兩個部分。即，中間隔離層170使接面區160之第一內部接面區162與第二內部接面區164空間分離。
如上文所描述，藉由將中間隔離層170配置於第一內部接面區162與第二內部接面區164之間，即使在一寫入操作 期間首先熔斷兩個熔絲區142A及142B之任一者，施加至另一熔絲區之電壓亦不會下降。相應地，可成功執行另一剩餘熔絲區之熔斷。因此，在一讀取操作期間，可無缺陷地讀取OTP記憶體單元100(被讀取為「導通」)。
如圖4A中所繪示，在其中一寫入操作期間施加8伏特之一寫入電壓以熔斷熔絲區142A及142B之一實例中，根據如一實例之OTP記憶體單元100，即使熔斷兩個熔絲區142A及142B之任一者，施加至另一剩餘熔絲區之電壓保持為「8伏特」。因此，可順利執行另一剩餘熔絲區之熔斷。圖4A繪示一實例，其中首先熔斷第一熔絲區142A之一區「A」且接著例如熔斷第二熔絲區142B之一區「C」。
圖4B係圖4A中所繪示之OTP記憶體單元100之一放大圖。在圖4B所繪示之OTP記憶體單元100中，熔絲區142A之中間處所找到之區「F」被稱為熔絲區142A之中央部分。位於熔絲區142A之邊緣處之區「E」及「G」被稱為邊緣部分。
相比而言，參考圖5，在不具有中間隔離層170之OTP記憶體單元100'之一實例中，若熔斷兩個熔絲區142A及142B之任一者，則施加至另一剩餘熔絲區之電壓會下降。因此，另一剩餘熔絲區之熔斷很可能亦導致一失效。若熔斷失效，則對應記憶體單元具有超過一可讀取範圍之一電阻值，且因此可被讀取為其中尚未執行寫入操作(即，被錯誤地讀取為「斷開」)之一記憶體單元。即，在使兩個熔絲區142A及142B之左邊熔絲區142A之一點「A」(位於一 邊緣部分處)損壞之情況中，瞬時地提高較低之N作用電位162(例如自0伏特提高至2伏特)。因此，在所繪示實例中，施加至另一右邊熔絲區142B之電壓變為8-2=6伏特。在此實例中，因為施加小於8伏特之一電壓，所以不可能損壞右邊熔絲區之一點「C」(端部部分或中間部分)。若僅損壞點「A」而未損壞點「C」，則存在在損壞點「A」之後電阻值為例如10,000歐姆之問題。因為在讀取操作期間參考電阻值必須等於或低於1,000歐姆，所以10,000歐姆之電阻值導致對應記憶體單元被錯誤地讀取為「斷開」。因此，記憶體單元之狀態未自「斷開」變至「導通」以導致一問題。
圖6A至圖6C係依序繪示用於製造圖1至圖3中所繪示之OTP記憶體單元100之一方法之一實例之程序之橫截面圖。
參考圖6A，首先在半導體基板110上形成器件隔離層130及中間隔離層170。可藉由形成一渠溝且接著用絕緣材料(諸如(例如)二氧化矽)填充該渠溝而形成器件隔離層130及中間隔離層170。藉由在形成隔離層130及170之後自半導體基板110之上側注入P型離子而在半導體基板110上形成P井120。
參考圖6B，在半導體基板110之井120上形成包含第一熔絲區142A及第二熔絲區142B之閘極絕緣層140，接著，在閘極絕緣層140上形成閘極電極150以便配置成與閘極絕緣層140重疊。例如，可透過使用濕式氧化程序或使用自由 基離子之氧化程序而形成閘極絕緣層140。如圖2A中所繪示，閘極絕緣層140之電容器區141與熔絲區142A及142B之間存在一階梯差，且可例如藉由沈積具有一預定厚度之一閘極絕緣層材料且接著由一蝕刻程序蝕刻具有一預定厚度之熔絲區142A及142B而形成此一階梯狀結構。另一方面，閘極電極150可由選自多晶矽及金屬電極之任一材料製成。
最後，參考圖6C，藉由自半導體基板110之上側注入N型離子而使閘極電極150摻雜有一N型離子，且在半導體基板110之井120中形成N型接面區160。如上文所描述，接面區160包含第一外部接面區161、第一內部接面區162、第二外部接面區163及第二內部接面區164。此處，已形成之中間隔離層170使第一內部接面區162與第二內部接面區164配置成空間分離。
圖7係依序繪示透過OTP記憶體單元100之額外程序之佈局之一視圖。在形成作用區(其可為接面區160)及閘極電極150之後，執行一接觸插塞程序，如圖7之(b)中所展示。即，形成連接至閘極電極150之多晶矽接點C1及C2、與接面區160接觸之N型作用接點C3及連接至P型井分接頭190之P型作用接點C4。其後，如圖7之(c)中所展示，在多晶矽接點C1及C2上，使用於同時連接N型作用接點C3及P型作用接點C4之一金屬層M1及一金屬層M2形成為相同層。在此實例中，兩個金屬層M1與M2必須彼此隔開達一預定距離。
圖8係繪示一平面上之圖1、圖2及圖3之OTP記憶體單元之一視圖。在此實例中，兩個突出部分152A及152B朝向井分接頭190延伸，且接面區存在於突出部分與中間隔離層之間，且中間隔離層170之長度長於突出部分152A及152B之長度。在圖8所展示之實例中，接面區160為一N+離子注入區，且井分接頭190為一P+離子注入區。因為閘極絕緣層140具有一對熔絲區142A及142B，所以閘極絕緣層140之電容器區141與熔絲區142A及142B之間之邊界很重要。如圖8中所展示，相對較厚之電容器區141自突出部分之起始點進一步延伸至一線α，長達D1(約0.1微米至0.3微米)。即，閘極電極150被分成本體部分151及突出部分152A及152B，且電容器區141自本體部分151與突出部分152A及152B之間之邊界延伸至線α。藉此，未在閘極電極150之本體部分151之內側上形成相對較薄之閘極氧化物(熔絲區)。若本體部分151之區中形成較薄閘極氧化物，則可出現若干問題。例如，本體部分151與較薄閘極氧化物之間可出現一洩漏電流路徑，且因此無法較佳地執行熔斷。相應地，重要的是使熔斷出現在其中形成兩個突出部分之區及相對較薄閘極氧化物區中。為此，進一步延伸相對較厚閘極氧化物區(電容器區)，長達D1。換言之，在本體部分151下方，僅存在較厚閘極絕緣層，且在各自突出部分下方，同時存在較厚閘極絕緣層及較薄閘極絕緣層。
在此實例中，鑒於作為一起始點之線α而確定較薄閘極氧化物之圓周長度。因為圓周長度較小，所以自器件可靠 性之觀點看，其係較佳的。
在其他實例中，閘極電極(其可為一熔絲電極)之本體部分151與突出部分152之組合形狀可變動，如圖9及圖10中所展示。如圖9中所展示，一突出部分152可朝向井分接頭190延伸且突出部分152可廣泛覆蓋中間隔離層170。此外，中間隔離層170之長度可被設定為大於突出部分152之長度，且中間隔離層170可嵌入至突出部分152下方之井中，如圖9中所繪示。在圖9所繪示之實例中，D2標示中間隔離層170之外部邊緣與突出部分152之外部邊緣之間之一距離。距離D2可被設定為約0.05微米至約0.2微米。此外，如圖10中所展示，兩個突出部分152A及152B可朝向井分接頭190延伸且中間隔離層170之長度可被設定為大於突出部分152A及152B之長度。此外，在一平面圖中，中間隔離層170可與突出部分152A及152B部分重疊。
圖11係繪示一OTP記憶體單元之另一實例之一示意平面圖，且圖12係沿圖11之線VI-VI獲取之圖11中所繪示之(OTP記憶體單元之一橫截面圖。在解釋圖11及圖12中所繪示之OTP記憶體單元時，簡化或省略與根據圖1至圖3中所繪示實例之OTP記憶體單元之組態相同之組態。因此，相對於圖1至圖3之描述可適當適用於此實例。下文中詳細描述與上文所描述之OTP記憶體單元不同之記憶體單元之特徵。
參考圖11及圖12，根據另一實例之一OTP記憶體單元200包含一半導體基板210、一閘極絕緣層240、一閘極電極250、一接面區260及一植入層280。
半導體基板210包含藉由注入P型離子而形成之一P型井220，且半導體基板210可例如為矽基板。在其他替代實例中，井220可由一N型材料形成。
閘極絕緣膜240及閘極電極250與上文所描述之OTP記憶體單元100之閘極絕緣膜140及閘極電極150相同。例如，閘極絕緣膜240包含一電容器區(圖中未繪示)及第一熔絲區242A與第二熔絲區242B，且閘極電極250包含一本體部分251及自本體部分251延伸之第一突出單元252A與第二突出單元252B。閘極電極250摻雜有與井220之類型相反之一類型之離子。在此實例中，因為井220為P型，所以閘極電極250摻雜有P型離子。在一替代實例中，井220可由一N型材料形成，且閘極電極250可摻雜有N型離子。
接面區260與根據上文所描述之OTP記憶體單元100之接面區160之類似點在於：其包含第一外部接面區261及第二外部接面區263。然而，接面區260與包含第一內部接面區162及第二內部接面區164之接面區160之不同點在於：其僅包含一個內部接面區262。此差異由以下事實導致：記憶體單元100包含配置於第一內部接面區162與第二內部接面區164之間之中間隔離層170，而圖11中所繪示之記憶體單元200不包含此一中間隔離層。接面區260由如同閘極電極250之一N型材料形成。相應地，藉由將N型離子注入半導體基板210之井220中而形成接面區260。在其他替代實例中，井220可由一N型材料形成，且接面區260可由一相反類型之材料(即，一P型材料)形成。
藉由在形成井220之後將具有與井類型相反之一類型之離子注入至井220之表面部分上而形成植入層280。在此實例中，因為井220由一P型材料形成，所以藉由注入N型離子而形成植入層280。在其他替代實施例中，井220可由一N型材料形成，且植入層280可由一P型材料形成。
藉由在井220之表面部分上形成植入層280，與N型接面區260相同之類型之植入層280(而非N型接面區260及P型井220)恰好配置於閘極絕緣膜240之熔絲區242A及242B下方。植入層280之濃度被設定為低於接面區260之濃度。例如，若植入層280之濃度被設定為高於接面區260之濃度，則可出現閘極氧化物較厚地生長之一問題。例如，在此實例中，若接面區260之濃度被設定為1E14 cm-2至1E16 cm-2，則植入層280可被設定為具有1E12 cm-2至1E13 cm-2之一濃度。此外，植入層280之深度亦可被設定為小於接面區260。此不影響其他單元。
可由在一寫入操作期間施加至閘極絕緣膜240之熔絲區242A及242B之一寫入電壓熔斷閘極絕緣膜240之熔絲區242A及242B。此熔斷較佳地出現在熔絲區242A及242B之邊緣部分中。若熔斷出現在熔絲區242A及242B之中央部分中，則N型閘極電極250及P型井220可形成一N/P反向偏壓二極體。在此一情況中，對應記憶體單元在讀取操作期間變為一缺陷單元。參考圖5，如上文所描述，若熔斷出現在熔絲區之中央部分之一點「B」中，則熔斷閘極氧化物之中央部分以具有一N+(150)/P-(120)結構，且即使在讀 取操作期間將電壓施加至閘極，N+(150)/P-(120)反向偏壓二極體亦會使少量電流流動。相應地，若閘極電壓歸因於此洩漏而未保持高於臨限值Vth，則不產生導致讀取缺陷出現之一反轉層。即，記憶體單元之狀態未自「斷開」變至「導通」且導致一問題。
然而，根據此實例，因為植入層280經配置以連接至接面區260，所以即使熔斷出現在熔絲區242A及242B之中央區中，N型閘極電極及P型井220亦不形成反向偏壓二極體。此係因為植入層設置於N型閘極電極與P型井220之間，使得N型閘極電極與P型井彼此不直接接觸。相應地，防止缺陷出現在記憶體單元200之讀取操作期間。
圖13A至圖13C係依序繪示用於製造圖11及圖12中所繪示之OTP記憶體單元之一方法之一實例之程序之示意橫截面圖。參考圖13A至圖13C而描述用於製造OTP記憶體單元200之方法。
參考圖13A，首先在半導體基板210上形成器件隔離層230，且接著藉由將P型離子注入至半導體基板210上而形成井220。接著，藉由將N型離子注入至井220之表面部分上而形成植入層280。如上文所描述，在其他實例中，井220可由一N型材料形成，且植入層280可由一相反類型(即，P型)之材料形成。
參考圖13B，在半導體基板210之井220上依序形成閘極絕緣膜240及閘極電極250。可使用濕式氧化程序或使用自由基離子之氧化程序來形成閘極絕緣膜240。閘極電極150 可由選自多晶矽及金屬電極之任一材料製成。
參考圖13C，藉由自半導體基板210之上側注入N型離子而使閘極電極250摻雜有一N型離子，且亦在半導體基板210之井220上形成N型接面區260。
圖14係繪示一OTP記憶體單元之另一實例之一示意平面圖，且圖15係沿圖14之線IX-IX獲取之圖14中所繪示之OTP記憶體單元之一橫截面圖。在解釋圖14及圖15中所繪示之OTP記憶體單元300時，已簡化或省略具有與上文所描述之OTP記憶體單元100及OTP記憶體單元200相同之組態之特徵之解釋。因此，上文之描述適用於此等特徵。下文中詳細描述與OTP記憶體單元100及200不同之特徵。
參考圖14及圖15，一OTP記憶體單元300包含一半導體基板310、一閘極絕緣膜340、一閘極電極350、一接面區360、一中間隔離層370及一植入層380。植入層380之濃度被設定為低於接面區360之濃度。在此實例中，若植入層之濃度高於接面區之濃度，則可出現閘極氧化物較厚地生長之一問題。例如，在其中接面區之濃度被設定為1E14 cm-2至1E16 cm-2之一實例中，植入層可具有1E12 cm-2至1E13 cm-2之濃度。此外，植入層380之深度亦可被設定為小於接面區360。此不影響其他單元。
半導體基板310包含藉由自上側注入P型離子而形成之一P型井320。半導體基板310可例如為矽基板。在其他替代實例中，井320可由一N型材料形成。
如上文所描述，閘極絕緣膜340及閘極電極350與上文所 描述之OTP記憶體單元100之閘極絕緣膜140及閘極電極150相同。相應地，閘極絕緣膜340包含一電容器區(圖中未繪示)及自該電容器區延伸之第一熔絲區342A與第二熔絲區342B(圖中未繪示)，且閘極電極350包含一本體部分351及自本體部分351延伸之第一突出單元352A與第二突出單元352B。在此實例中，閘極電極350摻雜有與井320之類型相反之一類型之離子。例如，因為井320由一P型材料形成，所以閘極電極350摻雜有N型離子。在其他替代實例中，井320可由一N型材料形成，且閘極電極350可由一P型材料形成。
接面區360與上文所描述之OTP記憶體單元100之接面區160相同。相應地，藉由將與閘極電極350之摻雜類型相同之類型之離子注入至井320中而在井320中形成接面區360，且接面區360包含第一外部接面區361、第一內部接面區362、第二外部接面區363及第二內部接面區364。
中間隔離層370與上文所描述之OTP記憶體單元100之中間隔離層170相同。相應地，中間隔離層370形成於第一熔絲區342A與第二熔絲區342B之間之半導體基板310之一部分上。如上文所描述，提供中間隔離層370，且即使熔斷兩個熔絲區342A及342B之任一者，施加至另一剩餘熔絲區之電壓亦不會下降(例如自8伏特至6伏特)。相應地，可順利執行另一剩餘熔絲區之熔斷，且因此可在讀取操作期間防止OTP記憶體單元300之缺陷。
植入層380與上文所描述之OTP記憶體單元200之植入層 280幾乎相同。相應地，藉由在形成井320之後將具有與井類型相反之一類型之離子注入至井320之表面部分上而形成植入層380。如上文所描述，提供植入層380，且即使熔斷出現在熔絲區342A及342B之中央部分中，亦防止N型閘極電極350及P型井320形成N/P反向偏壓二極體。此係因為N型植入層設置於N型閘極電極與P型井320之間，使得N型閘極電極及P型井彼此不直接接觸。相應地，防止缺陷出現在記憶體單元300之讀取操作期間。
以與圖8類似之一方式，圖16係繪示圖14及圖15之平面圖之OTP記憶體單元之一視圖以及一垂直橫截面圖。如圖16中所展示，植入層380形成於N+區上，而非形成於P+區上。
圖17A至圖17D係依序繪示用於製造圖14及圖15中所繪示之OTP記憶體單元之一方法之程序之橫截面圖。參考圖17A至圖17D而描述用於製造OTP記憶體單元300之方法。
參考圖17A，首先在半導體基板310上形成器件隔離層330及中間隔離層370，且接著藉由將P型離子注入至半導體基板310上而形成井320。
參考圖17B，藉由將N型離子注入至井320之表面部分上而形成植入層380。在替代實例中，井320可由一N型材料形成，且植入層380可由一P型材料形成。
參考圖17C，在半導體基板310之井320上依序形成閘極絕緣膜340及閘極電極350。可使用濕式氧化程序或使用自由基離子之氧化程序來形成閘極絕緣膜340。閘極電極350 可由選自多晶矽及金屬電極之任一材料製成。
參考圖17D，藉由自半導體基板310之上側注入N型離子而使閘極電極350摻雜有一N型離子，且亦在半導體基板310之井320上形成N型接面區360。如上文所描述，接面區360包含第一外部接面區361、第一內部接面區362、第二外部接面區363及第二內部接面區364。在此實例中，已形成之中間隔離層370可使第一內部接面區362與第二內部接面區364配置成彼此空間分離。
雖然已參考本發明之某些實施例而展示及描述本發明，但熟習技術者應瞭解，可在不背離如由隨附申請專利範圍所界定之本發明之精神及範疇之情況下於本文中作出形式及細節上之各種變化。
應瞭解，本發明之特徵可體現為不同形式，且不應被解譯為受限於本文中所闡述之實例。相反，提供實例，使得本發明詳盡完整且將對熟習技術者傳達本發明之全部範疇。圖式可未必按比例繪製，且在一些例項中，已放大比例以清楚地繪示實例之特徵。當一第一層被稱為「在一第二層上」或「在一基板上」時，其可不僅意指該第一層直接形成於該第二層或該基板上之一情況，且亦可意指該第一層與該第二層或該基板之間存在一第三層之一情況。
上文已描述諸多實例。然而，應瞭解，可作出各種修改。例如，若依一不同順序執行所描述之技術及/或若一所描述系統、架構、器件或電路中之組件以一不同方式組合及/或由其他組件或其等效物替換或補充，則可達成適 當結果。相應地，其他實施方案落在以下申請專利範圍之範疇內。
100‧‧‧單次性可程式化(OTP)記憶體單元
100'‧‧‧OTP記憶體單元
110‧‧‧半導體基板
120‧‧‧井
130‧‧‧器件隔離層
140‧‧‧閘極絕緣層/閘極絕緣膜
141‧‧‧電容器區
142A‧‧‧第一熔絲區
142B‧‧‧第二熔絲區
150‧‧‧閘極電極
151‧‧‧本體部分
152‧‧‧突出部分
152A‧‧‧第一突出部分/第一突出單元
152B‧‧‧第二突出部分
160‧‧‧接面區
161‧‧‧第一外部接面區
162‧‧‧第一內部接面區
163‧‧‧第二外部接面區
164‧‧‧第二內部接面區
170‧‧‧中間隔離層
190‧‧‧井分接頭
200‧‧‧OTP記憶體單元
210‧‧‧半導體基板
220‧‧‧井
230‧‧‧器件隔離層
240‧‧‧閘極絕緣層/閘極絕緣膜
242A‧‧‧第一熔絲區
242B‧‧‧第二熔絲區
250‧‧‧閘極電極
251‧‧‧本體部分
252A‧‧‧第一突出部分
252B‧‧‧第二突出部分
260‧‧‧接面區
261‧‧‧第一外部接面區
262‧‧‧內部接面區
263‧‧‧第二外部接面區
280‧‧‧植入層
300‧‧‧OTP記憶體單元
310‧‧‧半導體基板
320‧‧‧井
330‧‧‧器件隔離層
340‧‧‧閘極絕緣膜
342A‧‧‧第一熔絲區
342B‧‧‧第二熔絲區
350‧‧‧閘極電極
351‧‧‧本體部分
352A‧‧‧第一突出單元
352B‧‧‧第二突出單元
360‧‧‧接面區
361‧‧‧第一外部接面區
362‧‧‧第一內部接面區
363‧‧‧第二外部接面區
364‧‧‧第二內部接面區
370‧‧‧中間隔離層
380‧‧‧植入層
C1‧‧‧多晶矽接點
C2‧‧‧多晶矽接點
C3‧‧‧N型作用接點
C4‧‧‧P型作用接點
M1‧‧‧金屬層
M2‧‧‧金屬層
圖1係繪示一OTP記憶體單元之一實例之一示意平面圖。
圖2A係沿圖1之線II-II獲取之圖1中所繪示之OTP記憶體單元之實例之一橫截面圖。
圖2B係沿圖1之線IV-IV獲取之圖1中所繪示之OTP記憶體單元之實例之一橫截面圖。
圖3係沿圖1之線III-III獲取之圖1中所繪示之OTP記憶體單元之實例之一橫截面圖。
圖4A係繪示其中將例如8伏特之一閘極電壓施加至圖1之OTP記憶體單元之一實例之一橫截面圖。
圖4B係圖4A中所繪示之OTP記憶體單元之一放大圖。
圖5係繪示其中將例如8伏特之一閘極電壓施加至記憶體單元(其中未提供中間隔離層)之一實例之一橫截面圖。
圖6A至圖6C係依序繪示用於製造圖1至圖3中所繪示之OTP記憶體單元之一方法之一實例之程序之橫截面圖。
圖7係依序繪示透過圖1至圖3中所繪示之OTP記憶體單元之額外程序之佈局之一視圖。
圖8係繪示一平面上之圖1、圖2及圖3之OTP記憶體單元之一視圖。
圖9及圖10係繪示根據額外實例之一閘極電極之一本體部分與一突出部分之間之一組合之視圖。
圖11係繪示根據又一實例之一OTP記憶體單元之一示意平面圖。
圖12係沿圖1之線VI-VI獲取之圖11中所繪示之OTP記憶體單元之一橫截面圖；圖13A至圖13C係依序繪示用於製造圖11及圖12中所繪示之OTP記憶體單元之一方法之一實例之程序之示意橫截面圖。
圖14係繪示根據另一實例之一OTP記憶體單元之一示意平面圖。
圖15係沿圖1之線IX-IX獲取之圖14中所繪示之OTP記憶體單元之實例之一橫截面圖。
圖16係繪示圖14及圖15之平面圖之OTP記憶體單元之實例之一視圖以及一垂直橫截面圖(以與圖8類似之一方式)。
圖17A至圖17D係依序繪示用於製造圖14及圖15中所繪示之OTP記憶體單元之一方法之一實例之程序之橫截面圖。
100‧‧‧單次性可程式化(OTP)記憶體單元
110‧‧‧半導體基板
120‧‧‧井
130‧‧‧器件隔離層
140‧‧‧閘極絕緣層/閘極絕緣膜
142A‧‧‧第一熔絲區
142B‧‧‧第二熔絲區
150‧‧‧閘極電極
152A‧‧‧第一突出部分/第一突出單元
152B‧‧‧第二突出部分
161‧‧‧第一外部接面區
162‧‧‧第一內部接面區
163‧‧‧第二外部接面區
164‧‧‧第二內部接面區
170‧‧‧中間隔離層

Claims (27)

  1. 一種單次性可程式化(OTP)記憶體單元，其包括：一第一導電類型之一井；一閘極絕緣層，其形成於該井上且包含第一及第二熔絲區；一第二導電類型之一閘極電極，其形成於該閘極絕緣層上，該第二導電類型與該第一導電類型電荷相反；該第二導電類型之一接面區，其形成於該井中且經配置以包圍該等第一及第二熔絲區；及一隔離層，其形成於該第一熔絲區與該第二熔絲區之間之該井中。
  2. 如請求項1之OTP記憶體單元，其進一步包括與該接面區接觸之形成於該井中之該第一導電類型之一井分接頭。
  3. 如請求項1之OTP記憶體單元，其進一步包括一半導體基板，該井藉由注入該第一導電類型之離子而形成於該半導體基板中，且該井分接頭具有比該井更高之該第一導電類型之一離子濃度。
  4. 如請求項2之OTP記憶體單元，其中該閘極電極包括：一本體部分；及至少一突出部分，其自該本體部分朝向該井分接頭延伸且具有比該本體部分之一寬度更小之一寬度。
  5. 如請求項4之OTP記憶體單元，其中該接面區形成於該閘極電極之一外側上且經配置以包圍該至少一突出部分。
  6. 如請求項4之OTP記憶體單元，其中該閘極電極包括兩個 突出部分，且該隔離層配置於該兩個突出部分之間且比該兩個突出部分更進一步地朝向該井分接頭延伸。
  7. 如請求項4之OTP記憶體單元，其中該閘極絕緣層進一步包括比該熔絲區更厚之一電容器區。
  8. 如請求項7之OTP記憶體單元，其中該閘極絕緣層之該電容器區比該閘極電極之該本體部分更進一步地朝向該井分接頭延伸。
  9. 如請求項7之OTP記憶體單元，其中該閘極絕緣層之該電容器區僅設置於該閘極電極之該本體部分下方，且該閘極絕緣層之該熔絲區與該電容器區兩者係設置於該閘極電極之該突出部分下方。
  10. 如請求項4之OTP記憶體單元，其中該閘極電極包括一突出部分，且該突出部分經配置以覆蓋該隔離層之至少一部分。
  11. 如請求項10之OTP記憶體單元，其中該隔離層比該閘極電極之該突出部分更進一步地朝向該井分接頭延伸，且該隔離層係嵌入至該閘極電極下方。
  12. 如請求項4之OTP記憶體單元，其中該閘極電極包括兩個突出部分，且該突出部分與該隔離層之間存在該接面區之一區。
  13. 如請求項4之OTP記憶體單元，其中該隔離層比該突出部分更進一步地朝向該井分接頭延伸且與該突出部分部分重疊。
  14. 如請求項2之OTP記憶體單元，其進一步包括藉由注入該 第二導電類型之離子而形成於該井之一表面部分上之一植入層。
  15. 一種OTP記憶體單元，其包括：一第一導電類型之一井；一閘極絕緣層，其形成於該井上且包括至少一熔絲區；一閘極電極，其形成於該閘極絕緣層上且摻雜有一第二導電類型之離子，該第二導電類型與該第一導電類型電荷相反；一植入層，其藉由注入該第二導電類型之離子而形成於該井之一表面部分上；及一接面區，其藉由注入該第二導電類型之離子而形成於該井中且經配置以包圍該至少一熔絲區。
  16. 如請求項15之OTP記憶體單元，其進一步包括藉由注入該第一導電類型之離子而形成於該井中且經配置以與該接面區接觸之一井分接頭。
  17. 如請求項16之OTP記憶體單元，其中該閘極電極包括：一本體部分；及至少一突出部分，其自該本體部分朝向該井分接頭延伸且具有比該本體部分之一寬度更小之一寬度。
  18. 如請求項17之OTP記憶體單元，其中該閘極絕緣層進一步包括比該熔絲區更厚之一電容器區。
  19. 如請求項18之OTP記憶體單元，其中該閘極絕緣層之該電容器區僅設置於該閘極電極之該本體部分下方，且該 閘極絕緣層之該熔絲區與該電容器區兩者係設置於該閘極電極之該突出部分下方。
  20. 一種OTP記憶體單元，其包括：一第一導電型井；一閘極絕緣層，其形成於該井上；一第二導電型閘極電極，其形成於該閘極絕緣層上，該第二導電類型與該第一導電類型電荷相反，且該閘極電極包括一本體部分及兩個突出部分；一第二導電型接面區，其形成於該井上以包圍該兩個突出部分；及一隔離層，其形成於該兩個突出部分之間之該井中。
  21. 如請求項20之OTP記憶體單元，其進一步包括經配置以與該接面區接觸之一第一導電型井分接頭。
  22. 如請求項21之OTP記憶體單元，其中該隔離層及該兩個突出部分朝向該井分接頭延伸，且該隔離層比該兩個突出部分更進一步地朝向該井分接頭延伸。
  23. 一種用於形成單次性可程式化(OTP)記憶體單元之方法，該方法包括：在一第一導電型井中形成一隔離層；在該井上形成一閘極絕緣層及一閘極電極，其中該閘極絕緣層包括一電容器區、一第一熔絲區及一第二熔絲區；及將其上方形成該閘極絕緣層及該閘極電極之該井之一上部分暴露於一第二導電類型之離子以形成包圍該閘極 電極之一接面區。
  24. 如請求項23之方法，其中該隔離層之該形成包括：在該井中形成一渠溝且用二氧化矽填充該渠溝。
  25. 如請求項23之方法，其中該電容器區具有比該第一熔絲區及該第二熔絲區更厚之一厚度，且藉由在該井上沈積一預定厚度之一閘極絕緣層材料且接著蝕刻該等第一及第二熔絲區而獲得該電容器區與該等第一及第二熔絲區之厚度差。
  26. 如請求項23之方法，其中當藉由將該井暴露於該第二導電類型之離子而形成該接面區時，該閘極電極摻雜有該第二導電類型之該等離子。
  27. 如請求項23之方法，其進一步包括在該井中形成一第一導電類型之一井分接頭，該第一導電類型之離子在該井分接頭中之濃度高於其在該井中之濃度。
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