TWI733044B - 具有改良之可程式性之單次可程式化單元 - Google Patents
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Abstract
一種積體電路單次可程式化(OTP)記憶體單元具有具增強可程式性之一程式化元件。該程式化元件具有一半導體基板之表面處之一摻雜區域及部分延伸於該半導體基板之一表面上方並沿著該摻雜區域之一邊界延伸之一導電層。該導電層藉由一薄氧化物層自該摻雜區域及該半導體基板之表面移位。該部分延伸導電層提供位置以在程式化期間集中電場並使該薄氧化物層破裂。
Description
本發明係關於OTP (單次可程式化)記憶體單元，且特定言之係關於一種具有改良之可程式性之記憶體單元結構。
一OTP記憶體單元儲存一位元之資訊(「1」或「0」，取決於單元是否已經程式化)。任意界定一位元之值與單元是否經程式化之間之特定對應關係。藉由記憶體單元中之一程式化元件(一MOSFET(金屬氧化物半導體場效應電晶體))之閘極氧化物之擊穿或破裂來執行程式化。隨著MOSFET之閘極氧化物之擊穿，透過閘極氧化物形成一導電插塞，以在閘極電極與MOSFET之一源極/汲極區域及/或MOSFET之源極/汲極下方之本體之間形成一經程式化連接。由於藉由產生一電連接而程式化一單元，故此等記憶體單元有時被稱為「反熔絲」OTP單元。
OTP記憶體單元之程式化之一問題係其可變性。閘極氧化物擊穿可隨著此等單元之一陣列之記憶體單元之不受歡迎之減小之導電率及導電率之大變化而廣泛變化。極其期望達成經程式化連接之持續改良。
本發明解決可改良OTP記憶體單元之可程式性之一種方式。
本發明提供一種積體電路OTP (單次可程式化)記憶體單元，該積體電路OTP (單次可程式化)記憶體單元具有一MOSFET，該MOSFET具有該積體電路之一基板中之一閘極電極以及第一源極/汲極區域及第二源極/汲極區域，該第一源極/汲極區域連接至一第一導電線，且一閘極電極控制該第一源極/汲極區域與該第二源極/汲極區域之間之電連接，該閘極電極係一第二導電線之部分。該OTP單元亦具有程式化元件，該程式化元件具有平行於該第二導電線之一第三導電線及具有一延伸矩形突片之該第三導電線，該突片在三個側部上由該第二源極/汲極區域圍繞並藉由一閘極氧化物層自該第二源極/汲極區域之一表面移位。該矩形增強該記憶體單元之該可程式性。
本發明亦提供一種積體電路OTP (單次可程式化)記憶體單元，該積體電路OTP (單次可程式化)記憶體單元具有一MOSFET，該MOSFET具有該積體電路之一基板中之一閘極電極以及第一源極/汲極區域及第二源極/汲極區域。該第一源極/汲極區域經連接至一第一導電線，且控制該第一源極/汲極區域與該第二源極/汲極區域之間之電連接之該閘極電極係一第二導電線之部分。該OTP記憶體單元亦具有一程式化元件，該程式化單元具有平行於該第二導電線之一第三導電線，其中至少一個延伸部具有沿著該第二源極/汲極區域之一邊界之三個側部，該延伸部藉由一閘極氧化物層自該第二源極/汲極區域之一表面移位，以增強該記憶體單元之該程式化。
本發明進一步提供一種程式化元件，該程式化元件具有一積體電路OTP (單次可程式化)記憶體單元之增強可程式性。該程式化元件包括在一半導體基板之表面處之一摻雜區域及部分延伸於該半導體基板之一表面上方並沿著該摻雜區域之一邊界延伸之一導電層。該導電層藉由一薄氧化物層自該摻雜區域及該半導體基板之表面移位。該部分延伸導電層提供位置以集中電場並藉由該摻雜區域與該導電層之間之一程式化電壓而使薄氧化物層破裂。
考量以下詳細描述及附圖，本發明之其他目的、特徵及優點將變得顯而易見，其中貫穿圖式相同元件符號表示相同特徵。
圖1A係一當前雙電晶體OTP記憶體單元之一俯視圖。記憶體單元具有由一閘極電極17形成之一通路或選擇電晶體，在電極之任一側部上具有兩個N+源極/汲極區域13及14。N+源極/汲極區域13藉由一接點20而連接至OTP記憶體單元上方之一位元線BL (未在圖式中展示)。儘管未在圖式中展示，但位元線BL將在圖式中垂直地延伸並越過接點20。N+源極/汲極區域14形成一第二MOSFET電晶體、可程式化元件或程式化電晶體之一源極/汲極區域。電浮動之一第二N+源極/汲極區域15係第二MOSFET電晶體之部分，該第二MOSFET電晶體具有稍微自兩個N+源極/汲極區域14及15移除並跨越兩個N+源極/汲極區域14及15之一閘極電極16。
應瞭解，閘極電極16及17係字線之部分，該等字線在一個方向上(垂直於位元線BL)跨OTP記憶體單元作為其一部分之一記憶體陣列延伸。字線在其等越過具有源極/汲極區域13、14及15之一記憶體單元區域上方時，變為閘極電極。用於通路電晶體之閘極電極17係記憶體陣列之讀取字線(圖1B中之WLr)，且用於程式化電晶體之閘極電極16係程式化字線(圖1B中之WLp)。為了便於在圖式中識別，閘極電極被標記為「多晶矽(Poly)」及「多晶矽閘極(Poly-gate)」，然而閘極電極可由許多不同導電材料(包含例如，摻雜多晶矽、金屬(諸如鎢及鉭)、矽化物(金屬及多晶矽之合金)、及在半導體處理領域中眾所周知之其他材料及材料之組合)形成。
圖1B中展示圖1A OTP記憶體單元之另一視圖。沿著圖1A中之虛線1B'截取單元之截面側視圖。此稍微風格化之視圖展示一薄絕緣氧化物層19 (一閘極氧化物)將一P型本體12及N+區域13及14與閘極電極17分離。兩個源極/汲極區域13及14及跨越源極/汲極區域13、14之閘極電極17界定通路電晶體之本體12之頂部上之一通道區域。一薄絕緣閘極氧化物層18將本體12及N+區域14及15與閘極電極16分離。兩個源極/汲極區域14及15及跨越源極/汲極區域14、15之閘極電極16界定用於可程式化元件之本體12之頂部上之一通道區域。具有絕緣氧化物之STI (淺溝槽隔離)區域21圍繞記憶體單元並電隔離記憶體單元。一厚場氧化物層22係在STI區域21之頂部上，字線/閘極電極16、17在該厚場氧化物層22上方延伸。儘管未在圖1A之俯視圖中展示，但STI區域21及場氧化物層22圍繞由N+源極/汲極區域13、14及15形成之矩形區域及閘極電極16及17下方之區域。
在雙電晶體OTP記憶體單元之此實例中展示之特定MOSFET技術係一SOI (絕緣層覆矽)程序。P型本體12擱置於一絕緣BOX (埋入氧化物)層11上，該絕緣BOX (埋入氧化物)層11繼而擱置於一半導體基板10上。其他半導體結構及程序可用於建構雙電晶體OTP記憶體單元，諸如在美國專利案第7,471,540號及第7,623,368號中所描述，該兩個專利案讓與本受讓人且為全部目的以引用方式併入本文中。
源極/汲極區域13經連接至位元線BL (未展示)，該位元線BL在圖1A中在記憶體單元上方垂直延伸且在圖1B中在記憶體單元上方水平延伸。源極/汲極區域15保持浮動。藉由閘極電極16 (字線WLp)上之一高電壓、閘極電極17 (字線WLr)上之一電壓以接通通路電晶體及源極/汲極區域13 (位元線BL)上之一電壓以產生跨閘極氧化物18之源極/汲極區域14與本體12之間之一大電壓而執行程式化。此電壓使程式化元件(第二電晶體)之閘極氧化物18擊穿或破裂。隨著閘極氧化物18之擊穿，透過閘極氧化物18形成一導電插塞，以在閘極電極16與N+源極/汲極區域14及/或下方本體12之間形成一經程式化連接。然而，程式化程序及經程式化連接之所得電參數仍存在變化。可期望更大一致性及精確度。
在本發明中，提出一OTP記憶體單元之一不同配置。藉由調整N+源極/汲極區域之邊緣而重新界定記憶體單元之周邊，且可程式化元件自一第二MOSFET改變成通路電晶體之一源極/汲極區域上方之一簡單矩形突片。圖2A係一OTP記憶體單元之一俯視圖，且圖2B係一OTP記憶體單元之一截面圖，該OTP記憶體單元具有類似於圖1A記憶體單元之元件之許多元件。描述根據本發明之一項實施例之差異。
通路電晶體具有稍微自兩個N+源極/汲極區域33及34移除並跨越兩個N+源極/汲極區域33及34之一閘極電極37，類似於圖1A之一配置。N+源極/汲極區域33藉由一接點40而連接至OTP記憶體單元上方之一位元線BL (未在圖式中展示)。儘管未在圖式中展示，但位元線BL將在圖式中於接點40上方垂直地延伸。通路電晶體之N+源極/汲極區域34遠離閘極電極37 (在圖式中水平延伸之讀取字線WLr之部分)延伸。與圖1A、圖1B記憶體單元相比，用於程式化元件之導電層36遠離閘極電極37移位，使得其位於厚場氧化物層42上方。一矩形突片36A自導電層36 (平行於讀取字線WLr延伸之程式化字線WLp之部分)向下延伸以位於靠近N+源極/汲極區域34之一部分上方，並位於圖2A之OTP記憶體單元之圖2B截面側視圖中展示之一薄絕緣氧化物層38上。導電層36及延伸突片36A由與閘極電極37相同之多晶矽閘極材料形成。在製程中，突片36A及閘極電極37係用於形成源極/汲極34 (及33)之遮罩之部分。
可在用於形成通路電晶體之閘極氧化物層39之相同程序步驟中形成薄氧化物層38。兩個層38及39之所得厚度應為相等的。替代地，兩個層38及39可形成為具有不同厚度。氧化物層38之厚度係由用於製造OTP記憶體單元之特定處理技術判定，並較佳使用較薄閘極氧化物。針對55 nm CMOS程序技術，氧化物層38係約20
(埃)。在一程式化操作中，薄氧化物層38類似於圖1A OTP記憶體單元之閘極氧化物18作用。即，為程式化圖2A、圖2B OTP記憶體單元，在突片36A與N+區域34之間產生一大電壓，以使薄氧化物層38破裂。運用字線WLp及WLr以及位元線BL之程式化操作類似於圖1A、圖1B記憶體單元之程式化操作。
圖2C係運用一不同半導體程序製造之圖1A OTP記憶體單元之一截面側視圖。此處，記憶體單元經定位於一P井44中並由STI (淺溝槽隔離)層43隔離。圖式比圖2B圖式更自然及更少風格化。
具有突片36A之所描述之OTP記憶體單元存在許多益處。延伸突片36A之底部及側部形成三個邊緣(在突片之側部及端部)，以在程式化期間集中電場。此外，突片36A上之邊角甚至更多地集中電場。圖2A俯視圖中之邊角(如名稱「高場(High Fields)」指示)，且邊緣依賴於具有小半徑之帶電本體集中電場之眾所周知之物理原理。半徑愈小，場愈集中。此之最佳實例係避雷針。鑑於半導體處理之反覆無常，可期望一程式化元件提供儘可能多位置以使閘極氧化物中之一弱點發生，並增強記憶體單元之可程式性，如圖2A至圖2C之程式化元件所提供。
此外，隨著如與閘極電極18及閘極電極下方之閘極氧化物區域之尺寸相比，突片36A及突片下方之閘極氧化物區域之尺寸之減小，擊穿電流密度亦增加。圖1A、圖1B之程式化電晶體中之擊穿頻繁發生在電晶體之通道區域內。由於突片36A並非一電晶體，故在突片36A之邊緣處發生擊穿，從而導致一更佳讀取電流。
另外地，上覆突片36A及邊緣之交叉點遠離通路電晶體閘極電極37及N+源極/汲極區域33。此減小沿著STI介面經常發生之非期望之擊穿之可能性，該等擊穿通常係有缺陷的。相反，上覆閘極電極16與圖1A、圖1B中之程式化電晶體之STI區域21之邊緣之交叉點非期望地更接近通路電晶體。
最終，突片36A之尺寸與程式化字線WLp之寬度解耦合，因此突片36A之尺寸可經設計用於最佳程式化結果，而不影響字線之寬度，此反過來界定字線之串聯電阻。此並非當前OTP記憶體單元之情況，此係因為字線WLp/閘極電極16之寬度界定通道區域(用於程式化之主動區域)。
用於當前雙電晶體OTP記憶體單元之相同半導體程序可容易地經調適用於製造本發明之OTP記憶體單元。對閘極電極37及源極/汲極區域之N+摻雜區域之位置改變及擴展需要對光微影遮罩進行簡單改變。另一簡單改變產生兩個延伸突片36A，如圖3中所繪示。根據本發明之此實施例，邊緣及邊角之數目針對進一步可程式性而加倍。
因此，具有一或多個延伸突片之所描述之OTP記憶體單元提供一致及精確程式化。經程式化OTP記憶體單元之電參數之可變性減小，且OTP記憶體單元可容易地自當前半導體程序調適。
已出於繪示及描述之目的呈現本發明之此描述。其不意欲為詳盡的或將本發明限於所描述之精確形式，且根據上文教示許多修改及變動係可能的。選擇及描述實施例，以便最佳解釋本發明之原理及其實踐應用。此描述將使其他熟習此項技術者能夠在各種實施例中及結合如適用於一特定用途之各種修改最佳利用及實踐本發明。本發明之範疇係由下文發明申請專利範圍定義。
10‧‧‧半導體基板11‧‧‧絕緣BOX(埋入氧化物)層12‧‧‧P型本體/通路電晶體之本體13‧‧‧N+源極/汲極區域14‧‧‧N+源極/汲極區域15‧‧‧第二N+源極/汲極區域16‧‧‧字線/閘極電極17‧‧‧字線/閘極電極18‧‧‧薄絕緣閘極氧化物層/閘極電極/閘極氧化物19‧‧‧薄絕緣氧化物層20‧‧‧接點21‧‧‧STI(淺溝槽隔離)區域22‧‧‧厚場氧化物層33‧‧‧N+源極/汲極區域34‧‧‧N+源極/汲極區域36‧‧‧導電層36A‧‧‧矩形突片/延伸突片37‧‧‧閘極電極38‧‧‧薄絕緣氧化物層39‧‧‧閘極氧化物層40‧‧‧接點42‧‧‧厚場氧化物層43‧‧‧STI(淺溝槽隔離)層44‧‧‧P井BL‧‧‧位元線WLp‧‧‧程式化字線WLr‧‧‧讀取字線
圖1A展示當前製造之一OTP記憶體單元之一代表性俯視圖；圖1B展示圖1A記憶體單元之一代表性截面側視圖。
圖2A展示根據本發明之一項實施例之一OTP記憶體單元之一代表性俯視圖；圖2B展示用於一個半導體製程之圖2A記憶體單元之一截面側視圖；圖2C展示用於另一半導體製程之圖2A記憶體單元之一截面側視圖。
圖3展示根據本發明之一實施例之圖2A OTP記憶體單元之一變體之一代表性俯視圖。
33‧‧‧N+源極/汲極區域
34‧‧‧N+源極/汲極區域
36‧‧‧導電層
36A‧‧‧矩形突片/延伸突片
37‧‧‧閘極電極
40‧‧‧接點
Claims (19)
- 一種積體電路OTP(單次可程式化)記憶體單元包括：一電晶體，其具有一閘極電極、及在該積體電路OTP記憶體單元之一基板中位於該閘極電極相對側之一第一源極/汲極區域及一第二源極/汲極區域，該第一源極/汲極區域連接至一第一導電線，且該閘極電極控制該第一源極/汲極區域與該第二源極/汲極區域之間之電連接，該閘極電極係一第二導電線之部分；及一程式化元件，其包含：一導電層，其自該電晶體之該閘極電極移位(displace)且經連接至與該第二導電線平行之一第三導電線，及一矩形突片，其從該導電層延伸靠近(next to)該第二源極/汲極區域的一部分且與該第二源極/汲極區域的一表面經由一閘極氧化物層分離(separate)，其中該矩形突片之邊緣從該電晶體之該閘極電極及該第一源極/汲極區域移除以減小沿著該電晶體之一絕緣層及該電晶體之該第一源極/汲極區域之間之一介面發生擊穿(breakdown)的可能性。
- 如請求項1之積體電路OTP記憶體單元，其中該第一導電線包括一位元線，該第二導電線包括用於存取該記憶體單元之一字線，且該第三導電線包括用於程式化該記憶體單元之另一字線。
- 如請求項1之積體電路OTP記憶體單元，其中該第一源極/汲極區域及該第二源極/汲極區域包括N+半導體區域。
- 如請求項1之積體電路OTP記憶體單元，其中該第二導電線及該第三導電線各包括一多晶矽閘極材料。
- 如請求項4之積體電路OTP記憶體單元，其中該矩形突片包括該多晶矽閘極材料。
- 如請求項1之積體電路OTP記憶體單元，其進一步包括從該導電層延伸靠近該第二源極/汲極區域的另一部分且與該第二源極/汲極區域的該表面經由該閘極氧化物層分離之另一矩形突片。
- 如請求項6之積體電路OTP記憶體單元，其中該另一矩形突片平行於該矩形突片延伸。
- 一種積體電路OTP(單次可程式化)記憶體單元包括：一電晶體，其具有一閘極電極、及在該積體電路OTP記憶體單元之一基板中位於該閘極電極相對側之一第一源極/汲極區域及一第二源極/汲極區域，該第一源極/汲極區域連接至一第一導電線，且該閘極電極控制該第一源極/汲極區域與該第二源極/汲極區域之間之電連接，該閘極電極係一第二導電線之部分；及一程式化元件，其具有平行於該第二導電線之一第三導電線，其中至少一個延伸部具有沿著該第二源極/汲極區域之一邊界之三個側部，該至少一個延伸部藉由一閘極氧化物層與該第二源極/汲極區域之一表面分 離，且該至少一個延伸部之邊緣從該電晶體之該閘極電極及該第一源極/汲極區域移除以減小沿著該電晶體之一絕緣層及該電晶體之該第一源極/汲極區域之間之一介面發生擊穿(breakdown)的可能性。
- 如請求項8之積體電路OTP記憶體單元，其中該第一導電線包括一位元線，該第二導電線包括用於存取該記憶體單元之一字線，且該第三導電線包括用於程式化該記憶體單元之另一字線。
- 如請求項8之積體電路OTP記憶體單元，其中該第一源極/汲極區域及該第二源極/汲極區域包括N+半導體區域。
- 如請求項8之積體電路OTP記憶體單元，其中該第二導電線及該第三導電線各包括一多晶矽閘極材料。
- 如請求項11之積體電路OTP記憶體單元，其中該至少一個延伸部包括該多晶矽閘極材料。
- 如請求項8之積體電路OTP記憶體單元，其中該程式化元件進一步包括來自該第三導電線之一第二延伸部，該第二延伸部具有沿著該第二源極/汲極區域之該邊界之三個側部，該第二延伸部藉由該閘極氧化物層與該第二源極/汲極區域之該表面分離。
- 如請求項13之積體電路OTP記憶體單元，其中該第二延伸部平行於 該至少一個延伸部之一第一延伸部延伸。
- 一種用於一積體電路OTP(單次可程式化)記憶體單元之程式化元件，該程式化元件包括：一摻雜區域，其在一半導體基板中；一導電層，其部分延伸於該半導體基板上方並藉由一第一氧化物層與該半導體基板之一表面分離；及至少一個矩形突片，其從該導電層延伸靠近(next to)該摻雜區域的一部分且與該摻雜區域的一表面經由一第二氧化物層分離(separate)，其中該至少一個矩形突片之邊緣從用於該記憶體單元之一通路電晶體之一閘極電極及該半導體基板中另一摻雜區域移除以減小沿著該半導體基板之一絕緣層及該另一摻雜區域之間之一介面發生擊穿(breakdown)的可能性，該摻雜區域及該另一摻雜區域位於該閘極電極之相對側。
- 如請求項15之程式化元件，其中該摻雜區域包括用於該記憶體單元之該通路電晶體之一源極/汲極區域。
- 如請求項16之程式化元件，其中該摻雜區域包括該半導體基板中之一N+區域。
- 如請求項15之程式化元件，其中該至少一個矩形突片包括沿著該摻雜區域之一邊界之至少三個側部。
- 如請求項15之程式化元件，其中該至少一個矩形突片包括沿著該摻雜區域之一邊界之六個側部。
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