KR20140018575A - Ｏｔｐ 메모리 셀 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 OTP 메모리 셀은, 제1 타입의 이온들의 주입에 의해 형성된 웰을 포함하는 반도체 기판; 상기 웰 위에 형성되며, 제1 및 제2 퓨즈 영역을 포함하는 게이트 절연막; 상기 게이트 절연막 위에 형성되며, 상기 제1 타입과 반대되는 제2 타입의 이온들로 도핑된 게이트 전극; 상기 제2 타입의 이온들의 주입에 의해 상기 웰 내에 형성되며, 상기 제1 및 제2 퓨즈 영역을 둘러싸도록 배치되는 접합영역; 및 상기 제1 퓨즈 영역과 상기 제2 퓨즈 영역 사이에 위치하는 반도체 기판의 일 영역에 형성되는 중간 분리막;을 포함한다.

Description

ＯＴＰ 메모리 셀 및 그 제조 방법{OTP MEMORY CELL AND FABRICATING METHOD THEREOF}
본 발명은 OTP 메모리 셀 및 그 제조 방법에 관한 것으로서, 보다 특정적으로는, 안티퓨즈(Anti-Fuse) 유형의 OTP 메모리 셀 및 그 제조 방법에 관한 것이다.
OTP(One Time Programmable) 메모리 소자는 비휘발성 메모리 소자의 일 유형으로서 회로 상에서 단지 1회의 프로그래밍이 가능한 메모리 소자를 지칭한다.
다양한 유형의 OTP 메모리 소자들이 존재하며, 그 중 안티퓨즈 유형의 OTP 메모리 소자의 경우 그 단위 셀(unit cell)은 기판에 형성된 웰(well), 상기 웰 위에 형성되며 적어도 하나의 퓨즈 영역을 포함하는 게이트 절연막, 상기 게이트 절연막 위에 형성되는 게이트 전극, 및 상기 웰 내에 형성된 접합영역(소스 및 드레인 영역)을 포함함이 일반적이다.
상기 게이트 전극에 쓰기 전압이 인가될 경우 상기 퓨즈 영역의 절연 상태가 파괴(블로잉: blowing)됨으로써 게이트 절연막의 퓨즈 영역과 그 퓨즈 영역에 인접한 접합영역은 일정 범위의 저항값을 갖는 저항으로 작용하게 된다.
퓨즈 영역은 블로잉 후 저항값이 일정 범위를 넘어서는 큰 값을 갖는 경우가 있으며 이는 블로잉 실패에 해당되므로 이러한 안티퓨즈 유형의 메모리 소자는 수율 향상을 위해 단위 셀 내에 두 개의 퓨즈를 구비할 수 있다. 이 경우, 둘 중 어느 하나의 퓨즈 영역이 블로잉될 경우 다른 하나의 퓨즈 영역에 걸리는 쓰기 전압이 강하됨으로써 다른 하나의 퓨즈 영역의 블로잉이 실패할 수 있으며, 따라서 먼저 블로잉된 퓨즈 영역이 블로잉 실패인 경우 두 퓨즈 영역 모두 블로잉 실패에 해당되어 이에 따라 읽기 동작(read operation)시 오류가 발생될 수 있다.
한편, 상기 게이트 전극에 쓰기 전압 인가시 상기 퓨즈 영역의 가장자리 영역에서 블로잉되는 것이 이상적이지만, 경우에 따라서는 퓨즈 영역의 중앙부에서 블로잉이 일어남으로써 블로잉 후 퓨즈 폴리(퓨즈 영역)과 하부 웰이 역방향 다이오드를 형성하는 경우가 있다. 이러한 경우 그 단위 셀은 불량 셀이 된다.
본 발명의 목적은, 2개 이상의 퓨즈 영역을 구비한 안티퓨즈 유형의 OTP 메모리 셀 있어서, 퓨즈 영역의 블로잉 가능성을 높이는 것, 및 퓨즈 영역의 중앙부가 블로잉되더라도 해당 셀의 불량을 방지하는 것에 있다.
상기 목적을 달성하기 위해, 본 발명은, 제1 타입의 이온들의 주입에 의해 형성된 웰을 포함하는 반도체 기판; 상기 웰 위에 형성되며, 제1 및 제2 퓨즈 영역을 포함하는 게이트 절연막; 상기 게이트 절연막 위에 형성되며, 상기 제1 타입과 반대되는 제2 타입의 이온들로 도핑된 게이트 전극; 상기 제2 타입의 이온들의 주입에 의해 상기 웰 내에 형성되며, 상기 제1 및 제2 퓨즈 영역을 둘러싸도록 배치되는 접합영역; 및 상기 제1 퓨즈 영역과 상기 제2 퓨즈 영역 사이에 위치하는 반도체 기판의 일 영역에 형성되는 중간 분리막;을 포함하는 것을 특징으로 하는 OTP 메모리 셀을 제공한다.
상기 OTP 메모리 셀은 상기 제1 타입의 이온들의 주입에 의해 상기 웰 내에 형성되며, 상기 접합영역에 접하도록 배치되는 웰텝을 더 포함할 수 있다.
상기 게이트 전극은, 몸체부; 및 상기 몸체부로부터 상기 웰텝을 향해 연장되며 상기 몸체부의 폭보다 작은 폭을 갖는 적어도 하나의 돌출부;를 포함할 수 있다.
상기 접합영역은 상기 게이트 전극의 외측에 형성되며 상기 적어도 하나의 돌출부를 감싸도록 배치될 수 있다.
상기 게이트 전극은 두 개의 돌출부를 포함하며, 상기 중간 분리막은 상기 두 개의 돌출부 사이에 배치되고 상기 두 개의 돌출부에 비해 상기 웰텝을 향해 더 연장된 것일 수 있다.
상기 게이트 절연막은 상기 퓨즈 영역보다 더 두꺼운 커패시터 영역을 더 포함할 수 있다.
상기 게이트 절연막의 커패시터 영역은 상기 게이트 전극의 몸체부에 비해 상기 웰텝을 향해 더 연장된 것일 수 있다.
상기 게이트 전극의 몸체부 아래에는 상기 게이트 절연막의 커패시터 영역 만이 존재하고, 상기 게이트 전극의 돌출부 아래에는 상기 게이트 절연막의 커패시터 영역 및 퓨즈 영역이 모두 존재할 수 있다.
상기 게이트 전극은 하나의 돌출부를 포함하며, 상기 돌출부는 상기 중간 분리막을 적어도 부분적으로 덮도록 배치되는 것일 수 있다.
상기 중간 분리막은 상기 돌출부보다 더 길게 형성되고 폐쇄(closed) 형상을 갖는 것일 수 있다.
상기 게이트 전극은 두 개의 돌출부를 포함하며, 상기 돌출부와 상기 중간 분리막 사이에 상기 접합 영역의 일 영역이 존재할 수 있다.
상기 중간 분리막은 상기 돌출부보다 더 길게 형성되고 상기 돌출부와 부분적으로 중첩되는 것일 수 있다.
상기 OTP 메모리 셀은 상기 제2 타입의 이온들의 주입에 의해 상기 웰의 표면부에 형성되는 임플란트막을 더 포함하는 것일 수 있다.
상기 목적을 달성하기 위해, 본 발명은 또한, 제1 타입의 이온들의 주입에 의해 형성된 웰을 포함하는 반도체 기판; 상기 웰 위에 형성되며, 적어도 하나의 퓨즈 영역을 포함하는 게이트 절연막; 상기 게이트 절연막 위에 형성되며, 상기 제1 타입과 반대되는 제2 타입의 이온들로 도핑된 게이트 전극; 상기 제2 타입의 이온들의 주입에 의해 상기 웰의 표면부에 형성되는 임플란트막; 및 상기 제2 타입의 이온들의 주입에 의해 상기 웰 내에 형성되며, 상기 적어도 하나의 퓨즈 영역을 둘러싸게 배치되는 접합영역;을 포함하는 것을 특징으로 하는 OTP 메모리 셀을 제공한다.
상기 OTP 메모리 셀은 상기 제1 타입의 이온들의 주입에 의해 상기 웰 내에 형성되며, 상기 접합영역에 접하도록 배치되는 웰텝을 더 포함하는 것일 수 있다.
상기 게이트 전극은, 몸체부; 및 상기 몸체부로부터 상기 웰텝을 향해 연장되며 상기 몸체부의 폭보다 작은 폭을 갖는 적어도 하나의 돌출부;를 포함하는 것일 수 있다.
상기 게이트 절연막은 상기 퓨즈 영역보다 더 두꺼운 커패시터 영역을 더 포함하는 것일 수 있다.
상기 게이트 전극의 몸체부 아래에는 상기 게이트 절연막의 커패시터 영역 만이 존재하고, 상기 게이트 전극의 돌출부 아래에는 상기 게이트 절연막의 커패시터 영역 및 퓨즈 영역이 모두 존재하는 것일 수 있다.
상기 목적을 달성하기 위해, 본 발명은 또한, 제1 타입의 웰을 포함하는 반도체 기판; 상기 웰 위에 형성되는 게이트 절연막; 상기 게이트 절연막 위에 형성되고, 상기 제1 타입과 반대되는 제2 타입을 가지며, 몸체부 및 두 개의 돌출부로 이루어진 게이트 전극; 상기 두 개의 돌출부를 둘러싸도록 상기 웰에 형성되며 제2 타입을 갖는 접합영역; 및 상기 두 개의 돌출부 사이에서 상기 반도체 기판에 형성되는 중간 분리막;을 포함하는 것을 특징으로 하는 OTP 메모리 셀을 제공한다.
상기 OTP 메모리 셀은, 상기 제1 타입을 가지며 상기 접합영역에 접하도록 배치되는 웰텝을 더 포함하는 것일 수 있다.
상기 중간 분리막 및 상기 두 개의 돌출부는 상기 웰텝을 향해 연장되며, 상기 중간 분리막이 상기 두 개의 돌출부에 비해 상기 웰텝을 향해 더 연장된 것일 수 있다.
도 1은 본 발명에 따른 OTP 메모리 셀의 제1 실시예를 도시한 개략적인 평면도이다.
도 2는 도 1에 도시된 OTP 메모리 셀을 Ⅱ-Ⅱ 선을 따라 절단한 단면도이다.
도 3은 도 1의 OTP 메모리 셀을 Ⅲ-Ⅲ 선을 따라 절단한 단면도이다.
도 4는 도 1의 OTP 메모리 셀에 예로써 8V의 게이트 전압이 인가되는 경우를 설명하기 위한 도면이다.
도 5는 중간 분리막이 구비되지 않은 메모리 셀의 예로써 8V의 게이트 전압이 인가되는 경우를 설명하기 위한 도면이다.
도 6a 내지 6c는 도 1 내지 3에 도시된 OTP 메모리 셀의 제조 방법을 순차적으로 도시한 단면도들이다.
도 7은 도 1 내지 3에 도시된 OTP 메모리 셀의 추가 공정에 대한 레이아웃(layout)을 순차적으로 도시한 도면이다.
도 8은 도 1, 도 2, 및 도 3을 하나의 평면 상에 함께 도시한 것이다.
도 9 및 10은 게이트 전극의 몸체부와 돌출부 간의 결합 형태의 대안적인 실시예들을 도시한 도면이다.
도 11은 본 발명에 따른 OTP 메모리 셀의 제2 실시예를 도시한 개략적인 평면도이다.
도 12는 도 11에 도시된 OTP 메모리 셀을 Ⅵ-Ⅵ 선을 따라 절단한 단면도이다.
도 13a 내지 13c는 도 11 및 12에 도시된 OTP 메모리 셀의 제조 방법을 순차적으로 도시한 단면도들이다.
도 14은 본 발명에 따른 OTP 메모리 셀의 제3 실시예를 도시한 개략적인 평면도이다.
도 15는 도 14에 도시된 OTP 메모리 셀을 Ⅸ-Ⅸ 선을 따라 절단한 단면도이다.
도 16은 도 8의 유사 형태 도면으로서, 도 14 및 15의 평면도들과 함께 그것의 종방향 단면도를 추가하여 나타낸 도면이다.
도 17a 내지 17d는 도 14 및 15에 도시된 OTP 메모리 셀의 제조 방법을 순차적으로 도시한 단면도들이다.
이하에서는 첨부된 도면들을 참조하여 본 발명에 따른 안티퓨즈 유형의 OTP 메모리 셀의 실시예들에 대해 상세히 설명한다. 설명의 편의상 도면들은 개략적으로 도시되며, 이들 도면에서 본 발명에 따른 실제 OTP 메모리 셀을 이루는 구성들 중에서 본 발명의 본질적 특징과 관련성이 낮은 일부 구성들은 생략되어 있음을 유의한다.
도 1은 본 발명에 따른 OTP 메모리 셀의 제1 실시예를 도시한 개략적인 평면도이고, 도 2는 도 1에 도시된 OTP 메모리 셀을 Ⅱ-Ⅱ 선을 따라 절단한 단면도이며, 도 3은 도 1의 OTP 메모리 셀을 Ⅲ-Ⅲ 선을 따라 절단한 단면도이다.
도 1 내지 3을 참조하면, 본 발명의 제1 실시예에 따른 OTP 메모리 셀(100)은, 반도체 기판(110), 게이트 절연막(140), 게이트 전극(150), 접합영역(160), 웰텝(190) 및 중간 분리막(170)을 포함한다.
도 1에서 상기 게이트 전극(150)은 몸체부(151)와 제1 및 제2 돌출부(152A, 152B)로 구성된다. 제1 및 제2 돌출부(152A, 152B) 영역에서 블로잉이 일어나도록 설계되어 있다. 돌출부가 2개인 것은 OR 타입 OTP 퓨즈를 제조하기 위함이다. 즉 돌출부가 퓨즈 역할을 하는데, 2개 Fuse 중 하나가 Soft breakdown 불량 cell 이고, 다른 한 개의 퓨즈는 정상일 경우를 대비하기 위해서이다. 한 개의 퓨즈가 불량이더라도, 다른 하나는 정상 퓨즈로서 블로잉될 확률이 크므로 Cell 단위로 보면 OR type이 되어 블로잉 수율을 높게 할 수 있다.
도 2에서 보듯이 제1 및 제2 돌출부(152A, 152B) 영역의 아래에 형성되어 있는 게이트 절연막(140)이 상대적으로 몸체부(150) 영역의 아래에 형성되어 있는 게이트 절연막(140)의 두께보다 얇다. 같은 전압을 가할 경우 상대적으로 두께가 얇은 게이트 절연막이 깨지기 쉽다. 접합영역(160)은 게이트 전극(150)의 바깥 영역에 형성된다. 왜냐하면 게이트 전극(150)을 형성한 후에 이온 주입 공정을 통해 접합영역(160)이 형성되기 때문이다.중간 분리막(170)은 제1 돌출부(152A)와 제2 돌출부(152B) 사이에 형성되며, 접합 영역(160)을 분리시키는 모양을 하고 있다.
중간 분리막(170)은 웹텝(190)을 향해서 형성되어 있는데, 웰텝(190) 영역까지 형성되어 있지 않고 접합 영역(160)의 중간에 멈춰져 있다. 중간 분리막(170)은 제1 및 제2 돌출부(152A, 152B)의 길이보다 더 길게 나와 있는 것이 바람직하다. 예를 들어, 제1 돌출부(152A) 영역에서 블로잉이 일어난 경우, 전압 강하가 일어나는데, 중간 분리막(170)이 더 길게 나와 있으므로 말미암아, 제1 돌출부(152A)의 주변에 형성되어 있는 접합 영역으로부터 제2 돌출부(152B)의 주변에 형성되어 있는 접합 영역으로 전압이 전달되는 경로가 그 만큼 길어진다. 이로 인해 접합 영역을 통해서 강하된 전압 전달 속도가 느려지게 된다. 그 만큼 제2 전압 전달 제1 돌출부(152A)에 가했던 전압으로 깨질 확률이 높아진다. 만약 제1 돌출부(152A)와 제2 돌출부(152B) 사이의 경로가 가까우면 종래 기술에서 언급된 문제점이 드러난다. 각 돌출부와 중간분리막의 길이 차이는 0.1 - 0.3 um 이다. 즉, 각 돌출부의 길이가 0.5 um 이면 몸체부로부터 시작되는 중간 분리막(170)의 길이는 0.6 - 0.8 um이다. 중간 분리막(170)의 폭은 0.3 - 0.4 um 이다.
도 1 및 2에 도시된 바와 같이, 웰텝(190)과 접합영역(160)은 서로 접하도록 배치된다. 본 실시예에서 웰(120)은 P 타입이므로 웰텝(190)도 P 타입이 된다. 이러한 웰텝(190)의 도움으로 웰(120)에 소정의 전압(예로써, 0V)이 인가될 수 있다.
도 3에 표시된 참조 번호 '130'은 OTP 메모리 셀(100)의 활성 영역(active region)을 정의하는 소자 분리막이며, 도 1 및 2에서는 설명의 편의상 소자 분리막(130)이 생략되어 있음을 유의한다. 한편, 도 1에 표시된 참조 번호 '190'은 웰(120)에 동일 타입의 이온들을 더 높은 밀도로 주입하여 형성된 웰텝 (well tap)을 나타낸다.
상기 반도체 기판(110)에는 이온 주입 공정을 통해 P 타입의 이온들을 도핑함으로써 형성된 웰(120)을 포함한다. 다시 말해서 반도체 기판(100)은 P 웰(120)을 포함한다. 한편, 반도체 기판(110)은 예로써 실리콘 기판으로 제조될 수 있다.
상기 게이트 절연막(140)은 반도체 기판(110) 위에 형성되며, 보다 구체적으로 반도체 기판(110)의 웰(120) 위에 형성된다. 이러한 게이트 절연막(140)은 커패시터 영역(141)와 커패시터 영역(141)으로부터 연장 형성된 제1 및 제2 퓨즈 영역(142A, 142B)을 포함한다. 도 2에 도시된 바와 같이, 커패시터 영역(141)은 퓨즈 영역들(142A, 142B)보다 더 두껍게 형성되며, 따라서 커패시터 영역(141)과 퓨즈 영역들(142A, 142B) 사이에는 단차가 있다. 퓨즈 영역들(142A, 142B)에 형성된 게이트 절연막(140)의 두께가 커패시터 영역(141)에 형성되어 있는 게이트 절연막(140) 보다 상대적으로 얇기 때문에 블로잉하기 위해 일정 전압이 가해지면 먼저 퓨즈 영역(142A, 142B)들에 형성되어 있는 게이트 절연막(140)이 깨지게 된다.
상기 게이트 전극(150)은 게이트 절연막(140) 위에 형성되며 게이트 절연막(150)과 중첩되는 배치를 갖는다. 따라서, 게이트 전극(150)은 게이트 절연막(140)의 커패시터 영역(141)과 중첩되는 몸체부(151)와 게이트 절연막(140)의 제1 및 제2 퓨즈 영역(142A, 142B)와 중첩되는 제1 및 제2 돌출부(152A, 152B)를 포함한다. 이러한 게이트 전극(150)은 반도체 기판(110)의 웰(120)의 도핑 타입과 반대되는 도핑 타입을 갖는다. 전술했듯이 반도체 기판(110)의 웰(120)은 P 타입의 이온들의 주입에 의해 형성되므로, 게이트 전극(150)은 N 타입의 이온들에 의해 도핑된다. 대안적으로, 반도체 기판(110)의 웰(120)이 N 타입일 경우, 게이트 전극(150)은 P 타입으로 형성된다.
상기 접합영역(160)은 게이트 전극(150)의 도핑 타입과 동일 타입의 이온들의 주입에 의해 웰(120) 내에 형성된다. 따라서 게이트 전극(150)과 마찬가지로, 접합영역(160)은 반도체 기판(110)의 웰(120)의 도핑 타입과는 반대되는 도핑 타입을 갖는다. 본 실시예에서 게이트 전극(150)은 N 타입의 이온들로 도핑되므로 접합영역(160)은 N 타입의 이온들의 주입에 의해 형성된다. 대안적으로, 반도체 기판(110)의 웰(120)이 N 타입일 경우, 접합영역(160)은 P 타입으로 형성된다.
도 1 및 3으로부터 알 수 있듯이, 접합영역(160)은 게이트 전극(150)의 제1 및 제2 돌출부(152A, 152B) 아래에 중첩 배치된 게이트 절연막(140)의 제1 및 제2 퓨즈 영역(142A, 142B)을 둘러싸도록 배치된다. 그리고, 접합영역(160)은, 제1 퓨즈 영역(142A)을 둘러싸도록 제1 퓨즈 영역(142A)의 외측 및 내측에 배치된 제1 외측 접합영역(161) 및 제1 내측 접합영역(162)과, 제2 퓨즈 영역(142B)을 둘러싸도록 제2 퓨즈 영역(142B)의 외측 및 내측에 배치된 제2 외측 접합영역(163) 및 제2 내측 접합영역(164)을 포함한다. 다시 말해서, 제1 외측 접합영역(161)은 제1 퓨즈 영역(142A)의 외측 가장자리에 접하도록 배치되고, 제1 내측 접합영역(162)은 제1 퓨즈 영역(142A)의 내측 가장자리에 접하도록 배치되며, 제2 외측 접합영역(163)은 제2 퓨즈 영역(142B)의 외측 가장자리에 접하도록 배치되며, 제2 내측 접합영역(164)은 제2 퓨즈 영역(142B)의 내측 가장자리에 접하도록 배치된다.
상기 중간 분리막(170)은 제1 퓨즈 영역(142A)과 제2 퓨즈 영역(142B) 사이에 있는 반도체 기판(110)의 일 영역에 형성된다. 이러한 중간 분리막(170)은 반도체 기판(110)에 트렌치를 형성하고 그 트렌치 내에 절연막(예로써, silicon oxide)로 충전함으로써 형성된다.
제1 퓨즈 영역(142A)과 제2 퓨즈 영역(142B) 사이에 배치되는 접합영역 부분은 상기 중간 분리막(170)에 의해 공간적으로 두 개의 부분으로 분리된다. 즉, 중간 분리막(170)에 의해 접합영역(160)의 제1 내측 접합영역(162) 및 제2 내측 접합영역(164)은 공간적으로 분리된다.
이처럼 제1 내측 접합영역(162)과 제1 내측 접합영역(164) 사이에 중간 분리막(170)이 배치됨으로써, 쓰기 동작시 두 개의 퓨즈 영역들(152A, 152B) 중 어느 하나의 블로잉(blowing)이 먼저 수행되더라도 나머지 다른 하나의 퓨즈 영역에 걸리는 전압의 강하가 발생하지 않는다. 따라서, 나머지 다른 하나의 퓨즈 영역의 블로잉도 원활하게 수행될 수 있다. 그리하여 읽기 동작시 OTP 메모리 셀(100)은 불량 없이 읽혀질 수 있다('ON'으로 읽힘).
도 4에 도시된 바와 같이, 쓰기 동작시 퓨즈 영역들(142A, 142B)의 블로잉을 위해 8V의 쓰기 전압이 적용되는 경우를 예를 들면, 본 실시예의 OTP 메모리 셀(100)의 경우에는 두 퓨즈 영역들(142A, 142B) 중 어느 하나가 블로잉되더라도 나머지 다른 하나의 퓨즈 영역에 걸리는 전압은 '8V' 로 유지됨으로써 그 나머지 다른 하나의 퓨즈 영역의 블로잉도 원활히 수행될 수 있다. 도 4는 예로써, 제1 퓨즈 영역(142A)의 'A' 영역이 먼저 블로잉된 후, 제2 퓨즈 영역(142B)의 'C' 영역이 블로잉되는 경우를 나타낸다.
반면, 도 5를 참조하면, 중간 분리막(170)이 없는 OTP 메모리 셀(100')의 경우에는 두 퓨즈 영역들(142A, 142B) 중 어느 하나가 블로잉되면 나머지 다른 하나의 퓨즈 영역에 걸리는 전압이 강하될 수 있으며, 이로 인해 그 다른 하나의 퓨즈 영역의 블로잉이 실패할 가능성이 높아진다. 이러한 블로잉 실패시 해당 메모리 셀은 저항 값이 읽기 가능 범위를 초과하여 쓰기가 수행되지 않은 메모리 셀로 읽혀질 수 있다(즉, 'OFF' 로 잘못 읽혀짐). 즉, 2개의 퓨즈 영역(142A, 142B) 중에서 왼쪽 퓨즈 영역(142A)이 그것의 A 지점(끝 부분)에서 파괴되면 하부 N 액티브 전위(162)가 순간적으로 높아져(예로써 0V에서 2V로 높아짐) 다른 오른쪽 퓨즈 영역(142B)에 걸리는 전압은 8-2=6V가 된다. 8V보다 작은 전압이 가해짐으로써 오른쪽 퓨즈 영역은 그것의 C 지점(끝 부분 또는 중간 부분)에서 파괴가 일어나지 않을 수 있다. 만약 A 지점만 파괴가 일어나고 C 지점은 파괴가 일어나지 않은 상태일 경우, A 지점의 파괴 후 저항 값이 예로써 1만 ohm이면 문제가 된다. 읽기 동작시 기준 값이 1천 ohm 이하여야 하는데, 1만 ohm이면 ON이 아닌 것으로 읽히게 되며, OFF=> ON 이 되지 않으므로 문제가 된다.
도 6a 내지 6c는 도 1 내지 3에 도시된 OTP 메모리 셀(100)의 제조 방법을 순차적으로 도시한 단면도들이다. 이를 참조하여 OTP 메모리 셀(100)의 제조 방법을 살펴보면 다음과 같다.
도 6a를 참조하면, 우선 반도체 기판(110)에 소자 분리막(130)과 중간 분리막(170)을 형성한다. 이들 소자 분리막(130) 및 중간 분리막(170)은 트렌치를 형성하고 그 트렌치 내에 절연막(예로써, 실리콘 옥사이드)를 충진함으로써 형성될 수 있다. 이들 분리막들(130, 170)을 형성한 이후 반도체 기판(110)의 상측으로부터 P 타입의 이온들을 주입함으로써 반도체 기판(110)에 P 웰(120)을 형성한다.
도 6b를 참조하면, 다음으로 반도체 기판(110)의 웰(120) 위에 제1 및 제2 퓨즈 영역(142A, 142B)을 포함하는 게이트 절연막(140)을 형성하고, 이어서 게이트 절연막(140) 위에 게이트 전극(150)을 게이트 절연막(140)과 중첩 배치되도록 형성한다. 예로써, 게이트 절연막(150)은 습식 산화 공정 또는 라이칼 이온(radical ion)을 이용한 산화 공정으로 형성될 수 있다. 도 2에 도시된 바와 같이 게이트 절연막(140)의 커패시터 영역(141)과 퓨즈 영역(142A, 142B) 사이에는 단차가 있는데, 이러한 단차는 예로써, 일정 두께의 게이트 절연막 물질을 증착한 후 식각 공정에 의해 퓨즈 영역(142A, 142B)을 정해진 두께 만큼 식각함으로써 형성될 수 있다. 한편, 게이트 전극(150)은 폴리실리콘 및 메탈 전극 중 선택된 어느 하나의 물질로 제조될 수 있다.
도 6c를 참조하면, 마지막으로 반도체 기판(110)의 상측으로부터 N 타입의 이온들을 주입함으로써 게이트 전극(150)을 N 타입으로 도핑시킴과 동시에 반도체 기판(110)의 웰(120) 내에 N 타입의 접합영역(160)을 형성한다. 전술한 바와 같이 접합영역(160)은 제1 외측 접합영역(161), 제1 내측 접합영역(162), 제2 외측 접합영역(163), 및 제2 내측 접합영역(164)을 포함하며, 여기서 제1 내측 접합영역(162)와 제2 내측 접합영역(164)은 선행적으로 이미 형성된 중간 분리막(170)에 의해 공간적으로 분리된 배치를 갖게 된다.
그리고 도 7에 OTP 메모리 셀(100)의 추가 공정에 대한 레이아웃(layout)을 순차적으로 도시하였다. 접합 영역(160)이 할 수 있는 활성 영역(active region)과 게이트 전극(150)이 형성된 후, 도 7의 (b)에 도시된 바와 같이, 컨택트 플러그 공정이 진행된다. 즉, 게이트 전극(150)에 연결되는 폴리 컨택트(C1, C2), 접합 영역(160)에 접촉하는 N 액티브 컨택트(C3), 및 P 타입의 웰텝(190)과 연결되는 P 액티브 컨택트(C4)가 형성된다. 이후, 도 7의 (c)에 도시된 바와 같이, 폴리 컨택트(C1, C2) 위에 메탈층(M1)과, N 액티브 컨택트(C3) 및 P 액티브 컨택트(C4)를 동시에 연결하는 메탈층(M2)이 같은 층으로 형성된다. 여기서 두 메탈층(M1, M2)은 서로 일정 거리 떨어져 있어야 한다.
도 8은 전술한 도 1, 도 2, 및 도 3을 하나의 평면 상에 함께 도시한 것이다. 2개의 돌출부가 웰텝을 향해서 뻗어 있고, 돌출부와 중간 분리막 사이에 접합영역이 존재하며, 중간 분리막의 길이가 돌출부의 길이보다 더 크게 하는 구조이다. 도 8에서 보듯이, N+ 이온 주입 영역인 접합영역(160)이 형성되고, P+ 이온 주입 영역인 P 타입의 웰텝(190)이 형성되어 있다. 게이트 절연막(140)이 한 쌍의 퓨즈 영역(142A, 142B)을 갖고 있으므로, 게이트 절연막(140)의 커패시터 영역(141)과 퓨즈 영역(142A, 142B) 사이의 경계가 중요하다. 도 8에서 알 수 있듯이, 상대적으로 두꺼운 커패시터 영역(141)은 돌출 부분이 시작되는 지점으로부터 α라인까지 D1(대략 0.1-0.3 um) 만큼 더 길게 연장된다. 즉, 게이트 전극(150)는 몸체부(151)와 돌출부(152A, 152B)로 나뉘는데, 이 몸체부(151)와 돌출부(152A, 152B)의 경계로부터 α라인까지 더 연장된다. 이렇게 함으로써 게이트 전극(150)의 몸체부(151) 안쪽에는 상대적으로 얇은 게이트 옥사이드(퓨즈 영역)가 형성되지 않게 된다. 만약 얇은 게이트 옥사이드가 몸체부(151) 영역에 형성되면 여러 가지 문제점이 발생할 수 있다. 예를 들면, 몸체부(151)와 얇은 게이트 옥사이드 사이에 누설 전류 패스(leakage current path)가 형성되어 블로잉이 잘 되지 않는 문제점이 발생할 수 있다. 그러므로 2개의 돌출 부위와 상대적으로 얇은 게이트 옥사이드 영역이 중첩되는 영역에서 블로잉이 일어나게 하는 것이 중요하다. 그렇게 하기 위해 상대적으로 두꺼운 게이트 옥사이트 영역(커패시터 영역)이 상기 D1만큼 더 연장되는 것이다. 다시 말하면, 몸체부(151) 아래에서는 두꺼운 게이트 절연막 만이 존재하고, 각 돌출부 아래에는 두꺼운 게이트 절연막과 얇은 두꺼운 게이트 절연막이 공존한다.
여기서 얇은 게이트 옥사이드의 둘레 길이는 α라인을 시작점으로 해서 결정된다. 그 둘레 길이가 작을수록 소자 신뢰성 관점에서 바람직하다.
여기서 퓨즈 전극이라 할 수 있는 게이트 전극의 몸체부(151)와 돌출부(152)의 결합 형태는 도 9 및 10에서와 같이 여러 가지로 변경될 수 있다. 도 9에서 보듯이, 1개의 돌출부가 웰텝을 향해서 뻗어 있고, 돌출부가 중간 분리막을 넓게 덮는 구조이다. 또한 중간 분리막의 길이가 돌출부의 길이보다 더 크게 하는 구조이며 중간 분리막이 폐쇄(closed) 모양을 가지고 있다. 도 9의 예에서 중간 분리막(170)의 외측 가장자리와 돌출부(152)의 외측 가장자리 사이의 거리를 나타내는 D2는 약 0.05-0.2 um이다. 또한 도 10에서 보듯이 2개의 돌출부가 웰텝을 향해서 뻗어 있고, 중간 분리막의 길이가 돌출부의 길이보다 더 크게 하는 구조이다. 또한 중간 분리막이 돌출부와 일부 겹치도록 하는 구조이다.
도 11은 본 발명에 따른 OTP 메모리 셀의 제2 실시예를 도시한 개략적인 평면도이며, 도 12는 도 11에 도시된 OTP 메모리 셀을 Ⅵ-Ⅵ 선을 따라 절단한 단면도이다. 제2 실시예에 따른 OTP 메모리 셀을 설명함에 있어서, 전술한 제1 실시예에 따른 OTP 메모리 셀의 구성들과 동일한 구성들에 대해서는 보다 간략하게 설명되거나 그 설명이 생략될 것이며, 제1 실시예에 따른 OTP 메모리 셀과 차별되는 특징들에 대해 중점적으로 설명한다.
도 11 및 12를 참조하면, 본 발명의 제2 실시예에 따른 OTP 메모리 셀(200)은, 반도체 기판(210), 게이트 절연막(240), 게이트 전극(250), 접합영역(260), 및 임플란트막(280)을 포함한다.
상기 반도체 기판(210)은 P 타입의 이온들을 주입함으로써 형성된 P 웰(220)을 포함하며, 반도체 기판(210)은 예로써 실리콘 기판일 수 있다. 대안적인 다른 실시예들에서 웰(220)은 N 타입으로 형성될 수도 있다.
상기 게이트 절연막(240) 및 상기 게이트 전극(250)은 전술한 OTP 메모리 셀(100)의 게이트 절연막(140) 및 게이트 전극(150)과 동일하다. 따라서, 게이트 절연막(240)은 커패시터 영역(미도시)과 이로부터 연장된 제1 및 제2 퓨즈 영역(242A, 242B)을 포함하며, 게이트 전극(250)은 몸체부(251) 및 이로부터 연장된 제1 및 제2 돌출부(252A, 252B)를 포함한다. 여기서, 게이트 전극(250)은 웰(220)의 타입과 반대 타입의 이온들로 도핑된다. 본 실시예에서 웰(220)은 P 웰이므로 게이트 전극(250)은 N 타입의 이온들로 도핑된다. 대안적인 실시예들에서, 웰(220)이 N 타입일 경우 게이트 전극(250)은 P 타입의 이온들로 도핑될 것이다.
상기 접합영역(260)은 제1 및 제2 외측 접합영역(261, 263)을 포함하는 점에서는 제1 실시예의 접합영역(160)과 유사하지만, 단지 하나의 내측 접합영역(262)을 포함하는 점에서 제1 및 제2 내측 접합영역(162, 164)을 포함하는 제1 실시예의 접합영역(160)과 차이가 있다. 이러한 차이점은 제1 실시예의 메모리 셀(100)에는 제1 및 제2 내측 접합영역(162, 164) 사이에 배치되는 중간 분리막(170)이 형성된 반면, 제2 실시예의 메모리 셀(200)에는 그와 같은 중간 분리막이 형성되지 않은 것에서 비롯된다. 이러한 접합영역(260)은 게이트 전극(250)과 마찬가지로 N 타입이다. 따라서, 접합영역(260)은 반도체 기판(210)의 웰(220)에 N 타입의 이온들을 주입함으로써 형성된다. 대안적인 다른 실시예에서 웰(220)이 N 타입일 경우 접합영역(260)은 반대 타입 즉 P 타입일 수 있다.
상기 임플란트막(280)은 웰(220) 형성한 후 그 웰(220)의 표면부에 웰 타입에 반대되는 이온들을 주입함으로써 형성된다. 본 실시예에서 웰(220)은 P 타입이므로 임플란트막(280)은 N 타입의 이온 주입에 의해 형성된다. 대안적인 다른 실시예서는 웰(220)은 N 타입이고 임플란트막(280)은 P 타입일 수 있다.
웰(220)의 표면부에 임플란트막(280)이 형성됨으로써 전술한 게이트 절연막(240)의 퓨즈 영역들(242A, 242B)의 바로 아래에는 N 타입의 접합영역(260)과 반대 타입의 P 웰(220)이 아닌 N 타입의 접합영역(260)과 동일 타입의 임플란트막(280)이 배치된다. 임플란트막(280)의 농도는 접합영역(260)의 농도보다 낮게 한다. 여기서 접합영역의 농도보다 낮은 농도로 하는 것은, 고농도일 경우 게이트 옥사이드 두께가 두껍게 성장하는 문제점이 생길 수 있다. 여기서 접합영역(260)의 농도를 1E14- 1E16 cm-2 라고 하면 임프란트막(280)은 1E12-1E13 cm-2 농도를 갖는다. 또한 그 깊이도 접합영역(260)보다 낮게 한다. 다른 셀에 영향을 주지 않기 위함이다.
쓰기 동작시 게이트 절연막(240)의 퓨즈 영역들(242A, 242B)은 인가된 쓰기 전압에 의해 블로잉되며, 이러한 블로잉은 퓨즈 영역들(242A, 242B)의 가장자리 영역에서 일어남이 바람직하다. 만약 상기 블로잉이 퓨즈 영역들(242A, 242B)의 중앙 영역에서 일어날 경우 N 타입의 게이트 전극(250)과 P 타입의 웰(220)은 N/P 역방향 다이오드를 형성할 수 있다. 이러한 경우 해당 메모리 셀은 읽기 동작시 불량이 있을 수 밖에 없다. 전술한 도 5를 참조하면, 퓨즈 영역의 중앙부 B지점에서 블로잉이 일어남으로써 게이트 옥사이드(Gate oxide) 중앙부 파괴(blowing) 시 N+(150)/P-(120) 구조가 되므로 읽기 동작시 게이트에 전압이 인가되더라도 N+(150)/P-(120) 역방향 다이오드로 인해 전류가 적게 흐르고 이러한 누설(leakage)로 인해 게이트 전압이 임계값(Vth) 이상으로 유지되지 못하면 역전층(inversion layer)이 생기지 못하여 읽기 불량이 발생한다. OFF => ON 이 되어야 하는데, ON이 되지 않는다는 뜻이다.
하지만, 본 실시예의 경우에는 접합영역(260)과 연결되게 배치된 임플란트막(280)이 구비되므로, 퓨즈 영역들(242A, 242B)의 중앙 영역에서 블로잉이 일어나더라도 N 타입의 게이트 전극과 P 타입의 웰(220)은 역방향 다이오드를 형성하지 않는다. 왜냐하면 N 타입의 게이트 전극이 직접 P타입의 웰(220)과 접촉하지 않도록 그 사이에 N 타입의 임프란트막이 구비되어 있기 때문이다. 따라서, 메모리 셀(220)의 읽기 동작시 불량이 방지될 수 있다.
도 13a 내지 13c는 도 11 및 12에 도시된 OTP 메모리 셀(200)의 제조 방법을 순차적으로 도시한 단면도들이다. 이를 참조하여 OTP 메모리 셀(200)의 제조 방법을 설명하면 다음과 같다.
도 13a를 참조하면, 우선 반도체 기판(210)에 소자 분리막(230)을 형성하고, 이후 반도체 기판(210)에 P 타입의 이온들을 주입함으로써 웰(220)을 형성한다. 그리고, 웰(220)의 표면부에 N 타입의 이온들을 주입함으로써 임플란트막(280)을 형성한다. 전술한 바와 같이, 대안적인 다른 실시예들에서 웰(220)이 N 타입이고 임플란트막은 반대 타입 즉 P 타입일 수 있다.
도 13b를 참조하면, 이어서 반도체 기판(210)의 웰(220) 위에 게이트 절연막(240)과 게이트 전극(250)을 순차적으로 형성한다. 게이트 절연막(240)은 습식 산화 공정 또는 라이칼 이온(radical ion)을 이용한 산화 공정으로 형성될 수 있다. 그리고 게이트 전극(250)은 폴리실리콘 또는 메탈 전극 중 선택된 어느 하나의 물질로 제조될 수 있다.
도 13c를 참조하면, 마지막으로 반도체 기판(110)의 상측으로부터 N 타입의 이온들을 주입함으로써 게이트 전극(150)이 N 타입으로 도핑됨과 동시에 반도체 기판(210)의 웰(220)에는 N 타입의 접합영역(260)이 형성된다.
도 14는 본 발명에 따른 OTP 메모리 셀의 제3 실시예를 도시한 개략적인 평면도이며, 도 15는 도 8에 도시된 OTP 메모리 셀을 Ⅸ-Ⅸ 선을 따라 절단한 단면도이다. 제3 실시예의 OTP 메모리 셀을 설명함에 있어서, 전술한 실시예들에 따른 OTP 메모리 셀들의 구성들과 동일한 구성들에 대해서는 간략히 설명하거나 그 설명을 생략할 것이며, 전술한 실시예들에 따른 OTP 메모리 셀들과 차별되는 특징들에 대해 중점적으로 설명한다.
도 14 및 15를 참조하면, 본 발명의 제1 실시예에 따른 OTP 메모리 셀(300)은, 반도체 기판(310), 게이트 절연막(340), 게이트 전극(350), 접합영역(360), 중간 분리막(370), 및 임플란트막(380)을 포함한다. 임플란트막(380)의 농도는 접합영역(360)의 농도보다 낮게 한다. 여기서 접합영역의 농도보다 낮은 농도로 하는 것은, 고농도일 경우 게이트 옥사이드 두께가 두껍게 성장하는 문제점이 생길 수 있다. 여기서 접합영역의 농도를 1E14 - 1E16 cm-2 라고 하면 임프란트막은 1E12 - 1E13 cm-2 농도를 갖는다. 또한 그 깊이도 접합영역보다 낮게 한다. 다른 셀에 영향을 주지 않기 위함이다.
상기 반도체 기판(310)은 상측으로부터 P 타입의 이온들을 주입함으로써 형성된 P 웰(320)을 포함하며, 반도체 기판(310)은 예로써 실리콘 기판일 수 있다. 대안적인 다른 실시예들에서 웰(320)은 N 타입으로 형성될 수도 있다.
상기 게이트 절연막(340) 및 상기 게이트 전극(350)은 전술한 OTP 메모리 셀(100)의 게이트 절연막(140) 및 게이트 전극(150)과 동일하다. 따라서, 게이트 절연막(340)은 커패시터 영역(미도시)과 이로부터 연장된 제1 및 제2 퓨즈 영역(342A, 342B)을 포함하며, 게이트 전극(350)은 몸체부(351) 및 이로부터 연장된 제1 및 제2 돌출부(352A, 352B)를 포함한다. 여기서, 게이트 전극(350)은 웰(320)의 타입과 반대 타입의 이온들로 도핑된다. 본 실시예에서 웰(320)은 P 타입이므로 게이트 전극(350)은 N 타입의 이온들로 도핑된다. 대안적인 실시예들에서, 웰(320)은 N 타입이고 게이트 전극(350)은 P 타입일 수 있다.
상기 접합영역(360)은 전술한 OTP 메모리 셀(100)의 접합영역(160)과 동일하다. 따라서, 접합영역(360)은 게이트 전극(350)의 도핑 타입과 동일 타입의 이온들의 주입에 의해 웰(320) 내에 형성되며, 접합영역(360)은 제1 외측 접합영역(361), 제1 내측 접합영역(362), 제2 외측 접합영역(363), 및 제2 내측 접합영역(364)을 포함한다.
상기 중간 분리막(370)은 전술한 OTP 메모리 셀(100)의 중간 분리막(170)과 동일하다. 따라서, 중간 분리막(370)은 제1 퓨즈 영역(342A)과 제2 퓨즈 영역(342B) 사이에 있는 반도체 기판(310)의 일 영역에 형성된다. 전술한 바와 같이, 이러한 중간 분리막(370)이 구비됨으로써 제1 및 제2 퓨즈 영역(342A, 342B) 중 어느 하나의 블로잉이 먼저 일어나더라도 다른 하나의 퓨즈 영역에 걸리는 전압의 강하(예로써, 8V로부터 6V)가 발생되지 않는다. 따라서, 다른 하나의 퓨즈 영역의 블로잉이 원활하게 수행될 수 있고, 그에 따라 읽기 동작시 OTP 메모리 셀(300)의 불량이 방지될 수 있다.
상기 임플란트막(380)은 전술한 OTP 메모리 셀(200)의 임플란트막(280)과 거의 동일하다. 따라서, 임플란트막(380)은 웰(320) 형성 후 웰(320)의 표면부에 웰 타입과 반대되는 이온들을 주입함으로써 형성된다. 전술한 바와 같이, 이러한 임플란트막(380)이 구비됨으로써, 퓨즈 영역(342A, 342B)의 중앙 영역에서 블로잉이 일어나더라도 N 타입의 게이트 전극(350)과 P 타입의 웰(320)이 N/P 역방향 다이오드를 형성하는 것이 방지될 수 있다. 왜냐하면 N 타입의 게이트 전극이 직접 P타입의 웰(220)과 접촉하지 않도록 그 사이에 N 타입의 임프란트막이 구비되어 있기 때문이다. 따라서 메모리 셀(300)의 읽기 동작시 불량이 방지될 수 있다.
도 16은 도 8의 유사 도면으로서, 도 14의 평면도와 함께 그것의 종방향 및 횡방향 단면도들을 함께 도시한 도면이다. 도 16에서 볼 수 있듯이, 임플란트막(380)은 N+ 영역에 형성되나 P+ 영역에는 형성되지 않는다.
도 17a 내지 17d는 도 8 및 9에 도시된 OTP 메모리 셀(300)의 제조 방법을 순차적으로 도시한 단면도들이다. 이를 참조하여 OTP 메모리 셀(300)의 제조 방법을 설명하면 다음과 같다.
도 17a를 참조하면, 우선 반도체 기판(310)에 소자 분리막(330)과 중간 분리막(370)을 형성하고, 이후 반도체 기판(310)에 P 타입의 이온들을 주입하여 웰(320)을 형성한다.
도 17b를 참조하면, 이어서 웰(320)의 표면부에 N 타입의 이온들을 주입함으로써 임플란트막(380)을 형성한다. 대안적인 다른 실시예에서 웰(320)은 N 타입이고 임플란트막(380)은 P 타입일 수 있다.
도 17c를 참조하면, 이어서 반도체 기판(310)의 웰(320) 위에 게이트 절연막(340)과 게이트 전극(350)을 순차적으로 형성한다. 게이트 절연막(340)은 습식 산화 공정 또는 라이칼 이온(radical ion)을 이용한 산화 공정으로 형성될 수 있다. 그리고 게이트 전극(350)은 폴리실리콘 또는 메탈 전극 중 선택된 어느 하나의 물질로 제조될 수 있다.
도 17d를 참조하면, 마지막으로 반도체 기판(310)의 상측으로부터 N 타입의 이온들을 주입함으로써 게이트 전극(350)을 N 타입으로 도핑시킴과 동시에 반도체 기판(310)의 웰(320) 내에 N 타입의 접합영역(360)을 형성한다. 전술한 바와 같이 접합영역(360)은 제1 외측 접합영역(361), 제1 내측 접합영역(362), 제2 외측 접합영역(363), 및 제2 내측 접합영역(364)을 포함하며, 여기서 제1 내측 접합영역(362)와 제2 내측 접합영역(364)은 선행적으로 이미 형성된 중간 분리막(370)에 의해 공간적으로 분리된 배치를 갖게 된다.
100 : OTP 메모리 셀 110 : 반도체 기판
120 : 웰 140 : 게이트 절연막
142A, 142B : 퓨즈 영역 150 : 게이트 전극
160 : 접합영역 170 : 중간 분리막
200 : OTP 메모리 셀 210 : 반도체 기판
220 : 웰 240 : 게이트 절연막
242A, 242B : 퓨즈 영역 250 : 게이트 전극
260 : 접합영역 280 : 임플란트막
300 : OTP 메모리 셀 310 : 반도체 기판
320 : 웰 340 : 게이트 절연막
342A, 342B : 퓨즈 영역 350 : 게이트 전극
360 : 접합영역 370 : 중간 분리막
380 : 임플란트막

Claims (21)

  1. 제1 타입의 이온들의 주입에 의해 형성된 웰을 포함하는 반도체 기판;
    상기 웰 위에 형성되며, 제1 및 제2 퓨즈 영역을 포함하는 게이트 절연막;
    상기 게이트 절연막 위에 형성되며, 상기 제1 타입과 반대되는 제2 타입의 이온들로 도핑된 게이트 전극;
    상기 제2 타입의 이온들의 주입에 의해 상기 웰 내에 형성되며, 상기 제1 및 제2 퓨즈 영역을 둘러싸도록 배치되는 접합영역; 및
    상기 제1 퓨즈 영역과 상기 제2 퓨즈 영역 사이에 위치하는 반도체 기판의 일 영역에 형성되는 중간 분리막;을 포함하는 것을 특징으로 하는 OTP 메모리 셀.
  2. 제1항에 있어서,
    상기 제1 타입의 이온들의 주입에 의해 상기 웰 내에 형성되며, 상기 접합영역에 접하도록 배치되는 웰텝을 더 포함하는 것을 특징으로 하는 OTP 메모리 셀.
  3. 제2항에 있어서,
    상기 게이트 전극은,
    몸체부; 및
    상기 몸체부로부터 상기 웰텝을 향해 연장되며 상기 몸체부의 폭보다 작은 폭을 갖는 적어도 하나의 돌출부;를 포함하는 것을 특징으로 하는 OTP 메모리 셀.
  4. 제3항에 있어서,
    상기 접합영역은 상기 게이트 전극의 외측에 형성되며 상기 적어도 하나의 돌출부를 감싸도록 배치되는 것을 특징으로 하는 OTP 메모리 셀.
  5. 제3항에 있어서,
    상기 게이트 전극은 두 개의 돌출부를 포함하며, 상기 중간 분리막은 상기 두 개의 돌출부 사이에 배치되고 상기 두 개의 돌출부에 비해 상기 웰텝을 향해 더 연장된 것을 특징으로 하는 OTP 메모리 셀.
  6. 제3항에 있어서,
    상기 게이트 절연막은 상기 퓨즈 영역보다 더 두꺼운 커패시터 영역을 더 포함하는 것을 특징으로 하는 OTP 메모리 셀.
  7. 제6항에 있어서,
    상기 게이트 절연막의 커패시터 영역은 상기 게이트 전극의 몸체부에 비해 상기 웰텝을 향해 더 연장된 것을 특징으로 하는 OTP 메모리 셀.
  8. 제6항에 있어서,
    상기 게이트 전극의 몸체부 아래에는 상기 게이트 절연막의 커패시터 영역 만이 존재하고, 상기 게이트 전극의 돌출부 아래에는 상기 게이트 절연막의 커패시터 영역 및 퓨즈 영역이 모두 존재하는 것을 특징으로 하는 OTP 메모리 셀.
  9. 제3항에 있어서,
    상기 게이트 전극은 하나의 돌출부를 포함하며, 상기 돌출부는 상기 중간 분리막을 적어도 부분적으로 덮도록 배치되는 것을 특징으로 하는 OTP 메모리 셀.
  10. 제9항에 있어서,
    상기 중간 분리막은 상기 돌출부보다 더 길게 형성되고 폐쇄(closed) 형상을 갖는 것을 특징으로 하는 OTP 메모리 셀.
  11. 제3항에 있어서,
    상기 게이트 전극은 두 개의 돌출부를 포함하며, 상기 돌출부와 상기 중간 분리막 사이에 상기 접합 영역의 일 영역이 존재하는 것을 특징으로 하는 OTP 메모리 셀.
  12. 제3항에 있어서,
    상기 중간 분리막은 상기 돌출부보다 더 길게 형성되고 상기 돌출부와 부분적으로 중첩되는 것을 특징으로 하는 OTP 메모리 셀.
  13. 제1항에 있어서,
    상기 제2 타입의 이온들의 주입에 의해 상기 웰의 표면부에 형성되는 임플란트막을 더 포함하는 것을 특징으로 하는 OTP 메모리 셀.
  14. 제1 타입의 이온들의 주입에 의해 형성된 웰을 포함하는 반도체 기판;
    상기 웰 위에 형성되며, 적어도 하나의 퓨즈 영역을 포함하는 게이트 절연막;
    상기 게이트 절연막 위에 형성되며, 상기 제1 타입과 반대되는 제2 타입의 이온들로 도핑된 게이트 전극;
    상기 제2 타입의 이온들의 주입에 의해 상기 웰의 표면부에 형성되는 임플란트막; 및
    상기 제2 타입의 이온들의 주입에 의해 상기 웰 내에 형성되며, 상기 적어도 하나의 퓨즈 영역을 둘러싸게 배치되는 접합영역;을 포함하는 것을 특징으로 하는 OTP 메모리 셀.
  15. 제1항에 있어서,
    상기 제1 타입의 이온들의 주입에 의해 상기 웰 내에 형성되며, 상기 접합영역에 접하도록 배치되는 웰텝을 더 포함하는 것을 특징으로 하는 OTP 메모리 셀.
  16. 제15항에 있어서,
    상기 게이트 전극은,
    몸체부; 및
    상기 몸체부로부터 상기 웰텝을 향해 연장되며 상기 몸체부의 폭보다 작은 폭을 갖는 적어도 하나의 돌출부;를 포함하는 것을 특징으로 하는 OTP 메모리 셀.
  17. 제16항에 있어서,
    상기 게이트 절연막은 상기 퓨즈 영역보다 더 두꺼운 커패시터 영역을 더 포함하는 것을 특징으로 하는 OTP 메모리 셀.
  18. 제17항에 있어서,
    상기 게이트 전극의 몸체부 아래에는 상기 게이트 절연막의 커패시터 영역 만이 존재하고, 상기 게이트 전극의 돌출부 아래에는 상기 게이트 절연막의 커패시터 영역 및 퓨즈 영역이 모두 존재하는 것을 특징으로 하는 OTP 메모리 셀.
  19. 제1 타입의 웰을 포함하는 반도체 기판;
    상기 웰 위에 형성되는 게이트 절연막;
    상기 게이트 절연막 위에 형성되고, 상기 제1 타입과 반대되는 제2 타입을 가지며, 몸체부 및 두 개의 돌출부로 이루어진 게이트 전극;
    상기 두 개의 돌출부를 둘러싸도록 상기 웰에 형성되며 제2 타입을 갖는 접합영역; 및
    상기 두 개의 돌출부 사이에서 상기 반도체 기판에 형성되는 중간 분리막;을 포함하는 것을 특징으로 하는 OTP 메모리 셀.
  20. 제19항에 있어서,
    상기 OTP 메모리 셀은, 상기 제1 타입을 가지며 상기 접합영역에 접하도록 배치되는 웰텝을 더 포함하는 것을 특징으로 하는 OTP 메모리 셀.
  21. 제20항에 있어서,
    상기 중간 분리막 및 상기 두 개의 돌출부는 상기 웰텝을 향해 연장되며, 상기 중간 분리막이 상기 두 개의 돌출부에 비해 상기 웰텝을 향해 더 연장된 것을 특징으로 하는 OTP 메모리 셀.
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US13/715,119 US9263450B2 (en) 2012-08-02 2012-12-14 OTP memory cell and fabricating method thereof
TW101150223A TWI555130B (zh) 2012-08-02 2012-12-26 單次性可程式化記憶體單元及其製造方法
CN201210594465.5A CN103579246B (zh) 2012-08-02 2012-12-31 一次性可编程存储器单元及其制造方法
US14/949,066 US9362158B2 (en) 2012-08-02 2015-11-23 OTP memory cell and fabricating method thereof

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180018881A (ko) * 2016-08-09 2018-02-22 매그나칩 반도체 유한회사 프로그래밍의 신뢰성이 개선된 otp 셀
KR20190098078A (ko) * 2018-02-13 2019-08-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 레이아웃, 구조물, 시스템, 및 방법들
US10685968B2 (en) 2016-01-08 2020-06-16 Samsung Electronics Co., Ltd. Anti-fuse one-time programmable (OTP) device

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101731129B1 (ko) 2012-08-02 2017-04-28 매그나칩 반도체 유한회사 Ｏｔｐ 메모리 셀 및 그 제조 방법
KR102169197B1 (ko) * 2014-09-16 2020-10-22 에스케이하이닉스 주식회사 향상된 프로그램 효율을 갖는 안티퓨즈 오티피 메모리 셀 및 셀 어레이
KR102358054B1 (ko) 2014-09-29 2022-02-04 삼성전자주식회사 일회적 프로그램 가능 메모리 셀들을 구비하는 메모리 장치
JP6500200B2 (ja) * 2015-02-25 2019-04-17 株式会社フローディア 半導体記憶装置
US10032784B2 (en) 2016-07-27 2018-07-24 Synopsys, Inc. One-time programmable bitcell with native anti-fuse
US10395745B2 (en) 2016-10-21 2019-08-27 Synposys, Inc. One-time programmable bitcell with native anti-fuse
US10446562B1 (en) 2017-01-10 2019-10-15 Synopsys, Inc. One-time programmable bitcell with partially native select device
US10529436B1 (en) 2017-01-17 2020-01-07 Synopsys, Inc. One-time programmable bitcell with diode under anti-fuse
US9953990B1 (en) * 2017-08-01 2018-04-24 Synopsys, Inc. One-time programmable memory using rupturing of gate insulation
CN112420663B (zh) * 2019-08-23 2022-05-10 长鑫存储技术有限公司 反熔丝结构及其制造方法
US20230301073A1 (en) * 2022-03-18 2023-09-21 Nanya Technology Corporation Semiconductor device with programmable element and method for fabricating the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6700176B2 (en) * 2002-07-18 2004-03-02 Broadcom Corporation MOSFET anti-fuse structure and method for making same
US7553704B2 (en) * 2005-06-28 2009-06-30 Freescale Semiconductor, Inc. Antifuse element and method of manufacture
KR101051673B1 (ko) * 2008-02-20 2011-07-26 매그나칩 반도체 유한회사 안티퓨즈 및 그 형성방법, 이를 구비한 비휘발성 메모리소자의 단위 셀
US20090283814A1 (en) * 2008-05-19 2009-11-19 Hsin-Ming Chen Single-poly non-volatile memory cell
US8203187B2 (en) * 2009-03-03 2012-06-19 Macronix International Co., Ltd. 3D memory array arranged for FN tunneling program and erase
US8471355B2 (en) * 2009-10-30 2013-06-25 Sidense Corp. AND-type one time programmable memory cell
JP5596467B2 (ja) * 2010-08-19 2014-09-24 ルネサスエレクトロニクス株式会社 半導体装置及びメモリ装置への書込方法
KR101731129B1 (ko) 2012-08-02 2017-04-28 매그나칩 반도체 유한회사 Ｏｔｐ 메모리 셀 및 그 제조 방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10685968B2 (en) 2016-01-08 2020-06-16 Samsung Electronics Co., Ltd. Anti-fuse one-time programmable (OTP) device
KR20180018881A (ko) * 2016-08-09 2018-02-22 매그나칩 반도체 유한회사 프로그래밍의 신뢰성이 개선된 otp 셀
KR20190098078A (ko) * 2018-02-13 2019-08-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 집적 회로 레이아웃, 구조물, 시스템, 및 방법들
US10929588B2 (en) 2018-02-13 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout, structure, system, and methods
US11783107B2 (en) 2018-02-13 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure

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