TW201405672A - 具有一體化階梯狀堆疊結構的多層電子結構 - Google Patents

具有一體化階梯狀堆疊結構的多層電子結構 Download PDF

Info

Publication number
TW201405672A
TW201405672A TW102107889A TW102107889A TW201405672A TW 201405672 A TW201405672 A TW 201405672A TW 102107889 A TW102107889 A TW 102107889A TW 102107889 A TW102107889 A TW 102107889A TW 201405672 A TW201405672 A TW 201405672A
Authority
TW
Taiwan
Prior art keywords
layer
support structure
multilayer electronic
electronic support
layers
Prior art date
Application number
TW102107889A
Other languages
English (en)
Inventor
Hurwitz Dror
Original Assignee
Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co Ltd filed Critical Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co Ltd
Publication of TW201405672A publication Critical patent/TW201405672A/zh

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3677Wire-like or pin-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

一種多層電子支撐結構,包括在X-Y平面中延伸的多個層,所述多個層由包圍金屬通孔柱的介電材料構成,所述金屬通孔柱沿垂直於X-Y平面的Z方向導電,其中穿過所述多個層中至少兩個通孔層的堆疊通孔結構包括在相鄰通孔層中的至少兩個通孔柱,其中在相鄰層中的至少兩個堆疊通孔柱具有在X-Y平面中的不同尺寸,使得所述堆疊通孔結構成為錐形。

Description

具有一體化階梯狀堆疊結構的多層電子結構
本發明涉及改進的互連結構,特別但不僅僅涉及一體化階梯狀通孔堆疊體及其製造方法。
在對於越來越複雜的電子元件的小型化越來越大的需求的帶動下,諸如計算機和電信設備等消費電子產品的集成度越來越高。這需要支撐結構如IC基板和IC插件具有高密度且通過介電材料彼此電絕緣的多個導電層和通孔。
對這種支撐結構的總體要求是可靠性以及適當的電氣性能、薄度、剛度、平整度、優良的散熱性和有競爭力的單價。
在達到這些要求的各種途徑中,一種廣泛實施的創建層間互連通孔的製造技術是採用激光鑽孔,所鑽出的孔穿透後續布置的介電基板直到最後的金屬層,然後填充金屬通常是銅,該金屬通過鍍覆技術沈積在孔中。這種成孔方法有時也被稱為“鑽填”,由此產生的孔可稱為“鑽填通孔”。
鑽填孔方法存在多個缺點。因為每個孔需要單獨鑽孔,所以生產率受限,並且製造複雜的多通孔IC基板和插件的成本變得高昂。在大型陣列中,通過鑽填方法難以生產出高密度和高品質、彼此緊密相鄰且具有不同的尺寸和形狀的通孔。此外,激光鑽出的通孔具有的粗糙側壁和穿過介電材料的內向錐度。該錐度減小了通孔的有效直徑。也可能對於先前的導電金屬層的電接觸產生不利影響,在通孔直徑極小的情況下更是如此,由此導致可靠性問題。此外,此外,在被鑽的電介質是包括聚合物基質中的玻璃或陶瓷纖維的複合材料時,側壁特別粗糙,並且這種粗糙可 能會產生附加的雜散電感。
鑽出的通孔的填充過程通常是通過銅電鍍來完成的。電鍍沈積技術會導致凹痕,其中在通孔頂部出現小坑。或者,當通孔通道被填充超過其容納量的銅時,可能造成溢出,從而產生突出超過周圍材料的半球形上表面。凹痕和溢出往往在如製造高密度基板和插件時所需的後續上下堆疊通孔時造成困難。此外,應該認識到,大的通孔通道難以均勻填充,特別是在其位於插件或IC基板設計的同一互連層內的小通孔附近時。
雖然可接受的尺寸和可靠性正在隨著時間的推移而改善,但是上文所述的缺點是鑽填技術的內在缺陷,並且預計會限制可能的通孔尺寸範圍。還應該注意的是,激光鑽孔是製造圓形通孔通道的最好方法。雖然理論上可以通過激光銑削製造狹縫形狀的通孔通道,但是實際上可製造的幾何形狀範圍比較有限,並且在給定支撐結構中的通孔通常是圓柱形的並且是基本相同的。
通過鑽填工藝製造通孔是昂貴的,並且難以利用相對具有成本效益的電鍍工藝用銅來均勻和一致地填充由此形成的通孔通道。
在複合介電材料中激光鑽出的孔的尺寸實際上被限制在最小直徑為60×10-6m的大小,雖然如此,還是由於所涉及的剝蝕過程以及所鑽的複合材料的特性而遭受到顯著的具深度的錐形形狀以及粗糙側壁的不利影響。
除了上文所述的激光鑽孔的其它限制外,鑽填技術的另一限制在於難以在同一層中製造不同直徑的通孔,這是因為當鑽出不同尺寸的通孔通道並隨後使用金屬填充以製造不同尺寸通孔時,通孔通道的填充速率不同。結果,作為鑽填技術特性的凹痕或溢出的典型問題被惡化,因為不可能對不同尺寸通孔的沈積技術同時優化。所以,實際上,盡管受到燒蝕和錐度化的影響,處於同一層的所有填鑽孔名義上也具有相同的直徑。
克服鑽填方法的衆多缺點的一個可選解決方案是利用一個又稱為“圖案鍍覆”的技術,通過將銅或其它金屬沈積到在光刻膠中形成的圖案內來製造孔。
在圖案鍍覆中,首先沈積種子層。然後在其上沈積光刻膠層,隨後曝光形成圖案,並且選擇性地移除以制成暴露出種子層的溝槽。通過將銅沈積到光刻膠溝槽中來形成通孔柱。然後移除剩余的光刻膠,蝕刻掉種子層,並在其上及其周邊層壓通常為聚合物浸漬玻璃纖維氈的介電材料,以包圍所述通孔柱。然後,可以使用各種技術和工藝來平坦化所述介電材料,移除其一部分以暴露出通孔柱的頂部,從而允許由此導電接地,用於在其上形成下一金屬層。可在其上通過重複該過程來沈積後續的金屬導體層和通孔柱,以形成所需的多層結構。
在一個替代但緊密關聯的技術即下文所稱的“面板鍍覆”中,將連續的金屬或合金層沈積到基板上。在基板的頂部沈積光刻膠層,並在其中顯影出圖案。剝除被顯影的光刻膠的圖案,選擇性地暴露出其下的金屬,該金屬可隨後被蝕刻掉。未顯影的光刻膠保護其下方的金屬不被蝕刻掉,並留下直立的特徵結構和通孔的圖案。
在剝除未顯影的光刻膠後,可以在直立的銅特徵結構和/或通孔柱上或周圍層壓介電材料,如聚合物浸漬玻璃纖維氈。
通過上述圖案鍍覆或面板鍍覆方法創建的通孔層通常被稱為“通孔柱”和銅制特徵層。
將會認識到,微電子演化的一般推動力應當主要在於促進製造更小、更薄、更輕和更大功率的高可靠性產品。使用厚且有芯的互連結構不能得到超輕薄的產品。為了在互連IC基板或“插件”中形成更高密度的結構,需要更多具有更小連接結構的層。事實上,有時希望彼此交疊地堆疊元件。
如果在銅或其它合適的犧牲基板上沈積鍍覆層壓結構,則可以蝕刻掉基板,留下獨立的無芯層壓結構。可以在預先附著於犧牲基板上的側面上沈積其它層,由此能夠形成雙面累積,從而最大限度地減少翹曲並有助於實現平整化。
一種製造高密度互連的柔性技術是構建包括在介電基質中的金屬通孔或特徵結構的圖案或面板鍍覆多層結構。所述金屬可以是銅,所述電介質可以是纖維增強聚合物,通常採用的是具有高玻璃化轉變溫度 (Tg)的聚合物,如聚酰亞胺。這些互連結構可以是有芯的或無芯的,並可包括用於堆疊組件的空腔。它們可具有奇數或偶數層。實施技術記載於授予Amitec-Advanced Multilayer Interconnect Technologies Ltd.的現有專利中。
例如,赫爾維茨(Hurwitz)等人的題為“高級多層無芯支撐結構及其製造方法(Advanced multilayer coreless support structures and method for their fabrication)”的美國專利US 7,682,972描述了一種製造包括在電介質中的通孔陣列的獨立膜的方法,所述膜用作構建優異的電子支撐結構的前體,該方法包括以下步驟:在包圍犧牲載體的電介質中製造導電通孔膜,和將所述膜與犧牲載體分離以形成獨立的層壓陣列。基於該獨立膜的電子基板可通過將所述層壓陣列減薄和平坦化,隨後終止通孔來形成。該公報通過引用全面並入本文。
赫爾維茨(Hurwitz)等人的美國專利號為US 7,669,320的專利,題為“用於芯片封裝的無芯空腔基板及其製造方法(Coreless cavity substrates for chip packaging and their fabrication)”,描述了一種製造IC支撐體的方法,所述IC支撐體用於支撐與第二IC芯片串聯的第一IC芯片;所述IC支撐體包括在絕緣周圍材料中的具有銅特徵結構和通孔的交替層的堆疊體,第一IC芯片可粘合至IC支撐體,第二IC芯片可粘合在IC支撐體內部的空腔中,其中所述空腔是通過蝕刻掉銅基座和選擇性蝕刻掉累積的銅形成的。該公報通過引用全部並入本文。
赫爾維茨(Hurwitz)等人的題為“集成電路支撐結構及其製造方法(integrated circuit support structures and their fabrication)”的美國專利US 7,635,641描述了一種製造電子基板的方法,包括以下步驟:(A)選擇第一基礎層;(B)將蝕刻阻擋層沈積到所述第一基礎層上;(C)形成交替的導電層和絕緣層的第一半堆疊體,所述導電層通過貫穿絕緣層的通孔而互連;(D)將第二基礎層塗覆到所述第一半堆疊體上;(E)將光刻膠保護塗層塗覆到第二基礎層上;(F)蝕刻掉所述第一基礎層;(G)移除所述光刻膠保護塗層;(H)移除所述第一蝕刻阻擋層;(I)形成交替的導電層和絕緣層的第二半堆疊體,導電層通過貫穿絕緣層的通孔而互連;其中所述第二半 堆疊體具有與第一半堆疊體基本對稱的構造;(J)將絕緣層塗覆到交替的導電層和絕緣層的所述第二半堆疊體上;(K)移除所述第二基礎層,以及,(L)通過將通孔末端暴露在所述堆疊體的外表面上並對其塗覆終止物來終止基板。該公報通過引用全部並入本文。
本發明的一個方面涉及提供一種多層電子支撐結構,其包括在X-Y平面中延伸的多個層,所述多個層由介電材料包圍的金屬通孔柱構成,所述通孔柱在垂直於X-Y平面的Z方向上導電,其中穿過所述多個層中至少兩個通孔層的堆疊通孔結構包括在相鄰的通孔層中的至少兩個通孔柱,其中所述在相鄰層中的至少兩個堆疊通孔柱具有在X-Y平面內的不同尺寸,使得所述堆疊通孔結構形成錐形。
在一些實施方案中,所述堆疊通孔結構包括至少三個通孔柱。
在一些實施方案中,所述堆疊通孔結構中的每一層為矩形並且每個在後層在一個方向上的延伸量小於每個在先層的延伸量,並且所述堆疊通孔結構在一個方向上具有階梯狀輪廓。
在一些實施方案中,所述堆疊通孔結構中的每一層為矩形並且每個在後的通孔在兩個相反方向上的延伸量小於每個在先的通孔的延伸量,並且所述堆疊通孔結構大體上具有梯形形狀。
在一些實施方案中,所述堆疊通孔結構中的每一層為矩形並且每個在後的通孔在三個相反方向上的延伸量小於每個在先的通孔的延伸量,並且所述堆疊通孔結構大體上具有金字塔形狀,該金字塔形狀具有三個階梯狀斜向側面和一個垂直於所述多層複合電子結構頂面和底面的基本平滑側面。
在一些實施方案中,所述堆疊通孔結構中的每一層為矩形並且每個在後的通孔在四個相反方向上的延伸量小於每個在先的通孔的延伸量,並且所述堆疊體大體上具有階梯狀金字塔形狀。
在一些實施方案中,所述堆疊通孔結構中的每一層為圓形並且每個在後的通孔的延伸量小於每個在先的通孔的延伸量,並且所述堆 疊通孔結構大體上具有階梯狀圓錐形狀。
在一些實施方案中,所述多層電子支撐結構包括至少4個通孔。
在一些實施方案中,所述多層電子支撐結構包括至少5個通孔。
在一些實施方案中,至少一個金屬層包括金屬種子層。
在一些實施方案中,所述種子層還包括先施加用以促進對介電材料的粘附的粘附金屬層。
在一些實施方案中,所述粘附金屬層包括選自鈦、鉻、鉭和鎢中的至少其一。
在一些實施方案中,所述堆疊通孔結構中的底層至少比頂層大30%。
在一些實施方案中,穿過所述多個層中至少兩個層的堆疊通孔結構包括至少兩個相鄰通孔柱,其中所述至少兩個相鄰通孔柱具有在X-Y平面內的不同尺寸,並且插入所述兩個相鄰通孔柱之間的種子層在X-Y平面內的延伸量大於所述兩個相鄰通孔柱中的至少其一在X-Y平面內的延伸量。
在一些實施方案中,所述種子層在X-Y平面內的延伸量大於所述兩個相鄰通孔柱在X-Y平面內的延伸量。
在一些實施方案中,所述種子層和所述堆疊通孔金屬中的至少其一包括銅。
在一些實施方案中,所述介電材料包括聚合物。
在一些實施方案中,所述介電材料還包括陶瓷或玻璃夾雜物。
在一些實施方案中,所述堆疊體的在先層在X-Y平面內的延伸量大於在後層,並且所述堆疊通孔柱結構大體上具有金字塔形狀。
在一些實施方案中,所述堆疊體的在先層在X-Y平面內的延伸量小於在後層的延伸量,並且所述堆疊體大體上具有反金字塔形狀。
在一些實施方案中,所述多層電子支撐結構包括多於三個 層;在至少一側上,至少一個內層的延伸量超出相鄰的外層,並且所述堆疊體在所述至少一側上具有向外彎曲的輪廓。
在一些實施方案中,所述多層電子支撐結構包括多於三個層;其中在至少一側上,至少一個內層的延伸量超出相鄰的外層,並且所述堆疊體在所述至少一側上具有向內彎曲的輪廓。
本發明的第二方面涉及一種製造所述多層電子支撐結構的方法,包括以下步驟:(a)獲得包括底層通孔層的基板,所述通孔層經過處理以暴露出在所述底層通孔層中的通孔末端;(b)用種子層覆蓋所述基板;(c)在所述種子層上施加光刻膠層;(d)曝光並顯影所述光刻膠以形成負性特徵圖案;(e)在所述負性圖案中沈積金屬以製造特徵層;(f)剝除所述光刻膠,留下直立的特徵層;(g)在所述種子層和所述特徵層上施加第二光刻膠層;(h)曝光並顯影出所述第二光刻膠層中的通孔圖案;(i)在第二圖案中電鍍銅;和(j)剝除所述第二光刻膠層;(k)移除所述種子層;和(l)在所述通孔層中的至少一個組件上層壓介電材料層。
在一些實施方案中,所述方法還包括步驟(m):減薄所述介電材料以暴露出所述至少一個組件的金屬。
在一些實施方案中,所述方法還包括步驟(n):在具有暴露金屬的組件的被減薄介電材料上沈積金屬種子層。
在一些實施方案中,所述多層電子支撐結構的特徵還在於以下至少其一:(i)所述種子層包括銅;(ii)所述金屬層包括銅;(iii)所述介電材料包括聚合物;和 (iv)所述介電材料包括陶瓷或玻璃增強物。
在一些實施方案中,所述多層電子支撐結構的特徵還在於以下至少其一:(i)所述介電層包括選自聚酰亞胺、環氧樹脂、雙馬來酰亞胺、三嗪及其共混物中的聚合物;(ii)所述介電層包括玻璃纖維;和(iii)所述介電層包括顆粒填料。
在一些實施方案中,至少一個通孔層通過包括以下步驟的方法製造:(i)獲得包括特徵層並且具有暴露的銅的基板;(ii)利用種子層覆蓋所述特徵層;(iii)在所述種子層上沈積金屬層;(iv)在所述金屬層上施加光刻膠層;(v)曝光並顯影出所述光刻膠中的正性通孔圖案;(vi)蝕刻掉暴露出的金屬層;(vii)剝除所述光刻膠,在通孔層中留下直立的至少一個組件;(viii)在所述通孔層中的至少一個組件上層壓介電材料。
可選地,所述方法包括又一步驟(ix):減薄所述介電材料以暴露出金屬。
可選地,所述方法包括又一步驟(x):在底表面上沈積金屬種子層。
術語微米或μm是指微米或10-6m。
現有技術:
100‧‧‧多層支撐結構
102、104、106‧‧‧特徵層、功能層
108‧‧‧特徵結構
110、112、114、116‧‧‧介電層
118‧‧‧通孔
本發明:
200‧‧‧堆疊體
202‧‧‧底層
204‧‧‧第二層
206‧‧‧第三層
208‧‧‧第四層
210‧‧‧介電材料
310‧‧‧堆疊體
320‧‧‧堆疊體
330‧‧‧堆疊體
400‧‧‧堆疊體
402‧‧‧第一通孔層
404‧‧‧第二通孔層
406‧‧‧第三通孔層
408‧‧‧第四通孔層
410‧‧‧介電材料
413、414、415‧‧‧焊盤
416‧‧‧導體層
417‧‧‧端子(凸點)
418‧‧‧IC芯片
430‧‧‧常規結構
432‧‧‧通孔
434‧‧‧特徵結構
450‧‧‧互連結構
圖1是現有技術的多層複合支撐結構的簡化截面圖。
圖2是本發明一個實施方案的梯形堆疊通孔的截面示意圖。
圖3示出得自圖2的梯形、金字塔形和圓錐形通孔。
圖4是第二實施方案的通孔和特徵層的梯形堆疊體的截面圖。
圖5是製造圖4結構的一種方法流程圖;和圖6是製造圖2或4的層結構的另一方法流程圖。
為了更好地理解本發明並示出如何實施本發明,以下將會純粹以舉例的方式參照附圖進行說明。
參照具體附圖時,必須強調的是特定的圖示是示例性的並且目的僅在於說明性討論本發明的優選實施方案,並且基於提供被認為是對於本發明的原理和概念方面的描述最有用和最易於理解的圖示的原因而被呈現。就此而言,本發明並不試圖展示超出對其基本理解所必需的詳細程度的結構細節;參照附圖的說明使本領域技術人員明顯認識到本發明的幾種形式可如何實際體現出來。
以下說明涉及的是由在介電基體中的金屬通孔構成的支撐結構,特別是在聚合物基體中的銅通孔柱,如玻璃纖維增□□強的聚酰亞胺、環氧樹脂或BT(雙馬來酰亞胺/三嗪)或它們的共混物。
對於特徵結構的面內尺寸沒有有效的上限是阿瑟斯公司(Access)的光刻膠和圖案或面板鍍覆及層壓技術的一個特徵,如在赫爾維茨(Hurwitz)等人的美國專利號為US 7,682,972、US 7,669,320和US 7,635,641的專利中所描述的,在此通過引用並入本文。
圖1是現有技術的多層複合支撐結構的簡化截面圖。現有技術的多層支撐結構100包括具有被絕緣各層的介電層110、112、114、116隔離的組件或特徵結構108的功能層102、104、106。穿過介電層的通孔118提供在相鄰的功能或特徵層之間的電連接。因此,特徵層102、104、106包括在X-Y平面內通常布置在所述層內的特徵結構108,以及穿過介電層110、112、114、116導通電流的通孔118。通孔118設計為具有最小的電感並得到充分的隔離以在其間具有最小的電容。
當利用鑽填技術製造通孔時,通孔通常具有基本圓形截面,因為它們是通過先在電介質中鑽出激光孔來製造的。由於電介質是異質性和各向異性的並且由含有無機填料和玻璃纖維增□□強物的聚合物基體組成,因此其圓形截面通常邊緣粗糙並且其截面會略微偏離真正的圓形。 此外,通孔往往具有某種程度的錐度,即為逆截頭錐形而非圓柱形。
例如,如在美國專利號為US 7,682,972、US 7,669,320和US 7,635,641的專利中所描述的,可選地,圖1的結構通過在光刻膠圖案中鍍覆(圖案鍍覆)或者面板鍍覆,接著進行選擇性蝕刻來製造,無論哪種方式均留下直立的通孔柱,並隨後在其上層壓介電預浸料。
利用“鑽填通孔”的方法,由於截面控制和形狀方面的困難,使得不能製造非圓形孔。由於激光鑽孔的限制,還存在約50-60微米直徑的最小通孔尺寸。這些困難在上文的背景技術部分中作了詳細描述,並且這些困難特別涉及由於銅通孔填充電鍍過程導致的凹痕和/或半球形頂部、由於激光鑽孔過程導致的通孔錐度形狀和側壁粗糙、以及由於在“路徑模式(routing mode)”中用以產生在聚合物/玻璃電介質中的溝槽而使用的用於銑削狹縫的昂貴的激光鑽孔機所導致的較高成本。
除了上述激光鑽孔的其它限制外,鑽填技術的另一限制在於:難以在同一層中產生不同尺寸的通孔,因為在鑽出不同尺寸的通孔通道以及隨後用金屬填充以製造不同尺寸的通孔時,通孔通道的填充速率不同。結果,使得作為鑽填技術的特徵的典型問題即形成凹痕或溢出進一步惡化,因為不可能對不同尺寸的通孔同時優化沈積技術。
此外,應該注意的是,在複合介電材料如聚酰亞胺/玻璃或含氧樹脂/玻璃或BT(雙馬來酰亞胺/三嗪)/玻璃或其與陶瓷和/或其它填料顆粒的共混物中的激光鑽通孔的最小直徑實際被限制在約60×10-6m,即便如此,由於涉及燒蝕過程,導致由於所鑽的複合材料的特性而具有顯著的錐度形狀以及粗糙的側壁。
出乎意料地發現,利用鍍覆和光刻膠技術的靈活性,可以經濟有效地製造寬範圍的通孔形狀和尺寸。此外,可以在同一層中製造不同形狀和尺寸的通孔。由阿米技術公司(AMITEC)在其專利中開發的通孔柱方法,能夠實現利用大尺寸通孔層在X-Y平面內進行導電的“導體通孔”結構。這在使用銅圖案鍍覆方法時特別有利,在光刻膠材料中可以生成光滑、筆直、非錐形的溝槽,然後利用金屬種子層通過後續在這些溝槽中沈積銅來填充,隨後通過在這些溝槽中圖案鍍覆銅來填充。與鑽填通孔 方法不同的是,通孔柱技術能夠使光刻膠層中的溝槽被填充以得到凹痕較少和凸起較少的銅連接。在沈積銅之後,接著剝除光刻膠,隨後移除金屬種子層並在其上和其周圍塗覆永久性的聚合物-玻璃電介質。由此產生的“通孔導體”結構可利用如赫爾維茨(Hurwitz)等人的美國專利號為US7,682,972、US7,669,320和US7,635,641的專利中所描述的工藝流程。
參照圖2,示出通孔柱的錐形堆疊體200的截面圖。堆疊體200由被介電材料210包圍的第一層202、第二層204、第三層206和第四層208構成。圖2中212為IC。
由於每一層均沈積在更大的在先層上,因此可以在X-Y平面中沒有中間銅導體或焊盤的情況下通過在在後沈積的光刻膠層中進行圖案鍍覆來製造每一層。
在一個實施例中,堆疊體200的底層202的尺寸可以為320x10-6m×840x10-6m(即微米或μm),第二層204的尺寸可以為320x10-6m×840x10-6m,第三層206的尺寸可以為220x10-6m×740x10-6m,第四層(頂層)的尺寸可以為120x10-6m×640x10-6m。因此,每一層可以比其上的層在所有尺寸上均寬40-50微米。
在圖2中,示出包括4個層的梯形階梯狀通孔堆疊體。梯形階梯狀通孔堆疊體在兩個方向上對稱地形成錐度或傾斜。然而,通過仔細對准則會認識到,階梯狀通孔堆疊體可形成為非對稱傾斜,或者僅在一個方向上傾斜。
參照圖3,從上方觀察,階梯狀通孔堆疊體310可以是矩形的並且可以在兩個方向上傾斜。作為替代方案,堆疊體320可以是正方形的並且可以在4個方向上傾斜。雖然沒有在圖中示出,將會認識到,通過非對稱地布置每一在後層,可以製造出在一個或三個方向上傾斜的堆疊體。
此外,堆疊體330可包括盤狀層並且是圓錐形的。根據每個盤的直徑和對准情況,堆疊體可以是規則的或不規則的。
堆疊的通孔結構穿過互連結構的多個層中的至少兩個層並且由相鄰層中的至少兩個具有在X-Y平面內的不同尺寸的交疊通孔柱構 成,使得堆疊體成為錐形。更典型地,通孔堆疊體包括至少三個層並且可由4或5個層或更多層構成。
在一些實施方案中,堆疊體的每一層為矩形的並且每一在後層在一個方向上的延伸量小於每一在先層,並且堆疊體包括在一個方向上的階梯結構,在其它實施方案中,堆疊體的每一層為矩形的並且每一在後層在兩個相反方向上的延伸量小於每一在先層,並且堆疊體大體上具有梯形形狀。
在其它實施方案中,堆疊體的每一層為正方形或矩形的,並且每一在後層在三個相反方向上的延伸量小於每一在先層,並且堆疊體大體上具有金字塔形狀,該金字塔形狀具有三個階梯狀斜側面和一個垂直於頂層和底層的基本平滑側面。
在其它實施方案中,堆疊體的每一層為矩形的並且每一在後層在四個相反方向上的延伸量小於每一在先層,並且堆疊體大體上具有的階梯狀金字塔形狀。
在一些實施方案中,堆疊體的每一層為圓形的並且每一在後層的延伸量小於每一在先層,並且堆疊體具有常規階梯狀圓錐形狀。
通常,如圖1所示,互連結構通常包括交替的通孔層和特徵層。利用阿米技術(Amitec)所擁有的專利技術,通孔層也可以在X-Y平面內延伸並且無需為簡單圓柱體,而是可以具有其它形狀。
雖然直立的金字塔包括在互連結構周圍區域中的在更多的延伸層上設置的金屬層,但是可能有必要在電介質上設置特徵結構。因此,為了能夠在互連結構中製造錐形通孔堆疊體,通孔層可以與特徵層或焊盤穿插。這些通常由一個種子層構成,所述種子層可以是銅並且可以通過濺射或通過化學鍍使其附著在下方的電介質上來製造。種子層的厚度可以為0.5-1.5微米。在種子層之上,可以圖案或面板鍍覆相對厚的金屬層或金屬焊盤,通常為銅。為了進一步幫助將種子層粘附在下方的電介質上,可以首先塗覆非常薄的層,通常為0.04微米-0.1微米的粘附金屬,例如鈦、鉭、鎢、鉻或它們的混合物。
在一些實施方案中,堆疊體的底層比頂層大至少30%。
參照圖4,為互連結構450的截面示意圖,示出包括具有銅通孔柱和階梯狀輪廓的特徵層的堆疊體400。堆疊體400被介電材料410包圍。堆疊體400由被介電材料410包圍的四個銅通孔層構成,即第一通孔層402、第二通孔層404、第三通孔層406和第四通孔層408。層402、404、406、408可以彼此在幾何上分離,但是在X-Y平面中通過銅導體或焊盤413、414和415電連接在一起。這些焊盤413、414、415是特徵層的一部分,其通常包括在互連結構的其它部分中的周邊特徵結構(未示出)。為了能夠將特徵結構布置在電介質上方,以產生所示的階梯狀突出部,但是更重要的是為了產生周邊特徵結構,焊盤413、414和415通常包括一個銅種子層,其可以是濺射的或化學鍍的,並且其厚度可以是0.5微米-1.5微米。在種子層上,可以利用電鍍構建額外厚度的焊盤或特徵結構。為了進一步幫助粘附至電介質上,可以先沈積一層非常薄的粘附金屬,例如鈦、鉭、鎢、鉻或它們的混合物。所述薄粘附金屬層厚度通常為0.04微米到0.1微米。
IC芯片418可以通過端子417如球柵陣列連接至堆疊體400,例如連接至上方導體層416。所形成的堆疊體400可以是梯形或金字塔形的通孔堆疊體,這取決於其形狀以及其在兩個或四個方向上是否傾斜。當單個層為圓形時,堆疊體可稱為圓錐形通孔堆疊體。利用種子層和交替的特徵層(焊盤)和通孔使得多個具有通孔432和特徵結構434的常規結構430能夠在互連體450中的別處共同製造。
在一些實施方案中,穿過多個層中的至少兩層的堆疊通孔結構包括在相鄰層中的至少兩個通孔柱,其中相鄰層中的至少兩個堆疊通孔柱具有在X-Y平面內的不同尺寸,並且特徵層被插入在在先層和在後層之間。
特徵層可以在X-Y平面內進一步延伸超過在先層和在後層中的至少其一。
在一些實施方案中,特徵層在X-Y平面內的延伸量超過在先層或在後層的延伸量,如圖4提供的結構,或者可利用相同的掩模將後續的通孔層精確地沈積到特徵層上,如圖2提供的結構。
在圖4中,在X-Y平面中的特徵層的焊盤413、414、415和416可以與下方的通孔柱具有相同的尺寸或大幾個微米。如果銅導體或焊盤與其下方的通孔柱具有相同尺寸,則堆疊體的外觀將類似於圖2所示,但是製造技術使得能夠製造周邊特徵層和堆疊體。在頂層416中的銅焊盤可以按照IC(集成電路)418適當調節尺寸並通過互連凸點417以倒裝芯片、芯片接合或其它合適的技術與其連接。例如,底部焊盤層412(連接至通孔柱層402)可以連接至印刷電路板(PCB)。
利用這樣的梯形或金字塔形通孔柱堆疊體400,頂部焊盤層416可以顯著縮小,可能只是底部焊盤層412的面積的約28%。底層402的通孔柱面積可以是頂層408的通孔柱面積的3.5倍。具有這種極大縮減表面的一個優點是能夠有效熱耗散,並且使得底層402能夠非常有效地用作散熱片。但同時該通孔堆疊體具有小的頂表面是有利的,其可以調節為適合IC 418的尺寸,因為這可以有助於基板的插入密度功能,即將IC高密度小焊盤(體現為416的銅焊盤)尺寸重新分配到PCB區域的焊盤(體現為412的銅焊盤)尺寸,而不顯著降低基板的散熱性能。
通過具有相對小的頂表面結構,可以更有效地利用周圍表面,這也是有利的。例如,安裝在周圍表面上的組件可能更大。
由此發現,利用如赫爾維茨(Hurwitz)等人的美國專利號為US7682972、US7669320和US7635641(通過引用全文並入本文)的專利中所描述的AMITEC技術,可以產生具有可變截面輪廓的通孔柱結構,例如在一個或兩個方向上可傾斜的梯形、金字塔形、圓錐形和三棱柱形的通孔柱。
將會認識到,利用種子層和特徵層,不僅可以製造錐形通孔堆疊體,而且其中每個後續鋪設層都小於在先層。由於特徵層使得一個層中的特徵結構能夠突出超過下方層上的特徵結構,可以製造中間較寬(凸形)或中間較窄(凹形)的通孔堆疊體。通孔堆疊體可在一個方向、二個方向或三個或四個方向上彎曲,同時相反的壁保持平坦。
還將認識到,利用這種類型的堆疊和通孔柱方式,可以生產密切接近更多規則通孔柱堆疊體的錐形(即梯形或金字塔形)、凸形和 凹形通孔結構,其中在後層中的通孔柱保持其在X-Y平面內的尺寸以在不需要梯形通孔堆疊體的情況下提供基板的最大用途。
在一些實施方案中,堆疊體的在先層在X-Y平面內的延伸量小於在後層的延伸量,且堆疊體大體上具有反金字塔形狀。
在一些實施方案中,多層電子支撐結構中的多層通孔堆疊體包括多於三層;至少一個內層在至少一側上的延伸量比相鄰外層的延伸量更大,並且該堆疊體具有在所述一側上向外彎曲的輪廓。
在一些實施方案中,多層電子支撐結構中的堆疊體包括多於三層,其中至少一個內層在至少一側上的延伸量比相鄰外層小,並且該堆疊體具有在所述一側上向內彎曲的輪廓。
因此,由阿米技術公司(AMITEC)和阿瑟斯公司(Access)研發並且一般性描述在通過引用並入本文的赫爾維茨(Hurwitz)等人的美國專利號為US7,682,972、US7,669,320和US7,635,641的專利中的鍍覆蝕刻和選擇性圖案化鍍覆技術具有大量的內在靈活性。
參照圖5,在一些實施方案中,圖4外形的通孔堆疊體可以通過以下步驟製造:獲得包括下方通孔層的基板,所述通孔層經過處理以暴露出所述通孔層的銅-步驟(a),和用種子層覆蓋所述基板-步驟(b),所述種子層通常為銅並且通常采取濺射或化學鍍方式進行覆蓋。任選地,先沈積非常薄(可能0.04-0.1微米)的粘附金屬層例如鉭、鈦、鉻或鎢,然後在其上沈積銅。然後,將第一光刻膠薄層塗覆在種子層上-步驟(c),以及曝光並顯影以形成負性圖案-步驟(d)。將金屬層,通常是銅,電鍍到所述負性圖案中-步驟(e),剝除所述光刻膠-步驟(f),以留下直立的第一焊盤層。現在可將第二光刻膠層塗覆在焊盤上-步驟(g),並在第二光刻膠層中曝光和顯影出第二通孔層圖案-步驟(h)。可通過電鍍或化學鍍將第二金屬通孔層沈積到第二圖案的溝槽內以產生通孔層-步驟(i),然後可剝除第二光刻膠層-步驟(j),以留下兩層的堆疊體,即彼此交疊的特徵或焊盤層以及通孔層。
然後移除種子層-步驟(k)。任選地,利用例如氫氧化銨或氯化銅的濕蝕刻將種子層蝕刻掉,並且將介電材料層壓(l)在焊盤和通孔層 的直立銅上。
為了能夠進一步構建附加層,可利用機械、化學或機械-化學研磨或抛光將介電材料減薄以暴露出金屬,這也使頂表面平坦化-步驟(m)。然後,可以在底表面上沈積金屬種子層,如銅-步驟(n),以使得能夠通過重複步驟(c)-(n)來構建附加層。
介電材料一般是複合材料,其包含聚合物基體,如聚酰亞胺、環氧樹脂、雙馬來酰亞胺、三嗪及其共混物,並還可以包含玻璃纖維和陶瓷顆粒填料,並通常用作由在聚合物樹脂中的織造玻璃纖維束構成的預浸料。
參照圖6,在另一個製造方法中,所述至少一個通孔層可以通過以下步驟製造:獲得包括具有經抛光而暴露出其中的銅的下方特徵層的基板-步驟(i);利用種子層覆蓋所述下方特徵層-步驟(ii);在所述種子層上沈積金屬層-步驟(iii);在所述金屬層上塗覆光刻膠層-步驟(iv);曝光通孔或特徵結構的正性圖案,包括適當調節尺寸的波狀堆疊層-步驟(v);並蝕刻掉暴露出的金屬層-步驟(vi)。可以利用濕蝕刻,例如使用高溫下的氫氧化銨溶液。然後,剝除光刻膠,留下包括直立的堆疊層的通孔/特徵結構-步驟(vii),並且將介電材料層壓在包括直立的堆疊層的通孔/特徵結構上-步驟(viii)。
為了能夠進一步地構建,可將介電層減薄以暴露出金屬-步驟(ix)。然後,可以在經減薄的表面上沈積金屬種子層,例如銅-步驟(x)。
可以重複進行步驟i)-x)以鋪設其它層。圖5的圖案鍍覆工藝可與圖6所示的利用了不同工藝來鋪設不同層的面板鍍覆工藝組合或交替進行。
相鄰堆疊層可以或多或少地延伸,以提供階梯狀堆疊體,其可以是金字塔形、反金字塔形、向外或向內彎曲,並且具有直的或彎曲的邊緣的層。
以上描述只是解釋性的。應該認識到本發明可具有許多變化方式。
因此,本領域技術人員將會認識到,本發明不限於上文中 具體圖示和描述的內容。而且,本發明的範圍由所附權利要求限定,包括上文所述的各個技術特徵的組合和子組合以及其變化和改進,本領域技術人員在閱讀前述說明後將會預見到這樣的組合、變化和改進。
在權利要求書中,術語“包括”及其變體例如“包含”、“含有”等是指所列舉的組件被包括在內,但一般不排除其他組件。
所屬領域的普通技術人員應當理解:以上所述僅為本發明的具體實施例而已,並不用於限制本發明,凡在本發明的精神和原則之內,所做的任何修改、等同替換、改進等,均應包含在本發明的保護範圍之內。
200‧‧‧堆疊體
202‧‧‧底層
204‧‧‧第二層
206‧‧‧第三層
208‧‧‧第四層
210‧‧‧介電材料

Claims (30)

  1. 一種多層電子支撐結構,包括在X-Y平面中延伸的多個層,所述多個層由包圍金屬通孔柱的介電材料構成,所述金屬通孔柱沿垂直於X-Y平面的Z方向導電,其中穿過所述多個層中至少兩個通孔層的堆疊通孔結構包括在相鄰通孔層中的至少兩個通孔柱,其中在相鄰層中的至少兩個堆疊通孔柱具有在X-Y平面中的不同尺寸,使得所述堆疊通孔結構成為錐形。
  2. 如權利要求1所述的多層電子支撐結構,其中所述堆疊通孔結構包括至少三個通孔柱。
  3. 如權利要求1所述的多層電子支撐結構,其中所述堆疊通孔結構為矩形並且每個在後層在一個方向上的延伸量小於每個在先層的延伸量並且所述堆疊通孔結構具有在一個方向上的階梯狀輪廓。
  4. 如權利要求1所述的多層電子支撐結構,其中所述堆疊通孔結構為矩形並且每個後續通孔在兩個相反方向上的延伸量小於每個在先通孔的延伸量並且所述堆疊通孔結構大體上具有梯形形狀。
  5. 如權利要求1所述的多層電子支撐結構,其中所述堆疊通孔結構為矩形並且每個後續通孔在三個相反方向上的延伸量小於每個在先通孔的延伸量並且所述堆疊通孔結構大體上具有金字塔形狀,該金字塔形狀具有三個階梯狀斜側面和一個垂直於所述多層複合電子結構的頂面和底面的基本平滑側面。
  6. 如權利要求1所述的多層電子支撐結構,其中所述堆疊通孔結構為矩形並且每個在後的通孔在四個相反方向上的延伸量小於每個在先層的延伸量並且所述堆疊體大體上具有階梯狀金字塔形狀。
  7. 如權利要求1所述的多層電子支撐結構,其中為圓形並且每個後續通孔的延伸量小於每個在先通孔的延伸量並且所述堆疊通孔結構大體上具有階梯狀圓錐形狀。
  8. 如權利要求1所述的多層電子支撐結構,其中所述堆疊通孔結構包括至少4個通孔。
  9. 如權利要求1所述的多層電子支撐結構,其中所述堆疊通孔結構包括至少5個通孔。
  10. 如權利要求1所述的多層電子支撐結構,其中至少一個金屬層包括金屬種子層。
  11. 如權利要求10所述的多層電子支撐結構,其中所述種子層還包括 預先施加的粘附金屬層,用以促進對介電材料的粘附。
  12. 如權利要求11所述的多層電子支撐結構,其中所述粘附金屬層包括選自鈦、鉻、鉭和鎢中的至少其一。
  13. 如權利要求1所述的多層電子支撐結構,其中所述堆疊通孔結構中的底層至少比頂層大30%。
  14. 如權利要求1所述的多層電子支撐結構,其中穿過所述多個層中的至少兩層的堆疊通孔結構包括至少兩個相鄰通孔柱,其中所述至少兩個相鄰通孔柱具有在X-Y平面中的不同尺寸,並且插入所述兩個相鄰通孔柱之間的種子層在X-Y平面中的延伸量大於所述兩個相鄰通孔柱中至少其一在X-Y平面中的延伸量。
  15. 如權利要求14所述的多層電子支撐結構,其中所述種子層在X-Y平面中的延伸量大於所述兩個相鄰通孔柱在X-Y平面中的延伸量。
  16. 如權利要求15所述的多層電子支撐結構,其中所述種子層包括銅。
  17. 如權利要求1所述的多層電子支撐結構,其中所述介電材料包括聚合物。
  18. 如權利要求17所述的多層電子支撐結構,其中所述介電材料包括玻璃纖維、陶瓷顆粒夾雜物和玻璃顆粒夾雜物的組別中的至少其一。
  19. 如權利要求1所述的多層電子支撐結構,其中所述堆疊通孔結構的在先通孔在X-Y平面中的延伸量大於在後通孔在X-Y平面中的延伸量並且所述堆疊通孔結構大體上具有金字塔形狀。
  20. 如權利要求1所述的多層電子支撐結構,其中所述堆疊通孔結構的在先通孔在X-Y平面中的延伸量小於在後通孔在X-Y平面中的延伸量並且所述堆疊通孔結構大體上具有反金字塔形狀。
  21. 如權利要求1所述的多層電子支撐結構,其中所述堆疊通孔結構包括多於3個通孔層,其中至少一個內通孔的延伸量大於外通孔的延伸量,並且所述堆疊通孔結構在所述至少一側上具有向外彎曲的輪廓。
  22. 如權利要求1所述的多層電子支撐結構,其中所述堆疊通孔結構包括多於3個通孔層,其中至少一個內通孔的延伸量小於相鄰外通孔的延伸量,並且所述堆疊體在所述至少一側上具有向內彎曲的輪廓。
  23. 如權利要求1所述的多層電子支撐結構,其中所述至少一個通孔層通過包括以下步驟的方法製造:(a)獲得包括底層通孔層的基板,所述通孔層經過處理以暴露出在所述 下方通孔層中的通孔末端;(b)用種子層覆蓋所述基板;(c)在所述種子層上施加第一光刻膠層;(d)曝光並顯影所述光刻膠以形成負性特徵圖案;(e)在所述負性圖案中沈積金屬以製造特徵層;(f)剝除所述光刻膠,留下直立的所述特徵層;(g)在所述種子層和所述特徵層上施加第二光刻膠層;(h)曝光並顯影出所述第二光刻膠層中的通孔圖案;(i)將銅電鍍至該第二圖案中;和(j)剝除所述第二光刻膠層;(k)移除所述種子層;和(l)在包括所述至少一個通孔層的所述特徵結構和通孔上層壓介電材料層。
  24. 如權利要求23所述的多層電子支撐結構,其中所述方法還包括以下步驟:(m)減薄所述介電材料以暴露出所述至少一個組件的金屬。
  25. 如權利要求23所述的多層電子支撐結構,其中所述方法還包括以下步驟:(n)在具有暴露金屬的組件的被減薄的介電材料上沈積金屬種子層。
  26. 如權利要求23所述的多層電子支撐結構,其特徵還在於以下至少其一:(i)所述種子層包括銅;(ii)所述金屬層包括銅;(iii)所述介電材料包括聚合物;和(iv)所述介電材料包括陶瓷或玻璃增強物。
  27. 如權利要求23所述的多層電子支撐結構,其特徵還在於以下至少其一:(i)所述介電層包括選自包括聚酰亞胺、環氧樹脂、雙馬來酰亞胺、三嗪及其共混物的組別中的聚合物;(ii)所述介電層包括玻璃纖維;和(iii)所述介電層包括顆粒填料。
  28. 如權利要求1所述的多層電子支撐結構,其中所述至少一個通孔層通過包括以下步驟的方法製造: (i)獲得包括特徵層並且具有暴露的銅的基板;(ii)利用種子層覆蓋所述特徵層;(iii)在所述種子層上沈積金屬層;(iv)在所述金屬層上施加光刻膠層;(v)曝光所述光刻膠中的正性通孔圖案;(vi)蝕刻掉暴露出的金屬層;(vii)剝除所述光刻膠,在通孔層中留下直立的至少一個組件;和(viii)在所述通孔層中的至少一個組件上層壓介電材料。
  29. 如權利要求28所述的多層電子支撐結構所述方法還包括以下步驟:(ix)減薄所述介電材料以暴露出所述金屬。
  30. 如權利要求28所述的多層電子支撐結構,所述方法還包括以下步驟:(x)在底表面上沈積所述金屬種子層。
TW102107889A 2012-05-29 2013-03-06 具有一體化階梯狀堆疊結構的多層電子結構 TW201405672A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/482,099 US9269593B2 (en) 2012-05-29 2012-05-29 Multilayer electronic structure with integral stepped stacked structures

Publications (1)

Publication Number Publication Date
TW201405672A true TW201405672A (zh) 2014-02-01

Family

ID=48755653

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102107889A TW201405672A (zh) 2012-05-29 2013-03-06 具有一體化階梯狀堆疊結構的多層電子結構

Country Status (5)

Country Link
US (1) US9269593B2 (zh)
JP (1) JP2013247357A (zh)
KR (2) KR20130133636A (zh)
CN (1) CN103208479B (zh)
TW (1) TW201405672A (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140008923A (ko) * 2012-07-13 2014-01-22 삼성전기주식회사 코어리스 인쇄회로기판 및 그 제조 방법
CN104576582B (zh) * 2013-10-15 2017-09-01 中芯国际集成电路制造(上海)有限公司 一种接合焊盘结构
US20150195912A1 (en) * 2014-01-08 2015-07-09 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Substrates With Ultra Fine Pitch Flip Chip Bumps
US9642261B2 (en) 2014-01-24 2017-05-02 Zhuhai Advanced Chip Carriers & Electronic Substrate Solutions Technologies Co. Ltd. Composite electronic structure with partially exposed and protruding copper termination posts
TWI683603B (zh) * 2014-02-17 2020-01-21 韓商Lg伊諾特股份有限公司 印刷電路板及其製造方法
KR102211741B1 (ko) * 2014-07-21 2021-02-03 삼성전기주식회사 인쇄회로기판 및 인쇄회로기판의 제조 방법
CN105489563B (zh) * 2014-09-16 2018-04-17 晟碟信息科技(上海)有限公司 半导体装置和制造半导体装置的方法
US9706668B2 (en) * 2014-10-24 2017-07-11 Samsung Electro-Mechanics Co., Ltd. Printed circuit board, electronic module and method of manufacturing the same
WO2016082146A1 (zh) * 2014-11-27 2016-06-02 江门崇达电路技术有限公司 一种pcb中阶梯铜柱的制作方法
JP2016127248A (ja) * 2015-01-08 2016-07-11 日本特殊陶業株式会社 多層配線基板
TWI559465B (zh) * 2015-08-14 2016-11-21 恆勁科技股份有限公司 封裝基板及其製作方法
CN106469711B (zh) * 2015-08-14 2019-01-22 恒劲科技股份有限公司 封装基板及其制作方法
US20170061992A1 (en) * 2015-08-31 2017-03-02 HGST Netherlands B.V. Multi-layer studs for advanced magnetic heads and high head density wafers
KR102045235B1 (ko) * 2016-03-31 2019-11-15 삼성전자주식회사 전자부품 패키지 및 그 제조방법
JP6730960B2 (ja) * 2017-05-24 2020-07-29 日本特殊陶業株式会社 配線基板
JP6869209B2 (ja) * 2018-07-20 2021-05-12 日本特殊陶業株式会社 配線基板
CN110858576B (zh) * 2018-08-24 2022-05-06 芯舟科技(厦门)有限公司 覆晶封装基板及其制法
CN110783728A (zh) * 2018-11-09 2020-02-11 广州方邦电子股份有限公司 一种柔性连接器及制作方法
CN109548320B (zh) * 2018-12-29 2020-05-12 广州兴森快捷电路科技有限公司 具有阶梯式焊盘的线路板及其成型方法
US11711885B2 (en) 2020-01-31 2023-07-25 Ttm Technologies, Inc. Method of manufacturing printed circuit board assemblies with engineered thermal paths
CN109714887A (zh) * 2019-03-14 2019-05-03 维沃移动通信有限公司 一种印制电路板及其制备方法和电子设备
CN112752429B (zh) * 2019-10-31 2022-08-16 鹏鼎控股(深圳)股份有限公司 多层线路板及其制作方法
CN111741592B (zh) * 2020-06-17 2021-09-21 珠海越亚半导体股份有限公司 多层基板及其制作方法
US11942391B2 (en) * 2021-11-30 2024-03-26 Qorvo Us, Inc. System in package with flip chip die over multi-layer heatsink stanchion

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0427184Y2 (zh) * 1986-04-03 1992-06-30
US5227013A (en) * 1991-07-25 1993-07-13 Microelectronics And Computer Technology Corporation Forming via holes in a multilevel substrate in a single step
US5432675A (en) * 1993-11-15 1995-07-11 Fujitsu Limited Multi-chip module having thermal contacts
JPH08153971A (ja) * 1994-11-28 1996-06-11 Nec Home Electron Ltd 多層プリント配線基板及びその製造方法
JP3671457B2 (ja) * 1995-06-07 2005-07-13 株式会社デンソー 多層基板
IL128200A (en) * 1999-01-24 2003-11-23 Amitec Advanced Multilayer Int Chip carrier substrate
JP3137186B2 (ja) * 1999-02-05 2001-02-19 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 層間接続構造体、多層配線基板およびそれらの形成方法
JP2001284799A (ja) * 2000-03-29 2001-10-12 Matsushita Commun Ind Co Ltd 信号用配線形成方法
KR100582079B1 (ko) * 2003-11-06 2006-05-23 엘지전자 주식회사 인쇄회로기판 및 그 제조방법
US7211510B2 (en) * 2004-09-09 2007-05-01 Advanced Bionics Corporation Stacking circuit elements
IL171378A (en) 2005-10-11 2010-11-30 Dror Hurwitz Integrated circuit support structures and the fabrication thereof
JP4804109B2 (ja) * 2005-10-27 2011-11-02 京セラ株式会社 発光素子用配線基板および発光装置並びに発光素子用配線基板の製造方法
IL175011A (en) * 2006-04-20 2011-09-27 Amitech Ltd Coreless cavity substrates for chip packaging and their fabrication
US7682972B2 (en) 2006-06-01 2010-03-23 Amitec-Advanced Multilayer Interconnect Technoloiges Ltd. Advanced multilayer coreless support structures and method for their fabrication
JP2008084800A (ja) * 2006-09-29 2008-04-10 Furukawa Electric Co Ltd:The 同軸ケーブル及びその遮蔽性能評価方法
JP2008135645A (ja) * 2006-11-29 2008-06-12 Toshiba Corp 多層プリント配線板および多層プリント配線板の層間接合方法
US7863706B2 (en) * 2007-06-28 2011-01-04 Stats Chippac Ltd. Circuit system with circuit element
US8158892B2 (en) * 2007-08-13 2012-04-17 Force10 Networks, Inc. High-speed router with backplane using muli-diameter drilled thru-holes and vias
JP2011119290A (ja) * 2008-04-01 2011-06-16 Nippon Zeon Co Ltd 電気化学素子用電極の製造方法
CN101925253A (zh) * 2009-06-17 2010-12-22 鸿富锦精密工业(深圳)有限公司 印刷电路板及其钻孔方法
KR20110119290A (ko) 2010-04-27 2011-11-02 주식회사 하이닉스반도체 반도체 집적회로
JP5499960B2 (ja) * 2010-07-06 2014-05-21 旭硝子株式会社 素子用基板、発光装置
US8293636B2 (en) * 2010-08-24 2012-10-23 GlobalFoundries, Inc. Conductive connection structure with stress reduction arrangement for a semiconductor device, and related fabrication method
US8754507B2 (en) * 2011-01-18 2014-06-17 Hong Kong Applied Science and Technology Research Institute Company Limited Forming through-silicon-vias for multi-wafer integrated circuits

Also Published As

Publication number Publication date
KR20130133636A (ko) 2013-12-09
JP2013247357A (ja) 2013-12-09
KR20140135928A (ko) 2014-11-27
CN103208479A (zh) 2013-07-17
CN103208479B (zh) 2016-02-10
US20130319737A1 (en) 2013-12-05
US9269593B2 (en) 2016-02-23

Similar Documents

Publication Publication Date Title
TW201405672A (zh) 具有一體化階梯狀堆疊結構的多層電子結構
JP6079993B2 (ja) 多層穴を製作するためのプロセス
US9049791B2 (en) Terminations and couplings between chips and substrates
TWI556700B (zh) 具有不同尺寸通孔的多層電子結構
US20160081201A1 (en) Multilayer electronic structure with integral faraday shielding
TWI556702B (zh) 具有在平面內方向上延伸的一體化通孔的多層電子結構
JP6590179B2 (ja) 多層複合電子構造体の側面を終端する方法
TW201413907A (zh) 具有新型傳輸線的多層電子結構
KR101670666B1 (ko) 폴리머 매트릭스를 가진 인터포저 프레임의 제조 방법
JP2023518965A (ja) 多層基板及びその製造方法