TW201349391A - 形成保形金屬矽化物膜之方法 - Google Patents

形成保形金屬矽化物膜之方法 Download PDF

Info

Publication number
TW201349391A
TW201349391A TW102102872A TW102102872A TW201349391A TW 201349391 A TW201349391 A TW 201349391A TW 102102872 A TW102102872 A TW 102102872A TW 102102872 A TW102102872 A TW 102102872A TW 201349391 A TW201349391 A TW 201349391A
Authority
TW
Taiwan
Prior art keywords
metal
substrate
telluride
halide
forming
Prior art date
Application number
TW102102872A
Other languages
English (en)
Other versions
TWI579975B (zh
Inventor
Toshio Hasegawa
Kunihiro Tada
Hideaki Yamasaki
David L O'meara
Gerrit J Leusink
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Publication of TW201349391A publication Critical patent/TW201349391A/zh
Application granted granted Critical
Publication of TWI579975B publication Critical patent/TWI579975B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/24Alloying of impurity materials, e.g. doping materials, electrode materials, with a semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/42Silicides
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523Pulsed gas flow or change of composition over time
    • C23C16/45525Atomic layer deposition [ALD]
    • C23C16/45527Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536Use of plasma, radiation or electromagnetic fields
    • C23C16/45538Plasma being used continuously during the ALD cycle
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562Selective deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76853Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855After-treatment introducing at least one additional element into the layer
    • H01L21/76858After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895Local interconnects; Local pads, as exemplified by patent document EP0896365
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/66181Conductor-insulator-semiconductor capacitors, e.g. trench capacitors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40Capacitors
    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Chemical Vapour Deposition (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供一種在基板上形成金屬矽化物層的方法。根據一實施例,本方法包含在處理室中提供基板,在第一基板溫度下使該基板暴露於產生自包含金屬前驅物之沉積氣體的電漿,其中該電漿暴露於自限處理中在該基板上形成保形的含金屬層。該方法更包含缺少電漿的情況下,於第二基板溫度下使該含金屬層暴露於還原氣體,其中暴露步驟係交替地執行至少一次以形成該金屬矽化物層,且該沉積氣體並未包含該還原氣體。本方法提供在深凹槽中具有高深寬比之保形金屬矽化物形成。

Description

形成保形金屬矽化物膜之方法 【相關申請案的交互參照】
本申請案係關於且主張2012年1月27日提出申請的美國臨時專利申請案編號第61/591,843號(參考號第TTCA-389Pro號)之優先權,其整體內容係於此併入參考。
本發明大致關於利用氣相沉積法在基板上形成保形金屬矽化物膜。該基板可包含使用於半導體裝置中具有高深寬比之深凹槽。
在半導體工業中,微電子裝置的最小特徵部尺寸係接近深次微米狀態以滿足更快、更低功率的微處理器及數位電路之要求。例如,低電阻耐火金屬矽化物層係廣泛地在動態隨機存取記憶體(DRAM)及增強DRAM(EDRAM)製造中使用作為閘極堆疊的一部分。低電阻金屬矽化物層的另一應用係在深凹槽DRAM的電容中或在堆疊DRAM單元的貫孔中。兩種應用皆蒙受內部電極(插栓、深凹槽DRAM)或貫孔(堆疊DRAM)的串聯電阻隨著反接地法則(inverse ground rule)的平方而增加之事實。此種效應由於常數電容的需求導致在先進DRAMs中更深的凹槽(或分別更高的堆疊)而更加強。
深凹槽DRAM的關鍵需求係在具有高深寬比的凹槽中金屬矽化物膜及層之好的階梯覆蓋。額外的需求包含金屬矽化物膜必須具有低電阻率且必須在使用於製造積體電路中之習知的處理溫度下穩定。這些膜的保形沉積通常係必須,且此對於非常深的凹槽非常有挑戰性。
本發明之實施例描述在基板上形成保形金屬矽化物層之方法,例如在形成於該基板的深凹槽中。該金屬矽化物層能包含如鈦矽化物、鉬矽化物、鎢矽化物、鉭矽化物、或釩矽化物、或其二或更多者的結合。
根據一實施例,該方法包含a)在處理室中提供基板,b)在第一基板溫度下使該基板暴露於產生自包含金屬前驅物之沉積氣體的電漿,其中該電漿暴露於自限處理中在該基板上沉積保形含金屬層,並在缺少電漿的情況下,於第二基板溫度下使該含金屬層暴露於還原氣體,其中b)及c)係交替地執行至少一次以形成該金屬矽化物層,且該沉積氣體並未包含該還原氣體。
根據另一實施例,該方法包含a)在處理室中提供基板,並b)在第一基板溫度下使該基板暴露於產生自包含金屬前驅物之沉積氣體的電漿,其中該電漿暴露於自限處理中在該基板上形成保形含金屬層。該方法更包含c)在缺少電漿的情況中於第二基板溫度下使該基板暴露於還原氣體,其中b)及c)係交替地執行至少一次以在該基板上形成金屬膜,且其中該沉積氣體並未包含該還原氣體,且d)在第三基板溫度下使該基板退火以形成該金屬矽化物膜,其中該第三基板溫度係高於該第二基板溫度。在d)中,該方法可更包含在退火之前沉積矽於該金屬膜上。
根據又另一實施例,該方法包含a)在處理室中提供基板;b)在缺少電漿的情況下於第一基板溫度下使該基板熱暴露於包含金屬前驅物的沉積氣體,其中該熱暴露於自限處理中在該基板上形成保形含金屬層。該方法更包含c)藉由暴露至包含稀有氣體的電漿使該含金屬層改質,並d)在缺少電漿的情況下於第二基板溫度下使改質的該含金屬層暴露於還原氣體,其中b)-d)係依序且交替地執行至少一次以形成該金屬矽化物膜。
20‧‧‧圖案化基板
40‧‧‧圖案化基板
50‧‧‧圖案化基板
70‧‧‧圖案化基板
100‧‧‧流程圖
102‧‧‧步驟
104‧‧‧步驟
106‧‧‧步驟
108‧‧‧處理箭頭
200‧‧‧基板材料
202‧‧‧凹槽
204‧‧‧保形含金屬層
206‧‧‧保形金屬矽化物層
300‧‧‧流程圖
302‧‧‧步驟
304‧‧‧步驟
306‧‧‧步驟
307‧‧‧步驟
308‧‧‧步驟
310‧‧‧處理箭頭
404‧‧‧保形含金屬層
406‧‧‧保形金屬層
408‧‧‧保形金屬矽化物層
410‧‧‧矽層
412‧‧‧保形金屬矽化物層
600‧‧‧流程圖
602‧‧‧步驟
604‧‧‧步驟
606‧‧‧步驟
608‧‧‧步驟
610‧‧‧處理箭頭
704‧‧‧保形含金屬層
706‧‧‧改質含金屬層
708‧‧‧保形金屬矽化物層
在圖式中:圖1係根據本發明之實施例在基板上形成金屬矽化物膜的方法之流程圖; 圖2A-2C顯示根據本發明之實施例在基板上形成金屬矽化物膜的處理流程之剖面示意圖;圖3係根據本發明之另一實施例在基板上形成金屬矽化物膜的方法之流程圖;圖4A-4D顯示根據本發明之另一實施例在基板上形成金屬矽化物膜的處理流程之剖面示意圖;圖5A-5B顯示根據本發明之又另一實施例在基板上形成金屬矽化物膜的處理流程之剖面示意圖;圖6係根據本發明之另一實施例在基板上形成金屬矽化物膜的方法之流程圖;且圖7A-7D顯示根據本發明之實施例在基板上形成金屬矽化物膜的處理流程之剖面示意圖。
在基板上形成保形金屬矽化物層之方法係在數個實施例中揭露。金屬矽化物層能包含如鈦矽化物(例TiSix)、鉬矽化物(例MoSix)、鎢矽化物(例WSix)、鉭矽化物(例TaSix)、或釩矽化物(例VSix)、或其二或更多者的結合。
熟習相關技術者將明白不同的實施例可在不具有一或更多的具體細節的情況下、或利用其他代替物及/或額外的方法、材料、或成份加以實施。在其他例示中,眾所周知的結構、材料、或操作並未顯示或詳述以避免模糊本發明的不同實施例之實施態樣。同樣地,為了解釋的目的,具體的數字、材料、及配置係闡述以提供本發明之完全的理解。更甚者,吾人應理解圖示中所示之不同的實施例係說明性表示,並不必然地依比例繪製。
「一實施例」或「實施例」之遍及本說明書的參考意指關於本實施例所述的特定特徵、結構、材料、或特性係包含在本發明之至少一實施例中,但並不表示其出現在每個實施例中。因此,遍及本說明書的不同處中「在一實施例中」或「在實施例中」一詞的出現並不必然地表示本發明之相同的實施例。在本實施方式中,類似部件係由遍及數個圖示之類 似的參考號碼所指定。
圖1係根據本發明之實施例在基板上形成金屬矽化物膜的方法之流程圖100。在步驟102中,該方法包含在處理室中提供基板。在一些實施例中,基板可為包含受蝕刻的特徵部形成於其中之圖案化的基板。該受蝕刻的特徵部可包含例如通常在半導體裝置中發現的凹槽、貫孔、或其組合。然而,本發明之實施例亦可成功地適用於未圖案化的平面基板。
又參照圖2A-2C,圖2A顯示根據本發明一實施例之圖案化基板20之剖面示意圖。基板材料200可包含塊體矽、(摻雜或未摻雜的)單晶矽、SiC、SiGe、SiGeC、或其任何組合。根據一實施例,基板材料200可包含SixGe1-x化合物,其中x為矽的原子分率、1-x為Ge的原子分率(且0<1-x<1)。在一例示中,基板材料200能包含沉積在鬆弛的SixGe1-x緩衝層上之拉伸應變的SixGe1-x(x>0.5)。該圖案化基板20可為如200mm基板、300mm基板、450mm基板、或甚至更大的基板之任何尺寸。在一例示中,圖案化基板20可包含拉伸應變的Si層。
在繪示於圖2A的實施例中,圖案化基板20包含形成於基板材料200中的凹槽202。凹槽202可具有如大於或等於約2:1的深寬比(深度/寬度),如3:1、5:1、10:1、15:1、20:1、30:1、40:1、50:1、60:1、70:1、或大於70:1。在一些實施例中,凹槽202可具有在約20:1及約40:1之間、在約40:1及約60:1之間、在約60:1及約80:1之間、或在約80:1及約100:1之間的深寬比。凹槽202可具有約200nm(奈米)或更小的寬度(開口),如150nm、100nm、65nm、32nm、22nm或更小。在一些實施例中,凹槽202可具有在約200nm及約100nm之間、在約100nm及約80nm之間、在約80nm及約60nm之間、在約60nm及約40nm之間、在約40nm及約20nm之間的寬度。凹槽202可具有在約20nm及約5000nm之間的深度,如在約20nm及約100nm之間、在約100nm及約500nm之間、在約500nm及約1000nm之間、或在約1000nm及約5000nm之間。然而,本發明之實施例並不限於此等深寬比、凹槽寬度、及凹槽深度,亦可利用其他深寬比、凹槽寬度、及凹槽深度。例如,凹槽202可利用對本領域技術者來說眾所周知的微影處理及乾蝕刻技術而形成。
仍參照圖2A,在一例示中,凹槽202可為具有在約50nm及 100nm之間的寬度、在約2000nm及5000nm之間的深度、且在約40:1及約100:1之間的深寬比之深凹槽。基板材料200可包含如Si(如單晶Si、多晶Si、或非晶Si)或含Si材料。
在步驟104中,基板係在第一基板溫度下暴露於自包含用於形成金屬矽化物膜的含金屬前驅物之沉積氣體產生的電漿。該含金屬前驅物可包含鈦(Ti)、鉬(Mo)、鎢(W)、鉭(Ta)、或釩(V)、或其兩者或以上的結合。然而,本發明的一些實施例並未限於該等金屬元素且可從元素週期表選擇其他金屬元素。金屬前驅物可包含金屬鹵化物(如鈦鹵化物、鉬鹵化物、鎢鹵化物、鉭鹵化物、釩鹵化物、或其二或更多者的組合)。鈦鹵化物可包含TiF4、TiCl4、TiBr4、或TiI4。鉬鹵化物可包含MoCl4。鎢鹵化物可包含WCl6、或WF6。鉭鹵化物可包含TaF5、TaBr5、TaCl5、或TaI5。釩鹵化物可包含VCl4。亦可使用具有在其他氧化態中的金屬原子之其他金屬鹵化物。在一些例示中,沉積氣體可由金屬前驅物氣體及惰性氣體(如稀有氣體)構成。非限制性的例示包含TiCl4及氬(Ar)、TaCl5及Ar、或WCl6及Ar。
在步驟104中的電漿暴露在自限(self-limiting)處理中沉積了保形含金屬層204於包含在凹槽202的側壁及底部上之圖案化基板20的表面形貌上。此係示意顯示於圖2B中。保形含金屬層204的厚度可接近約一單層或更小。電漿暴露係自限性,且一旦圖案化基板20的暴露表面以含金屬層204的材料使之飽和時,含金屬層204的沉積即停止。
根據本發明之實施例,在步驟104中的電漿並不包含含氫還原氣體(如H2)。發明人已瞭解在步驟104的電漿中含氫還原氣體的缺少使圖案化基板20的表面形貌上能自限保形沉積。當沉積氣體包含TiCl4氣體時,TiCl2分子物種形成於電漿中,且考量保形含金屬層204可包含在圖案化基板20的表面上幾乎一單層之所吸附(是adsorb不是absorb)的TiCl2分子物種。即使電漿暴露通常為方向性(非等方向性),但形成於電漿中的TiCl2分子物種仍係意圖遷徙至圖案化基板20之表面形貌上直到所有的TiCl2吸附位置皆被佔據為止。因此,在步驟104中的電漿暴露導致含金屬層204的保形沉積,且在本發明之實施例中所述的膜形成處理在基板中受蝕刻的簡單及複雜的深特徵部中提供不易沉積的含金屬層之非常需要的保形沉積。
為了比較,若沉積氣體更包含H2,則由於電漿激發的H2之 還原效應,含金屬層204將在非自限處理中非保形地沉積為圖案化基板20的表面形貌上的Ti金屬層。非保形含金屬層將在圖案化基板20的水平區域表面上最厚,而在凹槽202的側壁(尤其凹槽202的底部附近)上些微沉積。
可選擇電漿處理條件以有效地形成保形含金屬層204在圖案化基板20的表面形貌上。例如,第一基板溫度可在約25℃及約650℃之間,如在約25℃及約200℃之間,在約200℃及約450℃之間,或在約450℃及約700℃之間。根據一實施例,第一基板溫度可為約450℃或更低。根據另一實施例,第一基板溫度可在約450℃及約650℃之間。在電漿暴露期間處理室中的氣體壓力可在約0.1Torr及約5Torr之間,且電漿暴露時間可在約1秒及10秒之間。然而,仍可使用其他氣體壓力及電漿暴露時間。
接在步驟104中的電漿暴露之後,處理室可利用Ar或氮(N2)加以排淨以從處理室移除沉積氣體及任何反應副產物。
此後,在步驟106中,保形含金屬層204(如所吸附的TiCl2層)係在缺少電漿的情況中於第二基板溫度下暴露於還原氣體。發明人已瞭解,與需要暴露於以電漿激發的還原氣體之所吸附的TiCl4相反,所吸附的TiCl2可在缺少電漿的情況中藉由熱暴露於還原氣體而還原成Ti金屬。使Ti金屬與Si反應的處理在不需以原子層沉積(ALD)處理連續地沉積Ti的情況下產生保形TiSix層,其目前尚未被報導。
還原氣體可包含含氫氣體(如H2)、含矽-氫氣體(如SiH4)、含溴-氫氣體(如B2H6)、或其組合。該還原氣體可更包含如稀有氣體的惰性氣體。發明人已瞭解保形含金屬層204等向性暴露於還原氣體將保形含金屬層204化學性地還原成為接下來可與基板材料200的Si反應以形成圖2C中所繪示的保形金屬矽化物層206之相對應的金屬(如Ti金屬)。金屬矽化物層206可包含鈦矽化物(如TiSix)、鉬矽化物(如MoSix)、鎢矽化物(如WSix)、鉭矽化(如TaSix)、釩矽化(如VSix)、或其二或更多者的組合。
根據一實施例,第二基板溫度高到足以使還原金屬有效地與基板材料反應並形成金屬矽化物層206。
可選擇在步驟106中的處理條件以有效地還原保形含金屬層204且形成保形金屬矽化物層206。例如,第二基板溫度可在約200℃及約700℃之間,如在約200℃及約450℃之間、或在約450℃及約700℃之間。 根據一實施例,第二基板溫度可在約450℃及約650℃之間。在暴露於還原氣體的期間,在處理室中的氣體壓力可在約0.1Torr及約5Torr之間,且暴露時間可在約1秒及10秒之間。然而,仍可使用其他氣體壓力及暴露時間。
在一例示中,第一及第二基板溫度可為相同或幾乎相同。在另一例示中,第一及第二基板溫度可為不同。根據一實施例,第一基板溫度可低於約450℃,且第二基板溫度可在約450℃及約650℃之間。根據一實施例,第一及第二基板溫度兩者皆可在約450℃及約650℃之間。
接在步驟106中於還原氣體的暴露之後,處理室可利用Ar或氮(N2)加以排淨以從處理室移除還原氣體及任何反應副產物。
處理步驟104及106可如處理箭頭108所示意顯示地重複至少一次以增加保形金屬矽化物層206的厚度及導電性。當金屬矽化物層206具有所需的厚度時,可進一步處理圖案化基板20以製造半導體裝置。保形金屬矽化物層206的厚度可如在約0.5nm及約5nm之間。
圖3係在基板上形成金屬矽化物膜的方法之流程圖300,且圖4A-4D及圖5A-5B顯示根據本發明之實施例在基板上形成金屬矽化物膜的處理流程之剖面示意圖。在步驟302中,該方法包含在處理室中提供基板。圖4A顯示根據本發明一實施例的圖案化基板40之剖面示意圖。圖案化基板40包含形成於基板材料200的凹槽202。基板材料200及凹槽202的例示已於上描述。
在步驟304中,圖案化基板40係在第一基板溫度下暴露於自包含用於形成金屬矽化物膜的含金屬前驅物之沉積氣體而產生的電漿。該含金屬前驅物可包含Ti、Mo、W、Ta、V、或其二或更多者的組合。然而,本發明的一些實施例並不限於該等金屬元素且可從元素週期表選擇其他金屬元素。該金屬前驅物可包含金屬鹵化物(例鈦鹵化物、鉬鹵化物、鎢鹵化物、鉭鹵化、或釩鹵化物、或其二或更多者的組合)。在一些例示中,沉積氣體可由金屬前驅物及惰性氣體(如稀有氣體)組成。非限制性的例示包含TiCl4及氬(Ar)、TaCl5及Ar、或WCl6及Ar。
在步驟304中的該電漿暴露以自限處理將保形含金屬層404沉積於圖案化基板40的表面形貌上(包含凹槽202的側壁及底部上)。此係示意顯示於圖4B中。保形含金屬層404的厚度可接近約一單層或更小。該 電漿暴露係自限性,且一旦以含金屬層404的材料使圖案化基板40的暴露表面飽和時,含金屬層404的沉積即停止。根據本發明之實施例,在404中的電漿暴露並不包含含氫還原氣體(如H2)。
可選擇電漿處理條件以在自限處理中有效地在圖案化基板40的表面形貌上形成保形含金屬層404。例如,第一基板溫度可在約25℃及約650℃之間,如在約25℃及約200℃之間、在約200℃及約450℃之間、或在約450℃及約700℃之間。根據一實施例,第一基板溫度可為約450℃或更低。根據另一實施例,第一基板溫度可在約450℃及約650℃之間。在電漿暴露期間,處理室中的氣體壓力可在約0.1Torr及約5Torr之間,且電漿暴露時間可在約1秒及10秒之間。然而,仍可使用其他的氣體壓力及電漿暴露時間。
接在步驟304中的電漿暴露之後,處理室可利用Ar或氮(N2)加以排淨以從處理室移除沉積氣體及任何反應副產物。
此後,在步驟306中,保形含金屬層404(如所吸附的TiCl2層)係在缺少電漿的情況中於第二基板溫度下暴露於還原氣體。還原氣體可包含含氫氣體(如H2)、含矽-氫氣體(如SiH4)、含溴-氫氣體(如B2H6)、或其組合。該還原氣體可更包含如稀有氣體的惰性氣體。保形含金屬層404暴露於還原氣體使保形含金屬層404化學性地還原而成為包含相對應的金屬(如Ti金屬)之保形金屬層406。根據一實施例,第二溫度並不高到足以使還原的金屬與基板材料有效地反應並形成金屬矽化物。
可選擇在步驟306中的處理條件以在金屬層不與來自基板材料200的矽反應之情況下有效地使保形含金屬層404還原成為相對應的保形金屬層406。例如,第二基板溫度可在約200℃及約450℃之間,或低於約450℃。在暴露於還原氣體的期間,在處理室中的氣體壓力可在約0.1Torr及約5Torr之間,且暴露時間可在約1秒及10秒之間。然而,仍可使用其他氣體壓力及暴露時間。
在一例示中,第一及第二基板溫度可為相同或幾乎相同。在另一例示中,第一及第二基板溫度可為不同。根據一實施例,第一基板溫度可高於第二基板溫度。根據一實施例,第一及第二基板溫度兩者皆可低於約450℃。
由於在步驟306中的電漿暴露(如形成於電漿中的TiCl2之飽和基板暴露)及在步驟308中暴露於還原氣體(H2)兩者皆為等向性暴露處理,故產生的金屬層406係保形地形成在圖案化基板40的表面形貌上(包含凹槽202的側壁及底部上)。
接在步驟306中暴露於還原氣體之後,處理室可利用Ar或氮(N2)加以排淨以從處理室移除還原氣體及任何反應副產物。
在步驟308中,基板係在高於第二基板溫度的第三基板溫度下退火。可選擇在步驟308中的處理條件以有效地使金屬層406與基板材料200反應並形成於圖4D中示意顯示的保形金屬矽化物層408。例如,第二基板溫度可在約450℃及約700℃之間。根據一實施例,第二基板溫度可在約450℃及約650℃之間。在退火的期間,在處理室中退火氣體(如Ar或N2)的氣體壓力可在約0.1Torr及約5Torr之間,且退火時間可在約1秒及500秒之間。然而,仍可使用其他氣體壓力及退火時間。
處理步驟304-308可如處理箭頭310所示意顯示地重複至少一次以增加保形金屬矽化物層408的厚度及導電性。保形金屬矽化物層408的厚度可如在約0.5nm及約5nm之間。
根據一實施例,處理流程300在步驟307中更包含沉積矽層410在保形金屬層406上。此係示意顯示於圖5A中。矽層410可減少或避免來自基板材料200的矽之消耗,並為了側壁控制而增加金屬矽化物厚度。這使得更厚或其他的金屬矽化物材料得以使用。此矽層410可利用任何習知沉積方法加以沉積,例如化學氣相沉積(CVD)、電漿輔助CVD(PECVD)、ALD、或電漿輔助ALD(PEALD)。此矽層410可保形地沉積在圖案化基板50的表面形貌上。矽層410的厚度可在約0.5nm及約10nm之間或更大。例如,矽層410的厚度可在約0.5nm及約1nm之間、在約1nm及約3nm之間、在約3nm及約5nm之間、或在約5nm及約10nm之間。
接在步驟307中的矽沉積之後,基板可在步驟308中如上所述地加以退火。可選擇在步驟308中的處理條件以有效地使金屬層406與矽層410反應並形成如圖5B中所示意顯示的保形金屬矽化物層412。該金屬矽化物層412可包含鈦矽化物(如TiSix)、鉬矽化物(如MoSix)、鎢矽化物(如WSix)、鉭矽化物(如TaSix)、或釩矽化物(如VSix)、或其二或更多者的組合。 例如,第二基板溫度可在約450℃及約700℃之間。根據一實施例,第三基板溫度(退火溫度)可在約450℃及約650℃之間。在退火期間,處理室中退火氣體(如Ar或N2)的氣體壓力可在約0.1Torr及約5Torr之間,且退火時間可在約1秒及500秒之間。然而,仍可使用其他的氣體壓力及退火時間。
圖6係在基板上形成金屬矽化物膜的方法之流程圖600,且圖7A-7D顯示根據本發明之實施例在基板上形成金屬矽化物膜的處理流程之剖面示意圖。在步驟602中,該方法包含在處理室中提供基板。圖7A顯示根據本發明一實施例的圖案化基板70之剖面示意圖。圖案化基板70包含形成於基板材料200中的凹槽202。基板材料200及凹槽202的例示已於上描述。
在步驟604中,圖案化基板70係在缺少電漿的情況中於第一基板溫度下熱暴露於包含含金屬前驅物之沉積氣體。該含金屬前驅物可包含Ti、Mo、W、Ta、或V、或其二或更多者的組合。然而,本發明的一些實施例並不限於該等金屬元素,且可從元素週期表選擇其他金屬元素。該金屬前驅物可包含金屬鹵化物(如鈦鹵化物、鉬鹵化物、鎢鹵化物、鉭鹵化物、或釩鹵化物、或其二或更多者的組合)。在一些例示中,沉積氣體可由金屬前驅物氣體及惰性氣體(如稀有氣體)組成。非限制性的例示包含TiCl4及氬(Ar)、TaCl5及Ar、或WCl6及Ar。
圖案化基板70於沉積氣體的熱暴露在圖案化基板70的表面形貌上(包含凹槽202的側壁及底部)以自限處理形成保形含金屬層704。此係示意顯示於圖7B中。保形含金屬層704的厚度可接近約一單層或更小。在一例示中,TiCl4氣體的暴露在基板上形成吸附TiCl4層。例如,第一基板溫度可在約25℃及約650℃之間、如在約25℃及約200℃之間、在約200℃及約450℃之間、或在約450℃及約700℃之間。根據一實施例,第一基板溫度可為約450℃或更低。根據另一實施例,第一基板溫度可在約450℃及約650℃之間。在電漿暴露期間,處理室中的氣體壓力可在約0.1Torr及約5Torr之間,且氣體暴露時間可在約1秒及10秒之間。然而,仍可使用其他的氣體壓力及暴露時間。
接在步驟604中的暴露之後,處理室可利用Ar或氮(N2)加以排淨以從處理室移除沉積氣體及任何反應副產物。
此後,在步驟606中,包含保形含金屬層704的基板係在第二基板溫度下暴露於包含或由稀有氣體(如Ar)組成的電漿以形成改質含金屬層706。改質含金屬層706係示意地顯示於圖7C中。在步驟606中的電漿暴露部份地分解了含金屬層704所吸附的物種。在一例示中,電漿暴露分解了所吸附的TiCl4且在基板上形成吸附的TiClx(x<4)物種。
例如,在步驟606中的電漿暴露可利用在約25℃及約650℃之間(如在約25℃及約200℃之間、在約200℃及約450℃之間、或在約450℃及約700℃之間)的第二基板溫度。根據一實施例,第二基板溫度可為約450℃或更低。根據另一實施例,第二基板溫度可在約450℃及約650℃之間。在電漿暴露的期間,在處理室中的氣體壓力可在約0.1Torr及約5Torr之間,且電漿暴露時間可在約10秒及500秒之間。然而,仍可使用其他氣體壓力及電漿暴露時間。
接在步驟606中的電漿暴露之後,處理室可利用Ar或氮(N2)加以排淨以從處理室移除任何反應副產物。
此後,在步驟608中,改質含金屬層706(如吸附TiClx(x<4)的層)係在缺少電漿的情況中於第三基板溫度下暴露於還原氣體。還原氣體可包含含氫氣體(如H2)、含矽-氫氣體(如SiH4)、含溴-氫氣體(如B2H6)、或其結合。該還原氣體可更包含如稀有氣體的惰性氣體。改質含金屬層706暴露於還原氣體使改質含金屬層706化學性地還原成為接下來可與基板材料200的Si反應以形成圖7D中所繪示的保形金屬矽化物層708之相對應的金屬(如Ti金屬)。因此,根據一實施例,第三溫度係高到足以使還原的金屬有效地與基板材料反應並形成金屬矽化物。根據另一實施例,可能需要在高於第三基板溫度的第四基板下之退火以使金屬與基板材料反應並形成金屬矽化物。金屬矽化物層708可包含鈦矽化物(如TiSix)、鉬矽化物(如MoSix)、鎢矽化物(如WSix)、鉭矽化物(如TaSix)、釩矽化物(如VSix)、或其二或更多者的組合。
可選擇在步驟608中的處理條件以有效地還原保形含金屬層704且形成保形金屬矽化物層206。例如,第二基板溫度可在約200℃及約700℃之間,如在約200℃及約450℃之間、或在約450℃及約700℃之間。根據一實施例,第二基板溫度可在約450℃及約650℃之間。在於還原氣體 的暴露期間,處理室中的氣體壓力可在約0.1Torr及約5Torr之間,且暴露時間可在約1秒及10秒之間。然而,仍可使用其他氣體壓力及暴露時間。
在一例示中,第一、第二、及第三基板溫度可為相同或幾乎相同。在另一例示中,第一、第二、及第三基板溫度之至少一者可為不同。根據一實施例,第一基板溫度兩者皆可小於約450℃,且第三基板溫度可在約450℃及約650℃之間。根據一實施例,第一及第三基板溫度兩者皆可在約450℃及約650℃之間。
儘管在步驟606中的電漿暴露可為異向性,在步驟604中於沉積氣體的熱暴露及在步驟608中於還原氣體的暴露兩者仍皆為等向性,且因此產生的金屬層406在圖案化基板70的表面形貌上具有高度的保形性。這允許了金屬矽化物層708在基板中簡單及複雜的深特徵部兩者上之實質保形形成。
接在步驟608中於還原氣體的暴露之後,處理室可利用Ar或氮(N2)加以排淨以從處理室移除沉積氣體及任何反應副產物。
處理步驟604-608可如處理箭頭610所示意顯示地重複至少一次以增加保形金屬矽化物層708的厚度及導電性。保形金屬矽化物層708的厚度可如在約0.5nm及約5nm之間。
當重複步驟604時,金屬矽化物層708係在缺少電漿的情況中熱暴露於包含含金屬前驅物之沉積氣體。利用TiCl4做為例示,儘管使Ti金屬層暴露於TiCl4蝕刻了Ti金屬層,發明人仍已瞭解在步驟604中使鈦矽化物層熱暴露於含TiCl4沉積氣體並不會蝕刻鈦矽化物層,而是允許在鈦矽化物層上形成吸附TiCl2層。
已描述形成保形金屬矽化物層的方法之複數實施例。該方法提供在基板中受蝕刻的簡單及複雜的深特徵部中不易沉積的金屬矽化物層之非常需要的保形沉積。本發明的實施例之前述描述已為了顯示及描述的目的而呈現。並不係意為詳盡無疑或限制本發明於所揭露的明確形式。此說明書及下列請求項包含僅使用為描述的目的且不應解釋為限制性之用語。例如,如在此處所使用的用語「上」(包含在請求項中)並不需要在基板「上」之膜為直接地在其上且與基板直接接觸;除了另行明確說明之外,在該膜及該基板之間可存在有第二膜或其他結構。
相關領域技術者可察知,可能鑑於上述教學做出許多修改與變化。本領域技術者將瞭解圖式中所示之各種成份的不同均等組合及替代。因此,其係意為本發明之範疇不受此實施方式而是受隨附於此的請求項限制。
100‧‧‧流程圖
102‧‧‧步驟
104‧‧‧步驟
106‧‧‧步驟
108‧‧‧處理箭頭

Claims (22)

  1. 一種在基板上形成金屬矽化物層的方法,包含:a)在一處理室中提供該基板;b)在一第一基板溫度下使該基板暴露於產生自包含一金屬前驅物之一沉積氣體的一電漿,其中該電漿暴露於自限處理中在該基板上形成保形的一含金屬層;且c)在缺少電漿的情況下,於一第二基板溫度下使該含金屬層暴露於一還原氣體,其中b)及c)係交替地執行至少一次以形成該金屬矽化物層,且其中該沉積氣體並未包含該還原氣體。
  2. 如申請專利範圍第1項之在基板上形成金屬矽化物層的方法,其中該金屬前驅物包含鈦鹵化物、鉬鹵化物、鎢鹵化物、鉭鹵化物、或釩鹵化物、或其二或更多者的組合。
  3. 如申請專利範圍第1項之在基板上形成金屬矽化物層的方法,其中該金屬矽化物層包含鈦矽化物、鉬矽化物、鎢矽化物、鉭矽化物、或釩矽化物、或其二或更多者的組合。
  4. 如申請專利範圍第1項之在基板上形成金屬矽化物層的方法,其中該金屬矽化物層係保形地沉積在形成於該基板中之一深凹槽的表面上。
  5. 如申請專利範圍第4項之在基板上形成金屬矽化物層的方法,其中該深凹槽具有在約50nm及100nm之間的一寬度、在約2000nm及5000nm之間的一深度、及在約40:1及約100:1之間的一深寬比。
  6. 如申請專利範圍第1項之在基板上形成金屬矽化物層的方法,其中該金屬前驅物包含鈦鹵化物、該還原氣體包含H2、且該金屬矽化物層包含鈦矽化物。
  7. 如申請專利範圍第6項之在基板上形成金屬矽化物層的方法,其中該第 一及第二基板溫度係在約450℃及約650℃之間。
  8. 一種在基板上形成金屬矽化物膜的方法,包含:a)在一處理室中提供該基板;b)在一第一基板溫度下使該基板暴露於產生自包含一金屬前驅物之一沉積氣體的一電漿,其中該電漿暴露於自限處理中在該基板上沉積保形的一含金屬層;c)在缺少電漿的情況中於一第二基板溫度下使該含金屬層暴露於一還原氣體,其中b)及c)係交替地執行至少一次以在該基板上形成一金屬膜,且其中該沉積氣體並未包含該還原氣體;且d)在一第三基板溫度下使該基板退火以形成該金屬矽化物膜,其中該第三基板溫度係高於該第二基板溫度。
  9. 如申請專利範圍第8項之在基板上形成金屬矽化物膜的方法,其中d)更包含:在該退火之前沉積矽於該金屬膜上。
  10. 如申請專利範圍第8項之在基板上形成金屬矽化物膜的方法,其中該沉積氣體包含鈦鹵化物、鉬鹵化物、鎢鹵化物、鉭鹵化物、或釩鹵化物、或其二或更多者的組合。
  11. 如申請專利範圍第8項之在基板上形成金屬矽化物膜的方法,其中該金屬矽化物膜包含鈦矽化物、鉬矽化物、鎢矽化物、鉭矽化物、或釩矽化物、或其二或更多者的組合。
  12. 如申請專利範圍第8項之在基板上形成金屬矽化物膜的方法,其中該金屬矽化物膜係保形地沉積在形成於該基板中之一深凹槽的表面上。
  13. 如申請專利範圍第12項之在基板上形成金屬矽化物膜的方法,其中該深凹槽具有在約50nm及100nm之間的一寬度、在約2000nm及5000nm之 間的一深度、及在約40:1及約100:1之間的一深寬比。
  14. 如申請專利範圍第8項之在基板上形成金屬矽化物膜的方法,其中該金屬前驅物包含鈦鹵化物、該還原氣體包含H2、且該金屬矽化物層包含鈦矽化物。
  15. 如申請專利範圍第14項之在基板上形成金屬矽化物膜的方法,其中該第一及第二基板溫度係在約450℃之下。
  16. 一種在基板上形成金屬矽化物膜的方法,包含:a)在一處理室中提供該基板;b)在缺少電漿的情況下於一第一基板溫度下使該基板熱暴露於包含一金屬前驅物的一沉積氣體,其中該熱暴露於自限處理中在該基板上形成保形的一含金屬層;c)藉由暴露包含一稀有氣體的一電漿而在第二基板溫度下使該含金屬層改質;d)在缺少電漿的情況下於一第二基板溫度下使改質的該含金屬層暴露於一還原氣體,其中b)-d)係依序且交替地執行至少一次以形成該金屬矽化物膜。
  17. 如申請專利範圍第16項之在基板上形成金屬矽化物膜的方法,其中該沉積氣體包含鈦鹵化物、鉬鹵化物、鎢鹵化物、鉭鹵化物、或釩鹵化物、或其二或更多者的組合。
  18. 如申請專利範圍第16項之在基板上形成金屬矽化物膜的方法,其中該金屬矽化物膜包含鈦矽化物、鉬矽化物、鎢矽化物、鉭矽化物、或釩矽化物、或其二或更多者的組合。
  19. 如申請專利範圍第16項之在基板上形成金屬矽化物膜的方法,其中該金屬矽化物膜係保形地沉積在形成於該基板中之一深凹槽的表面上。
  20. 如申請專利範圍第16項之在基板上形成金屬矽化物層的方法,其中該深凹槽具有在約50nm及100nm之間的一寬度、在約2000nm及5000nm之間的一深度、及在約40:1及約100:1之間的一深寬比。
  21. 如申請專利範圍第16項之在基板上形成金屬矽化物膜的方法,其中該金屬前驅物包含鈦鹵化物、該還原氣體包含H2、且該金屬矽化物層包含鈦矽化物。
  22. 如申請專利範圍第21項之在基板上形成金屬矽化物膜的方法,其中該第一及第二基板溫度係在約450℃及約650℃之間。
TW102102872A 2012-01-27 2013-01-25 形成保形金屬矽化物膜之方法 TWI579975B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201261591843P 2012-01-27 2012-01-27
US13/427,343 US8785310B2 (en) 2012-01-27 2012-03-22 Method of forming conformal metal silicide films

Publications (2)

Publication Number Publication Date
TW201349391A true TW201349391A (zh) 2013-12-01
TWI579975B TWI579975B (zh) 2017-04-21

Family

ID=48870580

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102102872A TWI579975B (zh) 2012-01-27 2013-01-25 形成保形金屬矽化物膜之方法

Country Status (6)

Country Link
US (1) US8785310B2 (zh)
JP (1) JP5903504B2 (zh)
KR (1) KR101631783B1 (zh)
CN (1) CN104066871B (zh)
TW (1) TWI579975B (zh)
WO (1) WO2013112941A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI674240B (zh) * 2014-10-28 2019-10-11 美商應用材料股份有限公司 形成金屬矽化物互連奈米線結構的方法與設備
TWI686500B (zh) * 2015-01-09 2020-03-01 美商應用材料股份有限公司 矽化物奈米線之層疊與核殼形成
TWI695903B (zh) * 2015-05-01 2020-06-11 美商應用材料股份有限公司 經由原子層沉積(ald)循環之選擇性沉積金屬矽化物的方法
TWI828995B (zh) * 2015-08-07 2024-01-11 美商蘭姆研究公司 用於增強的鎢沉積填充之鎢的原子層蝕刻

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105336615B (zh) * 2014-07-08 2018-06-01 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
KR102441431B1 (ko) 2016-06-06 2022-09-06 어플라이드 머티어리얼스, 인코포레이티드 표면을 갖는 기판을 프로세싱 챔버에 포지셔닝하는 단계를 포함하는 프로세싱 방법
US10535527B2 (en) * 2017-07-13 2020-01-14 Applied Materials, Inc. Methods for depositing semiconductor films
US11443949B2 (en) 2019-03-20 2022-09-13 Tokyo Electron Limited Method of selectively forming metal silicides for semiconductor devices
KR20210040231A (ko) 2019-10-02 2021-04-13 삼성전자주식회사 반도체 장치
CN115382743B (zh) * 2021-05-24 2023-08-22 成宏能源股份有限公司 形成具有涂层的结构的方法及具有涂层的结构
US20230115130A1 (en) * 2021-10-13 2023-04-13 Applied Materials, Inc. Methods for preparing metal silicides
TW202417668A (zh) * 2022-09-02 2024-05-01 美商應用材料股份有限公司 選擇性mosi沉積

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1167688A (ja) * 1997-08-22 1999-03-09 Nec Corp シリサイド材料とその薄膜およびシリサイド薄膜の製造方法
JP3381774B2 (ja) 1997-12-24 2003-03-04 東京エレクトロン株式会社 CVD−Ti膜の成膜方法
JP2001203171A (ja) * 1999-06-25 2001-07-27 Applied Materials Inc 半導体デバイスのシリサイド形成方法
US6531352B1 (en) 2000-08-31 2003-03-11 Micron Technology, Inc. Methods of forming conductive interconnects
KR100447031B1 (ko) * 2001-03-23 2004-09-07 삼성전자주식회사 텅스텐 실리사이드막의 형성방법
US8110489B2 (en) 2001-07-25 2012-02-07 Applied Materials, Inc. Process for forming cobalt-containing materials
US6858904B2 (en) 2001-08-30 2005-02-22 Micron Technology, Inc. High aspect ratio contact structure with reduced silicon consumption
US20030123216A1 (en) 2001-12-27 2003-07-03 Yoon Hyungsuk A. Deposition of tungsten for the formation of conformal tungsten silicide
US6911391B2 (en) 2002-01-26 2005-06-28 Applied Materials, Inc. Integration of titanium and titanium nitride layers
JP2004140315A (ja) * 2002-10-17 2004-05-13 Samsung Electronics Co Ltd サリサイド工程を用いる半導体素子の製造方法
US7144806B1 (en) 2002-10-23 2006-12-05 Novellus Systems, Inc. ALD of tantalum using a hydride reducing agent
JP3574651B2 (ja) 2002-12-05 2004-10-06 東京エレクトロン株式会社 成膜方法および成膜装置
KR100538806B1 (ko) 2003-02-21 2005-12-26 주식회사 하이닉스반도체 에피택셜 c49상의 티타늄실리사이드막을 갖는 반도체소자 및 그 제조 방법
US7029966B2 (en) * 2003-09-18 2006-04-18 International Business Machines Corporation Process options of forming silicided metal gates for advanced CMOS devices
JP4651955B2 (ja) 2004-03-03 2011-03-16 東京エレクトロン株式会社 成膜方法
JP5207615B2 (ja) 2006-10-30 2013-06-12 東京エレクトロン株式会社 成膜方法および基板処理装置
FR2928029B1 (fr) 2008-02-27 2011-04-08 St Microelectronics Crolles 2 Procede de fabrication d'un dispositif semi-conducteur a grille enterree et circuit integre correspondant.

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI674240B (zh) * 2014-10-28 2019-10-11 美商應用材料股份有限公司 形成金屬矽化物互連奈米線結構的方法與設備
US10930472B2 (en) 2014-10-28 2021-02-23 Applied Materials, Inc. Methods for forming a metal silicide interconnection nanowire structure
TWI686500B (zh) * 2015-01-09 2020-03-01 美商應用材料股份有限公司 矽化物奈米線之層疊與核殼形成
US10593592B2 (en) 2015-01-09 2020-03-17 Applied Materials, Inc. Laminate and core shell formation of silicide nanowire
TWI695903B (zh) * 2015-05-01 2020-06-11 美商應用材料股份有限公司 經由原子層沉積(ald)循環之選擇性沉積金屬矽化物的方法
TWI828995B (zh) * 2015-08-07 2024-01-11 美商蘭姆研究公司 用於增強的鎢沉積填充之鎢的原子層蝕刻

Also Published As

Publication number Publication date
TWI579975B (zh) 2017-04-21
CN104066871B (zh) 2016-09-14
US8785310B2 (en) 2014-07-22
CN104066871A (zh) 2014-09-24
KR20140119776A (ko) 2014-10-10
JP5903504B2 (ja) 2016-04-13
US20130196505A1 (en) 2013-08-01
JP2015510547A (ja) 2015-04-09
KR101631783B1 (ko) 2016-06-17
WO2013112941A1 (en) 2013-08-01

Similar Documents

Publication Publication Date Title
TWI579975B (zh) 形成保形金屬矽化物膜之方法
US8314021B2 (en) Method for fabricating semiconductor device with buried gates
JP5036957B2 (ja) エピタキシャルc49相のチタニウムシリサイド層を有する半導体素子の製造方法
KR20190024834A (ko) 기판 표면 상의 갭 피처를 충진하는 방법 및 이와 관련된 반도체 소자 구조
US20090087585A1 (en) Deposition processes for titanium nitride barrier and aluminum
KR20120104127A (ko) 저항을 감소시키고 디바이스 성능을 향상시키기 위한 게이트 전극으로서의 그리고 콘택 플러그로서의 텅스텐에 대한 라이너 및 배리어의 형성
JP7194725B2 (ja) 3dメモリ構造における高アスペクト比孔形成へのボトムアップアプローチ
TW402809B (en) The manufacture method of electrical charge storage structure
JP2002025944A (ja) 半導体素子の製造方法
KR20060064852A (ko) 티타늄질화막 형성 방법 및 상기 티타늄질화막을 이용한금속-절연체-금속 커패시터의 하부전극 형성 방법
JP2008288408A (ja) 半導体装置及びその製造方法
KR20220083730A (ko) 평활한 티타늄 나이트라이드 층 및 이를 형성시키는 방법
KR20070002558A (ko) 텅스텐폴리메탈게이트 및 그의 제조 방법
KR100558037B1 (ko) 실리콘나노와이어를 이용한 반도체 소자의 콘택 형성 방법
JP4056396B2 (ja) 金属層又は金属含有層の製造方法及び金属層又は金属含有層を備える電子部品
TWI393215B (zh) 半導體裝置之製造方法
US20080200031A1 (en) Method of fabricating gate electrode having polysilicon film and wiring metal film
KR100454256B1 (ko) 루테늄 하부전극을 구비한 캐패시터의 제조 방법
KR100846391B1 (ko) 반도체 소자의 텅스텐 실리사이드 게이트 제조 방법
KR100414868B1 (ko) 캐패시터의 제조 방법
US20220172988A1 (en) Conformal and smooth titanium nitride layers and methods of forming the same
WO2020195992A1 (ja) 半導体装置の製造方法
KR100591775B1 (ko) 금속-절연막-금속형 커패시터를 구비하는 반도체 소자 및그 형성 방법
KR100744642B1 (ko) 반도체 소자의 금속배선, 반도체 소자의 게이트 전극 및 그형성방법
KR100670744B1 (ko) 반도체 소자의 실리사이드막 형성 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees