TW201303968A - 單晶積體半導體結構 - Google Patents

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Abstract

本發明係關於單晶積體半導體結構，其含有以下層結構：A)基於摻雜或未摻雜Si之載體層；B)視情況具有組成BxAlyGazNtPv之層，其中x=0至0.1，y=0至1，z=0至1，t=0至0.1且v=0.9至1；C)具有組成BxAlyGazInuPvSbw之鬆弛層，其中x=0至0.1，y=0至1，z=0至1，u=0至1，v=0至1且w=0至1，其中在面朝層A)或B)側上之w及/或u小於、等於或大於在背朝層A)或B)側上之w及/或u，且其中v=1-w及/或y=1-u-x-z；D)視情況用於阻擋失配差排且具有組成BxAlyGazInuPvSbwNt之層，其中x=0至0.1，y=0至1，z=0至1，u=0至1，v=0至1，w=0至1且t=0至0.1；E)視情況用於異質補償(hetero-offset)且具有組成BxAlyGazInuPvSbwNtAsr之層，其中x=0至0.1，y=0至1，z=0至1，u=0至1，v=0至1，w=0至1，t=0至0.1且r=0至1；及F)任意、較佳III/V族半導體材料或若干不同的任意半導體材料之組合，其中所有III族元素之上述化學計量指數(stoichiometric index)之總和始終為1且其中所有V族元素之上述化學計量指數之總和亦始終為1。

Description

單晶積體半導體結構
本發明係關於單晶積體半導體結構，其適於在矽基板上形成基於III/V族元素之積體半導體組件；其產生方法及其用途。
最近幾十年，基於矽及二氧化矽之積體電路之發明已在微晶片處理器技術及微電子學中取得巨大發展。尤其在積體電路中，將n-通道及p-通道電晶體組合用於在所謂的CMOS邏輯器件(互補金屬氧化物半導體)中進行數據處理。電晶體基本上係藉由外部閘電壓來控制電阻。在最近幾十年，積體電路之性能可藉由增加電晶體之微型化且因此藉由生長電晶體密度來改良。然而，同時，電晶體組件之個別結構之尺寸小至會達成基本物理限制且進一步微型化不會改良電路。
同時，除矽及二氧化矽外，此處使用新穎材料來產生積體電路，該等材料之物理性質可改良功能。尤其討論在CMOS技術中使用III/V半導體材料。
由於一些III/V半導體材料之電子移動率實質上高於矽且n-通道電晶體之效率或轉換速度尤其係由電子移動率顯著確定，因此使用III/V半導體材料作為n-通道層可實質上改良積體電路。此外，可藉由使用III/V半導體材料來降低閘極電壓，此進而降低積體電路中之能量消耗及因此熱散逸。當前，各學院、大學及企業研究III/V通道層在矽技術 中之用途。
一方面，對於在矽上整合最有用之III/V半導體係藉由半導體材料之基本性質(例如電子移動率及電子帶隙)來確定。
另一方面，最終必須考慮大規模生產在矽技術中之相容性。砷係許多III/V半導體混合晶體之實質性組份。由於砷具有高毒性，因此設想在大規模工業中使用含砷材料要求對含砷廢產物進行高費用處理。
在基於矽之電路上整合III/V半導體材料時，通常採用磊晶方法。在此磊晶沈澱方法中，結晶半導體材料之晶格常數起決定性作用。矽晶片技術中所用矽基板或載體基板確定基本晶格常數。然而，多數具有高電子移動率之III/V半導體材料之晶格常數不同於矽，其通常較高。在矽基板上磊晶整合III/V通道層時，晶格常數之此差異會導致III/V-半導體層中形成失配差排。該等差排係使半導體層之電子性質顯著惡化之晶體缺陷。為確保III/V通道層之最佳材料品質，需要特殊III/V緩衝層。該等緩衝層係藉由不同III/V半導體材料之特殊順序及/或藉由特殊產生方法來界定。此外，此緩衝層不能過厚，從而確保III/V在矽上之整合與實際CMOS製程相容。
業內自(例如)文件DE 103 55 357 A已知不同緩衝層或匹配層。
本發明之技術目標。
本發明之技術目標係明確說明一種積體單晶半導體結構，其將III/V族半導體整合於矽基板上，且滿足所有電子要求，避免或減少產生期間之含砷廢物且一方面使矽及另一方面使III/V族半導體之不同晶格常數最佳化匹配。
本發明之基本內容。
為達成此技術目標，本發明教示單晶積體半導體結構，其含有以下層結構：A)載體層基於摻雜或未摻雜Si；B)視情況具有組成BxAlyGazNtPv之層，其中x=0-0.1，y=0-1，z=0-1，t=0-0.1且v=0.9-1；C)具有組成BxAlyGazInuPvSbw之鬆弛層，其中x=0-0.1，y=0-1，z=0-1，u=0-1，v=0-1且w=0-1，其中w及/或u在面朝層A)或B)之側上小於、等於或大於在背朝層A)或B)之側上且在鬆弛層內係可變的或恆定的，且其中v=1-w及/或1=u+x+y+z；D)視情況用於阻擋失配差排且具有組成BxAlyGazInuPvSbwNt之層，其中x=0-0.1，y=0-1，z=0-1，u=0-1，v=0-1，w=0-1且t=0-0.1；E)視情況用於異質補償且具有組成BxAlyGazInuPvSbwNtAsr之層，其中x=0-0.1，y=0-1，z=0-1，u=0-1，v=0-1，w=0-1，t=0-0.1且r=0-1；及F)任意III/V族半導體材料或若干任意半導體材料之組合，其中所有III族元素之上述指數之總和始終為1且其中所有V族元素之上述指數之總和亦始終為1。
本發明之基本內容係現有半導體材料之新穎組合及其進一步研發，以分別獲得最佳緩衝層或匹配層，用於在矽基板上整合III/V組件且特定而言通道層。
本發明之特點係實現基於磷光體(P)且砷(As)含量較低或 亦不含As之緩衝層，其另外藉由在III/V半導體混合晶體中之III族側上混合鋁(Al)而具有相對較大電子帶隙之材料性質且在緩衝表面上具有差排缺陷密度盡可能小之n-通道層之晶格常數。
本發明相對於現有整合概念具有3個決定性優點：
1.(AlGa)P及矽之晶格常數僅具有最小差異。因此，可磊晶沈積具有低硼或氮濃度之薄(BAlGa)(NP)層而不會在(001)矽基板上形成失配差排。在此第一薄III/V半導體層生長期間解決單晶連結III/V半導體混合晶體與矽之程序挑戰，其係因兩種材料之不同晶體性質(例如原子結合性質及晶格基底)所致。僅在下一步驟中，藉由銻與銦之特定混合物增加晶格常數且以受控方式起始失配差排之形成。因此，藉由使用無缺陷模板，可顯著減小III/V緩衝層之總體層厚度，此進而決定與現有CMOS製程之相容性。此外，較薄層之生產費用較低。
2.帶隙係特徵性半導體材料性質，其端視III/V晶體之材料組成及其應變狀態而定。由於n-通道層之III/V材料之帶隙大體上較小，因此當緩衝層具有相當大之帶隙時，在緩衝層與n-通道層之間之接觸面處存在電子帶結構之導帶及/或價帶中之大異質補償。導帶中之大補償進而極有利於n-通道電晶體之功能。在本發明中，特定而言，實現對n-通道層之大異質補償。
3.具有組件之最佳性質之n-通道材料系統經常含有砷。然而，該等通道層與緩衝層相比極薄，因此降低特定而言 厚緩衝層中之砷濃度至關重要。使用基於磷光體之緩衝物可首次顯著降低工業產生中之含砷化合物。藉此，可降低含砷廢產物之高費用處理成本。
此外，在此整合概念中，利用了以下事實：甚至可將薄(30-60 nm)硼-鋁-鎵-氮化物-磷化物((BAlGa)(NP))層沈積於精確定向(001)矽基板上而沒有缺陷且沒有晶體極性無序性。藉此，可顯著降低必要緩衝層厚度。
因此，使用此(BGaAl)(NP)-Si模板作為本發明之模型。在下文中，將具有強制建立之層C)至E)之實施例中之緩衝物分別細分成三層封裝(1-3或層C)至E)：
1.模板上之第一層封裝(鬆弛層C)較佳係由不同個別層組成，然而其亦可係一個單一層。該等(BAlGaIn)(SbP)個別層之組成變化較大，從而會形成許多失配差排缺陷且系統性地增加晶格常數。此外，可採用特殊烘焙方法，以促進失配差排形成。在第一層封裝之表面處實現之晶格常數對應於目標晶格常數對於通道層之整合而言至關重要。
2.在第二層封裝(層D))中，實現失配差排阻擋層。此阻擋層可由一或若干具有不同組成之(BAlGaIn)(PSbN)個別層組成。該等(BAlGaIn)(PSbN)層之目標係防止失配差排自第一層封裝到達上III/V層(層封裝2及3及通道層)。在本文中，特定地改變個別層之應變狀態。然而，不產生進一步失配差排，且因此以假形態應變方式沈積該等個別層。
3.在第三層封裝(異質補償層E))中，實現通道層之整合之最佳帶隙以及最佳異質補償。此最後層封裝可進而由一 或若干(BAlGaIn)(PSbNAs)層組成。第一兩層封裝不含砷，而此最後層封裝可包括含砷薄層。然而，此層相當薄(<50 nm)，藉此仍維持本發明在低砷產生方面之顯著優點。
特定而言，本發明之以下變化形式較佳。
層C)、D)及E)之組成可經選擇以便層D)及/或E)中之一者及/或層C)背朝層A)或B)之側之晶格常數實質上對應於層F)之晶格常數。
在面朝層B)或C)之側上，層A)較佳係Si單晶體之Si(001)表面。
個別層較佳具有以下特徵。
層B)可具有5-100 nm、特定而言30-80 nm(例如60 nm)之厚度及/或1＊1015-1＊1021 cm-3、特定而言1＊1015-1＊1017 cm-3(例如3＊1015 cm-3)之p-或n-摻雜濃度。較佳地，其具有以下組成中之一者：z=v=1，x=y=t=0或y=v=1，x=z=t=0或x=0.01-0.1，y=0.90-0.99，z=t=0，v=1或x=0.01-0.1，z=0.90-0.99，y=t=0，v=1或t=0.01-0.1，v=0.90-0.99，y=x=0，z=1。例如，其係GaP。
在層C)中，w及/或u可自面朝層A)或B)之側至背朝層A)或B)之側單調地上升或下降(若在面朝層A)或B)側上之w及/或u小於或大於在背朝其側上之w及/或u)。在本文中，術語「單調地上升或下降」一方面在數學嚴謹性中意味著「嚴格單調上升/下降」，其被視為w及/或u在垂直於層A)或B)之表面延伸之位置座標方向上之函數。實例係線性、指數或任一其他任意單調函數。然而，該術語亦可包含w 及/或u之值可端視位置而部分地恆定之函數。此之一實例係當在部分層中產生層C)時獲得之(上升或下降)階梯函數。然而，原則上並不排除層C)內之w及/或u在某些區段中位置依賴性濃度分佈具有變化之斜率符號。特定而言，函數w或u亦可端視該位置座標而具有最大值或最小值，即，其最大值或最小值可高於或低於在層C)之兩側處之w或u之值。然而最大值或最小值亦可在層C)之兩側處之w或u之值之間。然而，層C)亦可由具有恆定組成之個別層組成。
如上文所提及，層C)可自大量部分層、特定而言1-30個部分層、較佳2-10個部分層(例如6個部分層)形成，其中在部分層內(在垂直於層A)或B)之表面之方向上)，w進而可係可變或恆定的。層C)之厚度可為1-500 nm、特定而言100-400 nm，例如300 nm。部分層之厚度分別可相同或不同地為5 nm至500 nm、特定而言10 nm至100 nm，例如10 nm至60 nm。層C)或其部分層之p-或n-摻雜濃度可部分為或總計為1015-1021 cm-3，然而亦可未經摻雜。層C)或其部分層(相同或不同)較佳具有以下組成中之一者：y=1，x=z=u=0，v=1-w或x=z=0，y=1-u，v+w=1。實例係AlPvSbw及AlyInuP或AlyInuPvSbw。特定而言，建議最後提及之層作為部分層內以其他方式包含AlyInuP之倒數第二部分層，其稱為上覆下一層(overlying next layer)。此倒數第二部分層可(例如)具有w=0.08且v=0.92。
通常，層D)將具有1-150 nm之厚度及/或未經摻雜及/或 具有1015-1021 cm-3之p-或n-摻雜濃度。其可由個別層或大量(相同或不同)部分層，特定而言1-10個層、較佳2-5個層(例如2個)形成。部分層之層厚度可在1 nm至150 nm(例如5 nm至100 nm)之範圍內。層D)或其部分層(相同或不同)較佳具有以下組成中之一者：x=0-0.1，y=0.9-1，v=0-0.7，w=0.3-1，z=u=t=0或u=1，w=0-0.5，v=0.5-1，t=0-0.1，x=y=z=0或y=1，v=0-0.7，w=0.3-1，t=0-0.1，x=z=u=0或u=0.9-1，x=0-0.1，v=0.5-1，w=0-0.5，y=z=t=0。
層E)或其部分層(例如2至5個)之厚度可為5-200 nm、特定而言10-100 nm或10-50 nm。可提供1至10個、較佳2至5個(例如2個)具有相同或不同之部分層之組成及/或厚度(部分層之厚度：5-200 nm)的部分層。其或其部分層可未經摻雜及/或具有1015-1021 cm-3之p-或n-摻雜濃度。層E)或其部分層(相同或不同)較佳可具有以下組成中之一者：y=1，v=0.2-0.5，w=0.5-0.8，x=z=u=t=r=0或y=1，w=0.4-0.8，r=0.2-0.6，x=z=u=v=t=0。
若提供，則可利用元素Si、Te、S、Zn、Mg、Be及/或C進行摻雜。用於下文中所述方法之摻雜試劑係(例如)二乙基碲、二甲基鋅、二乙基鋅、二第三丁基矽烷、矽烷、二第三丁基硫、雙環戊二烯基鎂或四溴甲烷。
本發明進一步包含產生如技術方案1至15中任一者之單晶積體半導體結構之方法，其中在層A)上視情況磊晶生長層B)，在層A)或B)上磊晶生長層C)，在層C)上視情況磊晶生長層D)及/或E)，在層C)或D)或E)上磊晶生長層F)。層 A)、B)、C)、D)、E)及/或F)中之一個層或若干層可經p-或n-摻雜，但亦可特定而言未經摻雜。
特定而言，本發明方法可包含以下步驟：將含有層A)之基板置於磊晶裝置、特定而言金屬-有機氣相磊晶(MOVPE)裝置中，根據層A)、B)、C)、D)及E)亦及F)(若適用)或其部分層之給定組成使載體氣體、較佳氮或氫加載界定濃度之析出物，將經加載載體氣體在加熱至以下範圍內之溫度之基板之表面上或在該基板上最上層之表面上實施界定暴露時間：在層C)及D)或其部分層之情形下300℃至800℃、特定而言400℃至625℃、或在層E)或其部分層之情形下525℃至725℃，其中析出物之總濃度及暴露時間根據彼此進行調控以便在該基板之表面上或在該基板上最上層之表面上磊晶形成具有給定層厚度之半導體層。
可在部分層中生長層C)，且在兩個部分層之生長之間及/或在最後部分層之生長之後，可將基板烘焙至550℃至750℃、特定而言至600℃至725℃。
可使用以下作為析出物：C1-C5三烷基鎵，特定而言三乙基鎵(Ga(C2H5)3)、三第三丁基鎵及/或三甲基鎵(Ga(CH3)3)，其作為Ga析出物；二硼烷(B2H6)或C1-C5三烷基硼烷，特定而言三乙基硼烷(B(C2H5)3)及三第三丁基硼烷，及/或硼烷-胺加合物，例如二甲基胺基硼烷，其作為B析出物；三氫化鋁-胺加合物，例如二甲基乙基胺三氫化鋁或C1-C5三烷基鋁，特定而言三甲基鋁(Al(CH3)3)及三第三丁基鋁，其作為Al析出物；C1-C5三烷基銦，特定而言 三甲基銦(In(CH3)3)，其作為In析出物；膦(PH3)及/或C1-C5烷基膦，特定而言第三丁基膦(TBP)(t-(C4H9)-PH2)，其作為P析出物；(AsH3)及/或C1-C5烷基胂，特定而言第三丁基胂(TBAs)(t-(C4H9)-AsH2)及/或三甲基胂(As(CH3)3)，其作為As析出物；C1-C5三烷基銻，特定而言三乙基銻(Sb(C2H5)3)及/或三甲基銻(Sb(CH3)3)，其作為Sb析出物；氨(NH3)、單(C1-C8)烷基肼，特定而言第三丁基肼(t-(C4H9)NH2)，及/或1,1-二(C1-C5)烷基肼，特定而言1,1-二甲基肼((CH3)2-N-NH2)，其作為N析出物，其中C3-C5烷基可係直鏈或具支鏈。
摻雜用析出物係：二乙基碲(DETe)、二甲基鋅(DMZn)、二乙基鋅(DEZn)、二第三丁基矽烷(DitButSi)、矽烷、二第三丁基硫、雙環戊二烯基鎂、四溴甲烷。
載體氣體及析出物之總壓力可在10 hPa至1,000 hPa、特定而言50 hPa至500 hPa之範圍內，其中析出物之分壓之總和與載體氣體之分壓的比例係在介於1＊10E-6與0.5之間，且其中沈積速率係0.01 μm/h至10 μm/h、特定而言0.05 μm/h至5 μm/h。
因此，本發明亦包含新穎磊晶方法，其中使用V族金屬-有機起始材物質允許使用極低沈積溫度。低晶體生長溫度尤其重要，以能夠在極薄緩衝層中實現晶格失配。由於該等V族金屬-有機前體(例如TBA及TBP)在室溫下係液體，因此在產生中進行處理實質上比使用一般為氣態且高毒性之起始物質胂及膦更安全。此外，可縮短磊晶機器之維持 時間，此乃因顯著減少廢氣原始系統中之寄生沈積物。總之，因此，此新穎磊晶方法在大規模產生方面提供顯著經濟優點。
最後，本發明係關於本發明半導體結構用於在矽基板上產生III/V半導體組件(例如III/V通道電晶體)之用途，其中該電晶體之III/V通道較佳形成層F)且係磊晶生長，且係關於可藉由如本發明技術方案中之一者之方法獲得之半導體結構。
關於本發明半導體結構之解釋亦可以類似方式用於方法且反之亦然。
獨立重要性亦具有技術方案之層C)、D)及E)之組合作為緩衝層，且獨立於技術方案之其他層之特徵。
在下文中，參照非限制性執行實例更詳細地解釋本發明。
實例1.1：層C)，第一變化形式。
在此實例及所有以下實例中，使用自Aixtron獲得之CCS(近耦合蓮蓬頭(close couple showerhead))Crius MOVPE系統。
欲使用之模板係由(001)準確定向矽基板上之60 nm厚GaP層組成。在第一步驟中，在第三丁基膦(TBP)穩定下將模板在675℃下烘焙5 min。反應器壓力係100毫巴，總流速係48 l/min且TBP流速係1E-3 mol/min。反應器壓力及總流速在完整過程中保持恆定。
在隨後步驟中，將用於生長鬆弛層(層C))之晶圓溫度降低至500℃，且調控Al、P及Sb用於沈澱AlPSb之莫耳流速。生長模式可係連續的，較佳藉助流速調節磊晶(FME)或藉助原子層沈積(ALD)。相應地，調控三甲基鋁(TMAl)莫耳流速，以便每秒一個單層Al佔據基板表面。(TESb+TBP)/TMAl比例(TESb=三乙基銻)係20，而TESb/(TBP+TESb)比例經調控以便在每一層中實現V族元素之期望組成。
總之，第一層封裝(鬆弛層)係由6個個別層構成。個別層厚度各自係50 nm。以FME模式沈積每一層，且然後實施烘焙步驟。在烘焙後，將晶圓溫度再次降低至500℃，且激活莫耳流速用於下一沈澱。在TBP穩定下進行烘焙，而使前體TESb僅能夠在反應器中沈澱。在675℃之溫度下實施1 min烘焙。
6個個別AlSbP層具有以下Sb濃度：1)15% 2)30% 3)45% 4)60% 5)68% 6)60%。
在最後烘焙步驟後，完成鬆弛層之沈澱。特定而言，方法參數如下：總氣體流速為48 l/min，反應器壓力為100毫巴，晶圓溫 度為500℃，烘焙溫度為675℃，且烘焙時間為1 min。
實例1.2：層C)，第二變化形式。
在此實例及所有以下實例中，使用自Aixtron獲得之CCS Crius MOVPE系統。
欲使用之模板係由(001)準確定向矽基板上之60 nm厚GaP層組成。在第一步驟中，在第三丁基膦(TBP)穩定下將模板在675℃下烘焙5 min。反應器壓力係100毫巴，總流速係48 l/min且TBP流速係1E-3 mol/min。反應器壓力及總流速在完整過程中保持恆定。
在隨後步驟中，將用於生長鬆弛層(層C))之晶圓溫度降低至500℃，且調節Al、P及Sb用於沈澱AlPSb之莫耳流速。生長模式可係連續的，較佳藉助流速調節磊晶(FME)或藉助原子層沈積(ALD)。相應地，調控三甲基鋁(TMAl)莫耳流速，以便每秒一個單層Al佔據基板表面。(TESb+TBP)/TMAl比例(TESb=三乙基銻)係20，而TESb/(TBP+TESb)比例經調控以便在每一層中實現V族元素之期望組成。
總之，第一層封裝(鬆弛層)係由5個個別層構成。所有三元個別層均厚50 nm，僅二元個別層AlSb之厚度經選擇以便烘焙引起達到n-通道層之半導體材料之期望晶格常數的部分鬆弛。此意味著在此實例中，AlSb層並不完全鬆弛且仍具有小於AlSb之晶格常數，但與n-通道層之晶格常數相同。以FME模式沈積每一層，且然後實施烘焙步驟。在烘焙後，將晶圓溫度再次降低至500℃，且激活莫耳流速 用於下一沈澱。在TBP穩定下進行烘焙，而使前體TESb僅能夠在反應器中沈澱。在675℃之溫度下實施1 min烘焙。
6個個別AlSbP層具有以下Sb濃度：1)25% 2)50% 3)75% 4)100% 5)60%。
在最後烘焙步驟後，完成鬆弛層之沈澱。特定而言，方法參數如下：總氣體流速為48 l/min，反應器壓力為100毫巴，晶圓溫度為500℃，烘焙溫度為675℃，且烘焙時間為1 min。
實例1.3：層C)，第三變化形式。
在此實例及所有以下實例中，使用自Aixtron獲得之CCS Crius MOVPE系統。
欲使用之模板係由(001)準確定向矽基板上之60 nm厚GaP層組成。在第一步驟中，在第三丁基膦(TBP)穩定下將模板在675℃下烘焙5 min。反應器壓力係100毫巴，總流速係48 l/min且TBP流速係1E-3 mol/min。反應器壓力及總流速在整個過程中保持恆定。
在隨後步驟中，將用於生長鬆弛層(層C))之晶圓溫度降低至500℃，且調節用於沈澱AlInPSb之Al、In、P(或Sb)之莫耳流速。生長模式可係連續的，較佳藉助流速調節磊晶(FME)或藉助原子層沈積(ALD)。相應地，III族(本文中為 TMAl及三甲基銦(TMIn))莫耳流速之總和經調控，以致以每秒一個單層III族元素佔據基板表面。TMAl/(TMAl+TMIn)比例及TESb/(TBP+TESb)比例經調控，以便在每一層中達成III族及V族元素之期望組成。
總之，第一層封裝(鬆弛層)係由6個個別層構成。個別層厚度各自係50 nm。以FME模式沈積每一層，且然後實施烘焙步驟。在烘焙後，將晶圓溫度再次降低至500℃，且激活莫耳流速用於下一沈澱。在TBP穩定下進行烘焙，而使前體TESb僅能夠在反應器中沈澱。在650℃之溫度下實施1 min烘焙。
6個個別AlInP層具有以下In濃度：1)25% 2)50% 3)75% 4)100% 5)100%，其中在此層中亦裝入Sb(w=0.08，v=0.92)6)100%。
在最後烘焙步驟後，完成鬆弛層之沈澱。特定而言，方法參數如下：總氣體流速為48 l/min，反應器壓力為100毫巴，晶圓溫度為500℃，烘焙溫度為675℃，且烘焙時間為1 min。
實例2.1：層D)，第一變化形式。
對於失配差排阻擋層之生長而言，將晶圓溫度調控至575℃。TMAl莫耳流速經調控用於在575℃下2 μm/h之連 續生長模式(正常沈澱)。此外，TEB流速經調控以便裝入2%硼。
失配差排阻擋層係由2個連續沈積而無生長中斷或烘焙步驟之層構成。組成(分別參照100% III族或V族元素之百分比)及層厚度如下：1)50 nm，B 2% Al 98% P 40% Sb 60% 2)50 nm，B 2% Al 98% P 34.1% Sb 65.9%。
生長速率係2 μm/h(正常模式)，總氣體流速係48 l/min，反應器壓力係100毫巴，且晶圓溫度係575℃。層1)係面朝層C)。
實例2.2：層D，第二變化形式。
2.2中之程序與實例2.1類似。失配差排阻擋層係由2個連續沈積而無生長中斷或烘焙步驟之層構成。在此實例中，III族原子係僅由銦組成。代替TEB，1,1-二甲基肼流速(UDMHy)經調控以便在V族之側上裝入2%氮。
組成及層厚度如下：1)50 nm，N 2% P 98% In 100% 2)50 nm，N 2% Sb 5.9% P 92.1% In 100%。
層1)係面朝層C)。
實例3.1：層E)，第一變化形式。
最後層封裝(緩衝層)係由厚度為50 nm之三元AlPSb層組成。生長溫度、反應器壓力及流速設定與用於沈澱失配差排阻擋層之參數相同。100% Al、40% P及60% Sb之組成產生n-通道層之整合之具體晶格常數。然而，如實例2.1中之 設定，生長速率係1 μm/h。
實例3.2：層E)，第二變化形式。
本文中之最後層封裝(緩衝層)係由厚度為10 nm之實例3.1之三元AlPSb層(作為面向層D之部分層)及具有組成AlAs0.56Sb0.44之40 nm厚部分層組成。生長溫度、反應器壓力及流速設定與用於沈澱失配差排阻擋層之參數相同，而生長速率係1 μm/h。

Claims (23)

  1. 一種單晶積體半導體結構，其含有以下層結構：A)基於摻雜或未摻雜Si之載體層，B)視情況具有組成BxAlyGazNtPv之層，其中x=0至0.1，y=0至1，z=0至1，t=0至0.1且v=0.9至1，C)具有組成BxAlyGazInuPvSbw之鬆弛層，其中x=0至0.1，y=0至1，z=0至1，u=0至1，v=0至1且w=0至1，其中在面朝層A)或B)側上之w及/或u小於、等於或大於在背朝層A)或B)側上之w及/或u，且在該鬆弛層內係變化或恆定的，且其中v=1-w及/或y=1-u-x-z，D)視情況用於阻擋失配差排且具有組成BxAlyGazInuPvSbwNt之層，其中x=0至0.1，y=0至1，z=0至1，u=0至1，v=0至1，w=0至1且t=0至0.1，E)視情況用於異質補償(hetero-offset)且具有組成BxAlyGazInuPvSbwNtAsr之層，其中x=0至0.1，y=0至1，z=0至1，u=0至1，v=0至1，w=0至1，t=0至0.1且r=0至1，及F)任意、較佳III/V族半導體材料或若干不同的任意半導體材料之組合，其中所有III族元素之上述化學計量指數(stoichiometric index)之總和始終為1且其中所有V族元素之上述化學計量指數之總和亦始終為1。
  2. 如請求項1之半導體結構，其中層C)、D)及E)之組成係經選擇，以便層D)及/或E)中之一者及/或層C)背朝層A) 或B)之側之晶格常數實質上對應於層F)之晶格常數。
  3. 如請求項1或2之半導體結構，其中層A)在面朝層B)或C)之側上係Si單晶體之Si 001表面。
  4. 如請求項1至3中任一項之半導體結構，其中層B)具有20 nm至100 nm之厚度及/或1＊1015 cm-3至1＊1021 cm-3之p-或n-摻雜濃度。
  5. 如請求項1至4中任一項之半導體結構，其中層B)具有以下組成中之一者：z=v=1，x=y=t=0或y=v=1，x=z=t=0或x=0.01至0.1，y=0.90至0.99，z=t=0，v=1或x=0.01至0.1，z=0.90至0.99，y=t=0，v=1或t=0.01至0.1，v=0.90至0.99，y=x=0，z=1。
  6. 如請求項1至5中任一項之半導體結構，其中在層C)中，在面朝層A)或B)側上之w及/或u小於在背朝層A)或B)側上之w及/或u，且在座標垂直於該層C)之主要面之位置座標之方向上經過最大值，其中處於該最大值之w及/或u視情況可大於在背朝層A)或B)側上之w及/或u。
  7. 如請求項1至6中任一項之半導體結構，其中層C)係由大量部分層、特定而言1至30個層、較佳2至10個層形成，其中w及/或u在部分層內係可變的或恆定的。
  8. 如請求項1至7中任一項之半導體結構，其中層C)具有1 nm至500 nm、特定而言100 nm至400 nm之厚度，及/或未經摻雜或具有1＊1015 cm-3至1＊1021 cm-3之p-或n-摻雜濃 度。
  9. 如請求項1至8中任一項之半導體結構，其中層C)或其部分層具有以下組成中之一者：y=1，x=z=u=0，v=1-w或x=z=0，y=1-u，v+w=1。
  10. 如請求項1至9中任一項之半導體結構，其中層D)具有1 nm至150 nm之厚度，及/或未經摻雜及/或具有1＊1015 cm-3至1＊1021 cm-3之p-或n-摻雜濃度。
  11. 如請求項1至10中任一項之半導體結構，其中層D)係由個別層或大量部分層、特定而言1至10個層、較佳2至5個層形成。
  12. 如請求項1至11中任一項之半導體結構，其中層D)或其部分層具有以下組成中之一者：x=0至0.1，y=0.9至1，v=0至0.7，w=0.3至1，z=u=t=0或u=1，w=0至0.5，v=0.5至1，t=0至0.1，x=y=z=0或y=1，v=0至0.7，w=0.3至1，t=0至0.1，x=z=u=0或u=0.9至1，x=0至0.1，v=0.5至1，w=0至0.5，y=z=t=0。
  13. 如請求項1至12中任一項之半導體結構，其中層E)具有5 nm至200 nm、特定而言10 nm至100 nm之厚度，及/或未經摻雜及/或具有1＊1015 cm-3至1＊1021 cm-3之p-或n-摻雜濃度。
  14. 如請求項1至13中任一項之半導體結構，其中層E)係由個別層或大量部分層、特定而言1至10個層、較佳2至5 個層形成。
  15. 如請求項1至14中任一項之半導體結構，其中層E)具有以下組成中之一者：y=1，v=0.2至0.5，w=0.5至0.8，x=z=u=t=r=0或y=1，w=0.4至0.8，r=0.2至0.6，x=z=u=v=t=0。
  16. 一種用於產生如請求項1至15中任一項之單晶積體半導體結構之方法，其中在層A)上視情況磊晶生長層B)，在層A)或B)上磊晶生長層C)，在層C)上視情況磊晶生長層D)及/或E)，在層C)或D)或E)上磊晶生長層F)。
  17. 如請求項16之方法，其中層A)、B)、C)、D)、E)及/或F)中之一層或若干層係經p-或n-摻雜。
  18. 如請求項16或17之方法，其包含以下步驟：將含有層A)之基板置於磊晶裝置、特定而言金屬-有機氣相磊晶(MOVPE)裝置中，根據層A)、B)、C)、D)及E)亦及若適用F)或其部分層之給定組成使載體氣體加載界定濃度之析出物，使該經加載載體氣體在經加熱至以下範圍內之溫度之基板之表面上或在該基板上最上層之表面上傳導界定暴露時間：在層C)及D)或其部分層之情形下300℃至800℃、特定而言400℃至625℃，或在層E)或其部分層之情形下525℃至725℃，其中該等析出物之總濃度及該暴露時間根據彼此作調控，以便在該基板之該表面上或 在該基板上最上層之該表面上磊晶形成該具有給定層厚度之半導體層，其中該磊晶生長模式可係連續的，較佳藉助流速調節磊晶(FME)或藉助原子層沈積(ALD)。
  19. 如請求項18之方法，其中在部分層中生長層C)，且其中在兩個部分層之生長之間及/或在最後部分層之生長之後，在550℃至750℃下、特定而言在600℃至725℃下烘焙該基板。
  20. 如請求項18或19之方法，其中使用以下物質作為用於建構該等層之析出物：C1-C5三烷基鎵，特定而言三乙基鎵(Ga(C2H5)3)、三第三丁基鎵及/或三甲基鎵(Ga(CH3)3)，其作為Ga析出物；二硼烷(B2H6)或C1-C5三烷基硼烷，特定而言三-第三丁基硼烷及三乙基硼烷(B(C2H5)3)，及/或硼烷-胺加合物，例如二甲基胺基硼烷，其作為B析出物；三氫化鋁-胺加合物或C1-C5三烷基鋁，特定而言三甲基鋁(Al(CH3)3)、三-第三丁基鋁及/或二甲基乙基胺三氫化鋁，其作為Al析出物；C1-C5三烷基銦，特定而言三甲基銦(In(CH3)3)，其作為In析出物；膦(PH3)及/或C1-C5烷基膦，特定而言第三丁基膦(t-(C4H9)-PH2)，其作為P析出物，胂(AsH3)及/或C1-C5烷基胂及/或三甲基胂(As(CH3)3)，特定而言第三丁基胂(t-(C4H9)-AsH2)，其作 為As析出物；C1-C5三烷基銻，特定而言三乙基銻(Sb(C2H5)3)及/或三甲基銻(Sb(CH3)3)，其作為Sb析出物；氨(NH3)、單(C1-C8)烷基肼，特定而言第三丁基肼(t-(C4H9)NH2)及/或1,1-二(C1-C5)烷基肼，特定而言1,1-二甲基肼((CH3)2-N-NH2)，其作為N析出物；其中該等C3-C5烷基可係直鏈或具支鏈，且其中使用以下物質作為用於摻雜該等層之析出物：二乙基碲(DETe)、二甲基鋅(DMZn)、二乙基鋅(DEZn)、二-第三丁基矽烷(DitButSi)、矽烷、二-第三丁基硫、雙環戊二烯基鎂、四溴甲烷。
  21. 如請求項18至20中任一項之方法，其中載體氣體及析出物之總壓力係在10 hPa至1,000 hPa、特定而言50 hPa至500 hPa之範圍內，其中該等析出物之分壓之總和與該載體氣體之分壓之比例係介於1＊10E-6與0.5之間，且其中該沈積速率係0.01 μm/h至10 μm/h、特定而言0.05 μm/h至5 μm/h。
  22. 一種如請求項1至15中任一項之半導體結構之用途，其係用於在矽基板上產生III/V通道電晶體或其他以III/V族為主之組件，例如雷射、發光二極體、檢測器及太陽能電池。
  23. 一種半導體結構，其可藉由如請求項16至21中任一項之方法獲得。
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