KR20140045425A - 모놀리식 집적 반도체 구조 - Google Patents

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Abstract

본 발명은 층 구조로서: A) 도핑 또는 도핑하지 않은 Si를 기재로 하는 기재층, B) 경우에 따라, x = 0-0.1, y = 0-1, z = 0-1, t = 0-0.1이고 v = 0.9-1인 BxAlyGazNtPv의 조성을 가진 층, C) x = 0-0.1, y = 0-1, z = 0-1, u = 0-1, v = 0-1이고 w = 0-1인 BxAlyGazInuPvSbw의 조성을 갖되, 층 A) 또는 B)와 대면하는 측면에서의 w 및/또는 u는 층 A) 또는 B)에 대향하는 측면에서의 w 및/또는 u와 동일하거나 또는 그보다 작거나 크고, v = 1-w 및/또는 y = 1-u-x-z인 완화층, D) 경우에 따라, x = 0-0.1, y = 0-1, z = 0-1, u = 0-1, v = 0-1, w = 0-1이고 t = 0-0.1인 BxAlyGazInuPvSbwNt의 조성을 가진 부정합 전위 차단층, E) 경우에 따라, x = 0-0.1, y = 0-1, z = 0-1, u = 0-1, v = 0-1, w = 0-1, t = 0-0.1이고 r = 0-1인 BxAlyGazInuPvSbwNtAsr의 조성을 가진 헤테로-오프셋용 층, 및 F) 임의의 반도체 재료, 바람직하게는 III/V족 반도체 재료 또는 여러 개의 서로 다른 임의의 반도체 재료의 조합을 함유하되, 상기 모든 III족 원소들에 대한 화학양론 지수를 합하면 항상 1이 되고 상기 모든 V족 원소들에 대한 화학양론 지수도 마찬가지로 합하면 항상 1이 되는 모놀리식 집적 반도체 구조에 관한 것이다.

Description

모놀리식 집적 반도체 구조{MONOLITHIC INTEGRATED SEMICONDUCTOR STRUCTURE}
본 발명은 실리콘 기판에 III/V족 원소를 기재로 하는 집적 반도체 구성요소를 형성하기에 적합한 모놀리식 집적 반도체 구조, 그의 제조방법 및 그의 용도에 관한 것이다.
실리콘과 이산화실리콘을 기재로 하는 집적회로의 발명으로 지난 수십 년간 마이크로칩 프로세서 기술과 초소형 전자기술에 있어서 상당한 발전이 가능하였다. 집적회로에서는 소위 상보형 금속산화막 반도체(CMOS) 로직에서 데이터 처리를 위해 특히 n-채널과 p-채널 트랜지스터가 서로 연결되어 있다. 트랜지스터는 실질적으로 외부 게이트 전압에 의해 제어되는 저항체이다. 지난 수십 년간 트랜지스터가 점점 소형화됨으로써 트랜지스터 밀도가 증가하여 집적회로의 성능을 향상시킬 수 있었다. 그러나 한편으로는 트랜지스터 구성요소의 개별 구조의 치수가 너무 작아서 기본적인 물리적 한계에 도달하게 되고 소형화가 더 진행되어도 회로의 개선으로 나타나지 않는다.
한편, 집적회로 제조시 실리콘과 이산화실리콘 이외에 새로운 재료들이 현재 사용되고 있고 상기 재료들의 물성은 기능성 향상으로 이어지고 있다. 특히 CMOS 기술에서 III/V 반도체 재료의 사용이 논의되고 있다.
몇몇 III/V 반도체 재료는 실질적으로 실리콘에 비해 높은 전자이동도를 갖고 특히 전자이동도에 의해 n-채널 트랜지스터의 효율 또는 개폐속도가 결정되기 때문에, n-채널층으로서 III/V 반도체 재료를 사용하면 집적회로가 실질적으로 향상될 수 있을 것이다. 게다가 III/V 반도체 재료를 이용하면 게이트 전압을 감소시킬 수 있고, 이는 또한 에너지 소모를 줄여 집적회로 내에서 열을 낮춘다. 현재, 많은 연구소, 대학과 기업에서는 실리콘 기술에 III/V 채널층의 이용을 연구하고 있다.
어느 III/V 반도체가 실리콘 집적용으로 가장 적합한지 여부는 한편으로는 반도체 재료의 전자이동도와 전자 밴드갭과 같은 기본적인 성질에 의해 결정된다.
다른 한편으로는, 실리콘 기술에서의 양산 적합성도 궁극적으로 고려되어야 한다. 비소는 많은 III/V 반도체 혼합 결정을 구성하는 실질적인 성분이다. 산업적 양산시 비소-함유 재료를 사용할 수도 있는데, 이 경우에 비소의 높은 독성으로 인해 비소-함유 폐기물 처리에 많은 비용이 필요하게 한다.
실리콘계 회로에 III/V 반도체 재료 집적시 통상적으로 에피택시법이 이용되고 있다. 에피택셜 증착법에서 결정성 반도체 재료의 격자상수는 결정적으로 중요한 역할을 한다. 실리콘 칩 기술에서는 기본이 되는 격자상수가 정해진 실리콘 기판 또는 기재 기판을 사용한다. 그러나 전자이동도가 높은 대부분의 III/V 반도체 재료들은 통상적으로 실리콘의 격자상수와는 다른, 통상적으로 더 높은 격자상수를 갖는다. 이러한 격자상수 차이로 인해 실리콘 기판에 III/V-채널층을 에피택시에 의해 집적시 III/V-반도체층에는 부정합 전위(misfit dislocation)가 형성된다. 전위는 반도체층의 전자특성을 크게 악화시키는 결정 결함이다. III/V 채널층의 최적의 재료 품질을 확보하기 위해서는 특별한 III/V 완충층이 필요하다. 이들 완충층은 서로 다른 III/V 반도체 재료의 특정 순서 및/또는 특정 제조방법에 의해 규정된다. 더 나아가 상기 완충층은 실리콘에 III/V 집적시 실제 CMOS 공정에 대한 적합성을 확보하기 위해 지나치게 두꺼워서는 안된다.
다양한 완충층 또는 조정층들이 예를 들면 문헌 DE 103 55 357 A에 공지되어 있다.
본 발명의 기술적 과제는 특히 모든 전자적 요건이 충족된 상태, 제조 과정에서 비소-함유 폐기물이 방지 또는 감소된 상태 및 한편으로는 실리콘과 다른 한편으로는 III/V족 반도체의 서로 다른 격자상수가 최적으로 조정된 상태에서 실리콘 기판에 III/V족 반도체를 집적하는 집적 모놀리식 반도체 구조를 제공하는데 있다.
상기 기술적 과제를 해결하기 위해서, 본 발명은 층 구조로서: A) 도핑 또는 도핑하지 않은 Si를 기재로 하는 기재층, B) 경우에 따라, x = 0-0.1, y = 0-1, z = 0-1, t = 0-0.1이고 v = 0.9-1인 BxAlyGazNtPv의 조성을 가진 층, C) x = 0-0.1, y = 0-1, z = 0-1, u = 0-1, v = 0-1이고 w = 0-1인 BxAlyGazInuPvSbw의 조성을 갖되, 층 A) 또는 B)와 대면하는 측면에서의 w 및/또는 u는 층 A) 또는 B)에 대향하는 측면에서의 w 및/또는 u보다 작거나 그와 동일하거나 그보다 크고 층 내부에서는 변수 또는 상수이며, v = 1-w 및/또는 1 = u+x+y+z인 완화층, D) 경우에 따라, x = 0-0.1, y = 0-1, z = 0-1, u = 0-1, v = 0-1, w = 0-1이고 t = 0-0.1인 BxAlyGazInuPvSbwNt의 조성을 가진 부정합 전위 차단층, E) 경우에 따라, x = 0-0.1, y = 0-1, z = 0-1, u = 0-1, v = 0-1, w = 0-1, t = 0-0.1이고 r = 0-1인 BxAlyGazInuPvSbwNtAsr의 조성을 가진 헤테로-오프셋용 층, 및 F) 임의의 III/V족 반도체 재료 또는 여러 개의 임의의 반도체 재료의 조합을 함유하되, 상기 모든 III족 원소들에 대한 지수를 합하면 항상 1이 되고 상기 모든 V족 원소들에 대한 지수도 마찬가지로 합하면 항상 1이 되는 모놀리식 집적 반도체 구조를 개시하고 있다.
본 발명의 기본은 실리콘 기판에 III/V 구성요소와 특히 채널층 집적을 위한 최적의 완충층 또는 조정층을 형성하기 위해 기존의 반도체 재료를 새로이 조합하고 이를 더욱 개량하는 것이다.
본 발명의 특징은 비소(As)가 적거나 비소가 없는 동시에 III/V 반도체 혼합 결정에 있는 III족의 측면에 알루미늄(Al)을 첨가하여 비교적 큰 전자 밴드갭의 재료 특성을 갖고, 완충 표면에 전위 결함 밀도가 가급적 낮은 n-채널층의 격자상수를 갖는 인(P)계 완충층을 형성한다는데 있다.
본 발명은 기존의 집적 개념에 비해 다음과 같은 결정적으로 중요한 3개의 이점이 있다:
1. (AlGa)P와 실리콘의 격자상수는 최소한으로만 다르다. 따라서 붕소 또는 질소 농도가 낮은 (BAlGa)(NP)-박막층이 (001) 실리콘 기판에 부정합 전위를 형성하지 않고 에피택시에 의해 증착될 수 있다. III/V 반도체 혼합 결정과 실리콘의 모놀리식 결합시 공정기술적인 해결과제는 원자 결합특성과 격자 기본특성과 같은 상기 2개의 물질의 서로 다른 결정특성으로 인해 상기 제1 III/V 반도체 박막층의 성장시 해결된다. 후속 단계에서 비로소 안티몬과 인듐의 특정 혼합에 의해 격자상수가 커지고 부정합 전위 형성의 개시가 제어된다. 따라서 무결함 탬플릿을 이용하여 III/V 완충층의 전체 층 두께를 크게 감소시킬 수 있는데, 이 또한 기존 CMOS 공정에 대한 적합성에 있어 결정적으로 중요하다. 게다가 두께가 작은 층일수록 제조 비용면에서 유리하다.
2. 밴드갭은 III/V 결정의 재료 조성과 그의 변형률 상태에 의존하는 특징적인 반도체 재료 특성이다. 상기 n-채널층의 III/V 재료의 밴드갭은 현저하게 작기 때문에 상기 완충층이 비교적 큰 밴드갭을 가질 때 완충층과 n-채널층 사이의 접촉면에서 전자 띠 구조의 전도대 및/또는 가전자대에서는 큰 헤테로-오프셋이 나타난다. 전도대에서 큰 오프셋 역시 n-채널 트랜지스터의 기능성에 매우 유리하다. 본 발명에서는 특히 n-채널층에 큰 헤테로-오프셋이 구현된다.
3. 상기 구성요소에 대해 최적의 특성을 가진 n-채널-재료계는 대부분 비소를 함유하고 있다. 그러나 이들 채널층은 완충층과 비교하여 매우 얇기 때문에 두꺼운 완충층 내 비소 농도를 낮추는 것이 결정적으로 중요하다. 인계 완충층을 사용하면 처음으로 산업적 양산시 비소-함유 화합물을 크게 감소시킬 수 있다. 이에 따라, 비소-함유 폐기물의 높은 처리비용을 현저하게 낮출 수 있다.
뿐만 아니라 상기 집적 개념에서는 훨씬 얇은(30-60 nm의) 붕소-알루미늄-갈륨-질화물-인화물((BAlGa)(NP)) 층을 정배향된 (001) 실리콘 기판에 무결함으로 또한 결정 극성의 혼란없이 증착할 수 있다는 점을 이용할 수 있다. 이에 의해, 필요한 완충층 두께를 크게 감소시킬 수 있다.
따라서 상기 (BGaAl)(NP)-Si 템플릿을 본 발명을 위한 원형으로서 이용한다. 이하, 층 C) 내지 E)를 필수적으로 구비하는 상기 실시형태에서 완충층은 3개의 층 패키지(1-3 또는 층 C) 내지 E))로 세분화된다:
1. 템플릿 상의 제1 층 패키지(완화층 C)는 바람직하게는 서로 다른 개별 층들로 이루어지지만 하나의 층으로 이루어질 수도 있다. 이들 (BAlGaIn)(SbP) 개별 층들의 조성은 많은 부정합 전위 결함이 형성되고 격자상수가 규칙적으로 커지도록 변한다. 게다가 부정합 전위의 형성을 촉진하기 위하여 특정한 소성법이 이용될 수도 있다. 제1 층 패키지의 표면에 구현된 격자상수를 채널층 집적을 위해 목표로 하는 격자상수에 일치시키는 것이 매우 중요하다.
2. 제2 층 패키지(층 D))에서는 부정합 전위 차단층을 형성한다. 상기 차단층은 하나 또는 서로 다른 조성을 가진 여러 개의 (BAlGaIn)(PSbN) 개별 층으로 이루어질 수 있다. 이들 (BAlGaIn)(PSbN)층은 부정합 전위가 제1 층 패키지로부터 상부의 III/V 층(층 패키지 2와 3 및 채널층)까지 연장되는 것을 방지하는 층이다. 이 경우, 상기 개별 층의 변형률 상태를 원하는대로 변화시킨다. 그러나 부정합 전위가 더 이상 생성되어서는 안 되며, 따라서 이들 개별 층은 부정형으로 변형 증착된다.
3. 제3 층 패키지(헤테로-오프셋, 층 E))에서는 채널층 집적을 위한 최적의 밴드갭과 최적의 헤테로-오프셋을 구현한다. 상기 최종 층 패키지도 하나 또는 여러 개의 (BAlGaIn)(PSbNAs)층으로 이루어질 수 있다. 앞서 2개의 층 패키지에는 비소가 없는 반면에, 최종 층 패키지는 비소-함유 박막층을 포함할 수 있다. 그러나 상기 층은 비교적 얇아(< 50 nm) 소량의 비소를 사용하여 제조하는 것과 관련한 본 발명의 중요한 장점이 유지된다.
구체적으로, 본 발명의 다음과 같은 변형예가 바람직하다.
단, 층 C), D)와 E)의 조성은 층 D) 및/또는 E) 중 하나의 층의 격자상수 및/또는 층 A) 또는 B)에 대향하는 층 C)의 측면의 격자상수가 층 F)의 격자상수와 실질적으로 일치하도록 선택될 수 있다.
층 B) 또는 C)에 대면하는 측면에서 층 A)는 바람직하게는 Si 단결정의 Si (001) 표면이다.
상기 개별 층들은 바람직하게는 다음과 같은 특징들을 갖는다.
층 B)는 5-100 nm, 특히 30-80 nm, 예를 들면 60 nm의 두께 및/또는 1*1015-1*1021 cm-3, 특히 1*1015-1*1017 cm-3, 예를 들면 3*1015 cm-3의 p- 또는 n-도핑 농도를 갖는다. 층 B)는 다음의 조성들 중 하나를 갖는 것이 바람직하다: z = v = 1, x = y = t = 0 또는 y = v = 1, x = z = t = 0 또는 x = 0.01-0.1, y = 0.90-0.99, z = t = 0, v = 1 또는 x = 0.01-0.1, z = 0.90-0.99, y = t = 0, v = 1 또는 t = 0.01-0.1, v = 0.90-0.99, y = x = 0, z = 1. 예를 들면 GaP이다.
층 C)에서 w 및/또는 u는 층 A) 또는 B)와 대면하는 측면으로부터 층 A) 또는 B)에 대향하는 측면에 이르기까지 단조롭게 증가 또는 감소할 수 있다(층 A) 또는 B)와 대면하는 측면에서의 w 및/또는 u가 대향하는 상기 측면에서의 w 및/또는 u보다 작거나 큰 경우). 이때, 용어 "단조로운 증가/감소"는 한편으로는 수학적으로 좁은 의미로 층 A) 또는 B)의 표면에 대해 직각으로 연장되는 위치 좌표의 방향으로 w 및/또는 u의 함수로서 봤을 때 "좁은 의미의 단조로운 증가/감소"를 의미한다. 이에 대한 예로는 선형함수, 지수함수 또는 임의의 다른 단조함수가 있다. 그러나 상기 용어는 w 및/또는 u의 값이 위치에 따라 부분적으로 일정할 수 있는 함수를 포함할 수도 있다. 이에 대한 일례로서 층 C)가 부분층들로 제조될 때 나타나는 (증감형) 계단함수가 있다. 그러나 층 C) 내부와 일부 영역에서의 w 및/또는 u가 위치 의존적 농도 분포에 있어서 바뀌는 기울기 부호를 갖는 것이 기본적으로 배제되지 않는다. 특히 함수 w 또는 u는 위치 좌표에 따라 최대치 또는 최소치를 지날 수도 있는데, 즉 w 또는 u의 최대치 또는 최소치는 층 C)의 양면에서의 w 또는 u의 값보다 높거나 낮을 수 있다. 또한 최대치 또는 최소치는 층 C)의 양면에서의 w 또는 u의 값 사이에 있을 수도 있다. 그러나 층 C)는 일정한 조성을 가진 단일 층으로 구성될 수도 있다.
이미 언급한 바와 같이, 층 C)는 다수의 부분층, 특히 1-30개의 부분층, 바람직하게는 2-10개의 부분층, 예를 들면 6개의 부분층으로 구성되되, w는 부분층 내부에서 (층 A) 또는 B)의 표면에 직각 방향으로) 변수이거나 상수일 수 있다. 층 C)는 1-500 nm, 특히 100-400 nm, 예를 들면 300 nm의 두께를 가질 수 있다. 부분층은 각각 동일하거나 서로 다른 두께, 5 내지 500 nm, 특히 10 내지 100 nm, 예를 들면 10 내지 60 nm의 두께를 가질 수 있다. 층 C) 또는 그의 부분층은 일부 또는 모두가 1015-1021 cm-3의 p- 또는 n-도핑 농도를 가질 수 있지만, 도핑되지 않을 수도 있다. 층 C) 또는 그의 (동일하거나 서로 다른) 부분층은 바람직하게는 다음 조성들 중 하나를 갖는다: y = 1, x = z = u = 0, v = 1-w 또는 x = z = 0, y = 1-u, v + w = 1. 예로서 AlPvSbw와 AlyInuP 또는 AlyInuPvSbw를 들 수 있다. 마지막에 언급한 층은 특히 부분층 내 마지막에서 두번 째 부분층으로서 바람직하게 제공되거나, 그렇지 않은 경우에는 그 위의 후속 층을 감안하여 AlyInuP를 포함하는 부분층으로서 제공된다. 상기 마지막에서 두번 째 부분층은 예를 들면 w = 0.08과 v = 0.92를 가질 수 있다.
층 D)는 전형적으로 1-150 nm의 두께를 갖고/또는 도핑되지 않고/또는 1015-1021cm-3의 p- 또는 n-도핑 농도를 가질 것이다. 층 D)는 단일 층 또는 다수의 (동일하거나 서로 다른) 부분층, 특히 1-10개의 층, 바람직하게는 2-5개의 층, 예를 들면 2개의 부분층으로 구성될 수 있다. 상기 부분층의 층 두께는 1 내지 150 nm, 예를 들면 5 내지 100 nm의 범위일 수 있다. 층 D) 또는 그의 (동일하거나 서로 다른) 부분층은 바람직하게는 다음의 조성들 중 하나를 가질 수 있다: x = 0-0.1, y = 0.9-1, v = 0-0.7, w = 0.3-1, z = u = t = 0 또는 u = 1, w = 0-0.5, v = 0.5-1, t = 0-0.1, x = y = z = 0 또는 y = 1, v = 0-0.7, w = 0.3-1, t = 0-0.1, x = z = u = 0 또는 u = 0.9-1, x = 0-0.1, v = 0.5-1, w = 0-0.5, y = z = t = 0.
층 E) 또는 그의 부분층(예를 들면 2 내지 5개의 부분층)은 5-200 nm, 특히 10-100 nm 또는 10 내지 50 nm의 두께를 가질 수 있다. 동일하거나 서로 다른 조성 및/또는 두께를 가진 1 내지 10개, 바람직하게는 2 내지 5개, 예를 들면 2개의 부분층이 구비될 수 있다(부분층 두께: 5-200 nm). 층 E) 또는 그의 부분층은 도핑되지 않고/또는 1015-1021cm-3의 p- 또는 n-도핑 농도를 가질 수 있다. 층 E) 또는 그의 (동일하거나 서로 다른) 부분층은 바람직하게는 다음의 조성들 중 하나를 가질 수 있다: y = 1, v = 0.2-0.5, w = 0.5-0.8, x = z = u = t = r = 0 또는 y = 1, w = 0.4-0.8, r = 0.2-0.6, x = z = u = v = t = 0.
경우에 따라, 도핑은 원소 Si, Te, S, Zn, Mg, Be 및/또는 C로 수행할 수 있다. 후술하는 방법에서 사용하기 위한 도핑 시약은 예를 들면 디에틸텔루르, 디메틸아연, 디에틸아연, 디삼차부틸실란, 실란, 디삼차부틸술피드, 비스시클로펜타디에닐마그네슘 또는 테트라브로모메탄이다.
본 발명은 또한 청구범위 제1항 내지 제15항 중 어느 한 항에 따른 모놀리식 집적 반도체 구조를 제조하기 위한 방법으로서, 층 A) 위에 경우에 따라 층 B)를 에피택시에 의해 성장시키고, 층 A) 또는 B) 위에 층 C)를 에피택시에 의해 성장시키고, 층 C) 위에 경우에 따라 층 D) 및/또는 E)를 에피택시에 의해 성장시키고, 층 C) 또는 D) 또는 E) 위에 층 F)를 에피택시에 의해 성장시키는 방법을 포함한다. 층 A), B), C), D), E) 및/또는 F) 중 하나 또는 여러 층은 p- 또는 n-도핑될 수 있지만, 특히 도핑되지 않을 수도 있다.
구체적으로, 본 발명에 따른 방법은 다음과 같은 단계를 포함할 수 있다: 층 A)를 함유하는 기판을 에피택시 장치, 특히 유기금속 기상 에피택시(MOVPE) 장치에 도입하고, 운반 가스, 바람직하게는 질소 또는 수소를 층 A), B), C), D)와 E), 경우에 따라 층 F) 또는 그의 부분층들의 소정의 조성에 따라 소정 농도의 유리체와 함께 장입하고, 층 C)와 D) 또는 그의 부분층의 경우에는 300℃ 내지 800℃, 특히 400℃ 내지 625℃ 범위의 온도로 또는 층 E) 또는 그의 부분층의 경우에는 525℃ 내지 725℃ 범위의 온도로 가열한 기판의 표면 또는 상기 기판 위 최상층의 표면에 장입한 운반 가스를 소정의 노출시간 동안 도입하되, 소정의 층 두께를 가진 반도체층이 에피택시에 의해 상기 기판의 표면 또는 상기 기판 위 최상층의 표면 위에 형성되도록 상기 유리체의 전체 농도와 노출시간을 순차적으로 조정한다.
층 C)를 부분층들로 성장시킬 수 있고, 2개의 부분층을 성장시키는 사이 및/또는 마지막 부분층을 성장시킨 후에 기판을 550℃ 내지 750℃, 특히 600℃ 내지 725℃로 소성시킬 수 있다.
유리체는: Ga 유리체로서 C1-C5 트리알킬갈륨, 특히 트리에틸갈륨(Ga(C2H5)3), 트리삼차부틸갈륨 및/또는 트리메틸갈륨(Ga(CH3)3), B 유리체로서 디보란(B2H6) 또는 C1-C5 트리알킬보란, 특히 트리에틸보란(B(C2H5)3)과 트리삼차부틸보란 및/또는 보란-아민 유리체, 예를 들면 디메틸아미노보란, Al 유리체로서 알란-아민 유리체, 예를 들면 디메틸에틸아민알란 또는 C1-C5 트리알킬알루미늄, 특히 트리메틸알루미늄(Al(CH3)3)과 트리삼차부틸알루미늄, In 유리체로서 C1-C5 트리알킬인듐, 특히 트리메틸인듐(In(CH3)3), P 유리체로서 포스핀(PH3) 및/또는 C1-C5 알킬포스핀, 특히 삼차부틸포스핀(TBP)(t-(C4H9)-PH2), As 유리체로서 아르신(AsH3) 및/또는 C1-C5 알킬아르신, 특히 삼차부틸아르신(TBAs)(t-(C4H9)-AsH2) 및/또는 트리메틸아르신(As(CH3)3), Sb 유리체로서 C1-C5 트리알킬안티몬, 특히 트리에틸안티몬(Sb(C2H5)3) 및/또는 트리메틸안티몬(Sb(CH3)3), N 유리체로서 암모니아(NH3), 모노(C1-C8)알킬히드라진, 특히 삼차부틸히드라진(t-(C4H9)NH2) 및/또는 1,1-디(C1-C5)알킬히드라진, 특히 1,1-디메틸히드라진((CH3)2-N-NH2)을 사용할 수 있으며, 상기 C3-C5 알킬기들은 선형 또는 분지형일 수 있다.
도핑용 유리체는: 디에틸텔루르(DETe), 디메틸아연(DMZn), 디에틸아연(DEZn), 디삼차부틸실란(DitButSi), 실란, 디삼차부틸술피드, 비스시클로펜타디에닐마그네슘, 테트라브로모메탄이다.
상기 운반 가스와 유리체의 총 압력은 10 내지 1,000 hPa, 특히 50 내지 500 hPa의 범위에서 조정될 수 있는데, 상기 운반 가스 분압에 대한 유리체 분압의 합의 비율은 1*10E-6 내지 0.5이고, 증착속도는 0.01 내지 10 ㎛/h, 특히 0.05 내지 5 ㎛/h이다.
본 발명은 또한 유기금속 V족 출발물질을 사용하여 극히 낮은 증착 온도를 이용할 수 있는 신규한 에피택시법을 포함한다. 매우 얇은 완충층에서 격자 부정합을 구현할 수 있기 위해서는 낮은 결정 성장 온도가 특히 중요하다. TBAs와 TBP와 같은 유기금속 V족 전구체들은 상온에서 액체이기 때문에 통상적으로 가스 형태이면서 독성이 강한 출발물질인 비소와 포스핀의 사용에 비해 제조시 취급하는데 실질적으로 더 안전하다. 뿐만 아니라, 미정제 폐가스 시스템에서 기생 침전물을 크게 감소시키므로 에피택시 장치의 정비시간을 감소시킬 수 있다. 이에 따라, 상기 신규 에피택시 방법은 전체적으로 양산시 상당한 경제적 이점을 제공한다.
마지막으로, 본 발명은 실리콘 기판 위에 예를 들면 III/V 채널 트랜지스터와 같은 III/V 반도체 구성요소를 제조하기 위한 본 발명에 따른 반도체 구조의 용도로서 바람직하게는 상기 트랜지스터의 III/V 채널은 층 F)를 형성하고 에피택시에 의해 성장하는 용도, 및 본 발명의 청구항들 중 어느 한 항에 따른 방법에 의해 수득할 수 있는 반도체 구조에 관한 것이다.
본 발명에 따른 반도체 구조에 대한 실시형태들을 상기 방법에 대해서도 유사하게 적용할 수 있고 그 반대로 적용할 수도 있다.
완충층으로서 청구항들에 따른 층 C), D)와 E)를 청구항들에 따른 다른 층들의 특징과 무관하게 조합하는 것도 독립적인 중요성이 있다.
이하, 비제한적인 실시예를 참고하여 본 발명을 더욱 상세하게 설명한다.
실시예 1.1: 층 C), 제1 변형예
본 실시예와 후술하는 모든 실시예에서는 Aixtron사의 CCS(close couple showerhead) Crius MOVPE 장치를 이용한다.
(001) 정배향된 실리콘 기판 위에 60 nm 두께의 GaP층으로 이루어진 템플릿을 사용한다. 첫 번째 단계에서는 상기 템플릿을 675℃에서 5분 동안 삼차부틸포스핀(TBP) 안정화 상태에서 소성한다. 반응기 압력은 100 mbar이고, 총 유량은 48 l/분이며, TBP 유량은 1E-3 몰/분이다. 전체 공정에서 반응기 압력과 총 유량을 일정하게 유지한다.
후속 단계에서는 웨이퍼 온도를 500℃로 낮추어 완화층(층 C))을 성장시키고 Al, P와 Sb의 몰 유량을 조절하여 AlPSb를 증착한다. 상기 성장 방식은 연속적일 수 있고, 바람직하게는 유량 변조 에피택시(FME) 또는 원자층 증착(ALD)에 의할 수 있다. 따라서 트리메틸알루미늄(TMAl) 몰 유량을 조정하여 기판 표면에 초당 하나의 Al 단층이 코팅되도록 한다. (TESb+TBP)/TMAl 비(TESb = 트리에틸안티몬)는 20인 반면에, TESb/(TBP+TESb) 비를 조정하여 모든 층에서 V족 원소의 바람직한 조성이 구현되도록 한다.
전체적으로 제1 층 패키지(완화층)는 6개의 개별 층으로 구성된다. 상기 개별 층의 두께는 각각 50 nm이다. 모든 층을 FME 방식으로 증착한 후, 소성 단계를 실시한다. 소성 후, 웨이퍼 온도를 500℃까지 다시 낮추고 후속 증착을 위해 상기 몰 유량을 활성화시킨다. 소성은 TBP 안정화 상태에서 수행하는 반면에, 전구체 TESb는 반응기에서 증착할 때만 사용한다. 소성은 675℃의 온도에서 1분 동안 실시한다.
6개의 개별 AlSbP층들의 Sb 농도는 다음과 같다:
1) 15%
2) 30%
3) 45%
4) 60%
5) 68%
6) 60%
마지막 소성 단계에 의해 완화층의 증착을 완료한다. 구체적인 공정 파라미터는 다음과 같다:
총 가스 유량 48 l/분, 반응기 압력 100 mbar, 웨이퍼 온도 500℃, 소성 온도 675℃, 소성 시간 1 분.
실시예 1.2: 층 C), 제2 변형예
본 실시예와 후술하는 모든 실시예에서는 Aixtron사의 CCS Crius MOVPE 장치를 이용한다.
(001) 정배향된 실리콘 기판 위에 60 nm 두께의 GaP층으로 이루어진 템플릿을 사용한다. 첫 번째 단계에서는 상기 템플릿을 675℃에서 5분 동안 삼차부틸포스핀(TBP) 안정화 상태에서 소성한다. 반응기 압력은 100 mbar이고, 총 유량은 48 l/분이며, TBP 유량은 1E-3 몰/분이다. 전체 공정에서 반응기 압력과 총 유량을 일정하게 유지한다.
후속 단계에서는 웨이퍼 온도를 500℃로 낮추어 완화층(층 C))을 성장시키고 Al, P와 Sb의 몰 유량을 조절하여 AlPSb를 증착한다. 상기 성장 방식은 연속적일 수 있고, 바람직하게는 유량 변조 에피택시(FME) 또는 원자층 증착(ALD)에 의할 수 있다. 따라서 트리메틸알루미늄(TMAl) 몰 유량을 조정하여 기판 표면에 초당 하나의 Al 단층이 코팅되도록 한다. (TESb+TBP)/TMAl 비(TESb = 트리에틸안티몬)는 20인 반면에, TESb/(TBP+TESb) 비를 조정하여 모든 층에서 V족 원소의 바람직한 조성이 구현되도록 한다.
전체적으로 제1 층 패키지(완화층)는 5개의 개별 층으로 구성된다. 모든 3원소 개별 층의 두께는 50 nm이고, 2원소 개별 층인 AlSb의 두께만은 소성에 의해 n-채널층의 반도체 재료의 원하는 격자상수까지 부분적인 완화가 일어나도록 선택된다. 이는 본 실시예에서 AlSb층이 완전히 완화되지 않고 여전히 AlSb보다 격자상수는 작지만 n-채널층의 격자상수와는 동일하다는 것을 의미한다. 모든 층을 FME 방식으로 증착한 후, 소성 단계를 실시한다. 소성 후, 웨이퍼 온도를 500℃까지 다시 낮추고 후속 증착을 위해 상기 몰 유량을 활성화시킨다. 소성은 TBP 안정화 상태에서 수행하는 반면에, 전구체 TESb는 반응기에서 증착할 때만 사용한다. 소성은 675℃의 온도에서 1분 동안 실시한다.
6개의 개별 AlSbP층들을 다음과 같은 순서로 증착하고 이들의 Sb 농도는 다음과 같다:
1) 25%
2) 50%
3) 75%
4) 100%
5) 60%
마지막 소성 단계에 의해 완화층의 증착을 완료한다. 구체적인 공정 파라미터는 다음과 같다:
총 가스 유량 48 l/분, 반응기 압력 100 mbar, 웨이퍼 온도 500℃, 소성 온도 675℃, 소성 시간 1 분.
실시예 1.3: 층 C), 제3 변형예
본 실시예와 후술하는 모든 실시예에서는 Aixtron사의 CCS Crius MOVPE 장치를 이용한다.
(001) 정배향된 실리콘 기판 위에 60 nm 두께의 GaP층으로 이루어진 템플릿을 사용한다. 첫 번째 단계에서는 상기 템플릿을 675℃에서 5분 동안 삼차부틸포스핀(TBP) 안정화 상태에서 소성한다. 반응기 압력은 100 mbar이고, 총 유량은 48 l/분이며, TBP 유량은 1E-3 몰/분이다. 전체 공정에서 반응기 압력과 총 유량을 일정하게 유지한다.
후속 단계에서는 웨이퍼 온도를 500℃로 낮추어 완화층(층 C))을 성장시키고 Al, In, P(또는 Sb)의 몰 유량을 조절하여 AlInPSb를 증착한다. 상기 성장 방식은 연속적일 수 있고, 바람직하게는 유량 변조 에피택시(FME) 또는 원자층 증착(ALD)에 의할 수 있다. 따라서 III족 몰 유량, 여기에서는 TMAl과 트리메틸인듐(TMIn)의 합을 조정하여 기판 표면에 초당 III족 원소들의 하나의 단층이 코팅되도록 한다. TMAl/(TMAl+TMIn) 비와 TESb/(TBP+TESb) 비를 조정하여 모든 층에서 III족과 V족 원소의 바람직한 조성이 구현되도록 한다.
전체적으로 제1 층 패키지(완화층)는 6개의 개별 층으로 구성된다. 상기 개별 층의 두께는 각각 50 nm이다. 모든 층을 FME 방식으로 증착한 후, 소성 단계를 실시한다. 소성 후, 웨이퍼 온도를 500℃까지 다시 낮추고 후속 증착을 위해 상기 몰 유량을 활성화시킨다. 소성은 TBP 안정화 상태에서 수행하는 반면에, 전구체 TESb는 반응기에서 증착할 때만 사용한다. 소성은 650℃의 온도에서 1분 동안 실시한다.
6개의 개별 AlInP층들의 In 농도는 다음과 같다:
1) 25%
2) 50%
3) 75%
4) 100%
5) 100%, 상기 층에는 Sb도 삽입되어 있다(w = 0.08, v = 0.92).
6) 100%
마지막 소성 단계에 의해 완화층의 증착을 완료한다. 구체적인 공정 파라미터는 다음과 같다:
총 가스 유량 48 l/분, 반응기 압력 100 mbar, 웨이퍼 온도 500℃, 소성 온도 675℃, 소성 시간 1 분.
실시예 2.1: 층 D, 제1 변형예
웨이퍼 온도를 575℃로 조정하여 부정합 전위 차단층을 성장시킨다. 575℃에서 2 ㎛/h의 연속 성장 방식(정상 증착)을 위해 TMAl 몰 유량을 조정한다. 또한 TEB 유량을 조정하여 2% 붕소를 보충한다.
부정합 전위 차단층은 성장 중단 또는 소성 단계없이 연속 증착되는 2개의 층으로 구성된다. 이들의 조성(각각 III족 또는 V족 원소 100% 대비 백분율)과 층 두께는 다음과 같다:
1) 50 nm, B 2%, Al 98%, P 40%, Sb 60%
2) 50 nm, B 2%, Al 98%, P 34.1%, Sb 65.9%
성장 속도는 2 ㎛/h(정상 방식), 총 가스 유량 48 l/분, 반응기 압력 100 mbar, 웨이퍼 온도 575℃. 층 1)은 층 C)와 대면한다.
실시예 2.2: 층 D, 제2 변형예
2.2에서는 실시예 2.1의 과정과 유사하게 진행한다. 부정합 전위 차단층은 성장 중단 또는 소성 단계없이 연속 증착되는 2개의 층으로 구성된다. 본 실시예에서는 III족 원소는 인듐으로만 이루어져 있다. TEB 대신에 1,1-디메틸히드라진(UDMHy) 유량을 조정하여 2% 질소를 V족 측에 보충되도록 한다.
조성과 층 두께는 다음과 같다:
1) 50 nm, N 2%, P 98%, In 100%
2) 50 nm, N 2%, Sb 5.9%, P 92.1%, In 100%
층 1)은 층 C)와 대면한다.
실시예 3.1: 층 E), 제1 변형예
마지막 층 패키지(완충층)는 두께가 50 nm인 3원소 AlPSb층으로 이루어진다. 성장 온도, 반응기 압력과 유량 조절은 부정합 전위 차단층 증착을 위한 파라미터와 동일하다. 100% Al, 40% P와 60% Sb의 조성에 의해 n-채널층의 집적을 위해 원하는 격자상수가 얻어진다. 그러나 실시예 2.1에서와 같이 성장 속도는 1 ㎛/h로 조절한다.
실시예 3.2: 층 E), 제2 변형예
본 실시예에서 마지막 층 패키지(완충층)는 층 D)와 대면하는 부분층으로서 두께가 10 nm인 실시예 3.1에 따른 3원소 AlPSb층과 조성이 AlAs0.56Sb0.44인 40 nm 두께의 부분층으로 이루어진다. 성장 온도, 반응기 압력과 유량 조절은 부정합 전위 차단층의 증착을 위한 파라미터와 동일하지만, 성장속도는 1 ㎛/h이다.

Claims (23)

  1. 층 구조로서:
    A) 도핑 또는 도핑하지 않은 Si를 기재로 하는 기재층,
    B) 경우에 따라, x = 0-0.1, y = 0-1, z = 0-1, t = 0-0.1이고 v = 0.9-1인 BxAlyGazNtPv의 조성을 가진 층,
    C) x = 0-0.1, y = 0-1, z = 0-1, u = 0-1, v = 0-1이고 w = 0-1인 BxAlyGazInuPvSbw의 조성을 갖되, 층 A) 또는 B)와 대면하는 측면에서의 w 및/또는 u는 층 A) 또는 B)에 대향하는 측면에서의 w 및/또는 u보다 작거나 그와 동일하거나 그보다 크고 완화층 내부에서는 변수 또는 상수이며, v = 1-w 및/또는 y = 1-u-x-z인 완화층,
    D) 경우에 따라, x = 0-0.1, y = 0-1, z = 0-1, u = 0-1, v = 0-1, w = 0-1이고 t = 0-0.1인 BxAlyGazInuPvSbwNt의 조성을 가진 부정합 전위 차단층,
    E) 경우에 따라, x = 0-0.1, y = 0-1, z = 0-1, u = 0-1, v = 0-1, w = 0-1, t = 0-0.1이고 r = 0-1인 BxAlyGazInuPvSbwNtAsr의 조성을 가진 헤테로-오프셋용 층, 및
    F) 임의의 반도체 재료, 바람직하게는 III/V족 반도체 재료 또는 여러 개의 서로 다른 임의의 반도체 재료의 조합을 함유하되,
    상기 모든 III족 원소들에 대한 화학양론 지수를 합하면 항상 1이 되고 상기 모든 V족 원소들에 대한 화학양론 지수도 마찬가지로 합하면 항상 1이 되는 모놀리식 집적 반도체 구조.
  2. 제1항에 있어서, 층 C), D)와 E)의 조성은 층 D) 및/또는 E) 중 하나의 층의 격자상수 및/또는 층 A) 또는 B)에 대향하는 층 C)의 측면의 격자상수가 층 F)의 격자상수와 실질적으로 일치하도록 선택되는 반도체 구조.
  3. 제1항 또는 제2항에 있어서, 층 B) 또는 C)에 대면하는 측면에서 층 A)는 Si 단결정의 Si 001 표면인 반도체 구조.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 층 B)가 20-100 nm의 두께 및/또는 1*1015-1*1021cm-3의 p- 또는 n-도핑 농도를 갖는 반도체 구조.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 층 B)가 다음의 조성들 중 하나를 갖는 반도체 구조:
    z = v = 1, x = y = t = 0 또는
    y = v = 1, x = z = t = 0 또는
    x = 0.01-0.1, y = 0.90-0.99, z = t = 0, v = 1 또는
    x = 0.01-0.1, z = 0.90-0.99, y = t = 0, v = 1 또는
    t = 0.01-0.1, v = 0.90-0.99, y = x = 0, z = 1.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 층 A) 또는 B)와 대면하는 층 C)의 측면에서의 w 및/또는 u가 층 A) 또는 B)에 대향하는 층 C)의 측면에서의 w 및/또는 u보다 작고, 층 C)의 주면에 대해 직각인 위치 좌표의 방향으로 최대치를 지나되, 상기 최대치에서 w 및/또는 u는 경우에 따라 층 A) 또는 B)와 대향하는 측면에서의 값보다 더 클 수 있는 반도체 구조.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 층 C)가 다수의 부분층, 특히 1-30개의 층, 바람직하게는 2-10개의 층으로 구성되되, w 및/또는 u는 부분층 내부에서 변수이거나 상수인 반도체 구조.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 층 C)가 1-500 nm, 특히 100-400 nm의 두께를 갖고/또는 도핑되지 않거나 1*1015-1*1021cm-3의 p- 또는 n-도핑 농도를 갖는 반도체 구조.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서, 층 C) 또는 그의 부분층이 다음의 조성들 중 하나를 갖는 반도체 구조:
    y = 1, x = z = u = 0, v = 1-w 또는
    x = z = 0, y = 1-u, v+w = 1.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 층 D)가 1-150 nm의 두께를 갖고/또는 도핑되지 않고/또는 1*1015- 1*1021cm-3의 p- 또는 n-도핑 농도를 갖는 반도체 구조.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서, 층 D)가 단일 층 또는 다수의 부분층, 특히 1-10개의 층, 바람직하게는 2-5개의 층으로 구성되는 반도체 구조.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서, 층 D) 또는 그의 부분층이 다음의 조성들 중 하나를 갖는 반도체 구조:
    x = 0-0.1, y = 0.9-1, v = 0-0.7, w = 0.3-1, z = u = t = 0 또는
    u = 1, w = 0-0.5, v = 0.5-1, t = 0-0.1, x = y = z = 0 또는
    y = 1, v = 0-0.7, w = 0.3-1, t = 0-0.1, x = z = u = 0 또는
    u = 0.9-1, x = 0-0.1, v = 0.5-1, w = 0-0.5, y = z = t = 0.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 층 E)가 5-200 nm, 특히 10-100 nm의 두께를 갖고/또는 도핑되지 않고/또는 1*1015- 1*1021cm-3의 p- 또는 n-도핑 농도를 갖는 반도체 구조.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서, 층 E)가 단일 층 또는 다수의 부분층, 특히 1-10개의 층, 바람직하게는 2-5개의 층으로 구성되는 반도체 구조.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서, 층 E)가 다음의 조성들 중 하나를 갖는 반도체 구조:
    y = 1, v = 0.2-0.5, w = 0.5-0.8, x = z = u = t = r = 0 또는
    y = 1, w = 0.4-0.8, r = 0.2-0.6, x = z = u = v = t = 0.
  16. 제1항 내지 제15항 중 어느 한 항에 따른 모놀리식 집적 반도체 구조를 제조하기 위한 방법으로서,
    층 A) 위에 경우에 따라 층 B)를 에피택시에 의해 성장시키고,
    층 A) 또는 B) 위에 층 C)를 에피택시에 의해 성장시키고,
    층 C) 위에 경우에 따라 층 D) 및/또는 E)를 에피택시에 의해 성장시키고,
    층 C) 또는 D) 또는 E) 위에 층 F)를 에피택시에 의해 성장시키는 방법.
  17. 제16항에 있어서, 층 A), B), C), D), E) 및/또는 F) 중 하나 또는 여러 층을 p- 또는 n-도핑하는 방법.
  18. 제16항 또는 제17항에 있어서,
    층 A)를 함유하는 기판을 에피택시 장치, 특히 유기금속 기상 에피택시(MOVPE) 장치에 도입하는 단계,
    운반 가스를 층 A), B), C), D)와 E), 경우에 따라 층 F) 또는 그의 부분층들의 소정의 조성에 따라 소정 농도의 유리체와 함께 장입하는 단계,
    층 C)와 D) 또는 그의 부분층의 경우에는 300℃ 내지 800℃, 특히 400℃ 내지 625℃ 범위의 온도로 또는 층 E) 또는 그의 부분층의 경우에는 525℃ 내지 725℃ 범위의 온도로 가열한 기판의 표면 또는 상기 기판 위 최상층의 표면에 장입한 운반 가스를 소정의 노출시간 동안 도입하되, 소정의 층 두께를 가진 반도체층이 에피택시에 의해 상기 기판의 표면 또는 상기 기판 위 최상층의 표면 위에 형성되도록 상기 유리체의 전체 농도와 노출시간을 순차적으로 조정하고 상기 에피택시 성장 방식은 연속적일 수 있고, 바람직하게는 유량 변조 에피택시(FME) 또는 원자층 증착(ALD)에 의하는 단계를 포함하는 방법.
  19. 제18항에 있어서, 층 C)를 부분층들로 성장시키고, 2개의 부분층을 성장시키는 사이 및/또는 마지막 부분층을 성장시킨 후에 기판을 550℃ 내지 750℃, 특히 600℃ 내지 725℃로 소성시키는 방법.
  20. 제18항 또는 제19항에 있어서, 상기 층을 구성하기 위해
    Ga 유리체로서 C1-C5 트리알킬갈륨, 특히 트리에틸갈륨(Ga(C2H5)3), 트리삼차부틸갈륨 및/또는 트리메틸갈륨(Ga(CH3)3),
    B 유리체로서 디보란(B2H6) 또는 C1-C5 트리알킬보란, 특히 트리삼차부틸보란과 트리에틸보란(B(C2H5)3), 및/또는 디메틸아미노보란과 같은 보란-아민 유리체,
    Al 유리체로서 알란-아민 유리체 또는 C1-C5 트리알킬알루미늄, 특히 트리메틸알루미늄(Al(CH3)3), 트리삼차부틸알루미늄 및/또는 디메틸에틸아민알란,
    In 유리체로서 C1-C5 트리알킬인듐, 특히 트리메틸인듐(In(CH3)3),
    P 유리체로서 포스핀(PH3) 및/또는 C1-C5 알킬포스핀, 특히 삼차부틸포스핀(t-(C4H9)-PH2),
    As 유리체로서 아르신(AsH3) 및/또는 C1-C5 알킬아르신 및/또는 트리메틸아르신(As(CH3)3), 특히 삼차부틸아르신(t-(C4H9)-AsH2),
    Sb 유리체로서 C1-C5 트리알킬안티몬, 특히 트리에틸안티몬(Sb(C2H5)3) 및/또는 트리메틸안티몬(Sb(CH3)3),
    N 유리체로서 암모니아(NH3), 모노(C1-C8)알킬히드라진, 특히 삼차부틸히드라진(t-(C4H9)NH2) 및/또는 1,1-디(C1-C5)알킬히드라진, 특히 1,1-디메틸히드라진((CH3)2-N-NH2)를 사용하되,
    상기 C3-C5 알킬기들은 선형 또는 분지형일 수 있으며,
    상기 층을 도핑하기 위한 유리체로서: 디에틸텔루르(DETe), 디메틸아연(DMZn), 디에틸아연(DEZn), 디삼차부틸실란(DitButSi), 실란, 디삼차부틸술피드, 비스시클로펜타디에닐마그네슘, 테트라브로모메탄을 사용하는 방법.
  21. 제18항 내지 제20항 중 어느 한 항에 있어서, 상기 운반 가스와 유리체의 총 압력을 10 내지 1,000 hPa, 특히 50 내지 500 hPa의 범위에서 조정하되, 상기 운반 가스 분압에 대한 유리체 분압의 합의 비율은 1*10E-6 내지 0.5이고, 증착속도는 0.01 내지 10 ㎛/h, 특히 0.05 내지 5 ㎛/h인 방법.
  22. 실리콘 기판 위에 III/V 채널 트랜지스터를 제조하거나 또는 레이저, 발광다이오드, 검출기와 태양전지와 같은 다른 III/V계 구성요소를 제조하기 위한 제1항 내지 제15항 중 어느 한 항에 따른 반도체 구조의 용도.
  23. 제16항 내지 제21항 중 어느 한 항에 따른 방법에 의해 수득할 수 있는 반도체 구조.
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