TW201227924A - ESD structure for 3D IC - Google Patents
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- 239000000758 substrate Substances 0.000 claims abstract description 32
- 229910052751 metal Inorganic materials 0.000 claims description 39
- 239000002184 metal Substances 0.000 claims description 39
- 238000000034 method Methods 0.000 claims description 18
- 230000003068 static effect Effects 0.000 claims description 15
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 235000012431 wafers Nutrition 0.000 description 23
- 230000005611 electricity Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000004575 stone Substances 0.000 description 2
- 241000251468 Actinopterygii Species 0.000 description 1
- WHXSMMKQMYFTQS-UHFFFAOYSA-N Lithium Chemical compound [Li] WHXSMMKQMYFTQS-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910001347 Stellite Inorganic materials 0.000 description 1
- AHICWQREWHDHHF-UHFFFAOYSA-N chromium;cobalt;iron;manganese;methane;molybdenum;nickel;silicon;tungsten Chemical compound C.[Si].[Cr].[Mn].[Fe].[Co].[Ni].[Mo].[W] AHICWQREWHDHHF-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052744 lithium Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000001012 protector Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Description
201227924
ιυ(専)au88 36054twf.doc/I 六、發明說明： 【發明所屬之技術領域】 本發明是有關於一種靜電放電防護結構，且特別是有 關於一種三維積體電路的之靜電放電防護結構。 【先前技術】 跟隨著電路設計複雜度及半導體製程的快速發展，以 % 及電路效能的需求，近來積體電路已發展至三維(3D)電路 的連接方式，以使得電路效能增加’且三維電路各層可使 用不同之製程技術’可依電路需求而使用不同之製程後再 作一堆疊結合，如此便可降低製作之成本。 連接各晶片（chip)間之連線主要為矽晶穿孔 (Through-Silicon Via ’ TSV)，其通過在晶片和晶片之間、 晶圓和晶圓之間製作垂直導通，是目前三維積體電路(3D 1C)製程整合技術中，能實現晶片之間互連的嶄新技術。與 Φ 以往的ic封裝鍵合和使用凸點的疊加技術不同，tsv能 夠使晶片在三維方向堆疊的密度最大，外形尺寸最小，並 且提升元件速度、減少信號延遲和功率消耗，而成為3DIC 中非常重要的關鍵技術之一。 然而，由於3DIC為許多層晶片所堆疊而成，各晶片 間所使用之製程技術及供應電壓均有可能不同，而連接各 晶片的便是TSV元件，TSV元件有可能受到各種高壓靜 電或雜訊通過，如人體放電模式（Human_B0cjy Model, HBM)、機器放電模式（Machine Model, MM)、元件充電
201227924 1U(専)a〇88 36054twf.doc/I 模式（Charged-Device Modd，CDM)或電場感應模式 (FielcHnduced Model ’ FIM)產生之靜電，將透過爾流至 各個堆疊晶片之間’ ^造成3DIC電路或Tsv元件受損。 習知的三維積體電路透過切晶穿孔同—層的基板 於石夕曰曰穿孔旁设置與石夕晶穿孔連接的靜電放電防護元 =，以使珍晶穿孔中的靜電可透過靜f放電防護元件被排 ^積體電路夕卜此種作法雖可達到保護三維積體電路的 f電路的製作更為繁複，進而提高三維積體電2= 0 【發明内容】 構，種三維積體電路的靜電放電防護結 f 了有舰達到靜電放電防護的目的 電路的製作縣。 槿月提丨_二維積體電路的靜電放電防護姓 展。甘“動層、—石夕晶穿孔元件以及—第二主動 動層齡m 第動層中。另外第二主 相互堆疊，其中第二主動層包括-第 -摻雜區埋於基板内，且靜3電件具有 晶穿孔元件。 Μ放電歸兀件電性連接該石夕 且上iir 月之—實施例中’上述之基板為-ρ型基板， 上述摻雜區為—N型摻雜區。 板 201227924
1ϋ(^Α〇88 36054twf.doc/I 在本發明之一實施例中，上述之第二主動層更包括一 井區，其埋於基板與靜電放電保護元件之間。 在本發明之一實施例中，上述之基板為一 p型基板， 而上述井區為一 N型井區’且上述摻雜區為一 p型摻雜區。 在本發明之一實施例中，上述之第二主動層更包括一 導線層以及一第一金屬接觸層。其中第一金屬接觸層位於 第二主動層的一上表面，靜電放電保護元件透過導線層與 φ 第一金屬接觸層電性連接至矽晶穿孔元件的第一端。 在本發明之一實施例中，上述之第一主動層更包括一 第一金屬接觸層，其位於第一主動層的一第一表面，矽晶 穿孔7L件的第一端透過第二金屬接觸層電性連接至第一金 屬接觸層。 一在本發明之一實施例中，上述之第一主動層更包括一 第二金屬接觸層，其位於第一主動層的一第二表面，矽晶 穿孔元件的第二端透過第一金屬接觸層電性連接至一接 地。 • 在本發明之—實施例中’上述之第一主動層為一第一 晶圓或一第一晶片。 在本發明之一實施例中，上述之第二主動層為一第二 晶圓或一第二晶片。 基於上述，本發明利用在主動元件旁設置一導通電壓 小於主動元件的崩潰電㈣靜電放電保護元件，以達到靜 電，電保護的目的，並藉由將靜電放電保護元件設置於與 矽晶穿孔元件不同層的主動層，以避免額外的製程步驟，
201227924 ιυ、寻)八。88 36054twf.doc/I 進而節省三維積體電路的生產成本。 為讓本發明之上述特徵和優點能更明顯易懂，下文特 舉實施例，並配合所附圖式作詳細說明如下。 【實施方式】 本發明之概念是結合三維積體電路矽晶穿孔(T s v)元 件與靜電放電(ESD)元件，以保護3D IC電路及TSV元件。 以下列舉幾個實施例來詳細說明本發明之應用，但本 發明可用多種不同形式來實踐，且不應將其解釋為限於本 文所述之實施例。實際上提供這些實施例，只是為了使本 發明能揭Si极詳盡，且將本發％之範脅完全傳達至所屬 技術領域中具有通常知識者。而在附圖中，為明確起見可 能，各層以及區域的尺切及相對尺寸作誇張的描繪。為 了簡化說明’赋巾僅顯示本發明之結構，而未完全緣出 絲上的其他㈣元件，但所屬技術領域巾具有通常知識 者應头‘凡疋可應用於1C之元件，均可依所需設置 於基板上β 至於文中之用語僅是為描述特定實施例之目的，且並 非意欲限制本發明。如本文巾所使用的，除非本文另外有 明確指示，關單數形式「―」以及「所述」也代表包括 複^形式。而文中使用「第―」、「第二」等來描述各種 兀、區、層等，但是這樣的用語僅用以將一元件、區或 於另—讀、區或層。因此，在不脫離本發明所揭 、月况下，下文所述之第一區可稱為第二區，依此類推。 201227924
10(專)A088 36054twf.doc/I 此外，本文中可使用諸如“於...下，，、“於·.上，，、‘‘，
“上’，及其類似之空間相對用語，來描述附圖中之一、:下，’、 特徵與另一元件或特徵的關係。應瞭解，空間相对 涵蓋使用中之元件除了附圖所描繪之方位以外的 位。舉例而言，若將圖中的元件翻轉，則被描述為 他元件或特徵“下方”或“之下，，的元件接著將定向成= 他元件或特徵“上方”。因此，空間相對用語“於....；；； 包括上方以及下方的兩方位。 ·.. 可 圖1繪不為本發明-實施例之三維積體電路之靜 電(ESD)結構的示意圖。請參照圖卜本實施例之三維 電路100包括第一主動層（active iayer) 1〇2與第二主動芦 104。其中，第一主動層102與第二主動層1〇4可:各別^ 晶圓（wafer)及/或晶片（die)(亦即第一主動層1〇2與第 二主動層104可以同時為晶圓或晶片，或者第一主動層1〇2 與第二主動層1G4之其-可以為晶圓，而第—主動層1〇2 與第二主動層104之另一可以為晶片，反之亦然）。 第一主動層102具有一第一表面F1與一第二表面 F2，且包括主動元件μ、A2、基底BS1以及多個矽晶穿 孔元件（through silicon via，TSV) ΤΙ、T2、T3，其中基底 BS1 了例如為氧化層或是絕緣層上覆晶〇η Insulate^ SOI) ’其位於第一主動層1〇2的第一表面π，各 個矽晶穿孔元件的第二端透過位於第一主動層1〇2第二表 面F2的第二金屬接觸層C3電性連接至接地GND，而各 個矽晶穿孔元件的第一端則貫穿第一主動層 102的第一表
201227924 iu^；au88 36054twf.doc/I 面FI。 另外主動元件A卜A2則位於基底BS1上並分別介於 矽晶穿孔元件T1、T2之間以及矽晶穿孔元件Τ2、Τ3之間， 主動元件Al、Α2透過導線層L1電性連接至第三金屬接 觸層C3。在本實施例中，主動元件A1為一 ρ型金氧半導 體電晶體，其由一 N型井區NW1以及位於N型井區NW1 中的閘極G1、源極與汲極(亦即閘極G1兩側的p型摻雜 ，(P+))所構成’其中主動元件A1的閘極、源極與汲極 藉由導線層L1電性連接至第三金屬接觸層C3。 力汴，隹丰貫施例中主動元件A2則為一 金氧半 導體電晶體’其由- P型基板B1以及位於p型基板則 中的閘極G2、源極與汲極(亦即閘極G2兩側的N型摻雜 區(N+))所構成。其中主動元件A2的閘極㈤、源極鱼沒極 亦藉由導線層L1電性連接至第三金屬接觸層C3。上述之 導線層L1可例如為鋁或銅的材料所構成。 第二主動層104包含P型基板（__) m、 賴元件（咖卿eetiGneell) E1以及位於 生土板（substrate) B1上的主動元件A3、M。 =主動元件A3為—P型金氧半導體電晶體，1由一 N =區NW2 ’以及錄N型井區_中的閉極g =極(亦即問極G3兩側的p型摻雜 =牛A4則為—N型金氧半導體電晶體’其由—成土 板B2以及位於卩型基板B2中的 1 土 即間_兩側的N型摻雜區㈣所構成。 201227924
iu(.^；au88 36054twf.doc/I 靜電放電保護元件El在本實施例中為一 n型摻雜區 (N+)’其位於主動元件A3與主動元件A4之間。 °° 其中主動元件A3的閘極G3、主動元件A4的閘極G4 與靜電放電保瘦元件El(在本實施例中為一 N型換雜i (N+))藉由一導線層L2相互連接，且導線層L2透過位於第 一主動層104上表面的第一金屬接觸層ci電性連接石夕曰曰 穿孔元件T2的第一端，導線層L2可例如為鋁或銅的材^ 所構成。主動元件A3的兩個P型摻雜區(P+)之其—透過 導線層L2與第一金屬接觸層C1與矽晶穿孔元件τι電性 連接，而主動元件A4的兩個N型摻雜區(N+)之其一則透 過導線層L2與第一金屬接觸層C1與矽晶穿孔元件τι 性連接。 由於靜電放電保護元件耵與！>型基板B1所形成之二 極體的導通電壓將小於主動元件A3㈣極⑺《主動元件 A4的閘極G4的崩潰電壓，因此當晶圓（或晶片）因摩擦 或其它因素而帶有靜電電荷時(例如在本實施例中p型^ # 板則所帶的靜電正電荷），靜電電荷便可藉由靜電放電^ 護兀件El、導線層L2、第一接觸金屬層〇卜石夕晶穿孔元 件η以及第三接觸金屬層C3所形成的靜電放電路徑將靜 電電荷排出至接地GND，以避免ρ型基板m巾的靜電電 荷擊穿主動元件A3的閘極G3或主動元件A4的開極〇4, 進而造成主動元件A3或A4的損壞。 值得注意的是，在較高階的半導體製程中，主動元件 A3或主動元件A4的閘極崩潰電壓將可能小於靜電放電保
201227924 ΐυ(寻)au88 36054twf.doc/I 護元件Ei與p型基板m所形成之二極體的導通電壓，因 此需要增加靜電放電保航件E1的摻雜濃度，以使 放電保護元件E1的導通電壓小於主動元件入3或主動元 A4的閘極崩潰電壓’進而達到靜電放電防護的效果。 上述P型基板B1所帶之電荷亦有可能為負的靜電電荷， 在此情形下，靜電貞電荷亦可__方式，透過 靜電放電路郷其排出，㈣免线辑A3SA4的損壞。 如上所述，透過在主動元件A3、A4旁設置—導通 壓小於主動元件的料錢的靜電放電保護元件m，可 ^維積體電路100中的靜電電荷導向臨界電壓較低的靜電 放電路徑，以避免主動元件A3、M的毁損。且藉 電放電保護元件設置於與⑦晶穿孔元件不同層的 g有:ΪΓΓ免增加額外的製程步驟的好處。：就 疋說’在㈣讀A3、A4料置靜 中r的r圖案，而不須如 二因此，貫知例所揭露之三維積體電路之靜電放電 可大幅地節省三維積體電路的生產成本。σ 的能意^是，上述實施例所列舉的主㈣件ΑΜ4 :心樣僅為-不fe性的實施例，實際上並 卜’當晶圓（或晶片）上產生靜電時，靜 二二 不侷限於上述的基板B1中，在主動元:、子並 =能會有靜電電荷的存在。為了防止主動 -件…型井區NW2中的靜電電荷損壞元:止=
201227924 ΐυ(寻)Αυ88 36054twf.doc/I 在Ν型井區NW2中設置另一靜電放電保護元件以排除Ν 型井區NW2中的靜電電荷。如圖2所示之本發明之另一 實施例之三維積體電路之靜電放電結構的示意圖，請參照 圖2，本實施例之三維積體電路2〇〇與圖1實施例之三維 積體電路100的不同之處在於，三維積體電路200的Ν型 井區NW2中更包括一位於主動元件A3旁的靜電放電防護 元件Ε2。 在本實施例中，靜電放電防護元件Ε2為一 Ρ型摻雜 區(Ρ+) ’其透過導線層L2與第一金屬接觸層C1電性連接 至第一主動層102中的矽晶穿孔元件Τ1。其中靜電放電防 護元件Ε2與Ν型井區NW2形成的二極體的導通電壓小於 主動元件A3的崩潰電壓，因此當Ν型井區NW2中出現 靜電電荷(例如靜電負電荷）時，靜電電荷便可藉由靜電放 電保護元件Ε2、導線層L2、第一接觸金屬層C1、矽晶穿 孔元件T2以及第三接觸金屬層C3所形成的靜電放電路徑 將靜電電荷排出至接地GND，以避免N型井區丽2中二 ^電電荷擊穿主動元件A3的閘極G3或主動元件从的問 極G4，進而造成主動元件A3或A4的損壞。 二型井區歷所帶之電荷亦有可能為正的靜電電V， ^情形下，靜電正電荷亦可以相_方式，透過 靜電放f路祕其排丨，以聽线元#Α3<α4的彳^ :增示為本發明之另一實施例之三維積體電路貝之展靜 電結構的示意圖。請參照圖3，本實施例之三 電路3〇〇與圖1實施例之三維積體電路1〇〇的不同之處在 11 201227924
10(^)A088 36054twf.doc/I 於，二維積體電路300中原本同時耦接靜電放電保護元件 E1、第一金屬接觸層C1、主動元件A3的閘極G3盥主動 元件A4 _極G4的導線層L2，在本實施例中被隔為 導線層L2A與L2B。亦即主動元件A4的閘極G4盔法如 圖2實施織直接透過導線層U與第—金屬接觸層C1電 性連接婦晶穿孔元件T2，而必須經由導線層L2B、靜電 放電保護元件E卜導線層L2A以及第—金屬躺層α才 能電性連接至矽晶穿孔元件T2。
因此’在P型基板B1 +的靜電電荷將選擇阻抗較小 的電流路錢向接地GND而㈣除(亦即經由靜電放電保 護元件E1的N型摻雜區㈣、導線層l2a、第一金屬接 =d、⑽日穿孔科T2以及第三金屬接觸層c3流向 :地讓），而不會選擇流經主動元件A4的閘極以的 ^流路徑，主動元件A4的閘極G4因而受到保護而免於損 壞。
㈣在^述的τΓΓΓ ’第一主動層102中的石夕晶穿孔元 件Τ1、Τ2、Τ3的第一端Α嘗空笛 ;m 鲕馬貝穿第一主動層102的第一表 = = 生連接至第一金屬接觸層C1。然在部分 m思元件τι、τ2、乃㊅第一端可先連接 觸層再電性連接至第一金屬接觸層ci。如圖 圖：之*叙體電路_之靜電放電結構的示意 的第二表面F2更包括-第二金屬招 觸層C2，〃財晶穿孔元件ή、Τ2 12 201227924
I〇(専)A088 36054twf.doc/I 接。類似地 -令I抛例之二維積體電路4〇〇亦可以與 之三維積體電路⑽相同的方式來排除第二主動 的靜電電荷，差別僅在本實施例之三維積體電路= 電放電電流路徑中據於三_體電路刚的靜電 ^ 流路控多了第二金屬接觸層C2,本領域具通常知識者應 藉由上述實施例推得三維積體電路的作動原理 在此不再贅述。
另外，於圖1所示的實施例係以第一主動層1〇2與第 二主動層1G4透過面對背堆疊製程（faee_t()_baek伽㈣ process)而構成三維積體電路的例子來進行說明/解說但 本發明並不限制於此。換言之，本實施例亦可以兩個主動 層透過面對面堆疊製程（face_to_facestackingpr〇cess)以 構成三維積體電路。 更清楚來說，圖5繪示為本發明另一實施例之三維積 體電路的示意圖。請合併參照圖4與圖5，與三維積體電 路400相似的元件在圖5中給予相似的元件編號，故而不 再加以贅述之。本實施例之三維積體電路5〇〇與圖4之三 維積體電路400的不同之處在於，三維積體電路4〇〇中第 一主動層102與第二主動層1〇4為以面對背堆疊製程的方 式構成’而本實施例之三維積體電路5〇〇中第一主動層1〇2 與第二主動層104為以面對面堆疊製程的方式構成。因此 本實施例之二維積體電路5〇〇的靜電放電電流路徑將相同 於三維積體電路400的靜電放電電流路徑相同，本領域具 通常之事者應可藉由上述實施例推得三維積體電路4〇〇的 13 201227924 川(専)AU88 36054twf.doc/I 作動原理，在此不再贅述。 另外’上述之靜電放電保護元件E1與E2並不分別限 =實=型基眘板B1與N型井區麗2中，靜電放 電^兀件m亦可實施在N縣板上，只要將n型摻雜 電保紅件E1改為P型摻雜即可。另外，靜電 E2亦可實施在P型井11巾，只要將p型摻 雜的t電放電保護元件E2改為N型摻雜即可。 j所述’本發明彻在主動元㈣設置—導通電壓 i放潰電壓的靜電放電保護元件，以達到靜 石夕曰幻的，域由將靜電放電健元件設置於與 m 同層的主動層，使靜電放電保護元件與主 ===主動層上，僅須修改製程中所使用的光罩圖 製程步財峨製作靜電放電㈣元件， 產成^ —卜的製程步驟，進而節省三維積體電路的生 太路at t本發明已以實施例揭露如上，然其並非用以限定 本發明所屬技術領域巾具有通常知識者，在不脫離 圍内，當可作些許之更動與潤飾，故本 '、&圍視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 圖1紛示為本發明 電結構的示意圖。 圖2繪示為本發明 一實施例之三維積體電路之靜電放 另一實施例之三維積體電路之靜電 201227924 ΐυ(専)A088 36054twf.doc/I 放電結構的不意圖。 圖3繪示為本發明之另一實施例之三維積體電路之靜 電放電結構的不意圖。 圖4繪示為本發明之另一實施例之三維積體電路之靜 電放電結構的不意圖。 圖5繪示為本發明之另一實施例之三維積體電路之靜 電放電結構的不意圖。 •【主要元件符號說明】 100〜500 :三維積體電路 102、104 :主動層 F1 :第一表面 F2 :第二表面 A1〜A4 :主動元件 BS1 :基底 Ή、T2、T3 :矽晶穿孔元件 φ GND :接地 C1〜C3 :金屬接觸層 NW1、NW2 : Ν型井區 Ρ+ : Ρ型摻雜區 Ν+ : Ν型摻雜區 Β卜Β2 : Ρ型基板 Ε卜Ε2 :靜電放電保護元件 L卜L2、L2A、L2B :導線層 15
Claims (1)
- 201227924 iu^;au88 36054twf.doc/I 七、申請專利範圍： 1_ 一種二維積體電路的靜電放電防護結構，包括： 一第一主動層； 一矽晶穿孔元件，配置於該第一主動層中；以及 一第二主動層，與該第一主動層相互堆疊，該第二主 動層包括： 基板；以及 一靜電放電保護元件，且有一 該靜電放電保護元件電性連接埋於該基板内， 2.如申請專利範圍第丨項 元件 構，其中該基板為一卩型基板，二述之靜電放電防護結 區。 土 且該摻雜區為一N型摻雜 3. 如申請專利範圍第丨項 構’其中該第二主動層更包括. 之靜電放電防護結 一井區，埋於該基板與該靜 4. 如申請專利範圍第3項戶電保護元件之間。 構，其中該基板為一 P型基板，而所述之靜電放電防護結 該摻雜區為一 p型摻雜區。 該井為一N型井區，且 5. 如申請專利範圍第丨項 構，其中該第二主動層更包括：、延之靜電放電防護結 一導線層；以及 第一金屬接觸層，位於該第一 5亥靜電放電保護元件透過該導線屑主動層的一上表面， 性連接至該矽晶穿孔元件的一第二二讀第一金屬接觸層電 201227924 iu^;/\u88 36054twf.doc/I 6. 如申請專利範圍第5項所述之靜電放電防護結 構，其中該第一主動層更包括： 一第二金屬接觸層，位於該第一主動層的一第一表 面，該矽晶穿孔元件的該第一端透過該第二金屬接觸層電 性連接至該第一金屬接觸層。 7. 如申請專利範圍第6項所述之靜電放電防護結 構，其中該第一主動層更包括： 一第三金屬接觸層，位於該第一主動層的一第二表 面，該矽晶穿孔元件的一第二端透過該第一金屬接觸層電 性連接至一接地。 8. 如申請專利範圍第1項所述之靜電放電防護結 構，其中該第一主動層為一第一晶圓或一第一晶片。 9. 如申請專利範圍第8項所述之靜電放電防護結 構，其中該第二主動層為一第二晶圓或一第二晶片。17
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW099144817A TWI416706B (zh) | 2010-12-20 | 2010-12-20 | 三維積體電路的靜電放電防護結構 |
| US13/041,358 US20120153437A1 (en) | 2010-12-20 | 2011-03-05 | Esd protection structure for 3d ic |
| KR1020110036853A KR101227872B1 (ko) | 2010-12-20 | 2011-04-20 | 3ｄ ｉｃ를 위한 ｅｓｄ 보호 구조 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW099144817A TWI416706B (zh) | 2010-12-20 | 2010-12-20 | 三維積體電路的靜電放電防護結構 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201227924A true TW201227924A (en) | 2012-07-01 |
| TWI416706B TWI416706B (zh) | 2013-11-21 |
Family
ID=46233298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW099144817A TWI416706B (zh) | 2010-12-20 | 2010-12-20 | 三維積體電路的靜電放電防護結構 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US20120153437A1 (zh) |
| KR (1) | KR101227872B1 (zh) |
| TW (1) | TWI416706B (zh) |
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| CN107680958A (zh) * | 2016-08-02 | 2018-02-09 | 上海珏芯光电科技有限公司 | 射频微系统封装模块及其制造方法 |
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Also Published As
| Publication number | Publication date |
|---|---|
| TWI416706B (zh) | 2013-11-21 |
| KR101227872B1 (ko) | 2013-01-31 |
| KR20120069507A (ko) | 2012-06-28 |
| US20120153437A1 (en) | 2012-06-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |