CN107680958A - 射频微系统封装模块及其制造方法 - Google Patents

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Abstract

本发明提供一种射频微系统封装模块及其制造方法，涉及包括无线通讯射频前端模块等高密度微系统芯片封装应用领域，所述射频微系统封装模块，包括：一个含有第一半导体器件层的第一晶片，一个堆叠于所述第一晶片之上并被之包含的含有第二半导体器件层的第二晶片，一个将第一晶片和第二晶片实现电学耦合的第一组晶片间互连线，以及置于第一晶片上包围第二晶片的第一介质填充片体，本发明通过晶片垂直堆叠和电学互连，缩小了该射频微系统封装模块的封装尺度，并提高其电学性能。

Description

射频微系统封装模块及其制造方法
技术领域
本发明提供一个射频微系统封装模块及其制造方法，尤其涉及一种应用于无线射频前端的射频微系统封装模块及其制造方法。
背景技术
当今，高密度、高性能、低功耗、低成本的多半导体晶片及器件微系统封装，已经成为现代集成电路芯片产品的系统设计与加工制造的核心，尤其是针对移动通讯终端、便携电子、物联网终端应用的需要。
以广泛应用于无线通讯智能终端，如智能手机的射频前端模块为例。装置于各类无线通信终端系统的射频前端模块，是实现整个无线通讯智能终端最前端的射频信号接收与发射功能的核心系统，通常是由射频开关、滤波器、功率放大器、逻辑控制器和电源管理器等多个有源器件(也称半导体晶片，通常包含有不同种类的半导体晶体管)，以及多个无源器件(如电阻、电容等被动器件以及射频滤波器)组成，通过将这些有源器件和无源器件的晶片(dies)，粘接在一个电路板并通过焊线(wire bonding)或倒装芯片(flip chip)等手段，实现系统封装并实现微系统集成。
由于其各自基本功能和技术要求的巨大差别，这些有源器件和无源器件往往分别采用不同材料和尺寸的衬底晶圆，以及截然不同的晶圆工艺来加工完成。例如，射频开关可以选用硅基SOI衬底CMOS晶体管，凭借氧化硅底部绝缘层及其上的超薄硅半导体层，来实现良好的插入损失和信号绝缘性能；此外，接触式或电容式MEMS开关，也是可能的射频开关技术方案。相比之下，射频功率放大器则通常采用砷化镓或氮化镓等化合物半导体衬底晶圆，利用他们的高耐压、低导通电阻的特种晶体管(如HBT或p-HEMT晶体管)，来实现所需的高性能信号放大功能。此外，包括射频滤波器在内的各种射频无源器件，则通常采用具有较高绝缘性能的特种硅或介质衬底晶圆，加工制造成晶片上集成的电容、电阻以及射频震荡器件，包括体声波和面声波震荡MEMS器件。同时，作为系统的控制中枢的射频前端控制器和电源管理器，出于成本和速度等因素的考虑，通常是采用体硅衬底晶圆加工成的CMOS逻辑和混合信号以及高压CMOS晶片。
传统的射频前端模块设计和系统封装加工制造，通常是借助一个或多个介质基板(即常说的印刷电路板)，完成上述各个晶片的系统集成，也就是采用晶片级(die level)系统封装加工与测试的模式来完成；相比之下，晶片级系统封装加工与测试加工效率较低、成本较昂贵。同时，基于焊线的晶片间互连线往往过长、信号保真和抗干扰性差、一致性欠佳，同时不利于降低功耗，也约束封装后整个模块尺寸缩小空间。
此外，由于现代射频前端系统中的SOI射频开关及其片上射频信号传输线器件，为了消除衬底对场效应MOS和波导互连件的耦合效应以及谐波畸变影响，往往需要采用基于高阻值或陷阱丰富(Trap rich)硅衬底的特种SOI晶圆来加工。然而，制备高阻值或陷阱丰富的特种SOI晶圆，自身的加工复杂、成本昂贵，从而进一步增加了射频前端模块成本。
发明内容
为解决上述技术问题，本发明提供了一种射频微系统封装模块及其制造方法，提供了一个既能够在晶圆片上实现多个异质晶片的高效率、低成本和高一致性系统集成和互连，也能同步消除SOI衬底耦合效应以及谐波畸变影响的圆片级系统封装和测试技术方案。
为了克服目前存在的问题，本发明提供一个射频微系统封装模块，包括：一种射频微系统封装模块，包括：
第一晶片，具有相对的第一晶片正面和第一晶片背面，作为所述射频微系统封装模块的基板，包含第一半导体器件层、构置于第一半导体器件层上的第一射频晶体管以及构置于第一射频晶体管和第一晶片背面间的第一晶体管底部介质层；
被垂直堆叠在所述第一晶片正面之上并包含于所述第一晶片边界之内的第二晶片，其具有相对的第二晶片正面和第二晶片背面，所述第二晶片包含第二半导体器件层和构置于第二半导体器件层上的第二射频晶体管，所述第二晶片正面与第一晶片正面相对；
第一介质填充片体，置于第一晶片正面上并环绕第二晶片；
一组第一晶片间互连线，将第一晶片和第二晶片实现电学耦合，其中至少一个第一晶片间互连线包含一个垂直穿透第一半导体器件层并深入到第二晶片内与第二射频晶体管实现电学耦合的第一通孔互连件。
一种所述的射频微系统封装模块的制造方法，包括：
提供第一衬底，所述第一衬底包括位于其正面的所述第一半导体器件层；
在第一衬底正面的第一半导体器件层形成包含第一射频晶体管的多个规则排列的第一晶片；
提供第二衬底，所述第二衬底包括位于其正面的第二半导体器件层；
在第二衬底正面的第二半导体器件层形成包含第二射频晶体管的多个规则排列的第二晶片；
切割分离在第二衬底上的第二晶片；
将分离后的单个第二晶片规则地堆叠粘附在第一衬底正面的第一晶片上，所述第一晶片的正面朝向第二晶片的正面粘附；
在第一衬底正面形成环绕所有第二晶片的第一介质填充片体；
从第一衬底背面对第一衬底减薄至接近第一半导体器件层；
形成将第一晶片和第二晶片实现电学耦合的一组第一晶片间互连线，所述第一晶片间互连线包括垂直穿透第一半导体器件层并深入到第二晶片内的第一通孔互连件
本发明的射频微系统封装模块与现有技术相比，优点在于：
本发明提供一个多半导体晶片及器件堆叠射频微系统封装模块及其制造方法，涉及包括无线通讯射频前端模块等高密度微系统芯片封装应用领域。所述射频微系统封装模块，包括：一个含有厚度小于2微米的第一半导体器件层的第一晶片，一个堆叠与所述第一晶片之上并被之包含的含有第二半导体器件层的第二晶片，一个将第一晶片和第二晶片实现电学耦合的第一组晶片间互连线，以及置于第一晶片上包围第二晶片的第一介质填充片体；其中，至少一个第一组晶片间互连线包含一个垂直穿透所述第一半导体器件层并深入到第二晶片内与第二射频晶体管实现电学耦合的第一通孔互连件，所述第二晶片与第一晶片垂直堆叠的净厚度小于1毫米。
根据本发明的微系统封装模块及其制造方法，通过晶片垂直堆叠和电学互连，缩小了该射频微系统封装模块的封装尺度(尤其是厚度)，并提高其电学性能。具有总体厚度不超过1毫米的这一种射频微系统封装模块，其中作为基板的第一晶片中第一半导体器件层的厚度小于2微米，通过传统的晶片级系统封装技术是很难实现的，而本发明的晶圆级微系统封装制造方法，既可以实现这种超薄片状系统封装，也可以同步消除第一晶片衬底对其晶体管和射频信号传输器件的耦合作用。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
图1为本发明的射频微系统封装模块制造方法第一实施例的流程图；
图2～图7为本发明的射频微系统封装模块制造方法第一实施例示意图；
图8为本发明的射频微系统封装模块制造方法第二实施例的流程图；
图9～图10为本发明的射频微系统封装模块制造方法第二实施例示意图；
图11为本发明的射频微系统封装模块制造方法第三实施例示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
实施例1
在实施例1中结合射频微系统封装模块的制造方法和该方法形成的射频微系统封装模块，对第一实施例的射频微系统封装模块及其制造方法进行说明。参考图1，本实施例的射频微系统封装模块包括步骤：
S10，提供第一衬底，所述第一衬底包括位于其正面的所述第一半导体器件层；
S20，在第一衬底正面的第一半导体器件层形成包含第一射频晶体管的多个规则排列的第一晶片；
S30，提供第二衬底，所述第二衬底包括位于其正面的第二半导体器件层；
S40，在第二衬底正面的第二半导体器件层形成包含第二射频晶体管的多个规则排列的第二晶片；
S50，切割分离在第二衬底上的第二晶片；
S60，将分离后的单个第二晶片规则地堆叠粘附在第一衬底正面的第一晶片上，所述第一晶片的正面朝向第二晶片的正面粘附；
S70，在第一衬底正面形成环绕所有第二晶片的第一介质填充片体；
S80，从第一衬底背面对第一衬底减薄至接近第一半导体器件层；
S90，形成将第一晶片和第二晶片实现电学耦合的一组第一晶片间互连线所述第一晶片间互连线包括垂直穿透第一半导体器件层并深入到第二晶片内形成第一通孔互连件。
首先执行步骤S10，参考图2，提供第一衬底100，所述第一衬底100包括正面100a以及和正面相对的背面100b，所述第一衬底100的材料可以为单晶硅，多晶硅或者硅化合物，也可以为砷化镓或氮化镓等化合物，在本实施例中，优选的第一衬底100为单晶硅。在第一衬底的正面100a具有第一半导体器件层110，所述第一半导体器件层110可以为采用本领域所熟知的掺杂或者离子注入等工艺方法形成的半导体层，优选的所述第一半导体器件层110的厚度小于20微米。
接着执行步骤S20，参考图2，在第一衬底正面形成包含第一射频晶体管120的多个规则排列的第一晶片130。所述第一射频晶体管120可以采用本领域技术人员熟知的半导体制造工艺，利用第一半导体器件层110形成的MOS晶体管。具体而言，所述第一射频晶体管120，可以是具有一定工作电压(通常是2.5伏特)和抗击穿电压(通常是3.0伏特以上)并具有低导通电阻和低耦合电容的场效应晶体管射频开关，可以是低信噪场效应晶体管射频功放器件，也可以是用于逻辑控制的低工作电压(如1.8伏特)场效应逻辑晶体管。
所述第一射频晶体管120在第一衬底正面100a阵列排列，每一个第一晶体120以及其下方对应的第一半导体器件层110和对应的第一衬底100形成一个第一晶片130，多个第一晶片130阵列排列，所述第一晶片130可以选用硅基SOI衬底利用氧化硅底部绝缘层上的超薄硅半导体层CMOS晶体管形成的射频开关，来实现良好的插入损失和信号绝缘性能；除此之外，也可以作为系统的控制中枢的射频前端控制器，作为系统的控制中枢的射频前端控制器，出于成本和速度等因素的考虑，常常是采用体硅衬底晶圆加工成的CMOS逻辑和混合信号晶片。此外，用于射频前端电源匹配及控制的电源管理芯片，也常常是采用体硅衬底晶圆加工成的CMOS高压和电源管理晶片
所述第一晶片还包括构置于第一半导体器件层上的第一射频晶体管。
优选的，在本实施例中，所述第一半导体器件层110的厚度小于2微米，例如1.5微米、1微米，这样可以在第一衬底背面减薄后仍然有2微米厚的硅半导体层，基本上可以保证最常见的CMOS器件不受到影响；如果有必要，针对射频开关及模块，甚至可以小于0.2微米，但对于提高该半导体层上的射频开关晶体管的隔离度，能起到重要的作用。
接着执行步骤S30，参考图3，提供第二衬底200，所述第二衬底包括正面200a以及与正面相对的背面200b，所述第二衬底200的材料可以为单晶硅，多晶硅或者硅化合物，也可以为砷化镓或氮化镓等化合物，在本实施例中，优选的第二衬底200为砷化镓或氮化镓等化合物，在第二衬底的正面200a具有第二半导体器件层210，所述第二半导体器件层210可以为采用本领域所熟知的掺杂或者离子注入等工艺方法形成的半导体层。
接着执行步骤S40，参考图3，在第二衬底正面200a形成包含第二射频晶体管220的多个规则排列的第二晶片230。所述第二射频晶体管220可以采用本领域技术人员熟知的半导体制造工艺，利用第二半导体器件层形成的高耐压、低导通电阻的特种晶体管(如HBT或p-HEMT晶体管)，用来实现所需的高性能信号放大功能。所述第二射频晶体管220在第二衬底正面200a阵列排列，每一个第二晶体以及其下方对应的第二半导体器件层和对应的第二衬底形成一个第二晶片230，多个第二晶片阵列排列，作为射频功率放大器。
接着执行步骤S50，参考图4，切割分离在第二衬底上的第二晶片，利用本领域技术人员所熟知的切割方法，将分割成多个第二晶片(dies)，在其他实施例中也可以将第二衬底研磨减薄到和第一半导体器件层近似的厚度后进行切割，例如2微米，除此之外也可以先将第二晶片切割粘附在第一晶片上之后再进行减薄，在本实施例中，未对第二衬底减薄。
接着执行步骤S60，参考图5，将分离后的单个第二晶片230按照和第一晶片130一一对应的关系，规则地堆叠粘附在第一衬底正面的第一晶片130上，每一片第一晶片130上粘附一片第二晶片230，在本实施例中，所述第一晶片130的正面朝向第二晶片230的正面粘附。在本实施例中，第二晶片230的面积小于第一晶片130的面积，也就是第二晶片230粘附到第一晶片130的部分区域上，第一晶片130剩余区域空闲。所述第一晶片和第二晶片的总厚度为1毫米。具体的粘附方法可以为通过介质层，例如二氧化硅层，加热到熔融态进行粘附。
接着执行步骤S70，参考图6，在第一衬底正面100a形成环绕所有第二晶片230的第一介质填充片体300，具体的可以采用传统的模塑料(molding compounds)通过注塑(injection)、成型(molding)和固化(curing)形成，再通过研磨、抛光，形成一个较为平整的辅助衬底表面；如有必要，也可以同时减薄第二晶片230的背面，使其保持一定的厚度。
以这一较为平整的辅助衬底表面为依托，从第一衬底100的背面对其背面减薄至一定厚度，比如采用采用SOI的第一衬底，就可以减薄至其底部介质层处。之后，继续以辅助衬底表面为依托，从第一衬底背面形成穿过第一晶片中的第一半导体器件层(如采用SOI衬底，也包括底部介质层处)的通孔互连件，完成与第二晶片的互连，并将总的厚度压缩下来，同时采用晶片级系统封装，提高系统封装加工效率、降低总成本。
接着执行步骤S80，参考图6，从第一衬底背面100b对第一衬底100减薄至接近第一半导体器件层110，而在上一步骤中因为形成了第一介质填充片体300，因此在该步骤中利用工具对该结构进行拿持，对第一衬底背面100b进行减薄，使得第一衬底背面100b减薄后仍然有2微米厚的硅半导体层，基本上可以保证最常见的CMOS器件不受到影响；如果有必要，针对射频开关及模块，甚至可以小于0.2微米。优选的，在本实施例中，第一衬底减背面薄后仍保持总厚度小于1毫米，而针对8英寸和12英寸的第一晶片晶圆，实际应用可以将这一总厚度分别控制在0.70-0.75毫米和0.75到1.00毫米之间，来实现晶圆级系统集成封装(8英寸晶圆标准厚度不超过750微米，12英寸不超过1毫米)。
在上述减薄过程中，为了达到精确可控，在本发明的一个优选方案中，可以预先在第一衬底中填埋刻蚀停止层(比如SOI衬底中的底部氧化硅介质层)，来控制研磨的厚度，使得达到刻蚀停止层即停止，不会因为过度研磨形成对器件的损伤。
在该步骤中，第二晶片230之间具有空隙，从而可以在第一衬底顶部形成平整的具有一定厚度的封盖层，即第一介质填充片体，所述封盖层填充所述空隙，以此为衬托完成下一步从其反面减薄第一衬底的晶圆片上加工工序，以及后续穿过第一半导体器件层形成第一通孔互连件和第二通孔互连件以及形成第一晶片间互连线和第二晶片互连线的加工工序。这样，就可以一方面去除可能与第一半导体层上的晶体管产生场效应电学耦合和谐波畸变的原半导体衬底，从而，不需要采用成本较高的高阻值或陷阱丰富的SOI衬底作为第一衬底(甚至可以采用成本低廉的多晶硅衬底，之后通过背部减薄而去除)，同时也一气呵成完成晶片上系统集成封装加工，从而也从总体和系统的角度，降低了加工成本。
之后，在研磨后的第一衬底上形成构置于第一射频晶体管和第一晶片背面间的第一晶体管底部介质层103，例如可以为二氧化硅或者氮化硅，可以采用化学气相淀积的方法形成。
接着执行步骤S90，穿过第一半导体器件层形成电学耦合第一晶片和第二晶片的第一晶片间互连线，所述第一晶片间互连线包括垂直穿透所述第一半导体器件层并深入到第二晶片内与第二射频晶体管实现电学耦合的第一通孔互连件。
具体的，参考图7，穿过第一半导体器件层110形成电学耦合第一晶片130和第二晶片230的第一晶片间互连线400，所述第一晶片间互连线400包括垂直穿透所述第一半导体器件层110并深入到第二晶片内与第二射频晶体管实现电学耦合的第一通孔互连件411。在本实施例中，先从背面刻蚀第一衬底100及第一半导体器件层形成暴露第二晶片内第二射频晶体管的第一通孔以及垂直穿透所述第一半导体器件层110并终止于第一晶片内暴露第一射频晶体管的第二通孔，在本实施例中由于从第一晶片的背面刻蚀，因此所述第一通孔和第二通孔从第一晶片背面向第一晶片正面方向的孔径逐渐缩小。接着填充第一通孔，形成垂直穿透所述第一半导体器件层并深入到第二晶片内与第二射频晶体管实现电学耦合的第一通孔互连件411，接着填充第二通孔，形成垂直穿透所述第一半导体器件层而终止于第一晶片内的第二通孔互连件410。
接着，刻蚀所述第一晶体管底部介质层，形成连通所述第一通孔和第二通孔的沟槽，在第一衬底背面的第一晶体管底部介质层420内形成连接第一通孔互连件的第一模块再分部走线430，所述第一通孔互连件410和第一模块再分部走线430构成第一晶片间互连线400。
上述第一通孔互连件、第二通孔互连件和第一模块再分部走线在本实施例中，是在同一刻蚀以及淀积步骤中形成。
优选的还包括步骤：
所述第一模块再分布走线包含至少一个模块输入输出焊线板440。所述第一模块再分布走线进一步包含至少一个焊线球体450。
根据上述射频微系统封装模块的制造方法得到一种射频微系统封装模块，包括：
第一晶片，具有相对的第一晶片正面和第一晶片背面，作为所述射频微系统封装模块的基板，包含第一半导体器件层、构置于第一半导体器件层上的第一射频晶体管以及构置于第一射频晶体管和第一晶片背面间的第一晶体管底部介质层；
被垂直堆叠在所述第一晶片正面之上并包含于所述第一晶片边界之内的第二晶片，其具有相对的第二晶片正面和第二晶片背面，所述第二晶片包含第二半导体器件层和构置于第二半导体器件层上的第二射频晶体管，所述第二晶片正面与第一晶片正面相对；
第一介质填充片体，置于第一晶片正面上并环绕第二晶片；
一组第一晶片间互连线，将第一晶片和第二晶片实现电学耦合，其中至少一个第一晶片间互连线包含一个垂直穿透第一半导体器件层并深入到第二晶片内与第二射频晶体管实现电学耦合的第一通孔互连件。
优选的，所述第一晶片进一步包括构置于第一晶体管底部介质层与第一晶片背面之间的一组第一模块再分布走线，至少一个所述第一晶片间互连线包含一个垂直穿透第一半导体器件层而终止于第一晶片内的第二通孔互连件；
其中，至少一个第一模块再分布走线将所述第一通孔互连件与一个第二通孔互连件实现电学耦合。
优选的，所述第一模块再分布走线包含至少一个模块输入输出焊线板。
优选的，所述第一模块再分布走线进一步包含至少一个焊线球体。
优选的，所述第一半导体器件层的厚度小于2微米，所述第一晶体管底部介质层的厚度小于2微米，所述第二晶片与第一晶片堆叠的总和净厚度小于1毫米。
本发明的射频微系统封装模块为片状。
实施例2
在实施例2中结合射频微系统封装模块的制造方法和该方法形成的射频微系统封装模块，对第二实施例的射频微系统封装模块及其制造方法进行说明。参考图1和图8，本实施例的射频微系统封装模块包括步骤：
S10，提供第一衬底，所述第一衬底包括位于其正面的所述第一半导体器件层。
S20，在第一衬底正面的第一半导体器件层形成包含第一射频晶体管的多个规则排列的第一晶片；
S30，提供第二衬底，所述第二衬底包括位于其正面的第二半导体器件层；
S40，在第二衬底正面的第二半导体器件层形成包含第二射频晶体管的多个规则排列的第二晶片；
S50，切割分离在第二衬底上的第二晶片；
S60，将分离后的单个第二晶片规则地堆叠粘附在第一衬底正面的第一晶片上，所述第一晶片的正面朝向第二晶片的正面粘附；
本实施例和实施例1相同的部分不再赘述，不同在于：
所述在步骤S70，第一衬底正面形成环绕所有第二晶片的第一介质填充片体步骤之前还包括：
S62，参考图9，提供第三衬底500，所述第三衬底的材料可以为单晶硅，多晶硅或者硅化合物，也可以为砷化镓或氮化镓等化合物，在本实施例中，优选的第三衬底500为具有较高绝缘性能的特种硅或介质衬底晶圆。所述第三衬底包括正面500a和与正面相对的背面500b。在第三衬底的正面具有第三射频器件510，可以为本领域所熟知的各种被动射频电子器件，及其集成电路或称为集成被动器件电路，如双工器等。所述第三射频器件510构成第三晶片520，所述第三射频器件510可以是各种射频被动器件，包括特种电容、电阻和电感以及MEMS震荡或滤波器等射频被动器件，采用具有较高绝缘性能的特种硅或其他介质衬底的特种晶圆加工和封装制成，有些甚至是采用非晶圆加工和封装制作而成如分离电阻和电容器以及电磁器件。
接着执行S64，参考图10切割分离在第三衬底500上的多个阵列排列的第三晶片520，利用本领域技术人员所熟知的切割方法，将分割成多个第三晶片(dies)。
接着执行S66，继续参考图10，将分离后的单个第三晶片520按照和第一晶片130一一对应的关系，规则地堆叠粘附在第一衬底正面的第一晶片空闲区域上，优选的，第一晶片的正面100a朝向第三晶片的正面500a粘附。在本实施例中，第三晶片的面积小于第一晶片的面积，也就是其被垂直堆叠在所述第一晶片之上，并包含于所述第一晶片边界之内，和所述第二晶片平行排列，第二晶片230和一个第三晶片520都粘附到同一个第一晶片130上，一组第二晶片间互连线，将第一晶片和第三晶片实现电学耦合。
在步骤S70中，形成第一介质填充片体，所述第一介质填充片体环绕第二晶片和第三晶片。第一介质填充片体具体的形成方法参考实施例1的描述。
S80，从第一衬底背面对第一衬底减薄至接近第一半导体器件层；
在步骤S90中，穿过第一半导体器件层形成电学耦合第一晶片130和第二晶片230的第一晶片间互连线400，穿过第一半导体器件层形成电学耦合第一晶片130和第三晶片520的第二晶片间互连线600，所述第二晶片间互连线600包括垂直穿透所述第一半导体器件层并深入到第三晶片内与第三射频频晶体管实现电学耦合的第三通孔互连件610，所述第二晶片间互连线600还包括垂直穿透所述第一半导体器件层切停止于第一晶片内的第四通孔互连件611和位于第一晶体管底部介质层内的第二模块再分部走线620。在本实施例中所述减薄方法可以为刻蚀的方法。
所述穿过第一半导体器件层形成电学耦合第一晶片和第二晶片的第一晶片间互连线的步骤包括：从第一衬底背面刻蚀第一晶片形成暴露所述第一射频晶体管的第二通孔；从第一衬底背面刻蚀第一晶片和第二晶片形成暴露所述第二射频晶体管的第一通孔；刻蚀所述第一晶体管底部介质层，形成连通所述第一通孔和第二通孔的沟槽；淀积导电材料，填充第一通孔形成第一通孔互连件，填充第二通孔形成第二通孔互连件，填充所述沟槽形成第一模块再分部走线。
穿过第一半导体器件层形成电学耦合第一晶片和第三晶片的第二晶片间互连线，所述第二晶片间互连线包括垂直穿透所述第一半导体器件层的第二通孔互连件的步骤包括：从第一衬底背面刻蚀第一晶片形成暴露所述第一射频晶体管的第四通孔；从第一衬底背面刻蚀第一晶片和第三晶片形成暴露所述第三晶体管的第三通孔；刻蚀所述第一晶体管底部介质层，形成连通所述第三通孔和第四通孔的沟槽；淀积导电材料，填充第三通孔形成第三通孔互连件，填充第四通孔形成第四通孔互连件，填充所述沟槽形成第二模块再分部走线。
接着，在第一衬底的背面形成连接第一通孔互连件和第二通孔互连件的第一模块再分部走线430，以及连接第二通孔互连件和第三通孔互连件的第二模块再分布走线620，所述第一通孔互连件411、第二通孔互连件410和第一模块再分部走线430构成第一晶片间互连线400，所述第三通孔互连件610、第四通孔互连件611和第二模块再分部走线620构成第二晶片间互连线600。
根据上述射频微系统封装模块的制造方法得到一种射频微系统封装模块，包括：
第一晶片130，具有相对的第一晶片正面100a和第一晶片背面100b，作为所述射频微系统封装模块的基板，所述第一晶片130包含第一半导体器件层110、构置于第一半导体器件层110上的第一射频晶体管120以及购置于第一射频晶体管和第一晶片背面间的第一晶体管底部介质层103；
被垂直堆叠在所述第一晶片130正面之上并包含于所述第一晶片边界之内的第二晶片230，其具有相对的第二晶片正面200a和第二晶片背面200b，包含第二半导体器件层210、以及构置于第二半导体器件层210上的第二射频晶体管220；一组第一晶片间互连线400，将第一晶片和第二晶片实现电学耦合其中至少一个第一晶片间互连线包含一个垂直穿透第一半导体器件层并深入到第二晶片内与第二射频晶体管实现电学耦合的第一通孔互连件；第一介质填充片体300，置于第一晶片正面上并环绕第二晶片。
进一步包括：第三晶片520，具有相对的第三晶片正面500a和第三晶片背面500b，所述第三晶片正面500a包含第三射频器件510，其被垂直堆叠在所述第一晶片130之上，并包含于所述第一晶片130边界之内，和所述第二晶片230平行排列，被第一介质填充片体300环绕,一组第二晶片间互连线400，将第一晶片130和第三晶片520实现电学耦合。
在本实施例中，所述第二晶片正面200a与第一晶片正面100a相对，所述第三晶片正面500a与第一晶片正面100a相对；
其中至少一个第一晶片间互连线400包含一个垂直穿透所述第一半导体器件层110并深入到第二晶片内与第二射频晶体管实现电学耦合的第一通孔互连件410和一组置于第一晶体管底部介质层140内的第一模块再分布走线430，所述第一通孔互连件411导电互连第二射频晶体管220和第一模块再分部走线430，第二通孔互连件410导电互连第一射频晶体管120和第一模块再分部走线430。
其中至少一个第二组晶片间互连线600包含一个垂直穿透所述第一半导体器件层110并深入到第三晶片内与第三射频频晶体管实现电学耦合的第三通孔互连件610，所述第三通孔互连件610导电互连第三晶片520和第二模块再分部走线620，另外第四通孔互连件611还导电互连第一晶片130和第二模块再分部走线620，从而实现第一晶片和第三晶片的互连。优选的，所述第一半导体器件层110由硅构成。
所述射频微系统封装模块进一步包括：
优选的，所述第一半导体器件层由硅构成；所述第二半导体器件层由化合物半导体构成。
优选的，所述第一晶片包含一个由第一射频晶体管构成的射频开关，所述第二晶片包含一个由第二射频晶体管构成的射频功率放大器。
优选的，所述第三晶片包括至少一个无源电子器件。
优选的，所述第三晶片中的一个无源电子器件为射频滤波器。
优选的，所述第二晶片进一步包含至少一个置于第二晶片正面上的第二晶片输入输出接线板，与所述第一通孔互连件相连接。
优选的，所述第一半导体器件层的厚度小于2微米，所述第一晶体管底部介质层的厚度小于2微米，所述第三晶片与第一晶片堆叠的总和净厚度以及所述第三晶片与第一晶片堆叠的总和净厚度均小于1毫米。
实施例3
在本实施例中与实施例2相同的步骤不再赘述，不同在于：
本实施例中，所述第三晶片背面与第一晶片正面相对，所述第一介质填充片体内具有金属引线，所述金属引线导电互连所述第一晶片内的第一射频晶体管和所述第三晶片。
具体的步骤和实施例2不同在于：
参考图11，在步骤S70形成第一介质填充片之前，在第一晶片的正面100a和第三晶片的正面500a形成互连的金属引线700，可以利用本领域技术人员熟知的打线的方式形成，所述金属引线700导电互连第一晶片上的第一射频晶体管120和第三晶片的第三射频晶体管520。
之后再形成第一介质填充片。
由于利用通孔互连的方式需要第一晶片和第二晶片上互连的电路位置对应，因此在互连第三晶片时采用金属引线的方式就更加便捷的实现了第三晶片和第一晶片的互连。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (28)

1.一种射频微系统封装模块，其特征在于，包括：
第一晶片，具有相对的第一晶片正面和第一晶片背面，作为所述射频微系统封装模块的基板，包含第一半导体器件层、构置于第一半导体器件层上的第一射频晶体管以及构置于第一射频晶体管和第一晶片背面间的第一晶体管底部介质层；
被垂直堆叠在所述第一晶片正面之上并包含于所述第一晶片边界之内的第二晶片，其具有相对的第二晶片正面和第二晶片背面，所述第二晶片包含第二半导体器件层和构置于第二半导体器件层上的第二射频晶体管，所述第二晶片正面与第一晶片正面相对；
第一介质填充片体，置于第一晶片正面上并环绕第二晶片；
一组第一晶片间互连线，将第一晶片和第二晶片实现电学耦合，其中至少一个第一晶片间互连线包含一个垂直穿透第一半导体器件层并深入到第二晶片内与第二射频晶体管实现电学耦合的第一通孔互连件。
2.如权利要求1所述的射频微系统封装模块，其特征在于，所述第一晶片进一步包括构置于第一晶体管底部介质层与第一晶片背面之间的一组第一模块再分布走线，至少一个所述第一晶片间互连线包含一个垂直穿透第一半导体器件层而终止于第一晶片内的第二通孔互连件；
其中，至少一个第一模块再分布走线将所述第一通孔互连件与一个第二通孔互连件实现电学耦合。
3.如权利要求2所述的射频微系统封装模块，其特征在于，所述第一模块再分布走线包含至少一个模块输入输出焊线板。
4.如权利要求2所述的射频微系统封装模块，其特征在于，所述第一模块再分布走线进一步包含至少一个焊线球体。
5.如权利要求1所述的射频微系统封装模块，其特征在于，所述第一半导体器件层的厚度小于2微米，所述第一晶体管底部介质层的厚度小于2微米，所述第二晶片与第一晶片堆叠的总和净厚度小于1毫米。
6.如权利要求1所述的射频微系统封装模块，其特征在于，所 述射频微系统封装模块进一步包括：
第三晶片，具有相对的第三晶片正面和第三晶片背面，所述第三晶片正面包含一个第三射频器件，其被垂直堆叠在所述第一晶片之上，并包含于所述第一晶片边界之内，和所述第二晶片平行排列，被第一介质填充片体环绕；
一组第二晶片间互连线，将第一晶片和第三晶片实现电学耦合。
7.如权利要求6所述的射频微系统封装模块，其特征在于，所述第三晶片背面与第一晶片正面相对，所述第一介质填充片体内具有金属引线，所述金属引线导电互连所述第一晶片内的第一射频晶体管和所述第三晶片内的第三射频晶体管。
8.如权利要求6所述的射频微系统封装模块，其特征在于，所述第三晶片正面与第一晶片正面相对；
其中，至少一个第二晶片间互连线包含一个垂直穿透第一半导体器件层并深入到所述第三晶片内与第三射频频器件实现电学耦合的第三通孔互连件、一个垂直穿透第一半导体器件层而终止于第一晶片内的一个第四通孔互连件、以及一个将所述第三通孔互连件和所述第四通孔互连件实现电学耦合的构置于第一晶体管底部介质层与第一晶片背面之间的一组第二模块再分布走线。
9.如权利要求1所述的射频微系统封装模块，其特征在于，所述第一半导体器件层由硅构成；所述第二半导体器件层由化合物半导体构成。
10.如权利要求1所述的射频微系统封装模块，其特征在于，所述第一晶片包含一个由第一射频晶体管构成的射频开关，所述第二晶片包含一个由第二射频晶体管构成的射频功率放大器。
11.如权利要求6所述的射频微系统封装模块，其特征在于，所述第三晶片包括至少一个无源电子器件。
12.如权利要求11所述的射频微系统封装模块，其特征在于，所述第三晶片中的一个无源电子器件为射频滤波器。
13.如权利要求1所述的射频微系统封装模块，其特征在于，所述第二晶片进一步包含至少一个置于第二晶片正面上的第二晶片输入输出接线板，与所述第一通孔互连件相连接。
14.如权利要求6所述的射频微系统封装模块，其特征在于，所述第一半导体器件层的厚度小于2微米，所述第一晶体管底部介质层的厚度小于2微米，所述第三晶片与第一晶片堆叠的总和净厚度以及所述第三晶片与第一晶片堆叠的总和净厚度均小于1毫米。
15.一种权利要求1所述的射频微系统封装模块的制造方法，其特征在于，包括：
提供第一衬底，所述第一衬底包括位于其正面的所述第一半导体器件层；
在第一衬底正面的第一半导体器件层形成包含第一射频晶体管的多个规则排列的第一晶片；
提供第二衬底，所述第二衬底包括位于其正面的第二半导体器件层；
在第二衬底正面的第二半导体器件层形成包含第二射频晶体管的多个规则排列的第二晶片；
切割分离在第二衬底上的第二晶片；
将分离后的单个第二晶片规则地堆叠粘附在第一衬底正面的第一晶片上，所述第一晶片的正面与第二晶片的正面粘附；
在第一衬底正面形成环绕所有第二晶片的第一介质填充片体；
从第一衬底背面对第一衬底减薄至接近第一半导体器件层，在第一半导体器件层底部具有第一晶体管底部介质层；
形成将第一晶片和第二晶片实现电学耦合的一组第一晶片间互连线，所述第一晶片间互连线包括垂直穿透第一半导体器件层并深入到第二晶片内的第一通孔互连件。
16.如权利要求15所述的射频微系统封装模块制造方法，其特征在于，在所述从第一衬底背面对第一衬底减薄至接近第一半导体器件层后，进一步包括在第一射频晶体管和第一晶片背面间形成第一晶体管底部介质层。
17.如权利要求15所述的射频微系统封装模块制造方法，其特征在于，所述第一衬底包含一个置于所述第一半导体器件层底部的第一晶体管底部介质层。
18.如权利要求15所述的射频微系统封装模块制造方法，其特 征在于，所述形成将第一晶片和第二晶片实现电学耦合的一组第一晶片间互连线的步骤进一步包括：
从第一衬底背面局部刻蚀第一晶片并暴露第二晶片以形成第一通孔；
淀积导电材料，填充第一通孔以形成第一通孔互连件。
19.如权利要求15所述的射频微系统封装模块制造方法，其特征在于，形成将第一晶片和第二晶片实现电学耦合的一组第一晶片间互连线的步骤进一步包括：
从第一衬底背面局部刻蚀第一晶片形成垂直穿透第一半导体器件层而终止于第一晶片内的第二通孔；
淀积导电材料，填充第二通孔，填充第二通孔以形成第二通孔互连件。
20.如权利要求15所述的射频微系统封装模块制造方法，其特征在于，在形成第二通孔互连件之后进一步包括：
在第一晶体管底部介质层中形成至少一个第一模块再分布走线，将所述第一通孔互连件与第二通孔互连件实现电学耦合。
21.如权利要求15所述的射频微系统封装模块制造方法，其特征在于，所述第一模块再分布走线包含至少一个模块输入输出焊线板。
22.如权利要求15所述的射频微系统封装模块制造方法，其特征在于，所述第一模块再分布走线进一步包含至少一个焊线球体。
23.如权利要求15所述的射频微系统封装模块，其特征在于，所述第一半导体器件层的厚度小于2微米，所述第二晶片与第一晶片堆叠的总和净厚度小于1毫米。
24.如权利要求15所述的射频微系统封装模块制造方法，其特征在于，所述在第一衬底正面形成环绕所有第二晶片的第一介质填充片体步骤之前还包括：
提供第三衬底；
在第三衬底正面形成多个包含一个第三射频器件的第三晶片；
切割分离在第三衬底上的第三晶片；
将分离后的单个第三晶片规则地堆叠粘附在所述第一晶片之上，并包含于所述第一晶片边界之内，和所述第二晶片平行排列；
所述第一介质填充片体环绕第二晶片和第三晶片；
穿过第一半导体器件层形成电学耦合第一晶片和第三晶片的第二晶片间互连线。
25.如权利要求24所述的射频微系统封装模块制造方法，其特征在于，所述穿过第一半导体器件层形成电学耦合第一晶片和第二晶片的第一晶片间互连线的步骤包括：
从第一衬底背面刻蚀第一晶片和第二晶片形成暴露所述第二射频晶体管的第一通孔；
从第一衬底背面刻蚀第一晶片形成暴露所述第一射频晶体管的第二通孔；
刻蚀所述第一晶体管底部介质层，形成连通所述第一通孔和第二通孔的沟槽；
淀积导电材料，填充第一通孔形成第一通孔互连件，填充第二通孔形成第二通孔互连件，填充所述沟槽形成第一模块再分部走线；
穿过第一半导体器件层形成电学耦合第一晶片和第三晶片的第二晶片间互连线的步骤包括：
从第一衬底背面刻蚀第一晶片和第三晶片形成暴露所述第三晶体管的第三通孔；
从第一衬底背面刻蚀第一晶片形成暴露所述第一射频晶体管的第四通孔；
刻蚀所述第一晶体管底部介质层，形成连通所述第三通孔和第四通孔的沟槽；
淀积导电材料，填充第三通孔形成第三通孔互连件，填充第四通孔形成第四通孔互连件，填充所述沟槽形成第二模块再分部走线。
26.如权利要求24所述的射频微系统封装模块制造方法，其特征在于，所述第三晶片背面与第一晶片正面相对，所述第一介质填充片体内具有金属引线，所述金属引线导电互连所述第一晶片内的第一射频晶体管和所述第三晶片的第三射频晶体管。
27.如权利要求15所述的射频微系统封装模块制造方法，其特征在于，所述第二晶片进一步包含至少一个置于第二晶片正面上的第二晶片输入输出接线板，与所述第一通孔互连件相连接。
28.如权利要求15所述的射频微系统封装模块，其特征在于，所述第一半导体器件层的厚度小于2微米，所述第三晶片与第一晶片堆叠的总和净厚度小于1毫米。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108364948A (zh) * 2018-02-09 2018-08-03 上海珏芯光电科技有限公司 射频前端微系统模块及其制造方法
CN109534278A (zh) * 2018-11-01 2019-03-29 中国科学院半导体研究所 声学滤波器与hemt异构集成的结构及其制备方法
CN110007208A (zh) * 2019-04-19 2019-07-12 上海华虹宏力半导体制造有限公司 射频功率容值测量方法
JP2021514494A (ja) * 2018-02-20 2021-06-10 イマジン・コーポレイション 縮小されたピクセルサイズを有するマイクロディスプレイおよびそれを形成する方法
CN113808963A (zh) * 2021-08-25 2021-12-17 西安电子科技大学 一种无金互联氮化镓cmos的制作方法及器件
WO2023226571A1 (zh) * 2022-05-23 2023-11-30 华为技术有限公司 芯片和用于芯片互联的方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1959983A (zh) * 2005-11-03 2007-05-09 国际商业机器公司 半导体器件及其制造方法
CN101207113A (zh) * 2006-12-19 2008-06-25 台湾积体电路制造股份有限公司 半导体结构及其制造方法
TW201227924A (en) * 2010-12-20 2012-07-01 Univ Nat Chiao Tung ESD structure for 3D IC
FR2980036A1 (fr) * 2011-09-12 2013-03-15 St Microelectronics Crolles 2 Procede de realisation d'une structure integree tridimensionnelle et structure correspondante
TW201330221A (zh) * 2012-01-04 2013-07-16 Univ Nat Chiao Tung 立體積體電路裝置
CN103579114A (zh) * 2012-07-31 2014-02-12 台湾积体电路制造股份有限公司 集成半导体器件及其晶圆级制造方法
US20140239458A1 (en) * 2010-02-05 2014-08-28 International Business Machines Corporation Bonded structure with enhanced adhesion strength
CN104037153A (zh) * 2013-03-08 2014-09-10 台湾积体电路制造股份有限公司 3d封装件及其形成方法
US20150054149A1 (en) * 2011-01-29 2015-02-26 International Business Machines Corporation Novel 3D Integration Method Using SOI Substrates And Structures Produced Thereby
US20150294963A1 (en) * 2013-07-16 2015-10-15 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming hybrid bonding with through substrate via (tsv)
CN105321903A (zh) * 2014-07-17 2016-02-10 台湾积体电路制造股份有限公司 具有重分布线的堆叠集成电路
US20160190101A1 (en) * 2014-02-20 2016-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Functional block stacked 3dic and method of making same

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1959983A (zh) * 2005-11-03 2007-05-09 国际商业机器公司 半导体器件及其制造方法
CN101207113A (zh) * 2006-12-19 2008-06-25 台湾积体电路制造股份有限公司 半导体结构及其制造方法
US20140239458A1 (en) * 2010-02-05 2014-08-28 International Business Machines Corporation Bonded structure with enhanced adhesion strength
TW201227924A (en) * 2010-12-20 2012-07-01 Univ Nat Chiao Tung ESD structure for 3D IC
US20150054149A1 (en) * 2011-01-29 2015-02-26 International Business Machines Corporation Novel 3D Integration Method Using SOI Substrates And Structures Produced Thereby
FR2980036A1 (fr) * 2011-09-12 2013-03-15 St Microelectronics Crolles 2 Procede de realisation d'une structure integree tridimensionnelle et structure correspondante
TW201330221A (zh) * 2012-01-04 2013-07-16 Univ Nat Chiao Tung 立體積體電路裝置
CN103579114A (zh) * 2012-07-31 2014-02-12 台湾积体电路制造股份有限公司 集成半导体器件及其晶圆级制造方法
CN104037153A (zh) * 2013-03-08 2014-09-10 台湾积体电路制造股份有限公司 3d封装件及其形成方法
US20150294963A1 (en) * 2013-07-16 2015-10-15 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming hybrid bonding with through substrate via (tsv)
US20160190101A1 (en) * 2014-02-20 2016-06-30 Taiwan Semiconductor Manufacturing Company, Ltd. Functional block stacked 3dic and method of making same
CN105321903A (zh) * 2014-07-17 2016-02-10 台湾积体电路制造股份有限公司 具有重分布线的堆叠集成电路

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108364948A (zh) * 2018-02-09 2018-08-03 上海珏芯光电科技有限公司 射频前端微系统模块及其制造方法
CN108364948B (zh) * 2018-02-09 2020-09-25 上海珏芯光电科技有限公司 射频前端微系统模块及其制造方法
JP2021514494A (ja) * 2018-02-20 2021-06-10 イマジン・コーポレイション 縮小されたピクセルサイズを有するマイクロディスプレイおよびそれを形成する方法
US11410606B2 (en) 2018-02-20 2022-08-09 Emagin Corporation Microdisplay with reduced pixel size and method of forming same
JP7371025B2 (ja) 2018-02-20 2023-10-30 イーマジン・コーポレイション 縮小されたピクセルサイズを有するマイクロディスプレイおよびそれを形成する方法
CN109534278A (zh) * 2018-11-01 2019-03-29 中国科学院半导体研究所 声学滤波器与hemt异构集成的结构及其制备方法
CN109534278B (zh) * 2018-11-01 2020-12-15 中国科学院半导体研究所 声学滤波器与hemt异构集成的结构及其制备方法
CN110007208A (zh) * 2019-04-19 2019-07-12 上海华虹宏力半导体制造有限公司 射频功率容值测量方法
CN113808963A (zh) * 2021-08-25 2021-12-17 西安电子科技大学 一种无金互联氮化镓cmos的制作方法及器件
WO2023226571A1 (zh) * 2022-05-23 2023-11-30 华为技术有限公司 芯片和用于芯片互联的方法

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