CN110007208A - 射频功率容值测量方法 - Google Patents
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Abstract
本发明提供了一种射频功率容值测量方法,本发明通过对所述n种不同设计的射频开关选择了合适的测量精度范围,同时根据n种不同设计的射频开关的输出功率容值的预测值设置其测量起始点,避开了测试时输入功率离散性较大的区域,得到了与输出功率容值的设计仿真值偏差较小的测量值,从而得到最优选择射频开关设计,降低设计隐患,还提高测量精度和测量效率。
Description
技术领域
本发明涉及半导体集成电路测试领域,尤其涉及一种射频功率容值测量方法。
背景技术
随着半导体技术的发展,SOI技术已经广泛应用于射频,尤其射频开关占据了一定的市场份额,且具有与其他模块集成化的优点,将获得进一步的增长预期。在射频领域的应用中,SOI结构的半导体衬底通常采用低掺杂的高阻单晶硅。在SOI结构的设计开发阶段,需要在同一晶圆上设计不同的射频开关,并对这些不同的射频开关的输出功率的功率容值(简称,输出功率容值)进行测试,以挑选出符合需求的射频开关设计。
目前,对于这些不同的射频开关的功率容值测试,通常采用的传统方法如下:首先,对待测试晶圆中的n种不同设计的射频开关进行设计仿真,以得到射频开关的输出功率容值的设计仿真值,其中,n种不同设计的射频开关对应n个晶粒(die),且所述待测试晶圆至少包括kn个晶粒,k和n均大于1,且为正整数;接着,根据每个晶粒的射频开关的线宽、技术级数、隔离度、输出功率容值的设计仿真值等7个特征值选择一个测量精度范围;接着,在所述测量精度范围中对所述kn个晶粒的射频开关的输出功率容值进行测试,所述测试的测试起始点为0dBm。在整个测试过程中,每个晶粒的检测都是通过同一个测量精度进行,该测量精度例如是在0dBm~PdBm,其中,P大于0,例如是40;之后,测量所述待测晶圆中各晶粒的射频开关的输出功率容值。在通过上述检测方法出现了多个晶粒的射频开关的输出功率容值的测量值与其设计仿真值的偏差较大,造成无法挑选出合适的射频开关设计,或者挑选的射频开关设计不是最优选择,从而存在较多的设计隐患。
发明内容
本发明提供了一种射频功率容值测量方法,以减小射频开关的功率容值的测量值与设计仿真值的偏差,从而得到最优选择射频开关设计,降低设计隐患,还提高测量精度。
为解决上述技术问题,一方面,本发明提供一种射频功率容值测量方法,包括以下步骤:
步骤S1:提供若干待测试晶圆,所述待测试晶圆包括第1至T晶粒,若干所述待测试晶圆包括n种不同设计的射频开关,每种设计的射频开关对应形成在一颗晶粒上,其中,n≥1,T>n,且n和T均为正整数;
步骤S2:将所述第一晶粒的三个特征值提供给测试设备,所述三个特征值包括待测试晶圆的序号、所述第一晶粒的二维坐标,并得到所述n种不同设计的射频开关的输出功率容值的设计仿真值集合,以及所述设计仿真值集合所形成的第一函数;
步骤S3:所述测试设备根据上述第一函数以及第一晶粒的三个特征值,得到第一晶粒的射频开关的输出功率容值的预测值,通过该预测值选择所述第一晶粒的测量精度范围,以及设置第一晶粒的射频开关的输出功率容值的测量起始点;
步骤S4:所述测试设备测量所述第一晶粒的射频开关的输出功率容值,将测量到的输出功率容值累积至所述仿真集合中,并对所述第一函数进行修正,以得到第二函数;
步骤S5:将所述第2至T晶粒的三个特征值提供给测试设备,并对第2至T晶粒依次循环执行步骤S3和S4,以得到对第3至(T+1)函数。
可选的,每个所述待测试晶圆相同,且每个所述待测试晶圆均包括n种不同设计的射频开关。
进一步的,所述第一晶粒的二维坐标包括X1坐标和Y1坐标,其中,所述X1坐标和Y1坐标相互垂直,由所述X1坐标和Y1坐标可以确定待测试晶圆中所述第一晶粒的具体位置。
进一步的,步骤S4包括:
所述测试设备测量所述第一晶粒的射频开关的输出功率容值,将测量到的输出功率容值累积至所述仿真集合中,通过线性回归以及局部加权回归的方法对所述第一函数进行修正,以得到第二函数。
进一步的,步骤S5包括:
步骤S51:将所述第二晶粒的三个特征值提供给测试设备;
步骤S52:所述测试设备根据上述第二函数以及第二晶粒的三个特征值,得到第二晶粒的射频开关的输出功率容值的预测值,通过该预测值选择所述第二晶粒的测量精度范围,以及设置第二晶粒的射频开关的输出功率容值的测量起始点;
步骤S53:所述测试设备测量所述第二晶粒的射频开关的输出功率容值,将测量到的输出功率容值累积至所述仿真集合中,并对所述第二函数进行修正,以得到第三函数;
步骤S54:依次循环步骤S51至S53,以得到第4至(T+1)函数。
进一步的,所述晶粒包括SOI衬底以及形成于所述SOI衬底上的射频开关。
进一步的,所述待测试晶圆的数量为1个。
进一步的,所述第一晶粒的射频开关的输出功率容值的测量起始点比预测值小15dBm、10dBm、8dBm、7dBm或5dBm。
与现有技术相比,本发明具有以下有益效果:
本发明提供一种射频功率容值测量方法,所述方法包括以下步骤:步骤S1,提供若干待测试晶圆,所述待测试晶圆包括第1至T晶粒,若干所述待测试晶圆包括n种不同设计的射频开关,每种设计的射频开关对应形成在一颗晶粒上,其中,n≥1,T>n,且n和T均为正整数;步骤S2,将所述第一晶粒的三个特征值提供给测试设备,所述三个特征值包括待测试晶圆的序号、所述第一晶粒的二维坐标,并得到所述n种不同设计的射频开关的输出功率容值的设计仿真值集合,以及所述设计仿真值集合所形成的第一函数;步骤S3,所述测试设备根据上述第一函数以及第一晶粒的三个特征值,得到第一晶粒的射频开关的输出功率容值的预测值,通过该预测值选择所述第一晶粒的测量精度范围,以及设置第一晶粒的射频开关的输出功率容值的测量起始点;步骤S4,所述测试设备测量所述第一晶粒的射频开关的输出功率容值,将测量到的输出功率容值累积至所述仿真集合中,并对所述第一函数进行修正,以得到第二函数;步骤S5,将所述第2至T晶粒的三个特征值提供给测试设备,并对第2至T晶粒依次循环执行步骤S3和S4,以得到对第3至(T+1)函数。本发明通过上述步骤对所述n种不同设计的射频开关选择了合适的测量精度范围,同时根据n种不同设计的射频开关的输出功率容值的预测值设置其测量起始点,避开了测试时输入功率离散性较大的区域,得到了与输出功率容值的设计仿真值偏差较小的测量值,从而得到最优选择射频开关设计,降低设计隐患,还提高测量精度和测量效率。
附图说明
图1a-1b为传统方法得到的多种不同设计的射频开关的功率容值的测量值的示意图;
图2为本发明一实施例的一种射频功率容值测量方法的流程示意图。
具体实施方式
图1a为传统方法得到的多种不同设计的射频开关的功率容值的测量值的示意图。图1b为图1a标识部分的放大示意图。如图1a、1b所示,图1a和1b中x轴为测量时对晶粒射频开关的输入功率,y轴为测量时对晶粒射频开关的输出功率。由图1b可知,输入功率大致在0dBm~10dBm之间时,所测到的输出功率存在较大的波动(即,离散性较大),该较大的离散性造成该测量晶粒的射频开关的输出功率容值的测量值较小,进而造成晶粒的射频开关的输出功率容值的测量值与仿真值的偏差较大。
根据这一特点,发明人将输出功率容值的测量起点提高至10dBm,其避开了离散性较大的0dBm~10dBm的区域,使得整个晶圆中晶粒的射频开关的输出功率容值的测量值与仿真设计值之间偏差较大的晶粒数量大大减少,但是,该问题依然存在。发明人研究发现,大致在0dBm~10dBm之间时,射频开关的输出功率容值的测量值存在较大的波动(即,离散性较大)是因为测量每个晶粒的输出功率容值的精度相同,使得部分晶粒由于测量精度较差,造成输出功率容值的测量值与设计仿真值之间出现了偏差。
基于上述研究,本发明提供一种射频功率容值测量方法,所述方法包括以下步骤:步骤S1,提供若干待测试晶圆,所述待测试晶圆包括第1至T晶粒,若干所述待测试晶圆包括n种不同设计的射频开关,每种设计的射频开关对应形成在一颗晶粒上,其中,n≥1,T>n,且n和T均为正整数;步骤S2,将所述第一晶粒的三个特征值提供给测试设备,所述三个特征值包括待测试晶圆的序号、所述第一晶粒的二维坐标,并得到所述n种不同设计的射频开关的输出功率容值的设计仿真值集合,以及所述设计仿真值集合所形成的第一函数;步骤S3,所述测试设备根据上述第一函数以及第一晶粒的三个特征值,得到第一晶粒的射频开关的输出功率容值的预测值,通过该预测值选择所述第一晶粒的测量精度范围,以及设置第一晶粒的射频开关的输出功率容值的测量起始点;步骤S4,所述测试设备测量所述第一晶粒的射频开关的输出功率容值,将测量到的输出功率容值累积至所述仿真集合中,并对所述第一函数进行修正,以得到第二函数;步骤S5,将所述第2至T晶粒的三个特征值提供给测试设备,并对第2至T晶粒依次循环执行步骤S3和S4,以得到对第3至(T+1)函数。本发明通过上述步骤对所述n种不同设计的射频开关选择了合适的测量精度范围,同时根据n种不同设计的射频开关的输出功率容值的预测值设置其测量起始点,避开了测试时输入功率离散性较大的区域,得到了与输出功率容值的设计仿真值偏差较小的测量值,从而得到最优选择射频开关设计,降低设计隐患,还提高测量精度和测量效率。
下面将结合流程图和示意图对本发明的一种射频功率容值测量方法进行更详细的描述,其中表示了本发明的优选实施例,应该理解本领域技术人员可以修改在此描述的本发明,而仍然实现本发明的有利效果。因此,下列描述应当被理解为对于本领域技术人员的广泛知道,而并不作为对本发明的限制。
在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
需要说明的是输出功率容值指的是在测试输出功率时,在相邻输入功率取值处(例如前一个输入功率a及紧接着的下一个输入功率b)得到的输出功率的差值(即a-b或b-a)大于某一设定值(例如是3dBm)时,输出功率容值的取值为输入功率a对应的输出功率取值。
图2为本实施例的一种射频功率容值测量方法的流程示意图。如图2所示,本实施例提供了一种射频功率容值测量方法,所述方法包括以下步骤:
步骤S1:提供若干待测试晶圆,所述待测试晶圆包括第1至T晶粒,若干所述待测试晶圆包括n种不同设计的射频开关,每种设计的射频开关对应形成在一颗晶粒上,其中,n≥1,T>n,且n和T均为正整数;
步骤S2:将所述第一晶粒的三个特征值提供给测试设备,所述三个特征值包括待测试晶圆的序号、所述第一晶粒的二维坐标,并得到所述n种不同设计的射频开关的输出功率容值的设计仿真值集合,以及所述设计仿真值集合所形成的第一函数;
步骤S3:所述测试设备根据上述第一函数以及第一晶粒的三个特征值,得到第一晶粒的射频开关的输出功率容值的预测值,通过该预测值选择所述第一晶粒的测量精度范围,以及设置第一晶粒的射频开关的输出功率容值的测量起始点;
步骤S4:所述测试设备测量所述第一晶粒的射频开关的输出功率容值,将测量到的输出功率容值累积至所述仿真集合中,并对所述第一函数进行修正,以得到第二函数;
步骤S5:将所述第2至T晶粒的三个特征值提供给测试设备,并对第2至T晶粒依次循环执行步骤S3和S4,以得到对第3至(T+1)函数。
首先执行步骤S1,提供若干待测试晶圆,所述待测试晶圆包括第1至T晶粒,若干所述待测试晶圆包括n种不同设计的射频开关,每种设计的射频开关对应形成在一颗晶粒上,其中,n≥1,T>n,且n和T均为正整数。
所述待测试晶圆的数量可以为1个、2个或者多个,每个所述待测试晶圆可以是包括一种或几种不同设计的射频开关,而所有的待测试晶圆一共包括n种不同设计的射频开关;也可以是每个所述待测试晶圆相同,且每个所述待测试晶圆均包括n种不同设计的射频开关。优选的,每个所述待测试晶圆相同,且每个所述待测试晶圆均包括n种不同设计的射频开关。在本实施例中,所述待测试晶圆的数量为1个。所述晶粒例如是包括SOI衬底以及形成于所述SOI衬底上的射频开关。
接着执行步骤S2,将所述第一晶粒的三个特征值提供给测试设备,所述三个特征值包括待测试晶圆的序号、所述第一晶粒的二维坐标,并得到所述n种不同设计的射频开关的输出功率容值的设计仿真值集合,以及所述设计仿真值集合所形成的第一函数。
在本步骤中,通过所述待测试晶圆的序号可以确定需要的待测试晶圆的位置,所述第一晶粒的二维坐标例如是包括X1坐标和Y1坐标,其中,所述X1坐标和Y1坐标相互垂直,由所述X1坐标和Y1坐标可以进一步确定待测试晶圆的第一晶粒在所述待测试晶圆的具体位置。
在本实施例中,通过所述n种不同设计的射频开关的具体设计例如总线宽、级联级数、体接触方式、栅级抽头方式、屏蔽方式、单根线宽6个特征值得到所述n种不同设计的射频开关的输出功率容值的设计仿真值集合,并将所述设计仿真值集合形成第一函数。
接着执行步骤S3,所述测试设备根据上述第一函数以及第一晶粒的三个特征值,得到第一晶粒的射频开关的输出功率容值的预测值,通过该预测值选择所述第一晶粒的测量精度范围,以及设置第一晶粒的射频开关的输出功率容值的测量起始点。由上可知,本步骤仅通过了三个特征值,以及得到的预测值来选择第一晶粒测量时的测量精度范围,以及针对性的对第一晶粒的射频开关的输出功率容值的测量起始点的设置,而不是对所有的晶粒选择同一个测量精度范围,以及粗暴的将测量起始点设置为0dBm,其不仅简化了测量所需的特征值的数量,使测试简要化,还根据需求设定了合理化的测量起始点,避免了输出功率容值的测量值与仿真值出现较大的偏差的问题发生。另外,所述测量起始点没有从0dBm开始,而是根据实际预测值进行设定的,其还提高了测试效率。
所述测试设备例如是包括两个以上的测量精度范围,例如是4个测量精度范围,所述测试设备根据输出功率容值的预测值选择相应的测量精度范围。由于此处的第一晶粒的输出功率容值的预测值是通过仿真值得出的,所述测量起始点可以与所述预测值之间的间距较大,因此,所述测量起始点可以根据所述预测值适当的给出,例如是测量起始点比预测值小15dBm、10dBm、8dBm、7dBm或5dBm等,该测量起始点的具体数值可以根据实际的要求进行设定,其也可以大于15dBm,也可以小于5dBm,此处不做限定。
接着执行步骤S4,所述测试设备测量所述第一晶粒的射频开关的输出功率容值,将测量到的输出功率容值累积至所述仿真集合中,并对所述第一函数进行修正,以得到第二函数。
具体的,所述测试设备测量所述第一晶粒的射频开关的输出功率容值,将测量到的输出功率容值累积至所述仿真集合中,通过线性回归以及局部加权回归的方法对所述第一函数进行修正,以得到第二函数。
在本步骤中,由于选择了合适的测量精度范围,同时根据预测值对所述测量起始点进行了设定,其避开了测量时输出功率离散性较大的区域,得到的输出功率容值的预测值与仿真设计值偏差较小或者没有偏差,从而得到最优选择射频开关设计,降低设计隐患,还提高测量精度。
接着执行步骤S5,将所述第2至T晶粒的三个特征值提供给测试设备,并对第2至T晶粒依次循环执行步骤S3和S4,以得到对第3至(T+1)函数。
具体的:首先,将所述第二晶粒的三个特征值提供给测试设备;接着,所述测试设备根据上述第二函数以及第二晶粒的三个特征值,得到第二晶粒的射频开关的输出功率容值的预测值,通过该预测值选择所述第二晶粒的测量精度范围,以及设置第二晶粒的射频开关的输出功率容值的测量起始点;之后,所述测试设备测量所述第二晶粒的射频开关的输出功率容值,将测量到的输出功率容值累积至所述仿真集合中,并对所述第二函数进行修正,以得到第三函数;接着依次循环执行上述步骤,以得到第三晶粒测量后的第四函数,……,第T晶粒测量到的输出功率容值后的第T+1函数。由上可知,随着输出功率容值的测量值的累积,使得仿真集合中的数据越来越多,根据通过对累积后的所述仿真集合线性回归以及局部加权回归后形成的函数所得到的预测值越来越接近测量值,此时,在设置晶粒的射频开关的输出功率容值的测量起始点时,可以将测量起始点与所述预测值之间的间距设置逐渐减小,当待测晶粒例如第M晶粒中M取值远远大于n时,可以将测量起始点比预测值小5dBm、4dBm、3dBm、2dBm、1dBm等,其进一步提高了测试效率。
综上所述,本发明提供一种射频功率容值测量方法,所述方法包括以下步骤:步骤S1,提供若干待测试晶圆,所述待测试晶圆包括第1至T晶粒,若干所述待测试晶圆包括n种不同设计的射频开关,每种设计的射频开关对应形成在一颗晶粒上,其中,n≥1,T>n,且n和T均为正整数;步骤S2,将所述第一晶粒的三个特征值提供给测试设备,所述三个特征值包括待测试晶圆的序号、所述第一晶粒的二维坐标,并得到所述n种不同设计的射频开关的输出功率容值的设计仿真值集合,以及所述设计仿真值集合所形成的第一函数;步骤S3,所述测试设备根据上述第一函数以及第一晶粒的三个特征值,得到第一晶粒的射频开关的输出功率容值的预测值,通过该预测值选择所述第一晶粒的测量精度范围,以及设置第一晶粒的射频开关的输出功率容值的测量起始点;步骤S4,所述测试设备测量所述第一晶粒的射频开关的输出功率容值,将测量到的输出功率容值累积至所述仿真集合中,并对所述第一函数进行修正,以得到第二函数;步骤S5,将所述第2至T晶粒的三个特征值提供给测试设备,并对第2至T晶粒依次循环执行步骤S3和S4,以得到对第3至(T+1)函数。本发明通过上述步骤对所述n种不同设计的射频开关选择了合适的测量精度范围,同时根据n种不同设计的射频开关的输出功率容值的预测值设置其测量起始点,避开了测试时输入功率离散性较大的区域,得到了与输出功率容值的设计仿真值偏差较小的测量值,从而得到最优选择射频开关设计,降低设计隐患,还提高测量精度和测量效率。
此外,需要说明的是,除非特别说明或者指出,否则说明书中的术语“第一”、“第二”等的描述仅仅用于区分说明书中的各个组件、元素、步骤等,而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。
可以理解的是,虽然本发明已以较佳实施例披露如上,然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言,在不脱离本发明技术方案范围情况下,都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰,或修改为等同变化的等效实施例。因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰,均仍属于本发明技术方案保护的范围内。
Claims (8)
1.一种射频功率容值测量方法,其特征在于,所述方法包括以下步骤:
步骤S1:提供若干待测试晶圆,所述待测试晶圆包括第1至T晶粒,若干所述待测试晶圆包括n种不同设计的射频开关,每种设计的射频开关对应形成在一颗晶粒上,其中,n≥1,T>n,且n和T均为正整数;
步骤S2:将第一晶粒的三个特征值提供给测试设备,所述三个特征值包括待测试晶圆的序号、所述第一晶粒的二维坐标,并得到所述n种不同设计的射频开关的输出功率容值的设计仿真值集合,以及所述设计仿真值集合所形成的第一函数;
步骤S3:所述测试设备根据上述第一函数以及第一晶粒的三个特征值,得到第一晶粒的射频开关的输出功率容值的预测值,通过该预测值选择所述第一晶粒的测量精度范围,以及设置第一晶粒的射频开关的输出功率容值的测量起始点;
步骤S4:所述测试设备测量所述第一晶粒的射频开关的输出功率容值,将测量到的输出功率容值累积至所述仿真集合中,并对所述第一函数进行修正,以得到第二函数;
步骤S5:将所述第2至T晶粒的三个特征值提供给测试设备,并对第2至T晶粒依次循环执行步骤S3和S4,以得到对第3至(T+1)函数。
2.如权利要求1所述的方法,其特征在于,每个所述待测试晶圆相同,且每个所述待测试晶圆均包括n种不同设计的射频开关。
3.如权利要求2所述的方法,其特征在于,所述第一晶粒的二维坐标包括X1坐标和Y1坐标,其中,所述X1坐标和Y1坐标相互垂直,由所述X1坐标和Y1坐标可以确定待测试晶圆中所述第一晶粒的具体位置。
4.如权利要求3所述的方法,其特征在于,步骤S4包括:
所述测试设备测量所述第一晶粒的射频开关的输出功率容值,将测量到的输出功率容值累积至所述仿真集合中,通过线性回归以及局部加权回归的方法对所述第一函数进行修正,以得到第二函数。
5.如权利要求4所述的方法,其特征在于,步骤S5包括:
步骤S51:将所述第二晶粒的三个特征值提供给测试设备;
步骤S52:所述测试设备根据上述第二函数以及第二晶粒的三个特征值,得到第二晶粒的射频开关的输出功率容值的预测值,通过该预测值选择所述第二晶粒的测量精度范围,以及设置第二晶粒的射频开关的输出功率容值的测量起始点;
步骤S53:所述测试设备测量所述第二晶粒的射频开关的输出功率容值,将测量到的输出功率容值累积至所述仿真集合中,并对所述第二函数进行修正,以得到第三函数;
步骤S54:依次循环步骤S51至S53,以得到第4至(T+1)函数。
6.如权利要求5所述的方法,其特征在于,所述晶粒包括SOI衬底以及形成于所述SOI衬底上的射频开关。
7.如权利要求6所述的方法,其特征在于,所述待测试晶圆的数量为1个。
8.如权利要求7所述的方法,其特征在于,所述第一晶粒的射频开关的输出功率容值的测量起始点比预测值小15dBm、10dBm、8dBm、7dBm或5dBm。
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---|---|
CN110007208B (zh) | 2021-02-12 |
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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