CN102265402A - 用于soi射频开关的偏压生成电路 - Google Patents

用于soi射频开关的偏压生成电路 Download PDF

Info

Publication number
CN102265402A
CN102265402A CN2009801523244A CN200980152324A CN102265402A CN 102265402 A CN102265402 A CN 102265402A CN 2009801523244 A CN2009801523244 A CN 2009801523244A CN 200980152324 A CN200980152324 A CN 200980152324A CN 102265402 A CN102265402 A CN 102265402A
Authority
CN
China
Prior art keywords
signal
bias voltage
semiconductor layer
semiconductor
amplitude
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2009801523244A
Other languages
English (en)
Other versions
CN102265402B (zh
Inventor
A·B·博图拉
E·J·诺瓦克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Core Usa Second LLC
GlobalFoundries Inc
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of CN102265402A publication Critical patent/CN102265402A/zh
Application granted granted Critical
Publication of CN102265402B publication Critical patent/CN102265402B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01P—WAVEGUIDES; RESONATORS, LINES, OR OTHER DEVICES OF THE WAVEGUIDE TYPE
    • H01P1/00—Auxiliary devices
    • H01P1/10—Auxiliary devices for switching or interrupting
    • H01P1/15—Auxiliary devices for switching or interrupting by semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
    • H03K2217/0018—Special modifications or use of the back gate voltage of a FET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

一种射频(RF)开关(40/42/44)，其位于绝缘体上半导体(SOI)衬底(10/20/30)上，该开关在底部半导体层(10)中包括至少一个电偏压区域(13)。该RF开关接收来自功率放大器的RF信号，并将该RF信号传送到天线(图3)。该电偏压区域可以被偏置(18/79/94或28/89/99)以消除或缩小累积区域，稳定耗尽区域，和/或防止在该底部半导体层中形成反型区域，由此减少由于该RF信号而造成的寄生耦合和谐波生成。分压器电路和整流器电路生成至少一个偏压，该偏压的幅度随着该RF信号的幅度而变化(图6)。将该至少一个偏压施加到该至少一个电偏压区域以维持该底部半导体层的适当偏压，以便将寄生耦合、信号耗损以及谐波生成最小化。

Description

用于SOI射频开关的偏压生成电路
技术领域
本发明涉及半导体电路，并且更具体地涉及如下半导体电路，其包括在绝缘体上半导体(SOI)衬底上的射频开关和用于射频开关的偏压生成电路，以及涉及操作该半导体电路的方法。
背景技术
诸如场效应晶体管之类的半导体器件被用作模拟和射频(RF)应用中RF信号的切换设备。绝缘体上半导体(SOI)衬底通常用于这种应用，这是因为器件之间通过衬底的寄生耦合会由于绝缘埋层的低介电常数而减小。例如，硅(包括体硅衬底的整个衬底)的介电常数，大约在11.9GHz范围中。作为对比，将包含器件的顶部半导体层与操作衬底隔离开的氧化硅的介电常数大约为3.9。通过提供介电常数小于体衬底中半导体材料的介电常数的绝缘埋层，SOI衬底减小了各自半导体器件与衬底之间的电容性耦合，并且因此减小了半导体器件之间通过衬底的次级电容性耦合。
然而，即使使用SOI衬底，半导体器件之间电信号的次级电容性耦合也会由于在射频应用中所采用的高频范围而变得显著，该范围可以是例如从大约900MHz到大约1.8GHz，并且可以包括甚至更高的频率范围。这是因为电部件之间的电容性耦合随着频率线性增加的缘故。
对于SOI衬底上形成的射频(RF)开关，包括RF开关以及顶部半导体层中信号处理单元的半导体器件通过绝缘埋层电容性耦合到底部半导体层。即使顶部半导体层中的半导体器件采用从大约3V至大约9V的电源电压，天线电路中的瞬态信号与信号反射也会将顶部半导体层中的实际电压增加至大约30V。这种电压情况在经受这种高电压信号的半导体器件与底部半导体层上部内感应电荷层之间感应出显著的电容性耦合，该感应电荷层随着顶部半导体层中半导体器件中的RF信号的频率而改变厚度和电荷极性。该感应电荷层与顶部半导体层中的其他半导体器件电容性耦合，其他半导体器件包括假定与RF开关电隔离的半导体器件。底部半导体层中的感应电荷层与其他半导体器件之间的假性电容性耦合提供次级电容性耦合，该次级电容性耦合为降低RF开关有效性的寄生耦合。在此情况下，虽然RF开关已经关断，但RF信号还是被通过次级电容性耦合施加到其他半导体器件。
参考图1，现有技术射频开关包括在绝缘体上半导体(SOI)衬底8上形成的一组串联连接的场效应晶体管。SOI衬底8包括底部半导体层10、绝缘埋层20和顶部半导体层30。顶部半导体层30包括顶部半导体部分32以及在相邻顶部半导体部分32之间提供电隔离的浅沟槽隔离结构33。每个场效应晶体管包括栅极电极42、栅极电介质40、栅极间隔物44以及顶部半导体部分32中形成的源极区域和漏极区域(未示出)。场效应晶体管经由一组接触通孔88和金属线98串联连接。接触通孔88嵌入在线中央(MOL)介电层80中，并且金属线98形成于互连级介电层90中。
电压摆幅大约高达+/-30V的高压信号通过电容性耦合在底部半导体层10的上部部分中感应出电荷层11，电容性耦合由半导体器件与底部半导体层10之间的一组电容器22示意性地指示。在顶部半导体层30中的半导体器件中的电压具有负电压时感应电荷层11包含正电荷，而在顶部半导体层30中的半导体器件中的电压具有正电压时感应电荷层11包含负电荷。半导体器件中的RF信号的高频在与RF信号频率相同的频率上引起感应电荷层11的厚度以及感应电荷层中电荷的极性的变化。
在累积模式中，将驱散感应电荷层11中的电荷所需的时间由RC时间常数表征，RC时间常数由一组电容器22的电容与衬底电阻所决定。衬底电阻为感应电荷层11与电接地之间的电阻，这通常由半导体芯片边界上的边缘密封所提供。衬底电阻利用感应电荷层11与电接地之间的电阻器12象征性地表示。因为底部半导体层10通常采用具有大约5Ohms-cm的电阻率以最小化涡电流的高电阻率半导体材料，所以这种衬底电阻可能会极其高。进一步，到边缘接缝的横向距离可以高达半导体芯片横向尺寸的一半，例如在大约1cm的量级上。在反型模式中，生成并驱散感应电荷所需的时间由体半导体中的生成与复合率来表征。
这种较大的衬底电阻12将用于驱散感应电荷层11中的电荷的RC时间常数增加为超出RF信号周期的时间尺度。因为感应电荷层11中电荷的驱散由于长RC时间常数而有效受阻，所以即使在RF开关关断状态期间，顶部半导体层30中的半导体器件与底部半导体层10之间的电容性耦合还是会导致信号耗损。进一步，从RF信号通过半导体器件的次级电容性耦合通过感应电荷层11，将假性RF信号导入由RF开关断开的半导体器件。
在RF信号每一频率周期的一半期间，直接位于绝缘埋层20之下的底部半导体层10的顶部部分在累积情况下，其中底部半导体层10中的电荷载流子靠近绝缘埋层20的底部表面而累积。具体地，当底部半导体层10的导电类型为p型并且顶部半导体部分32的电压相对于底部半导体层10处的电压为负时，或者当底部半导体层10的导电类型为n型并且顶部半导体部分32的电压相对于底部半导体层10处的电压为正时，多数电荷载流子(即如果底部半导体层10为p型时为空穴或者如果底部半导体层10为n型时为电子)在底部半导体层10的上部部分中累积，以形成感应电荷层11。然后感应电荷层11的厚度和顶部半导体部分32与底部半导体层10之间的电压差的平方根成比例。感应电荷层11的厚度的改变以及感应电荷层中电荷量生成RF频率的附加谐波信号，其耦合到顶部半导体部分32中的半导体器件，由此即使当RF开关关断时也提供假性信号。
进一步，在RF信号每一频率周期的另一半期间，直接位于绝缘埋层20之下的底部半导体层10的上部在耗尽情况下，其中底部半导体层10中的多数电荷载流子被从绝缘埋层20的底部表面排斥。具体地，当底部半导体层10的导电类型为p型并且顶部半导体部分32的电压相对于底部半导体层10处的电压为正时，或者当底部半导体层10的导电类型为n型并且顶部半导体部分32的电压相对于底部半导体层10处的电压为负时，多数电荷载流子(即如果底部半导体层10为p型时为空穴或者如果底部半导体层10为n型时为电子)被从底部半导体层10的上部排斥，以形成感应电荷层11，其耗尽多数电荷。进一步，当顶部半导体部分32与底部半导体层10之间电压差的幅度足够大时，在感应电荷层11中形成包括少数电荷(即如果底部半导体层10为p型时为电子或者如果底部半导体层10为n型时为空穴)的反型区域。耗尽区的厚度以及感应电荷层11中反型电荷的数量取决于顶部半导体部分32与底部半导体层10之间的电压差的幅度。感应电荷层11的厚度的改变以及感应电荷层中电荷量在RF信号频率周期的这一相位中生成RF频率的附加谐波信号，其耦合到顶部半导体部分32中的半导体器件，由此即使当RF开关关断时也能提供假性信号。
考虑到上述情况，存在如下需要，即需要一种针对绝缘体上半导体(SOI)衬底中射频开关来增强信号隔离并且减少涡电流与谐波生成的半导体电路以及操作该半导体电路的方法。
发明内容
为了解决上述需求，本发明提供一种包括在绝缘体上半导体(SOI)衬底上的射频(RF)开关的半导体电路，其中该开关具有在底部半导体层中至少一个电偏压区域以及从该RF开关中的射频信号生成偏压的偏压生成电路，以及操作该半导体电路的方法。
在本发明中，位于绝缘体上半导体(SOI)衬底上的射频(RF)开关包括底部半导体层中的至少一个电偏压区域。该RF开关接收来自功率放大器的RF信号，并将该RF信号传送到天线。该电偏压区域可以被偏置以消除或减少累积区域、稳定耗尽区域和/或防止在该底部半导体层中形成反型区域，由此减少由于该RF信号而造成的寄生耦合与谐波生成。分压器电路将该RF信号分支(tap)，并将少量该RF信号提供为到整流器电路的输入信号。该整流器电路生成至少一个偏压，该至少一个偏压的幅度随着该RF信号的幅度而变化。将该至少一个偏压施加到该至少一个电偏压区域以维持该底部半导体层的适当偏压，以便将寄生耦合、信号耗损以及谐波生成最小化。
根据本发明，提供一种操作半导体电路的方法，该方法包括：
提供半导体电路，该半导体电路包括：
射频(RF)开关，包括位于绝缘体上半导体(SOI)衬底上的至少一个场效应晶体管；
用于传送射频(RF)信号的射频(RF)信号线，其中该RF信号线连接到该RF开关；以及
从该RF信号生成至少一个偏压的电路；以及
将该至少一个偏压供应到该SOI衬底的底部半导体层。
在一个实施例中，该半导体电路进一步包括：
分压器，连接在该RF信号线与电接地之间；
整流电路，连接到该分压器并从该RF信号生成至少一个偏压。
在另一实施例中，该半导体电路进一步包括至少一个偏压馈线，该偏压馈线将该至少一个偏压供应给该SOI衬底的该底部半导体层。
在又一实施例中，该半导体结构进一步包括至少一个导电通孔，该导电通孔电阻性地连接到该底部半导体层，并且其中通过该至少一个导电通孔将该至少一个偏压提供给该底部半导体层。
在又一实施例中，该至少一个偏压包括正偏压，该正偏压所具有的幅度大于RF信号周期内该RF信号的最大正摆动幅度，并且其中该至少一个偏压包括负偏压，该负偏压所具有的幅度大于RF信号周期中该RF信号的最大负摆动幅度。
在又一实施例中，该半导体电路进一步包括功率放大器，该功率放大器连接到该RF信号线并提供该RF信号至该RF信号线。
在又一实施例中，根据权利要求10所述的半导体电路，进一步包括用于传送该RF信号的天线以及连接到该RF开关和该天线的另一RF信号线。
在又一实施例中，该分压器包括具有第一阻抗的第一组至少一个阻抗元件和具有第二阻抗的第二组至少一个阻抗元件的串联连接，其中该第一组至少一个阻抗元件的一端直接连接到该RF信号线，并且其中该第二组至少一个阻抗元件的一端直接连接到电接地。
在又一实施例中，该半导体电路进一步包括：
至少一个第一掺杂半导体区域，嵌入在该底部半导体层中并且具有p型掺杂；以及
至少一个第二掺杂半导体区域，嵌入在该底部半导体层中并且具有n型掺杂。
在又一实施例中，该方法进一步包括：
将该整流电路从该RF信号所生成的负偏压施加到该至少一个第一掺杂半导体区域；以及
将该整流电路从该RF信号所生成的正偏压施加到该至少一个第二掺杂半导体区域。
在又一实施例中，该方法进一步包括：
使用该负偏压和该正偏压中的一个抑制累积区域的形成，在该累积区域中，多数电荷载流子累积在该底部半导体层中；以及
使用该负偏压和该正偏压中的另一个抑制反型区域的形成，在该反型区域中，少数电荷载流子累积在该底部半导体层中。
在又一实施例中，该方法进一步包括通过电阻性地连接到该底部半导体层的至少一个导电通孔排放该底部半导体层中的少数电荷载流子。
根据本发明的另一方面，提供一种半导体电路，其包括：
射频(RF)开关，包括位于绝缘体上半导体(SOI)衬底上的至少一个场效应晶体管；
射频(RF)信号线，用于传送射频(RF)信号，其中该RF信号线连接到该RF开关；
分压器，连接在该RF信号线与电接地之间；
整流电路，连接到该分压器并且从该RF信号生成至少一个偏压，其中该至少一个偏压随着大于RF信号周期的时间常数而变化；以及
至少一个偏压馈线，其将该至少一个偏压提供给该SOI衬底的底部半导体层。
在一个实施例中，该半导体电路进一步包括至少一个导电通孔，该导电通孔电阻性地连接到该底部半导体层，其中通过该至少一个导电通孔将该至少一个偏压提供给该底部半导体层。
在另一实施例中，该至少一个偏压包括正偏压，该正偏压所具有的幅度大于该衬底中所感应的RF信号周期中该RF信号的最大正摆动幅度，并且其中该至少一个偏压包括负偏压，该负偏压所具有的幅度大于该衬底中所感应的RF信号周期中该RF信号的最大负摆动幅度。
在又一实施例中，该半导体电路进一步包括功率放大器，该功率放大器连接到该RF信号线并提供该RF信号至该RF信号线。
在又一实施例中，该半导体电路进一步包括：
天线，用于传送该RF信号；以及
另一RF信号线，连接到该RF开关和该天线。
在又一实施例中，该分压器包括具有第一阻抗的第一组至少一个阻抗元件和具有第二阻抗的第二组至少一个阻抗元件的串联连接，其中该第一组至少一个阻抗元件的一端直接连接到该RF信号线，并且其中该第二组至少一个阻抗元件的一端直接连接到电接地，并且其中该第一组与该第二组之间的共用节点直接连接到该整流电路的输入节点。
在又一实施例中，该整流电路包括直接连接到电接地的至少一个电阻器、直接连接到电接地的至少一个电容器、直接连接到电接地的至少一个二极管以及直接连接到该整流电路的该输入节点的至少另一二极管。
在又一实施例中，该半导体电路进一步包括：
至少一个第一掺杂半导体区域，嵌入在该底部半导体层中并且具有p型掺杂，其中将该整流电路从该RF信号所生成的负偏压施加到该至少一个第一掺杂半导体区域；以及
至少一个第二掺杂半导体区域，嵌入在该底部半导体层中并且具有n型掺杂，其中将该整流电路从该RF信号所生成的正偏压施加到该至少一个第二掺杂半导体区域。
根据本发明的又一方面，提供一种体现在机器可读介质中的设计结构，用于设计、制造或测试用于半导体结构的设计。该设计结构包括：
第一数据，代表射频(RF)开关，该RF开关包括位于绝缘体上半导体(SOI)衬底上的至少一个场效应晶体管；
第二数据，代表射频(RF)信号线，该RF信号线用于传送射频(RF)信号，其中该RF信号线连接到该RF开关；
第三数据，代表分压器，该分压器连接在该RF信号线与电接地之间；
第四数据，代表整流电路，该整流电路连接到该分压器并从该RF信号生成至少一个偏压，该偏压随着大于RF信号周期的时间常数而变化；以及
第五数据，代表至少一个偏压馈线，该偏压馈线将该至少一个偏压提供给所述SOI衬底的底部半导体层。
在一个实施例中，该设计结构进一步包括代表至少一个导电通孔的附加数据，该导电通孔电阻性地连接到该底部半导体层，其中通过该至少一个导电通孔将该至少一个偏压提供给该底部半导体层。
在另一实施例中，该设计结构进一步包括代表功率放大器的附加数据，该功率放大器连接到该RF信号线并提供该RF信号至该RF信号线。
在又一实施例中，该设计结构进一步包括：
第六数据，代表用于传送该RF信号的天线；以及
第七数据，代表连接到该RF开关和该天线的另一RF信号线。
在又一实施例中，该第三数据包括第八数据、第九数据和第十数据，该第八数据代表具有第一阻抗的第一组至少一个阻抗元件，该第九数据代表具有第二阻抗的第二组至少一个阻抗元件，该第十数据代表该第一组至少一个阻抗元件与该第二组至少一个阻抗元件之间的串联连接，其中该第一组至少一个阻抗元件的一端直接连接到该RF信号线，并且其中该第二组至少一个阻抗元件的一端直接连接到电接地，并且其中该第一组与该第二组之间的共用节点直接连接到该整流电路的输入节点。
在又一实施例中，该第八数据与该第九数据中的每一个代表电阻器、电容器和电感器中的至少一个。
在又一实施例中，该第四数据包括第十一数据、第十二数据、第十三数据以及第十四数据，该第十一代表直接连接到电接地的至少一个电阻器，该第十二数据代表直接连接到电接地的至少一个电容器，该第十三数据代表直接连接到电接地的至少一个二极管，该第十四数据代表直接连接到该整流电路的该输入节点的至少另一二极管。
在又一实施例中，该设计结构进一步包括：
第一附加数据，代表至少一个第一掺杂半导体区域，该至少一个第一掺杂半导体区域嵌入在该底部半导体层中并且具有p型掺杂；
第二附加数据，代表第一电布线结构，该第一电布线结构用于将该整流电路从该RF信号所生成的负偏压供应到该至少一个第一掺杂半导体区域；
第三附加数据，代表至少一个第二掺杂半导体区域，该至少一个第二掺杂半导体区域嵌入在该底部半导体层中并且具有n型掺杂；以及
第四附加数据，代表第二电布线结构，该第二电布线结构用于将该整流电路从该RF信号所生成的正偏压供应到该至少一个第二掺杂半导体区域。
附图说明
图1为现有技术射频开关结构的垂直截面视图。
图2为用作本发明的半导体电路的一部分的物理实现的示例性半导体结构的垂直截面视图。
图3为本发明的示例性半导体电路。
图4A、图4B和图4C分别为本发明分压器的第一、第二和第三实施例。
图5A、图5B和图5C分别为本发明整流电路的第一、第二和第三实施例。
图6为示出射频(RF)信号、供应到射频(RF)开关的正偏压以及供应到RF开关的负偏压的时间关系图。
图7为在根据本发明的半导体结构的半导体设计与制造中使用的设计处理的流程图。
具体实施方式
如上所述，本发明系涉及包括绝缘体上半导体(SOI)衬底上的射频开关的半导体结构及其设计结构，在此将结合附图来描述。附图并非一定按比例绘制。
如此处所使用，射频(RF)表示范围为3Hz至300GHz的电磁波频率。射频与用于产生与检测无线电波的电磁波频率相对应。射频包括甚高频(VHF)、超高频(UHF)、超级高频(SHF)以及极高频(EHF)。
如此处所使用，甚高频(VHF)是指范围从30MHz至300MHz的频率。除其他以外，VHF用于调频(FM)广播等。超高频(UHF)是指范围从300MHz至3GHz的频率。除其他以外，UHF用于移动电话、无线网络以及微波炉等。超级高频(SHF)是指范围从3GHz至30GHz的频率。除其他以外，SHF用于无线联网、雷达以及卫星链路等。极高频(EHF)是指范围从30GHz至300GHz的频率。EHF产生具有波长从1mm到10mm的毫米波，并且除其他以外，用于数据链路与遥感等。
术语“累积区域”是指其中由于外部电压偏置而累积多数电荷载流子的掺杂半导体区域。如果过多空穴(其是p掺杂半导体区域中的多数电荷载流子)由于外部负电压而累积在p掺杂半导体区域中，则p掺杂半导体区域处于累积模式中，从而使得p掺杂半导体区域具有净正电荷。如果过多电子(其是n掺杂半导体区域中的多数电荷载流子)因为外部正电压而累积在n掺杂半导体区域中，则n掺杂半导体区域处于累积模式中，从而使得n掺杂半导体区域具有净负电荷。
术语“耗尽区域”是指由于外部电压偏置而排斥多数电荷载流子并且少数电荷载流子不累积的掺杂半导体区域，从而使得从掺杂半导体区域耗尽多数电荷载流子与少数电荷载流子。如果空穴(其是p掺杂半导体区域中的多数电荷载流子)由弱外部正电压在p掺杂半导体区域中耗尽则p掺杂半导体区域处于耗尽模式中，从而使得p掺杂半导体区域具有净负电荷。如果电子(其是n掺杂半导体区域中的多数电荷载流子)由弱外部负电压在n掺杂半导体区域中耗尽则n掺杂半导体区域处于耗尽模式中，从而使得n掺杂半导体区域具有净正电荷。
术语“反型区域”是指其中累积少数电荷载流子的掺杂半导体区域。通常，在半导体表面上靠近强外部电压的地方形成反型区域。如果电子(其是p掺杂半导体区域中的少数电荷载流子)由强外部正电压累积在p掺杂半导体区域中则p掺杂半导体区域处于反型模式中，从而使得p掺杂半导体区域具有净负电荷。如果空穴(其是n掺杂半导体区域中的少数电荷载流子)由强外部负电压累积在n掺杂半导体区域中则n掺杂半导体区域处于反型模式中，从而使得n掺杂半导体区域具有净正电荷。
参考图2，示出了操作期间示例性半导体结构的垂直截面视图。示例性半导体结构可以用作本发明的半导体电路的部分的物理实现。示例性半导体结构包括射频(RF)开关，其包括直接位于绝缘体上半导体衬底8的顶部半导体层30的至少一个顶部半导体部分32上的至少一个场效应晶体管。该至少一个场效应晶体管之间的电布线由第三上部导电通孔88和第三互连级金属线98提供。该至少一个场效应晶体管中的每一个包括栅极电介质40、栅极电极42和栅极间隔物44。该至少一个顶部半导体部分32中的每一个中都存在针对每个场效应晶体管的源极区域(未示出)和漏极区域(未示出)。绝缘埋层20、浅沟槽隔离结构33和线中央(MOL)介电层80的组合提供了该至少一个场效应晶体管(其包括在RF开关中)与其他半导体器件和底部半导体层10的电隔离。在操作期间，在底部半导体层10的上部部分中形成感应电荷层13。感应电荷层13是底部半导体层10的充电部分。
底部半导体层10和至少一个顶部半导体部分32中的每个包括半导体材料，诸如硅、硅锗合金区域、硅、锗、硅-锗合金区域、硅碳合金区域、硅-锗-碳合金区域、砷化镓、砷化铟、砷化铟镓、磷化铟、硫化铅、其他III-V族化合物半导体材料以及II-VI族化合物半导体材料。底部半导体层10以及至少一个顶部半导体部分32的半导体材料可以相同或不同。通常，底部半导体层10与至少一个顶部半导体部分32的每个包括单晶半导体材料。例如，单晶半导体材料可以为硅。
底部半导体层10通常具有大于50Ohms-cm的电阻率，其包括例如具有原子浓度低于大约2.0×1014/cm3的p型杂质的轻度p掺杂单晶硅，或具有原子浓度低于大约1.0×1014/cm3的n型杂质的n掺杂单晶硅。优选地，底部半导体层10具有大于50Ohms-cm的电阻率，其包括例如具有原子浓度低于大约2.0×1014/cm3的p型杂质的p掺杂单晶硅，或具有原子浓度低于大约1.0×1014/cm3的n型杂质的n掺杂单晶硅。更优选地，底部半导体层10具有大于1kOhms-cm的电阻率，其包括例如具有原子浓度低于大约1.0×1013/cm3的p型杂质的p掺杂单晶硅，或具有原子浓度低于大约5.0×1012/cm3的n型杂质的n掺杂单晶硅。底部半导体层10的导电类型在此称为第一导电类型，其可以是p型或n型。
底部半导体层10的高电阻率降低涡电流，由此减少利用底部半导体层10在顶部半导体层30中所生成或传播的射频信号的寄生耦合。虽然在此使用了硅来说明底部半导体层10的每个阈值电阻率值所需的杂质水平，然而由于每一种类型的半导体材料都具有杂质浓度与半导体材料的电阻率之间的完好建立的关系，所以可以迅速获得用于其他半导体材料的目标杂质浓度。
底部半导体层10的厚度通常从大约400微米到大约1,000微米，在此步骤中通常从大约500微米到大约900微米。如果底部半导体层10随后变薄了，则底部半导体层10的厚度可以从大约50微米到大约800微米。
绝缘埋层20包括介电材料，诸如氧化硅、氮化硅、氮氧化硅或其组合。绝缘埋层20的厚度可以从大约50nm到大约2000nm，通常从大约100nm到大约500nm，然而在此还考虑更小和更大的厚度。
浅沟槽隔离结构33包括介电材料，诸如氧化硅、氮化硅、氮氧化硅或其组合。可以通过形成延伸到顶部半导体层30内的绝缘埋层20的顶部表面的至少一个沟槽，使用诸如氧化硅、氮化硅和/或氮氧化硅之类的介电材料填入该至少一个沟槽，以及采用例如化学机械平坦化(CMP)和/或凹槽刻蚀之类的平坦化处理来去除顶部半导体层30顶部表面之上的介电材料部分，从而形成浅沟槽隔离结构33。在该至少一个沟槽连续的情况下，浅沟槽隔离结构33可以为单一构造，即是单片的。浅沟槽隔离结构33可以横向相邻并包围该至少一个顶部半导体部分32中的每一个。
顶部半导体层30的厚度可以从大约20nm到大约200nm，通常从大约40nm到大约100nm，然而在此还考虑更小和更大的厚度。该至少一个顶部半导体部分32中可以用p型或n型的杂质注入。通常，该至少一个顶部半导体部分32的杂质浓度从大约1.0×1015/cm3到大约1.0×1018/cm3，这与场效应晶体管体区域的杂质浓度相对应，然而在此还考虑更小和更大的浓度。
另外，示例性半导体结构包括至少一个第一掺杂半导体区域18和至少一个第二掺杂半导体区域28。第一掺杂半导体区域18包括底部半导体层10的半导体材料，并且具有第二导电类型的掺杂。第二导电类型与第一导电类型相反。例如，如果第一导电类型为p型，则第二导电类型为n型，并且反之亦然。第二掺杂半导体区域28包括底部半导体层10的半导体材料，并且具有第一导电类型的掺杂。
该至少一个第一掺杂半导体区域18以及该至少一个第二掺杂半导体区域28的厚度可以从大约10nm到大约600nm，通常从大约50nm到大约300nm，然而在此还考虑更小和更大的厚度。该至少一个第一掺杂半导体区域18通常为重度掺杂，以便降低电阻率。该至少一个第一掺杂半导体区域18和该至少一个第二掺杂半导体区域28中的每一个的杂质浓度可以从大约1.0×1019/cm3到大约1.0×1021/cm3，然而在此还考虑更小和更大的杂质浓度。
示例性半导体结构进一步包括提供电偏压到该至少一个第一掺杂半导体区域18的至少一个第一导电通孔79和至少一个第一互连级金属线94、提供电偏压到至少一个第二掺杂半导体区域28的至少一个第二导电通孔89和至少一个第二互连级金属线99以及第三上部导电通孔88和第三互连级金属线98。该至少一个第一互连级金属线94、该至少一个第二互连级金属线99以及该第三互连级金属线98都嵌入在互连级介电层90中。
该至少一个第一导电通孔79从MOL介电层80的顶部表面延伸到该至少一个第一掺杂半导体区域18的顶部表面。该至少一个第一导电通孔79中的每一个可以为整体构造，或可以包括至少一个第一下部导电通孔47中的一个和至少一个第一上部导电通孔77中的一个。该至少一个第二导电通孔89从MOL介电层80的顶部表面延伸到该至少一个第一掺杂半导体区域18的顶部表面。该至少一个第二导电通孔89中的每一个可以为整体构造，或可以包括至少一个第二下部导电通孔37中的一个和至少一个第二上部导电通孔87中的一个。
MOL介电层80可以包括氧化硅、氮化硅、氮氧化硅、有机硅酸盐玻璃(OSG)、低k(low-k)化学汽相沉积(CVD)氧化物、诸如旋涂玻璃(SOG)之类的的自平坦材料和/或诸如SiLKTM之类的旋涂低k介电材料。示例性氧化硅包括无掺杂的硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、氟硅酸盐玻璃(FSG)、硼磷硅酸盐玻璃(BPSG)或其组合。MOL介电层80的总厚度(从浅沟槽隔离结构33的顶部表面开始测量)可以从大约100nm到大约10,000nm，通常从大约200nm到大约5,000nm。MOL介电层80的顶部表面可以通过例如化学机械平坦化来进行平坦化。
互连级介电层90的介电材料包括可以如上所述用于MOL介电层80的任何介电材料。互连级介电层90的厚度可以从大约75nm到大约1,000nm，通常从大约150nm到大约500nm，然而在此还考虑更小和更大的厚度。
该至少一个第一互连级金属线94、该至少一个第二互连级金属线99以及第三互连级金属线98可以包括例如Cu、Al、W、Ta、Ti、WN、TaN、TiN或其组合。该至少一个第一互连级金属线94、该至少一个第二互连级金属线99以及第三互连级金属线98可以包括相同金属材料。
该至少一个场效应晶体管构成频率从大约3Hz到大约300GHz的信号的射频开关。具体地，该至少一个场效应晶体管可以构成可以在VHF、UHF、SHF和EHF上操作的射频开关。
在这种高频上，该至少一个场效应晶体管与底部半导体层10之间的电容性耦合会因为电容性耦合随着频率线性增加而变得显著。该至少一个场效应晶体管中的射频信号导致在底部半导体层10上部部分中形成感应电荷层13。在未将电偏压施加到底部半导体层10时，感应电荷层13直接形成在绝缘埋层11之下，并且包括正电荷或负电荷。
具体地，在无电偏压供应到底部半导体层10的情况下，感应电荷层13中的电荷随着该至少一个场效应晶体管中射频信号的信号频率改变极性。当该至少一个场效应晶体管中的电压相对于底部半导体层10为正时，电子累积在感应电荷层13中。当该至少一个场效应晶体管中的电压相对于底部半导体层10为负时，空穴累积在感应电荷层13中。在现有技术中，根据底部半导体层10中的多数电荷载流子的类型(其由底部半导体层10的导电性决定)，感应电荷层13可以处于具有与底部半导体层10的导电性的类型相反的净电荷的耗尽模式中，或可以处于具有与底部半导体层10的导电性的类型相同的净电荷的反型模式中。
进一步，感应电荷层13的厚度随着该至少一个场效应晶体管中的信号频率而随时间变化。换言之，感应电荷层13的厚度改变频率为该至少一个场效应晶体管中信号的射频。
根据本发明，将电偏压施加到该至少一个第二掺杂半导体区域28，以稳定在该至少一个场效应晶体管操作期间感应电荷层13的属性，该场效应晶体管可以作为RF开关。该至少一个第二导电通孔89提供电路径以便施加电偏压到该至少一个第二掺杂半导体区域28，以稳定感应电荷层13。选择施加到该至少一个第二掺杂半导体区域28的电压偏置的幅度与极性，以将感应电荷层13保持在耗尽模式中，而同时防止在底部半导体层10中形成任何处于累积模式中的区域。换言之，感应电荷层13在RF信号的整个周期当中都不处于累积模式中。
在底部半导体层10和至少一个第二掺杂半导体区域28都具有p型掺杂的情况下，施加到至少一个第二掺杂半导体区域28和至少一个第一导电通孔89的偏压为恒定或缓慢改变的负电压。优选地，负电压的幅度大约等于或大于耦合进入底部半导体层10顶部的RF信号的最大负摆动幅度。换言之，恒定负电压比在任何相位处耦合的RF信号负得还要多。在此情况下，整个感应电荷层13用固定负电荷充电。感应电荷层13构成耗尽区域，从中耗尽空穴。
在底部半导体层10和至少一个第二掺杂半导体区域28具有n型掺杂的情况下，施加到至少一个第二掺杂半导体区域28和至少一个第一导电通孔89的偏压为恒定或缓慢改变的正电压。优选地，正电压的幅度大约等于或大于RF信号正摆动期间耦合进入底部半导体层10的顶部表面的最大电势的幅度。换言之，正电压比在任何相位处在层10中来自RF信号的电势的正值还要大。在此情况下，整个感应电荷层13用正电荷充电。感应电荷层13构成耗尽区域，从中耗尽电子。
感应电荷层13的厚度随着至少一个场效应晶体管中RF信号的信号频率而随时间变化。然而，感应电荷层13在RF信号的整个周期当中都不处于累积模式中。取而代之，整个感应电荷层13保留在耗尽模式中。由于电偏压而引起的感应电荷层13中减少的变化通过减少感应电荷层13中的非线性来减少谐波生成，这在没有至少一个第二掺杂半导体区域28和至少一个导电通孔89或者所施加的电偏压的情况下可能存在。进一步，电偏压增加感应电荷层13中耗尽区域的平均厚度。因为耗尽区域中并不存在移动电荷，所以也减少了底部半导体层10和由RF信号所生成并嵌入在底部半导体层10中的感应电荷层13中的涡电流的生成。
虽然耗尽区域中的电荷不会移动并且不会促成至少一个场效应晶体管在射频上操作期间的涡电流、信号耗损和谐波生成，但在反型区域(如果如同现有技术中那样形成)中的少数电荷载流子是移动的，由此导致涡电流、信号耗损和谐波生成。根据本发明，将电偏压施加到至少一个第一掺杂半导体区域18，以便一旦热生成少数电荷载流子就立刻排放，以防止形成反型区域。至少一个第一导电通孔79提供电路径以便施加电偏压到至少一个第一掺杂半导体区域18。在底部半导体层10为p掺杂的情况下，少数电荷载流子为电子。在底部半导体层10为n掺杂的情况下，少数电荷载流子为空穴。将施加到至少一个第一掺杂半导体区域18的电压偏置的幅度和极性选择为可以紧接在热生成之后高效地排放少数电荷载流子，从而使得防止在至少一个场效应晶体管中射频信号的所有相位处形成反型区域。由此，本发明的结构消除了任何反型区域，从而将由于移动电荷而生成的涡电流和谐波生成最小化。
如果底部半导体层10为p型掺杂，则至少一个第一掺杂半导体区域18具有n型掺杂并且至少一个第二掺杂半导体区域28具有p型掺杂。施加到至少一个第一掺杂半导体区域18和至少一个第一导电通孔79的第一偏压为正电压，并且施加到至少一个第二掺杂半导体区域28和至少一个第二导电通孔87的第二偏压为负电压。在一种情况下，正电压的幅度可以大约等于或大于底部半导体层10中所感应的RF信号的最大正摆动的幅度。负电压的幅度可以大约等于或大于底部半导体层10中所感应的RF信号的最大负摆动的幅度。
如果底部半导体层10具有n型掺杂，则至少一个第一掺杂半导体区域18具有p型掺杂并且至少一个第二掺杂半导体区域28具有n型掺杂。施加到至少一个第一掺杂半导体区域18和至少一个第一导电通孔79的第一偏压为恒定负电压，并且施加到至少一个第二掺杂半导体区域28和至少一个第二导电通孔87的第二偏压为恒定正电压。在一种情况下，正电压的幅度可以大约等于或大于底部半导体层10中所感应的RF信号的最大正摆动的幅度。负电压的幅度可以大约等于或大于底部半导体层10中所感应的RF信号的最大负摆动的幅度。
参考图3，示意性地图示了本发明的半导体电路。该半导体电路包括功率放大器、第一射频(RF)信号线、射频开关、第二射频信号线、天线以及用于从该第一RF信号线中的射频信号生成至少一个偏压的偏压生成电路。RF开关可以包括例如上述的图2的示例性半导体结构。RF开关包括至少一个场效应晶体管和至少一个布线结构，该至少一个布线结构与至少一个场效应晶体管位于其上的SOI衬底的底部半导体层接触。
偏压生成电路包括分压器，该分压器连接在该第一RF信号线与电接地之间并且从该RF信号生成至少一个偏压。将该至少一个偏压供应到该SOI衬底的底部半导体层，以通过减少次级电容性耦合(即通过防止在底部半导体层中形成累积区域和/或反型区域来减少底部半导体层中的移动电荷载流子)来提供RF开关的性能。
在采用片上系统(SoC)半导体芯片的情况下，在同一SoC半导体芯片上形成功率放大器、RF开关、分压器以及整流电路。可选地，天线与第二RF信号线可以集成在SoC半导体芯片中。
功率放大器生成射频(RF)信号，该RF信号可以具有从大约3Hz到大约300GHz的频率。具体地，功率放大器可以在VHF、UHF、SHF或EHF范围中生成RF信号。RF信号的频率越高，次级电容性耦合就越大，并且本发明在减轻次级电容性耦合效应的益处就越大。由此，当RF信号具有从大约3GHz到大约300GHz的频率时，本发明具有最大益处。在此还明确考虑了将本发明扩展到超过300GHz的频率。
该第一RF信号线将来自功率放大器的RF信号传送到RF开关。通常，第一RF信号线物理地实现为互连级金属线，该互连级金属线连接功率放大器的物理结构与RF开关的物理结构，该RF开关包括至少一个场效应晶体管。
RF开关可以配置为使第一RF信号线与第二RF信号线电连接或电断开。可选地，可以在RF开关中提供至少另一输入端口，以使得能够从第一RF信号线与至少一个其他输入端口之间选择输入。
通过第二RF信号线将RF开关所选的信号路由至天线，该天线生成RF信号频率上的电磁波。
作为替代，天线可以用来接收电磁波形式的射频信号。在此情况下，电磁信号由天线捕获，并通过第二RF信号线传送到RF开关，并且路由至RF开关中提供的至少另一输出端口。在RF开关包括用于接收或传送来自天线的RF信号的至少另一端口的情况下，第二RF信号线可以与从RF信号线和至少另一端口选择的节点电连接。
RF信号的幅度可以从大约0.1V到大约30V。通常，当将由功率放大器生成的信号通过第一RF信号线、RF开关和第二RF信号线传送到天线时，RF信号的幅度可以例如从大约3V到大约12V。在某些情况下，RF信号线、RF开关和天线中的信号反射可以将幅度增加至大约30V。这种高电压在构成该RF开关的该至少一个场效应晶体管位于其中的SOI衬底的绝缘埋层中感应出移动电荷载流子。
为了将至少一个偏压施加到SOI衬底的底部半导体层，将分压器连接到第一RF信号线。该分压器包括具有第一阻抗Z1的第一组至少一个阻抗元件与具有第二阻抗Z2的第二组至少一个阻抗元件的串联连接。第一组至少一个阻抗元件的一端直接连接到第一RF信号线，并且第二组至少一个阻抗元件的一端直接连接到电接地。具有第一阻抗Z1的第一组和具有第二阻抗的第二组之间的共用节点直接连接到整流电路的输入节点。
因为第一组至少一个阻抗元件与第二组至少一个阻抗元件是串联连接的，所以可以将总阻抗的幅度(或绝对值)(即|Z1+Z2|)选择为大于第二阻抗Z2的幅度。第二阻抗Z2的幅度(即|Z2|)与第一阻抗和第二阻抗总和的幅度(即|Z1+Z2|)的比率在RF信号频率上可以从大约0.01到1.0，并且优选地在RF信号频率上从大约0.20到1。在复数阻抗的情况下，涉及诸如电容器和/或电感器之类的电抗性部件，Z1与(Z1+Z2)的比率的绝对值，即|Z1/(Z1+Z2)|，代表分压器输出电压相对于分压器输入电压的幅度。
参考图4A、图4B和图4C，分别示出了本发明的第一、第二和第三示例性分压器。第一组阻抗元件与第二组阻抗元件中的每一个包括电阻器、电容器和电感器的至少一个。第一组阻抗元件与第二组阻抗元件中的每一个可以包括电阻器、电容器和电感器之中的多个元件。
在图4A的第一示例性分压器中，第一组至少一个阻抗元件包括具有第一电阻性阻抗R1的第一电阻器，并且第二组至少一个阻抗元件包括具有第二电阻性阻抗R2的第二电阻器。在此情况下，第一阻抗Z1与第一电阻性阻抗R1相同，并且第二阻抗Z2与第二电阻性阻抗R2相同。
在图4B的第二示例性分压器中，第一组至少一个阻抗元件包括具有第一电阻性阻抗R1的第一电阻器，并且第二组至少一个阻抗元件包括具有第二电阻性阻抗R2的第二电阻器与具有电容C3的电容器的并联连接，并且阻抗Z3等于辐射频率与电容乘积的倒数的-j倍，其中‘j’代表负一的主平方根。在此情况下，第一阻抗Z1与第一电阻性阻抗R1相同，并且第二阻抗Z2由第二电阻性阻抗R2的倒数和第三电容性阻抗Z3的倒数的总和的倒数给出。在此可以认识到，传统上使用复数来代表电压和电流的幅度和相位，由此使用复数来代表电阻器、电容器与电感器的阻抗。
在图4C的第三示例性分压器中，第一组至少一个阻抗元件包括具有第一电感L1的第一电阻器，其中阻抗ZL等于辐射频率与电感的乘积的j倍，并且第二组至少一个阻抗元件包括具有第二电阻性阻抗R2的第二电阻器与具有第三电容性阻抗ZC的电容器的并联连接，该第三电容性阻抗等于电容C3与辐射频率的乘积的倒数的-j倍。在此情况下，第一阻抗Z1与第一感应阻抗ZL相同，并且第二阻抗Z2由第二电阻性阻抗R2的倒数和第三电容性阻抗Z3的倒数的总和的倒数给出。
在此明确考虑分压器的其他变型，其中考虑了第一组至少一个阻抗元件与第二组至少一个阻抗元件中的每一个以及阻抗元件的任意其他组合。
虽然针对分压器直接连接在第一RF信号线与电接地之间的配置而描述了本发明，但是在此还明确考虑了分压器直接连接在第二RF信号线与电接地之间的实施例。
在分压器的输出节点(其是第一组至少一个阻抗元件与第二组至少一个部件之间的共用节点)处，从第一RF信号线中的RF信号生成另一RF信号。在分压器输出节点处的RF信号具有比第一RF信号线中的RF信号小的幅度，并且具有相同频率。将分压器输出节点处的RF信号传送到整流电路的输入节点。在整流电路输入节点处的RF信号的幅度为第一RF信号线处的RF信号的幅度与第二阻抗Z2除以第一阻抗和第二阻抗总和的比率的幅度(绝对值)的乘积。
整流电路生成至少一个偏压，其随着大于RF信号周期的时间常数(即RF信号频率的倒数)而变化。通常，时间常数至少大出RF信号周期一个数量级，并且通常大出RF信号周期两个或更多个数量级。例如，在诸如蜂窝电话之类的应用中，RF信号可以为900MHz到超过2Ghz，而整流电路的时间常数可以在0.1ms的量级上。对于频率从大约3GHz到大约300GHz的RF信号而言，至少一个偏压的时间常数可以从大约30微微秒(picosecond)到大约1毫秒，并且通常从大约300微微秒到大约10微秒。因此在RF信号周期的时间尺度上，该至少一个偏压可以视为显示出直流电(DC)行为的基本上恒定的电压。在此方面，此处将该至少一个偏压称为至少一个直流电(DC)输出电压，其幅度在如下时间尺度上利用第一RF信号线中的RF信号的振幅来进行调制，该时间尺度大于RF信号周期至少一个数量级，通常大于少量或若干数量级。
在一个实施例中，该至少一个偏压可以包括正直流电(DC)输出电压，该电压具有小于传送到RF开关的RF信号的振幅的幅度。在另一实施例中，该至少一个偏压可以包括正直流电(DC)输出电压，该电压具有等于或大于传送到RF开关的RF信号的振幅的幅度。换言之，正偏压的幅度可以大于RF开关中RF信号周期内的RF信号的最大正摆动的幅度。在又一实施例中，该至少一个偏压可以包括负直流电(DC)输出电压，该电压具有小于传送到RF开关的RF信号的振幅的幅度。在又一实施例中，该至少一个偏压可以包括负直流电(DC)输出电压，该电压具有等于或大于传送到RF开关的RF信号的振幅的幅度。换言之，负偏压的幅度可以大于RF开关中RF信号周期内的RF信号的最大负摆动的幅度。
参考图5A、图5B和图5C，分别示出了本发明的第一、第二和第三示例性整流电路。第一到第三示例性整流电路中的每一个包括直接连接到电接地的至少一个电阻器、直接连接到电接地的至少一个电容器、直接连接到电接地的至少一个二极管以及直接连接到该整流电路的输入节点的至少另一二极管。
在图5A的第一示例性整流电路中，将RF信号施加到其上连结了两个二极管的第一示例性整流电路的输入节点。由下式可以得出第一示例性整流电路的输入节点处的时间依赖输入电压Vi(t)：Vi(t)＝Vm(t)×sin(2πf×t)×Z2/(Z1+Z2)
其中Vm(t)为第一RF信号线中RF信号的时间依赖幅度，并且其随着大于RF信号周期至少一个数量级的时间尺度缓慢改变，f为RF信号的频率，t为时间，Z1为第一阻抗并且Z2为第二阻抗。注意到，Z1和Z2可以为复数。在此情况下，第一示例性整流电路中输出节点处的时间依赖输出电压VO(t)为用Vm(t)(即RF信号的时间依赖幅度)调制的正直流电(DC)电压，并且由下式获得：
V O ( t ) ≅ 2 × V m ( t ) × | Z 2 / ( Z 1 + Z 2 ) |
其中|Z2/(Z1+Z2)|为Z2/(Z1+Z2)的幅度。时间依赖输出电压Vo(t)不包括任何射频分量。在|Z2/(Z1+Z2)|从大约0.1到1的情况下，时间依赖输出电压Vo(t)可以具有等于或大于Vm(t)(即第一RF信号线中RF信号的时间依赖幅度)的幅度。
在图5B的第二示例性整流电路中，将RF信号施加到其上连结了两个二极管的第二示例性整流电路的输入节点。由下式可以得出第二示例性整流电路的输入节点处的时间依赖输入电压Vi(t)：
Vi(t)＝Vm(t)×sin(2πf×t)×Z2/(Z1+Z2)
与在第一示例性整流电路中一样。第二示例性整流电路中第一输出节点处的第一时间依赖正输出电压V1o(t)为用Vm(t)(即RF信号的时间依赖幅度)调制的正直流电(DC)电压，并且由下式获得：
V 1 O ( t ) ≅ V m ( t ) × | Z 2 / ( Z 1 + Z 2 ) |
其中|Z2/(Z1+Z2)|为Z2/(Z1+Z2)的幅度。第一时间依赖输出电压V1o(t)不包括任何射频分量。第一时间依赖输出电压Vo(t)具有小于Vm(t)(即第一RF信号线中RF信号的时间依赖幅度)的幅度。第二示例性整流电路中第二输出节点处的第二时间依赖正输出电压V2o(t)为用Vm(t)(即RF信号的时间依赖幅度)调制过的负直流电(DC)电压，并且由下式获得：
V 2 O ( t ) ≅ - V m ( t ) × | Z 2 / ( Z 1 + Z 2 ) |
其中|Z2/(Z1+Z2)|为Z2/(Z1+Z2)的幅度。第二时间依赖输出电压V2o(t)不包括任何射频分量。第二时间依赖输出电压Vo(t)具有小于Vm(t)(即第一RF信号线中RF信号的时间依赖幅度)的幅度。
在图5C的第三示例性整流电路中，将RF信号施加到第三示例性整流电路的输入节点，其上连结了两对两个相连二极管。由下式可以得出第三示例性整流电路的输入节点处的时间依赖输入电压Vi(t)：
Vi(t)＝Vm(t)×sin(2πf×t)×Z2/(Z1+Z2)
与在第一示例性整流电路中一样。第三示例性整流电路中第一输出节点处的第一时间依赖正输出电压V1o(t)为用Vm(t)(即RF信号的时间依赖幅度)调制的正直流电(DC)电压，并且由下式获得：
V 1 O ( t ) ≅ 2 × V m ( t ) × | Z 2 / ( Z 1 + Z 2 ) |
其中|Z2/(Z1+Z2)|为Z2/(Z1+Z2)的幅度。第一时间依赖输出电压V1o(t)不包括任何射频分量。在|Z2/(Z1+Z2)|从大约0.5到1的情况下，第一时间依赖输出电压V1o(t)可以具有等于或大于Vm(t)(即第一RF信号线中RF信号的时间依赖幅度)的幅度。第三示例性整流电路中第二输出节点处的第二时间依赖正输出电压V2o(t)为用Vm(t)(即RF信号的时间依赖幅度)调制的负直流电(DC)电压，并且由下式获得：
V 2 O ( t ) ≅ - 2 × V m ( t ) × | Z 2 / ( Z 1 + Z 2 ) |
其中|Z2/(Z1+Z2)|为Z2/(Z1+Z2)的幅度。第二时间依赖输出电压V2o(t)不包括任何射频分量。在|Z2/(Z1+Z2)|从大约0.5到1的情况下，第二时间依赖输出电压V2o(t)可以具有等于或大于Vm(t)(即第一RF信号线中RF信号的时间依赖幅度)的幅度。
一般而言，可以采用其他整流电路取代第一、第二或第三示例性整流电路。还可以采用提供直流电输出电压的整流电路，该输出电压超过提供给整流电路输入节点的输入RF信号的幅度的二倍，其中如果|Z2/(Z1+Z2)|小于0.5则其特别有用。
回头参考图3，通过至少一个偏压馈线将该至少一个输出偏压施加到RF开关，该至少一个偏压馈线提供至少一个偏压给SOI衬底的底部半导体层。该至少一个偏压馈线可以包括第一电布线结构，该结构用于将该整流电路从该RF信号所生成的负偏压供应到该底部半导体层中的至少一个第一掺杂半导体区域。该至少一个偏压馈线可以进一步包括第二电布线结构，该结构用于将该整流电路从该RF信号所生成的正偏压供应到至少一个第二掺杂半导体区域。
该至少一个第一掺杂半导体区域可以为例如图2中的至少一个第一掺杂半导体区域18。该至少一个第二掺杂半导体区域可以为例如图2中的至少一个第二掺杂半导体区域28。如图2所示，第一电布线结构可以包括例如电阻性地连接到至少一个第一掺杂半导体区域18的至少一个第一导电通孔79，以及与至少一个第一导电通孔79垂直相邻的至少一个第一互连级金属线94。如图2所示，第二电布线结构可以包括例如电阻性地连接到至少一个第二掺杂半导体区域28的至少一个第二导电通孔89，以及与至少一个第二导电通孔89垂直相邻的至少一个第二互连级金属线99。通过至少一个导电通孔(79、89)中的一个将至少一个偏压中的每一个提供给底部半导体层10。例如，通过至少一个第一导电通孔79将整流电路从RF信号所生成的负偏压供应到至少一个第一掺杂半导体区域18，并且通过至少一个第二导电通孔89将整流电路从RF信号所生成的正偏压供应到至少一个第二掺杂半导体区域28。至少一个第一掺杂半导体区域18嵌入在底部半导体层10中，并且具有p型掺杂，并且至少部分在至少一个场效应晶体管之下。至少一个第二掺杂半导体区域28嵌入在底部半导体层10中并且具有n型掺杂。通过使用从整流电路生成的正偏压和负偏压，用上述方式抑制在底部半导体层10中生成移动电荷。
在此明确考虑如下实施例，其中将至少一个输出偏压施加到RF开关的其他部分，例如，位于SOI衬底的顶部半导体层内的顶部半导体部分之中或之上的任何结构，以降低次级电容性耦合，或者在其他方面改善RF开关性能。
参考图6，使用RF信号的时间依赖幅度Vm(t)的任意调制，自动调整至少一个偏压的幅度。换言之，从整流电路所生成的至少一个偏压中的每一个的幅度自动调整为RF信号的幅度。这个自动调整特征具有的优点是将至少一个偏压的幅度优化使得防止过多偏压并且随时都可以将该至少一个偏压的最优水平提供给RF开关。
图7示出了例如在半导体IC逻辑设计、仿真、测试、布局以及制造中所使用的示例性设计流程900的方框图。设计流程900包括如下处理和机制，该处理和机制用于处理设计结构或器件，以生成以上描述以及在图2、图3、图4A、图4B、图4C、图5A、图5B、图5C和图6中所示的设计结构和/或器件的逻辑上或功能上等同的表示。由设计流程900处理和/或生成的设计结构可以编码在机器可读传送或存储介质上，以包括当在数据处理系统上执行或处理时，生成硬件部件、电路、器件或系统的逻辑上、结构上、机制上或功能上等同的表示的数据和/或指令。设计流程900可以根据所设计的表示类型而变化。例如，用于构建专用集成电路(ASIC)的设计流程可能与用于设计标准部件的设计流程900不同，或与用于将设计实例化为可编程阵列的设计流程900不同，该可编程阵列例如Altera
Figure BPA00001390781800271
Inc.或Xilinx
Figure BPA00001390781800272
Inc.供应的可编程门阵列(PGA)或现场可编程门阵列(FPGA)。
图7图示出多种这样的设计结构，其包括优选地由设计处理910处理的输入设计结构920。设计结构920可以是如下逻辑仿真设计结构，其由设计处理910所生成并处理，以产生硬件器件的逻辑上等同的功能表示。设计结构920还可以或作为替代地包括当由设计处理910处理时，生成硬件器件物理结构的功能表示的数据和/或程序指令。不论是表示功能和/或结构设计特征，都可利用诸如内核开发者/设计者所实施的电子计算机辅助设计(ECAD)来生成设计结构920。当编码在机器可读数据传送、门阵列或存储介质上后，设计结构920可以由设计处理910中的一个或多个硬件和/或软件模块存取与处理，以仿真或从功能上表示电子部件、电路、电子或逻辑模块、装置、器件或系统，诸如图2、图3、图4A、图4B、图4C、图5A、图5B、图5C和图6中所示。这样，设计结构920可以包括文件或其他数据结构，其包括人类和/或机器可读源码、编译过的结构以及计算机可执行程序代码结构，其在由设计或仿真数据处理系统处理时，从功能上仿真或表示电路或者其他级别的硬件逻辑设计。这种数据结构可以包括硬件描述语言(HDL)设计实体或符合和/或兼容于诸如Verilog和VHDL之类的低级HDL设计语言和/或诸如C或C++之类的高级设计语言的其他数据结构。
设计处理910优选地采用并且并入用于综合、转译或处理图2、图3、图4A、图4B、图4C、图5A、图5B、图5C和图6中所示的部件、电路、器件或逻辑结构的设计/仿真功能同等物的硬件和/或软件模块，以生成包含诸如设计结构920之类的设计结构的网表980。网表980可以包括例如表示布线、分散部件、逻辑门、控制电路、I/O设备、模型等的列表的经编译或处理数据结构，其描述在集成电路设计中到其他部件和电路的连接。网表980可以使用迭代处理来进行综合，其中网表980根据器件的设计规格与参数重新综合一次或多次。对于在此描述的其他设计结构类型，网表980可以记录在机器可读数据存储介质上，或编程到可编程门阵列中。该介质可以为非易失性存储介质，诸如磁盘或光盘盘驱动器、可编程门阵列、压缩闪存或其他闪存。作为补充或代替，该介质可以是系统或缓存存储器、缓冲空间或者电或光学传导器件与材料，可以在其上经由因特网或其他适合于联网的手段来对数据分组进行传送与中间存储。
设计处理910可以包括用于处理各种输入数据结构类型(包括网表980)的硬件和软件模块。这种数据结构类型可以驻留在例如库元件930内并且包括一组常用元件、电路和器件，包括用于给定的制造技术(例如不同技术节点，32nm、45nm、90nm等)的模型、布局与符号表示。数据结构类型可以进一步包括设计规格940、特征数据950、验证数据960、设计规则970以及测试数据文件985，该文件可以包括输入测试式样、输出测试结果以及其他测试信息。设计处理910可进一步包括例如标准机械设计处理，诸如应力分析、热分析、机械事件仿真、对操作的处理仿真，诸如铸造、模制以及冲压成形等。在不脱离本发明范围和精神的情况下，机械设计领域技术人员可以意识到设计处理910中所使用的可能的机械设计工具和应用的范围。设计处理910还可以包括用于执行标准电路设计处理(诸如定时分析、验证、设计规则检查、位置与路由操作等)的模块。
设计处理910采用并且并入诸如HDL编译器和仿真模型构建工具之类的逻辑和物理设计工具，以处理设计结构920以及所描述的某些或全部的支持数据结构以及任何附加机械设计或数据(如果适用)，以便生成第二设计结构990。设计结构990以用于机械器件与结构的数据交换的数据格式(例如以IGES、DXF、Parasolid XT、JT、DRG或用来存储或呈现这种机械设计结构的任何其他合适的格式存储的信息)驻留在存储介质或可编程门阵列中。类似于设计结构920，设计结构990优选地包括一个或多个文件、数据结构或其他计算机编码数据或指令，其驻留在传送或数据存储介质中并在由ECAD系统处理时生成图2、图3、图4A、图4B、图4C、图5A、图5B、图5C和图6中所示的一个或多个本发明实施例的逻辑上或功能上等同的形式。在一个实施例中，设计结构990可以包括功能上仿真图2、图3、图4A、图4B、图4C、图5A、图5B、图5C和图6中所示器件的已编译、可执行的HDL仿真模型。
设计结构990还可以采用用于集成电路布局数据交换的数据格式和/或符号数据格式(例如以GDSII(GDS2)、GL1、OASIS、地图文件或用来存储这种设计数据结构的任何其他合适的格式存储的信息)。设计结构990可以包括如下信息，诸如符号数据、地映射文件、测试数据文件、设计内容文件、制造数据、布局参数、布线、金属层级、通孔、形状、用于路由通过制造线的数据以及制造商或其他开发者产生上面描述并且在图2、图3、图4A、图4B、图4C、图5A、图5B、图5C和图6中所示的器件或结构所需的任何其他数据。然后设计结构990可以前往阶段995，在此例如设计结构990分支出去、送去制造、送至掩模工厂、送到另一设计工厂、送回给客户等。
虽然已经针对特定实施例描述了本发明，但根据前述描述，显然的是，本领域技术人员将清楚众多替代、修改和变更。相应地，本发明旨在涵盖落入本发明和所附权利要求书的范围和精神内的所有这些替代、修改和变更。

Claims (25)

1.一种用于操作半导体电路的方法，包括：
提供半导体电路，所述半导体电路包括：
射频RF开关，包括位于绝缘体上半导体SOI衬底上的至少一个场效应晶体管；
用于传送RF信号的RF信号线，其中所述RF信号线连接到所述RF开关；以及
从所述RF信号生成至少一个偏压的电路；以及
将所述至少一个偏压供应到所述SOI衬底的底部半导体层。
2.根据权利要求1所述的方法，其中所述半导体电路进一步包括至少一个偏压馈线，所述偏压馈线将所述至少一个偏压供应到所述SOI衬底的所述底部半导体层。
3.根据权利要求1所述的方法，其中所述半导体结构进一步包括至少一个导电通孔，所述导电通孔电阻性地连接到所述底部半导体层，并且其中通过所述至少一个导电通孔将所述至少一个偏压提供给所述底部半导体层。
4.根据权利要求1所述的方法，其中所述至少一个偏压包括正偏压，所述正偏压所具有的幅度大于所述RF信号的周期内所述RF信号的最大正摆动幅度，并且其中所述至少一个偏压包括负偏压，所述负偏压所具有的幅度大于所述RF信号的周期内所述RF信号的最大负摆动幅度。
5.根据权利要求1所述的方法，其中所述半导体电路进一步包括功率放大器，所述功率放大器连接到所述RF信号线并将所述RF信号提供到所述RF信号线。
6.根据权利要求1所述的方法，其中所述分压器包括具有第一阻抗的第一组至少一个阻抗元件和具有第二阻抗的第二组至少一个阻抗元件的串联连接，其中所述第一组至少一个阻抗元件的一端直接连接到所述RF信号线，并且其中所述第二组至少一个阻抗元件的一端直接连接到电接地。
7.根据权利要求1所述的方法，其中所述半导体电路进一步包括：
至少一个第一掺杂半导体区域，嵌入在所述底部半导体层中并且具有p型掺杂；以及
至少一个第二掺杂半导体区域，嵌入在所述底部半导体层中并且具有n型掺杂。
8.根据权利要求7所述的方法，进一步包括：
将所述整流电路从所述RF信号所生成的负偏压施加到所述至少一个第一掺杂半导体区域；以及
将所述整流电路从所述RF信号所生成的正偏压施加到所述至少一个第二掺杂半导体区域。
9.根据权利要求8所述的方法，进一步包括：
使用所述负偏压和所述正偏压中的一个来抑制累积区域的形成，在所述累积区域中，多数电荷载流子累积在所述底部半导体层中；以及
使用所述负偏压和所述正偏压中的另一个来抑制反型区域的形成，在所述反型区域中，少数电荷载流子累积在所述底部半导体层中。
10.一种半导体电路，包括：
射频RF开关，包括位于绝缘体上半导体SOI衬底上的至少一个场效应晶体管；
RF信号线，用于传送RF信号，其中所述RF信号线连接到所述RF开关；
分压器，连接在所述RF信号线与电接地之间；
整流电路，连接到所述分压器并从所述RF信号生成至少一个偏压，其中所述至少一个偏压随着大于所述RF信号的周期的时间常数而变化；以及
至少一个偏压馈线，其将所述至少一个偏压提供给所述SOI衬底的底部半导体层。
11.根据权利要求10所述的半导体电路，进一步包括至少一个导电通孔，所述导电通孔电阻性地连接到所述底部半导体层，其中通过所述至少一个导电通孔将所述至少一个偏压提供给所述底部半导体层。
12.根据权利要求10所述的半导体电路，其中所述至少一个偏压包括正偏压，所述正偏压所具有的幅度大于所述RF信号的周期内所述RF信号的最大正摆动幅度。
13.根据权利要求10所述的半导体电路，其中所述至少一个偏压包括负偏压，所述负偏压所具有的幅度大于所述RF信号的周期内所述RF信号的最大负摆动幅度。
14.根据权利要求10所述的半导体电路，其中所述至少一个偏压包括正偏压，所述正偏压所具有的幅度大于所述RF信号的周期内所述RF信号的最大正摆动幅度，并且其中所述至少一个偏压包括负偏压，所述负偏压所具有的幅度大于所述RF信号的周期内所述RF信号的最大负摆动幅度。
15.根据权利要求10所述的半导体电路，进一步包括功率放大器，所述功率放大器连接到所述RF信号线并且将所述RF信号提供到所述RF信号线。
16.根据权利要求10所述的半导体电路，其中所述分压器包括具有第一阻抗的第一组至少一个阻抗元件和具有第二阻抗的第二组至少一个阻抗元件的串联连接，其中所述第一组至少一个阻抗元件的一端直接连接到所述RF信号线，并且其中所述第二组至少一个阻抗元件的一端直接连接到电接地，并且其中所述第一组与所述第二组之间的共用节点直接连接到所述整流电路的输入节点。
17.根据权利要求16所述的半导体电路，其中所述第一组至少一个阻抗元件和所述第二组至少一个阻抗元件中的每一个包括电阻器、电容器和电感器的至少一个。
18.根据权利要求16所述的半导体电路，其中在所述RF信号频率上，所述第一阻抗与所述第二阻抗的总和的幅度与所述第二阻抗的幅度之间的比率为大约0.5到1.0。
19.根据权利要求16所述的半导体电路，其中所述整流电路包括直接连接到电接地的至少一个电阻器、直接连接到电接地的至少一个电容器、直接连接到电接地的至少一个二极管以及直接连接到所述整流电路的所述输入节点的至少另一二极管。
20.根据权利要求10所述的半导体电路，进一步包括：
至少一个第一掺杂半导体区域，嵌入在所述底部半导体层中并且具有p型掺杂，其中将所述整流电路从所述RF信号所生成的负偏压施加到所述至少一个第一掺杂半导体区域；以及
至少一个第二掺杂半导体区域，嵌入在所述底部半导体层中并且具有n型掺杂，其中将所述整流电路从所述RF信号所生成的正偏压施加到所述至少一个第二掺杂半导体区域。
21.一种体现在机器可读介质中的设计结构，用于设计、制造或测试用于半导体结构的设计，所述设计结构包括：
第一数据，代表射频RF开关，所述RF开关包括位于绝缘体上半导体SOI衬底上的至少一个场效应晶体管；
第二数据，代表RF信号线，所述RF信号线用于传送RF信号，其中所述RF信号线连接到所述RF开关；
第三数据，代表分压器，所述分压器连接在所述RF信号线与电接地之间；
第四数据，代表整流电路，所述整流电路连接到所述分压器并从所述RF信号生成至少一个偏压，所述偏压随着大于所述RF信号的周期的时间常数而变化；以及
第五数据，代表至少一个偏压馈线，所述偏压馈线将所述至少一个偏压提供给所述SOI衬底的底部半导体层。
22.根据权利要求21所述的设计结构，进一步包括代表至少一个导电通孔的附加数据，所述导电通孔电阻性地连接到所述底部半导体层，其中通过所述至少一个导电通孔将所述至少一个偏压提供给所述底部半导体层。
23.根据权利要求21所述的设计结构，进一步包括：
第六数据，代表用于传送所述RF信号的天线；以及
第七数据，代表连接到所述RF开关和所述天线的另一RF信号线。
24.根据权利要求21所述的设计结构，其中所述第三数据包括第八数据、第九数据和第十数据，所述第八数据代表具有第一阻抗的第一组至少一个阻抗元件，所述第九数据代表具有第二阻抗的第二组至少一个阻抗元件，所述第十数据代表所述第一组至少一个阻抗元件与所述第二组至少一个阻抗元件之间的串联连接，其中所述第一组至少一个阻抗元件的一端直接连接到所述RF信号线，并且其中所述第二组至少一个阻抗元件的一端直接连接到电接地，并且其中所述第一组与所述第二组之间的共用节点直接连接到所述整流电路的输入节点。
25.根据权利要求21所述的设计结构，进一步包括：
第一附加数据，代表至少一个第一掺杂半导体区域，所述至少一个第一掺杂半导体区域嵌入在所述底部半导体层中并且具有p型掺杂；
第二附加数据，代表第一电布线结构，所述第一电布线结构用于将所述整流电路从所述RF信号所生成的负偏压供应到所述至少一个第一掺杂半导体区域；
第三附加数据，代表至少一个第二掺杂半导体区域，所述至少一个第二掺杂半导体区域嵌入在所述底部半导体层中并且具有n型掺杂；以及
第四附加数据，代表第二电布线结构，所述第二电布线结构用于将所述整流电路从所述RF信号所生成的正偏压供应到所述至少一个第二掺杂半导体区域。
CN200980152324.4A 2008-12-23 2009-12-15 用于soi射频开关的偏压生成电路 Active CN102265402B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/342,335 2008-12-23
US12/342,335 US8131225B2 (en) 2008-12-23 2008-12-23 BIAS voltage generation circuit for an SOI radio frequency switch
PCT/US2009/067968 WO2010075051A1 (en) 2008-12-23 2009-12-15 Bias voltage generation circuit for an soi radio frequency switch

Publications (2)

Publication Number Publication Date
CN102265402A true CN102265402A (zh) 2011-11-30
CN102265402B CN102265402B (zh) 2015-04-22

Family

ID=42265109

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200980152324.4A Active CN102265402B (zh) 2008-12-23 2009-12-15 用于soi射频开关的偏压生成电路

Country Status (5)

Country Link
US (1) US8131225B2 (zh)
EP (1) EP2380199B1 (zh)
CN (1) CN102265402B (zh)
TW (1) TWI527200B (zh)
WO (1) WO2010075051A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104821317A (zh) * 2014-02-05 2015-08-05 英飞凌科技股份有限公司 开关装置、通信装置以及用于处理载体的方法
CN108736843A (zh) * 2017-04-17 2018-11-02 格芯公司 具有顺向与逆向背栅极偏压的功率放大器渐变与功率控制
CN109155361A (zh) * 2016-03-30 2019-01-04 天工方案公司 用于耦合器线性度改进和重新配置的可调节活性硅
CN110007208A (zh) * 2019-04-19 2019-07-12 上海华虹宏力半导体制造有限公司 射频功率容值测量方法

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6804502B2 (en) 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
WO2006002347A1 (en) * 2004-06-23 2006-01-05 Peregrine Semiconductor Corporation Integrated rf front end
US7910993B2 (en) 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US9653601B2 (en) 2005-07-11 2017-05-16 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFETs using an accumulated charge sink-harmonic wrinkle reduction
USRE48965E1 (en) 2005-07-11 2022-03-08 Psemi Corporation Method and apparatus improving gate oxide reliability by controlling accumulated charge
US20080076371A1 (en) 2005-07-11 2008-03-27 Alexander Dribinsky Circuit and method for controlling charge injection in radio frequency switches
JP4618064B2 (ja) * 2005-09-12 2011-01-26 ソニー株式会社 半導体装置およびその製造方法
EP3346611B1 (en) 2008-02-28 2021-09-22 pSemi Corporation Method and apparatus for use in digitally tuning a capacitor in an integrated circuit device
US8487706B2 (en) * 2010-01-25 2013-07-16 Peregrine Semiconductor Corporation Stacked linear power amplifier with capacitor feedback and resistor isolation
US9484973B1 (en) * 2010-08-09 2016-11-01 Qorvo Us, Inc. Voltage equalization for stacked FETs in RF switches
US8828746B2 (en) 2012-11-14 2014-09-09 International Business Machines Corporation Compensation for a charge in a silicon substrate
US8847672B2 (en) * 2013-01-15 2014-09-30 Triquint Semiconductor, Inc. Switching device with resistive divider
US20150236748A1 (en) 2013-03-14 2015-08-20 Peregrine Semiconductor Corporation Devices and Methods for Duplexer Loss Reduction
US9128502B2 (en) * 2013-08-07 2015-09-08 Qualcomm Incorporated Analog switch for RF front end
US10243248B2 (en) 2013-12-31 2019-03-26 Skyworks Solutions, Inc. Devices and methods related to high power diode switches
KR101616608B1 (ko) 2014-01-28 2016-04-28 삼성전기주식회사 고주파 스위치 회로 및 전자기기
US20150228714A1 (en) * 2014-02-13 2015-08-13 Rfaxis, Inc. Isolation methods for leakage, loss and non-linearity mitigation in radio-frequency integrated circuits on high-resistivity silicon-on-insulator substrates
US9577626B2 (en) 2014-08-07 2017-02-21 Skyworks Solutions, Inc. Apparatus and methods for controlling radio frequency switches
US9620617B2 (en) * 2014-09-04 2017-04-11 Newport Fab, Llc Structure and method for reducing substrate parasitics in semiconductor on insulator technology
US9467124B2 (en) 2014-09-30 2016-10-11 Skyworks Solutions, Inc. Voltage generator with charge pump and related methods and apparatus
WO2016161029A1 (en) * 2015-03-31 2016-10-06 Skyworks Solutions, Inc. Substrate bias for field-effect transistor devices
US9935677B2 (en) * 2015-06-30 2018-04-03 Skyworks Solutions, Inc. Devices and methods related to high power diode switches with low DC power consumption
US9673376B1 (en) * 2016-02-03 2017-06-06 Globalfoundries Inc. Methods to utilize piezoelectric materials as gate dielectric in high frequency RBTs in an IC device
US9923527B2 (en) * 2016-05-06 2018-03-20 Globalfoundries Inc. Method, apparatus and system for back gate biasing for FD-SOI devices
CN106656127B (zh) * 2016-10-12 2020-09-15 上海华虹宏力半导体制造有限公司 射频开关电路
US9960737B1 (en) 2017-03-06 2018-05-01 Psemi Corporation Stacked PA power control
TWI654510B (zh) 2017-03-24 2019-03-21 立積電子股份有限公司 偏壓電路
FR3066858B1 (fr) * 2017-05-23 2019-06-21 Soitec Procede pour minimiser une distorsion d'un signal dans un circuit radiofrequence
US10333510B2 (en) 2017-07-07 2019-06-25 Infineon Tehcnologies Ag System and method for biasing an RF switch
US10658390B2 (en) 2018-07-10 2020-05-19 Globalfoundries Inc. Virtual drain for decreased harmonic generation in fully depleted SOI (FDSOI) RF switches
US10790307B2 (en) 2018-11-27 2020-09-29 Qorvo Us, Inc. Switch branch structure
US10707866B1 (en) * 2018-12-21 2020-07-07 Qualcomm Incorporated Capacitance balance in dual sided contact switch
CN113381520B (zh) * 2021-05-31 2022-11-08 电子科技大学 一种2.4g微波无线单相交交变换电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1792034A (zh) * 2003-05-16 2006-06-21 特里奎恩特半导体公司 用于高频开关的升压电路
US20070158747A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation SOI CMOS circuits with substrate bias
US20080017906A1 (en) * 2006-07-21 2008-01-24 Pelella Mario M Soi device and method for its fabrication

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5818099A (en) * 1996-10-03 1998-10-06 International Business Machines Corporation MOS high frequency switch circuit using a variable well bias
US6108527A (en) * 1997-07-31 2000-08-22 Lucent Technologies, Inc. Wide range multiple band RF power detector
US6562666B1 (en) 2000-10-31 2003-05-13 International Business Machines Corporation Integrated circuits with reduced substrate capacitance
US6804502B2 (en) * 2001-10-10 2004-10-12 Peregrine Semiconductor Corporation Switch circuit and method of switching radio frequency signals
JP4009553B2 (ja) * 2002-05-17 2007-11-14 日本電気株式会社 高周波スイッチ回路
US7263337B2 (en) * 2003-05-16 2007-08-28 Triquint Semiconductor, Inc. Circuit for boosting DC voltage
TWI227052B (en) * 2003-12-23 2005-01-21 Macronix Int Co Ltd ESD protection circuit for dual-polarity input pad
JP2005228779A (ja) 2004-02-10 2005-08-25 Oki Electric Ind Co Ltd 半導体装置の製造方法
US7304354B2 (en) * 2004-02-17 2007-12-04 Silicon Space Technology Corp. Buried guard ring and radiation hardened isolation structures and fabrication methods
US7910993B2 (en) * 2005-07-11 2011-03-22 Peregrine Semiconductor Corporation Method and apparatus for use in improving linearity of MOSFET's using an accumulated charge sink
US20080001247A1 (en) * 2006-06-30 2008-01-03 Abadeer Wagdi W Mesa Optical Sensors and Methods of Manufacturing the Same
US7772648B1 (en) * 2006-09-13 2010-08-10 Rf Micro Devices, Inc. Performance enhanced silicon-on-insulator technology

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1792034A (zh) * 2003-05-16 2006-06-21 特里奎恩特半导体公司 用于高频开关的升压电路
US20070158747A1 (en) * 2006-01-11 2007-07-12 International Business Machines Corporation SOI CMOS circuits with substrate bias
US20080017906A1 (en) * 2006-07-21 2008-01-24 Pelella Mario M Soi device and method for its fabrication

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104821317A (zh) * 2014-02-05 2015-08-05 英飞凌科技股份有限公司 开关装置、通信装置以及用于处理载体的方法
US9882600B2 (en) 2014-02-05 2018-01-30 Infineon Technologies Ag Switching device, a communication device, and a method for processing a carrier
CN104821317B (zh) * 2014-02-05 2019-01-01 英飞凌科技股份有限公司 开关装置、通信装置以及用于处理载体的方法
CN109155361A (zh) * 2016-03-30 2019-01-04 天工方案公司 用于耦合器线性度改进和重新配置的可调节活性硅
CN109155361B (zh) * 2016-03-30 2022-11-08 天工方案公司 用于耦合器线性度改进和重新配置的可调节活性硅
CN108736843A (zh) * 2017-04-17 2018-11-02 格芯公司 具有顺向与逆向背栅极偏压的功率放大器渐变与功率控制
CN108736843B (zh) * 2017-04-17 2022-03-22 格芯(美国)集成电路科技有限公司 具有顺向与逆向背栅极偏压的功率放大器渐变与功率控制
CN110007208A (zh) * 2019-04-19 2019-07-12 上海华虹宏力半导体制造有限公司 射频功率容值测量方法
CN110007208B (zh) * 2019-04-19 2021-02-12 上海华虹宏力半导体制造有限公司 射频功率容值测量方法

Also Published As

Publication number Publication date
TWI527200B (zh) 2016-03-21
US8131225B2 (en) 2012-03-06
EP2380199B1 (en) 2015-01-21
TW201110329A (en) 2011-03-16
EP2380199A4 (en) 2012-02-29
WO2010075051A1 (en) 2010-07-01
CN102265402B (zh) 2015-04-22
US20100156511A1 (en) 2010-06-24
EP2380199A1 (en) 2011-10-26

Similar Documents

Publication Publication Date Title
CN102265402B (zh) 用于soi射频开关的偏压生成电路
CN101764104B (zh) 半导体结构及其制造或操作方法
US7843005B2 (en) SOI radio frequency switch with reduced signal distortion
JP5567308B2 (ja) 半導体構造、半導体構造を形成する方法、および半導体デバイスを操作する方法（信号忠実度および電気的分離が強化されたｓｏｉ無線周波スイッチ）
US8133774B2 (en) SOI radio frequency switch with enhanced electrical isolation
US7842580B2 (en) Structure and method for buried inductors for ultra-high resistivity wafers for SOI/RF SiGe applications
Burghartz et al. Spiral inductors and transmission lines in silicon technology using copper-damascene interconnects and low-loss substrates
Schmid et al. On the analysis and design of low-loss single-pole double-throw W-band switches utilizing saturated SiGe HBTs
CN107924938A (zh) 高性能射频开关
Bahl Control components using Si, GaAs, and GaN technologies
CN103180955B (zh) 具有谐振晶体管栅极的功率场效应晶体管
CN101447486A (zh) 高频开关电路装置
CN101840891A (zh) 半导体结构和形成方法
Burghartz Silicon RF technology-the two generic approaches
CN107039433A (zh) 集成电路结构、半导体结构器件及其保护方法
CN103247595A (zh) 可调折线电阻器
US8809155B2 (en) Back-end-of-line metal-oxide-semiconductor varactors
CN109004925B (zh) 具有后栅极偏置的开关的电路
US8390453B2 (en) Integrated circuit with a rectifier element
Foissey et al. 85 fs R ON× C OFF and CP 1dB@ 28GHz> 25dBm Innovative PIN Diode Integrated in 55 nm BiCMOS Technology Targeting mmW 5G and 6G Front End Module
Sellier substrate and device engineering for IoT and automotive
US10930730B2 (en) Enhanced active and passive devices for radio frequency (RF) process and design technology
Niknejad et al. Problem Description
Martineau 65nm CMOS SOI potentialities for millimeter wave wireless applications
Nanver et al. Silicon-on-glass technology for RF and microwave device fabrication

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20171107

Address after: Grand Cayman, Cayman Islands

Patentee after: GLOBALFOUNDRIES INC.

Address before: American New York

Patentee before: Core USA second LLC

Effective date of registration: 20171107

Address after: American New York

Patentee after: Core USA second LLC

Address before: New York grams of Armand

Patentee before: International Business Machines Corp.

TR01 Transfer of patent right