TWI527200B - 絕緣層上半導體射頻開關之偏壓生成電路 - Google Patents

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Description

絕緣層上半導體射頻開關之偏壓生成電路
本發明係關於半導體電路，尤其係關於包含絕緣層上半導體(SOI)基板上射頻開關以及用於該射頻開關的偏壓生成電路之半導體電路，以及操作該電路之方法。
像是場效電晶體這類半導體裝置用來當成類比與射頻(radio frequency，RF)應用當中RF信號的切換裝置。絕緣層上半導體(SOI)基板通常用於這種應用，因為裝置之間通過基板的寄生耦合會因為嵌埋絕緣層的低介電常數而減少。例如：矽(包含塊狀矽基板的整個基板)的介電常數，大約在11.9GHz範圍內。相較之下，將內含裝置的頂端半導體層與握把基板絕緣的氧化矽之介電常數大約為3.9。利用提供嵌埋絕緣層，其介電常數小於塊狀基板內半導體材料的介電常數，SOI基板減少獨立半導體裝置與基板之間的電容耦合，因此減少半導體裝置通過基板之間的次要電容耦合。
不過，即使使用SOI基板，半導體裝置之間電氣信號的次要電容耦合會因為運用在射頻應用當中高頻範圍而變得顯著，此範圍可為例如從大約900MHz到大約1.8GHz，並且可包含甚至更高的頻率範圍。這是因為電氣組件之間的電容耦合隨頻率線性增加的緣故。
針對SOI基板上形成的射頻(RF)開關而言，包含RF開關以及頂端半導體層內信號處理單元的半導體裝置透過嵌埋絕緣層電容耦合至底部半導體層。即使頂端半導體層內的半導體裝置運用從大約3V至大約9V的電源供應電壓，天線電路內的瞬間信號與信號反應都會將頂端半導體層內的實際電壓增加至大約30V。這種電壓情況誘導受這種高電壓信號的半導體裝置與底部半導體層上半部內感應電荷層間之顯著電容耦合，該感應電荷層隨頂端半導體層內半導體裝置中的RF信號之頻率改變厚度以及電荷極性。該感應電荷層與頂端半導體層內其他半導體裝置電容耦合，該頂端半導體層內包含RF開關支援來電絕緣的半導體裝置。底端半導體層內感應電荷層與其他半導體裝置之間的假性電容耦合提供次要電容耦合，其為降低RF開關效果的寄生耦合，在此情況下，雖然RF開關已經關閉，還是透過次要電容耦合將RF信號供應至其他半導體裝置。
請參閱圖1，先前技術射頻開關包含在絕緣層上半導體(SOI)基板8上形成的一組串聯場效電晶體。SOI基板8包含底部半導體層10、嵌埋絕緣層20和頂端半導體層30。頂端半導體層30包含頂端半導體部份32以及提供鄰接頂端半導體部份32之間電絕緣的淺溝槽絕緣結構33。每一場效電晶體都包含閘極電極42、閘極介電體40、閘極隔板44以及頂端半導體部份32內形成的源極和汲極區域(未顯示)。場效電晶體透過一組接點孔88和金屬線98串聯。接點孔88內嵌在線中央(middle-of-line，MOL)介電層80內，並且金屬線98形成於互連階層介電層90內。
電壓大約在+/-30V之間擺動的高電壓信號透過電容耦合感應底端半導體層10上半部內的電荷層11，其由半導體裝置與底端半導體層10之間的一組電容22圖解指示。感應電荷層11在頂端半導體層30的半導體裝置內之電壓具有負電壓時內含正電荷，而在頂端半導體層30的半導體裝置內之電壓具有正電壓時內含負電荷。半導體裝置內的高頻RF信號在與RF信號頻率相同頻率上，感應到感應電荷層11內的厚度變化以及感應電荷層內電荷的極性。
在累積模式內，RC時間常數將驅散感應電荷層11內電荷所需的時間特徵化，其由一組電容22與基板阻抗的靜電容量所決定。基板阻抗為感應電荷層11與電接地之間的阻抗，這通常由半導體晶片邊界上的邊緣密封所提供。基板阻抗利用感應電荷層11與電接地之間的電阻12象徵性地表示，因為底端半導體層10通常運用具有大約5Ohms-cm到最小渦電流的高阻抗半導體材料，所以這種基板阻抗會非常高。進一步，到邊緣接縫的橫向距離最多可為半導體晶片橫向尺寸的一半，例如大約1cm。在反轉模式中，利用塊狀半導體內的產生與重新組合率，將產生並驅散感應電荷所需的時間特徵化。
這種大基板阻抗12增加感應電荷層11內電荷驅散的RC時間常數，超出RF信號週期的時間。因為感應電荷層11內電荷的驅散因為長RC時間常數而有條理，即使在RF開關關閉狀態期間，頂端半導體層30與底端半導體層10內半導體裝置之間的電容耦合還是會導致信號耗損。進一步，從RF信號透過半導體裝置的次要電容耦合透過感應電荷層11，將假的RF信號導入與RF開關斷開的半導體裝置。
在RF信號每一頻率週期的一半期間，直接位於嵌埋絕緣層20之下的底端半導體層10之上半部在累積情況下，其中底端半導體層10內的電荷載子累積靠近嵌埋絕緣層20的底端表面。尤其是，當底端半導體層10的導電類型為p型並且頂端半導體部份32的電壓相對於底端半導體層10的電壓為負，或當底端半導體層10的導電類型為n型並且頂端半導體部份32的電壓相對於底端半導體層10的電壓為正，則主要電荷載子，即是若底端半導體層10為p型時為電洞或若底端半導體層10為n型時為電子，累積在底端半導體層10的上半部內，以形成感應電荷層11。然後感應電荷層11的厚度和頂端半導體部份32與底端半導體層10之間的電壓差之平方根成比例。感應電荷層11之厚度以及感應電荷層內電荷量的改變產生RF頻率的額外諧波信號，其與頂端半導體部份32內的半導體裝置耦合，藉此即使當RF開關關閉時也能提供假(spurious)信號。
進一步，在RF信號每一頻率週期的另一半期間，直接位於嵌埋絕緣層20之下的底端半導體層10之上半部在空乏情況下，其中底端半導體層10內的大部分電荷載子與嵌埋絕緣層20的底端表面排斥。尤其是，當底端半導體層10的導電類型為p型並且頂端半導體部份32的電壓相對於底端半導體層10的電壓為正，或當底端半導體層10的導電類型為n型並且頂端半導體部份32的電壓相對於底端半導體層10的電壓為負，則主要電荷載子，即是若底端半導體層10為p型時為電洞或若底端半導體層10為n型時為電子，與底端半導體層10的上半部排斥，以形成感應電荷層11，其消耗主要電荷。進一步，當頂端半導體部份32與底端半導體層10之間電壓差的幅度足夠大時，則在感應電荷層11內形成包含主要電荷，即是若底端半導體層10為p型時為電子或若底端半導體層10為n型時為電洞，的反轉區。空乏區的厚度以及感應電荷層11內反轉電荷的數量取決於頂端半導體部份32與底端半導體層10之間的電壓差之幅度。感應電荷層11之厚度以及感應電荷層內電荷量的改變在此RF信號頻率週期之相位內產生RF頻率的額外諧波信號，其與頂端半導體部份32內的半導體裝置耦合，藉此即使當RF開關關閉時也能提供假信號。
在上述當中，存在需要一種針對絕緣層上半導體(SOI)基板內射頻開關來強化信號隔離並且減少渦電流與諧波產生的半導體電路及其操作方法。
為了解決上述需求，本發明提供一種包含絕緣層上半導體(SOI)基板上射頻(RF)開關的半導體電路，其中該開關在一底端半導體層內具有至少一電偏壓區以及從該RF開關內該射頻信號生成一偏壓之一偏壓生成電路，以及操作該電路之方法。
在本發明中，一絕緣層上半導體(SOI)基板上的一射頻(RF)開關包含一底端半導體層內之至少一電偏壓區。該RF開關接收來自一功率放大器的一RF信號，並將該RF信號傳輸至一天線。該電偏壓區可偏壓來消除或減少積累區、穩定一空乏區及/或避免在該底端半導體層內形成一反轉區，藉此減少由於該RF信號產生的寄生耦合與諧波。一電壓分壓電路將該RF信號分支(taps)，並提供一些該RF信號作為至一整流器電路的一輸入信號。該整流器電路產生至少一偏壓，其幅度隨該RF信號的幅度而變。將該至少一偏壓供應給該至少一電偏壓區來維持該底端半導體層的適當偏壓，以將寄生耦合、信號耗損以及諧波生成降至最少。
根據本發明，提供操作一半導體電路的方法，該方法包含：提供一半導體電路，該電路包含：一射頻(RF)開關，包含位於一絕緣層上半導體(SOI)基板上的至少一場效電晶體；一射頻(RF)信號線，用於傳輸一射頻(RF)信號，其中該RF信號線連接至該RF開關；以及一電路，從該RF信號生成至少一偏壓；以及將該至少一偏壓供應給該SOI基板的一底端半導體層。
在一個具體實施例內，該半導體電路更包含：一電壓分壓器，連接在該RF信號線與電接地之間；以及一整流電路，連接至該電壓分壓器並從該RF信號產生該至少一偏壓。
在其他具體實施例內，該半導體電路更包含至少一偏壓饋線，將該至少一偏壓供應給該SOI基板的該底端半導體層。
甚至在其他具體實施例內，該半導體結構更包含至少一導電孔阻抗連接至該底端半導體層，並且其中透過該至少一導電孔將該至少一偏壓提供給該底端半導體層。
在又一其他具體實施例內，該至少一偏壓包含一正偏壓，該正偏壓具有一幅度大於該RF信號週期內該RF信號的一最大正擺動幅度，並且其中該至少一偏壓包含一負偏壓，該負偏壓具有一幅度大於該RF信號週期內該RF信號的一最大負擺動幅度。
在又一其他具體實施例內，該半導體電路更包含一功率放大器，連接並提供該RF信號至該RF信號線。
在又一其他具體實施例內，上述之半導體電路，更包含用於傳輸該RF信號的一天線以及連接至該RF開關與該天線的其他RF信號線。
在又一具體實施例內，該電壓分壓器包含一串聯的一第一組具有一第一阻抗的至少一阻抗元件和一第二組具有一第二阻抗的至少一阻抗元件，其中該第一組至少一阻抗元件的一端直接連接至該RF信號線，並且其中該第二組至少一阻抗元件的一端直接連接至電接地。
在又一具體實施例內，該半導體電路更包含：至少一第一摻雜半導體區，內嵌在該底端半導體層內並且具有一p型摻雜；以及至少一第二摻雜半導體區，內嵌在該底端半導體層內並且具有一n型摻雜。
在又一具體實施例內，該方法更包含：將該整流電路從該RF信號所產生的一負偏壓供應至該至少一第一摻雜半導體區；以及將該整流電路從該RF信號所產生的一正偏壓供應至該至少一第二摻雜半導體區。
在又一具體實施例內，該方法更包含：使用該負偏壓與該正偏壓其中之一抑制一積累區的形成，其中該積累區內多數電荷載子累積在該底端半導體層內；以及使用該負偏壓與該正偏壓其中另一抑制一反轉區的形成，其中該反轉區內少數電荷載子累積在該底端半導體層內。
在又一具體實施例內，該方法更包含透過阻抗連接至該底端半導體層的至少一導電孔排放該底端半導體層內少數電荷載子。
依照本發明的其他態樣，提供一種半導體電路，其包含：一射頻(RF)開關，包括位於一絕緣層上半導體(SOI)基板上的至少一場效電晶體；一射頻(RF)信號線，用於傳輸一射頻(RF)信號，其中該RF信號線連接至該RF開關；一電壓分壓器，連接在該RF信號線與電接地之間；一整流電路，連接至該電壓分壓器並從該RF信號產生至少一偏壓，其中該至少一偏壓隨著大於該RF信號週期的一時間常數而變；以及至少一偏壓饋線，將該至少一偏壓供應給該SOI基板的一底端半導體層。
在一個具體實施例內，該半導體電路更包含至少一導電孔阻抗連接至該底端半導體層，其中透過該至少一導電孔將該至少一偏壓提供給該底端半導體層。
在其他具體實施例內，該至少一偏壓包含一正偏壓，該正偏壓具有一幅度大於該基板內所感應該RF信號週期內該RF信號的一最大正擺動幅度，並且其中該至少一偏壓包括一負偏壓，該負偏壓具有一幅度大於該基板內所感應該RF信號週期內該RF信號的一最大負擺動幅度。
在又一其他具體實施例內，該半導體電路更包含一功率放大器，連接並提供該RF信號至該RF信號線。
在又一其他具體實施例內，該半導體電路更包含：一天線，用於傳輸該RF信號；以及其他RP信號線，連接至該RF開關與該天線。
在又一具體實施例內，該電壓分壓器包含一串聯的一第一組具有一第一阻抗的至少一阻抗元件和一第二組具有一第二阻抗的至少一阻抗元件，其中該第一組至少一阻抗元件的一端直接連接至該RF信號線，並且其中該第二組至少一阻抗元件的一端直接連接至電接地，並且其中該第一組與該第二組之間一共用節點直接連接至該整流電路的一輸入節點。
在又一具體實施例內，該整流電路包含直接連接至電接地的至少一電阻、直接連接至電接地的至少一電容、直接連接至電接地的至少一二極體以及直接連接至該整流電路的該輸入節點之至少另一二極體。
在又一具體實施例內，該半導體電路更包含：至少一第一摻雜半導體區，內嵌在該底端半導體層並具有一p型摻雜，其中將該整流電路從該RF信號產生的一負偏壓供應到該至少一第一摻雜半導體區；以及至少一第二摻雜半導體區，內嵌在該底端半導體層並具有一n型摻雜，其中將該整流電路從該RF信號產生的一正偏壓供應到該至少一第二摻雜半導體區。
根據本發明的其他態樣，提供一種在一機器可讀取媒體內具體實施的設計結構，來設計、製造或測試一半導體結構的一設計。該設計結構包含：一第一資料，代表一射頻(RF)開關，該開關包含位於一絕緣層上半導體(SOI)基板上的至少一場效電晶體；一第二資料，代表一射頻(RF)信號線，該信號線用於傳輸一射頻(RF)信號，其中該RF信號線連接至該RF開關；一第三資料，代表一電壓分壓器，該分壓器連接在該RF信號線與電接地之間；一第四資料，代表一整流電路，該電路連接至該電壓分壓器並從該RF信號產生至少一偏壓，其中該偏壓隨著大於該RF信號週期的一時間常數而變；以及一第五資料，代表至少一偏壓饋線，該饋線將該至少一偏壓供應給該SOI基板的一底端半導體層。
在一個具體實施例內，該設計結構更包含一其他資料，代表至少一導電孔阻抗連接至該底端半導體層，其中透過該至少一導電孔將該至少一偏壓提供給該底端半導體層。
在其他具體實施例內，該設計結構更包含一其他資料，代表一功率放大器，該功率放大器連接並提供該RF信號至該RF信號線。
在又一其他具體實施例內，該設計結構更包含：一第六資料，代表一天線，該天線用於傳輸該RF信號；以及一第七資料，代表其他RP信號線，該信號線連接至該RF開關與該天線。
在又一其他具體實施例內，該第三資料包含一第八資料、一第九資料以及一第十資料，該第八資料代表一第一組具有一第一阻抗的至少一阻抗元件，該第九資料代表一第二組具有一第二阻抗的至少一阻抗元件，該第十資料代表該第一組至少一阻抗元件與該第二組至少一阻抗元件之間的一串聯，其中該第一組至少一阻抗元件的一端直接連接至該RF信號線，並且其中該第二組至少一阻抗元件的一端直接連接至電接地，並且其中該第一組與該第二組之間的一共用節點直接連接至該整流電路的一輸入節點。
在又一其他具體實施例內，每一該第八資料與該第九資料都代表至少一電阻、一電容和一電感其中之一。
在又一具體實施例內，該第四資料包含一第十一資料、一第十二資料、一第十三資料以及一第十四資料，該第十一代表直接連接至電接地的至少一電阻，該第十二資料代表直接連接至電接地的至少一電容，該第十三資料代表直接連接至電接地的至少一二極體，該第十四資料代表直接連接至該整流電路的該輸入節點之至少另一二極體。
在又一具體實施例內，該設計結構更包含：一第一其他資料，代表至少一第一摻雜半導體區，該區內嵌在該底端半導體層內並且具有一p型摻雜；一第二其他資料，代表一第一電配線結構，該結構用於將該整流電路從該RF信號所產生的一負偏壓供應至該至少一第一摻雜半導體區；一第三其他資料，代表至少一第二摻雜半導體區，該區內嵌在該底端半導體層內並且具有一n型摻雜；以及一第四其他資料，代表一第二電配線結構，該結構用於將該整流電路從該RF信號所產生的一正偏壓供應至該至少一第二摻雜半導體區。
如上述，本發明係關於包含絕緣層上半導體(SOI)基板上射頻開關的半導體結構及其設計結構，此後將用附圖說明。圖式未依照比例繪製。
如此處所使用，射頻(RF)就是範圍為3Hz至300GHz的電磁波頻率。射頻對應至用於生產與偵測無線電波的電磁波頻率。射頻包括非常高頻(very high frequency，VHF)、超高頻(ultra high frequency，UHF)、超級高頻(super high frequency，SHF)以及極高頻(extremely high frequency，EHF)。
如此處所使用，非常高頻(VHF)為範圍從30MHz至300MHz的頻率，VHF尤其用於調頻(frequency modulation，FM)廣播。超高頻(UHF)為範圍從300MHz至3GHz的頻率，UHF尤其用於行動電話、無線網路以及微波爐。超級高頻(SHF)為範圍從3GHz至30GHz的頻率，SHF尤其用於無線網路、雷達以及衛星鏈路。極高頻(EHF)為範圍從30GHz至300GHz的頻率，EHF產生波長從1mm到10mm的毫米波，並尤其用於資料連結與遙測。
「積累區」一詞代表其中由於外部電壓偏壓而累積大部份電荷載子的摻雜半導體區。若過多電洞，就是p型摻雜半導體區內大多數電荷載子，因為外部負電壓累積在p型摻雜半導體區而讓p型摻雜半導體區位於積累模式內，如此p型摻雜半導體區具有淨正電荷。若過多電子，就是n型摻雜半導體區內大多數電荷載子，因為外部正電壓累積在n型摻雜半導體區而讓n型摻雜半導體區位於積累模式內，如此n型摻雜半導體區具有淨負電荷。
「空乏區」一詞代表由於外部電壓偏壓而排斥大多數電荷載子並且不累積大多數電荷載子，如此從摻雜的半導體區消耗大多數電荷載子與少數電荷載子之摻雜的半導體區。若電洞，就是p型摻雜半導體區內的大多數電荷載子，由弱外部正電壓在p型摻雜半導體區內消耗而讓p型摻雜半導體區位於空乏模式內，如此p型摻雜半導體區具有淨負電荷。若電子，就是n型摻雜半導體區內的大多數電荷載子，由弱外部負電壓在n型摻雜半導體區內消耗而讓n型摻雜半導體區位於空乏模式內，如此n型摻雜半導體區具有淨正電荷。
「反轉區」一詞代表其中累積少數電荷載子的摻雜半導體區。通常，在半導體表面上靠近強外部電壓的地方形成反轉區。若電子，就是p型摻雜半導體區內的少數電荷載子，由強外部正電壓累積在p型摻雜半導體區內而讓p型摻雜半導體區位於反轉模式內，如此p型摻雜半導體區具有淨負電荷。若電洞，就是n型摻雜半導體區內少數電荷載子，由強外部負電壓累積在n型摻雜半導體區內而讓n型摻雜半導體區位於反轉模式內，如此n型摻雜半導體區具有淨正電荷。
請參閱圖2，顯示操作期間示範半導體結構的垂直剖面圖。示範半導體結構可作為本發明一部份半導體電路的實體實施。示範半導體結構包含一個射頻(RF)開關，其包括直接位於絕緣層上半導體基板8頂端半導體層30的至少一個頂端半導體部份32上之至少一個場效電晶體。該至少一個場效電晶體之間的電氣配線由第三上導電孔88和第三互連階層金屬線98所提供。每一該至少一個場效電晶體都包括閘極介電體40、閘極電極42和閘極隔板44。每一至少一頂端半導體部份32內都呈現每一場效電晶體的源極區(未顯示)和汲極區(未顯示)。嵌埋絕緣層20、淺溝槽絕緣結構33和線中央(MOL)介電層80的組合讓該至少一個場效電晶體電絕緣，該電晶體包括在RF開關內，與其他半導體裝置和底端半導體層10電絕緣。在操作期間，在底端半導體層10的上半部內形成感應電荷層13。感應電荷層13為底端半導體層10的充電部份。
每一底端半導體層10和至少一個頂端半導體部份32都包含一個像是矽的半導體材料、矽化鍺合金區、矽、鍺的矽鍺合金區、矽碳合金區、矽鍺碳合金區、砷化鎵、砷化銦、砷化銦鎵、磷化銦、硫化鉛、其他III-V族半導體材料以及II-VI族半導體材料。底端半導體層10以及至少一個頂端半導體部份32的半導體材料可相同或不同。通常，每一底端半導體層10與至少一個頂端半導體部份32包含單晶半導體材料。例如，單晶半導體材料可為矽。
底端半導體層10通常具有大於50Ohms-cm的電阻係數，其包括例如具有原子濃度低於大約2.0×1014/cm3的p型摻雜物之p型摻雜單晶矽，或原子濃度低於大約1.0×1014/cm3的n型摻雜物之n型摻雜單晶矽。較佳是，底端半導體層10通常具有大於50Ohms-cm的電阻係數，其包括例如具有原子濃度低於大約2.0×1014/cm3的p型摻雜物之p型摻雜單晶矽，或原子濃度低於大約1.0×1014/cm3的n型摻雜物之n型摻雜單晶矽。更佳是，底端半導體層10通常具有大於1kOhms-cm的電阻係數，其包括例如具有原子濃度低於大約1.0×1013/cm3的p型摻雜物之p型摻雜單晶矽，或原子濃度低於大約5.0×1012/cm3的n型摻雜物之n型摻雜單晶矽。底端半導體層10的導電類型在此稱為快速導電類型，可為p型或n型。
底端半導體層10的高電阻係數降低渦電流，藉此減少使用底端半導體層10在頂端半導體層30內所產生或傳播的射頻信號之寄生耦合。雖然此處使用矽說明底端半導體層10的每一臨界電阻係數值所需之摻雜物位準，不過由於每一種半導體材料都已經在摻雜物濃度與半導體材料的電阻係數之間建立良好關係，所以可迅速獲得用於其他半導體材料的目標摻雜物濃度。
底端半導體層10的厚度通常從大約400微米到大約1,000微米，在此步驟內通常從大約500微米到大約900微米。若底端半導體層10後來變薄了，則底端半導體層10的厚度可從大約50微米到大約800微米。
嵌埋絕緣層20包含像是氧化矽、氮化矽、氮氧化矽或這些組合的介電材料。嵌埋絕緣層20的厚度可從大約50nm到大約2000nm，通常從大約100nm到大約500nm，不過在此也考量較小與較大厚度。
淺溝槽絕緣結構33包含像是氧化矽、氮化矽、氮氧化矽或這些組合的介電材料。利用形成至少一個溝槽延伸至頂端半導體層30內嵌埋絕緣層20的頂端表面、使用像是氧化矽、氮化矽及/或氮氧化矽這類介電材料填入該至少一個溝槽，以及利用例如化學機械平坦化(chemical mechanical planarization，CMP)及/或凹槽蝕刻這類平坦化處理，去除頂端半導體層30頂端表面上介電材料部份，來形成淺溝槽絕緣結構33。在該至少一個溝槽連續的情況下，淺溝槽絕緣結構33可為單一構造，即是一體成形。淺溝槽絕緣結構33可橫向鄰接並包圍每一至少一個頂端半導體部份32。
頂端半導體層30的厚度可從大約20nm到大約200nm，通常從大約40nm到大約100nm，不過在此也考量較小與較大厚度。至少一個頂端半導體部份32可植入p型或n型的摻雜物。通常至少一個頂端半導體部份32的摻雜物濃度可從大約1.0×1015/cm3到大約1.0×1018/cm3，這對應至場效電晶體本體區的摻雜物濃度，不過在此也考慮較小或較大的濃度。
另外，示範半導體結構包含至少一個第一摻雜半導體區18和至少一個第二摻雜半導體區28。第一摻雜半導體區18包含底端半導體層10的半導體材料，並且具有第二導電類型的摻雜。第二導電類型為第一導電類型的相反。例如：若第一導電類型為p型，則第二導電類型為n型，反之亦然。第二摻雜半導體區28包含底端半導體層10的半導體材料，並且具有第一導電類型的摻雜。
至少一個第一摻雜半導體區18以及至少一個第二摻雜半導體區28的厚度可從大約10nm到大約600nm，通並且常從大約50nm到大約300nm，不過在此也考量較小與較大厚度。至少一個第一摻雜半導體區18通常為重度摻雜，以便降低電阻係數。每一至少一個第一摻雜半導體區18和至少一個第二摻雜半導體區28的摻雜物濃度可從大約1.0×1019/cm3到大約1.0×1021/cm3，不過在此也考慮較小或較大的摻雜物濃度。
示範半導體結構進一步包含至少一個第一導電孔79和至少一個第一互連階層金屬線94，其提供電偏壓至至少一個第一摻雜半導體區18，至少一個第二導電孔89和至少一個第二互連階層金屬線99，其提供電偏壓至至少一個第二摻雜半導體區28，以及第三上導電孔88和第三互連階層金屬線98。至少一個第一互連階層金屬線94、至少一個第二互連階層金屬線99以及第三互連階層金屬線98都內嵌在互連階層介電層90內。
至少一個第一導電孔79從MOL介電層80的頂端表面延伸至至少一個第一摻雜半導體區18的頂端表面，每一至少一個第一導電孔79可為整體構造，或可包含至少一個第一下導電孔47其中之一與至少一個第一上導電孔77其中之一。至少一個第二導電孔89從MOL介電層80的頂端表面延伸至至少一個第一摻雜半導體區18的頂端表面，每一至少一個第二導電孔89可為整體構造，或可包含至少一個第二下導電孔37其中之一與至少一個第二上導電孔87其中之一。
MOL介電層80可包含氧化矽、氮化矽、氮氧化矽、有機矽酸鹽玻璃(organosilicate glass，OSG)、low-k化學汽相沈積(chemical vapor deposition，CVD)氧化物、像是旋轉塗敷玻璃(spin-on glass，SOG)的自平坦材料及/或像是SiLKTM的旋轉塗敷low-k介電材料。示範氧化矽包括無摻雜的矽酸鹽玻璃(undoped silicate glass，USG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、氟矽酸鹽玻璃(fluorosilicate glass，FSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)或這些的組合。MOL介電層80的總厚度，從淺溝槽絕緣結構33的頂端表面量起，可從大約100nm到大約10,000nm，通常從大約200nm到大約5,000nm。MOL介電層80的頂端表面可用例如化學機械平坦化整平。
互連階層介電層90的介電材料包含可如上述用於MOL介電層80的任何介電材料。互連階層介電層90的厚度可從大約75nm到大約1,000nm，通常從大約150nm到大約500nm，不過在此也考量較小與較大厚度。
至少一個第一互連階層金屬線94、至少一個第二互連階層金屬線99以及第三互連階層金屬線98可包含例如Cu、Al、W、Ta、Ti、WN、TaN、TiN或這些的組合。至少一個第一互連階層金屬線94、至少一個第二互連階層金屬線99以及第三互連階層金屬線98可包含相同金屬材料。
至少一個場效電晶體構成頻率從大約3Hz到大約300GHz的信號之射頻開關。尤其是，至少一個場效電晶體構成可在VHF、UHF、SHF和EHF上操作的射頻開關。
在這種高頻上，至少一個場效電晶體與底端半導體層10之間的電容耦合會因為電容耦合隨頻率線性增加而變得顯著。至少一個場效電晶體內的射頻信號導致在底端半導體層10上半部內形成一個感應電荷層13。在未將電偏壓供應至底端半導體層10時，直接在嵌埋絕緣層11下面形成感應電荷層13，並且感應正電荷或負電荷。
尤其是，感應電荷層13內的電荷在無電偏壓供應至底端半導體層10時，隨著至少一個場效電晶體內射頻信號的頻率改變極性。當至少一個場效電晶體內的電壓相對於底端半導體層10為正時，電子累積在感應電荷層13內。當至少一個場效電晶體內的電壓相對於底端半導體層10為負時，電洞累積在感應電荷層13內。在先前技術當中，根據底端半導體層10內之多數電荷載子的類型，這由底端半導體層10的導電性決定，感應電荷層13可在具有淨電荷為底端半導體層10之導電性的相反類型的空乏模式內，或可在具有淨電荷為底端半導體層10之導電性的相同類型的反轉模式內。
而且，感應電荷層13的厚度隨至少一個場效電晶體內之信號頻率而變。換言之，感應電荷層13的厚度改變頻率為至少一個場效電晶體內信號的射頻。
根據本發明，電偏壓供應到至少一個第二摻雜半導體區28，以穩定至少一個場效電晶體操作期間感應電荷層13的屬性，該場效電晶體可作為RF開關。至少一個第二導電孔89提供電路徑來供應電偏壓到至少一個第二摻雜半導體區28，以穩定感應電荷層13。供應到至少一個第二摻雜半導體區28的電壓偏壓之幅度與極性經過選擇，以保持感應電荷層13在空乏模式內，同時避免在底端半導體層10內形成任何積累模式內的區域。換言之，感應電荷層13在RF信號的整個週期當中都不在積累模式內。
在底端半導體層10和至少一個第二摻雜半導體區28都具有p型摻雜的情況下，偏壓供應到至少一個第二摻雜半導體區28，並且至少一個第一導電孔89為恆定或緩慢改變的負電壓。較佳是，負電壓的幅度大約等相或大於耦合至底端半導體層10頂端的RF信號之最大負擺動幅度。換言之，等負電壓比任何相位內耦合的RF信號的負值還要大。在此情況下，整個感應電荷層13用固定負電荷充電。感應電荷層13構成一個空乏區，從此消耗電洞。
在底端半導體層10和至少一個第二摻雜半導體區28都具有n型摻雜的情況下，偏壓供應到至少一個第二摻雜半導體區28，並且至少一個第一導電孔89為恆定或緩慢改變的正電壓。較佳是，正電壓的幅度大約等相或大於RF信號正擺動期間耦合進入底端半導體層10之頂端表面的最大電動勢之幅度。換言之，正電壓比任何相位內層10內來自RF信號的電動勢之正值還要大。在此情況下，整個感應電荷層13用正電荷充電。感應電荷層13構成一個空乏區，從此消耗電子。
感應電荷層13的厚度隨至少一個場效電晶體內RF信號頻率而變。不過，感應電荷層13在RF信號的整個週期當中都不在積累模式內。取而代之，整個感應電荷層13都留在空乏模式內。感應電荷層13內減少的變化係由於電偏壓，利用減少感應電荷層13內非線性特性來減少產生諧波，這不用至少一個第二摻雜半導體區28和至少一個導電孔89或者供應電偏壓就可呈現。進一步，電偏壓增加感應電荷層13內空乏區的平均厚度。因為空乏區內並沒有移動電荷，所以也減少底端半導體層10與感應電荷層13內由RF信號所產生並內嵌在底端半導體層10內的渦電流。
雖然空乏區內的電荷不會移動並且不會促成射頻上至少一個場效電晶體操作期間的渦電流、信號耗損和諧波產生，但少數電荷載子在反轉區(若先前技術內形成)移動，藉此導致渦電流、信號耗損和諧波產生。根據本發明，電偏壓供應給至少一個第一摻雜半導體區18，以便一旦熱產生少數電荷載子就立刻排出，以避免形成反轉區。至少一個第一導電孔79提供電路徑來供應電偏壓到至少一個第一摻雜半導體區18。在底端半導體層10為p摻雜的情況下，少數電荷載子為電子。在底端半導體層10為n摻雜的情況下，少數電荷載子為電洞。供應到至少一個第一摻雜半導體區18的電壓偏壓之幅度與極性經過選擇，可立刻在熱產生之後將少數電荷載子排出，如此避免在至少一個場效電晶體內射頻信號的所有相位內形成反轉區。如此，本發明的結構消除任何反轉區，使得將因為移動電荷所產生的渦電流和諧波產生減至最少。
若底端半導體層10為p型摻雜，則至少一個第一摻雜半導體區18具有n型摻雜並且至少一個第二摻雜半導體區28具有p型摻雜。供應給至少一個第一摻雜半導體區18和至少一個第一導電孔79的第一偏壓為正電壓，並且供應給至少一個第二摻雜半導體區28和至少一個第二導電孔87的第二偏壓為負電壓。在一個情況下，正電壓的幅度大約相等或大於底端半導體層10內所感應RF信號的最大正擺動之幅度。負電壓的幅度大約相等或大於底端半導體層10內所感應RF信號的最大負擺動之幅度。
若底端半導體層10具有n型摻雜，則至少一個第一摻雜半導體區18具有p型摻雜並且至少一個第二摻雜半導體區28具有n型摻雜。供應給至少一個第一摻雜半導體區18和至少一個第一導電孔79的第一偏壓為等負電壓，並且供應給至少一個第二摻雜半導體區28和至少一個第二導電孔87的第二偏壓為等正電壓。在一個情況下，正電壓的幅度大約相等或大於底端半導體層10內所感應RF信號的最大正擺動之幅度。負電壓的幅度大約相等或大於底端半導體層10內所感應RF信號的最大負擺動之幅度。
請參閱圖3，圖解說明本發明的半導體電路。該半導體電路包括一個功率放大器、一第一射頻(RP)信號線、一射頻開關、一第二射頻信號線、一天線以及一偏壓生成電路，來從該第一RF信號線內的射頻信號生成至少一個偏壓。RF開關可包含例如上述圖2的示範半導體結構。RF開關包括至少一個場效電晶體與至少一個配線結構，該結構接觸其上放置至少一個場效電晶體的SOI基板之底端半導體層。
偏壓生成電路包含一電壓分壓器，其連接在該第一RF信號線與電接地之間並且從該RF信號中產生至少一個偏壓。該至少一個偏壓供應給該SOI基板的底端半導體層，以利用減少次要電容耦合來提供RF開關的效能，即是利用減少底端半導體層內移動電荷載子，避免在底端半導體層內形成積累區及/或反轉區。
在運用晶片上系統(system-on-chip，SoC)半導體晶片的情況下，在相同SoC半導體晶片上形成功率放大器、RF開關、電壓分壓器以及整流電路。選擇性，天線與第二RF信號線可整合進入SoC半導體晶片。
功率放大器產生一個射頻(RF)信號，其具有從大約3Hz到大約300GHz的頻率。尤其是，功率放大器可在VHF、UHF、SHF或EHF範圍內產生RF信號。RF信號的頻率越高，次要電容耦合就越大，並且本發明在減緩次要電容耦合效果的好處就越大。如此，當RF信號具有從大約3GHz到大約300GHz的頻率時，本發明有最大利益。在此也明確考量本發明延伸至超過300GHz的頻率。
該第一RF信號線將來自功率放大器的RF信號傳輸至RF開關。通常，第一RF信號線實體實施為互連階層金屬線，其連接功率放大器的實體結構與RF開關的實體結構，該開關包括至少一個場效電晶體。
RF開關可設置成讓第一RF信號線與第二RF信號線電連接或電中斷。選擇性，RF開關內可提供至少其他輸入埠，以從第一RF信號線與至少一個其他輸入埠之間選擇一個輸入。
將RF開關所選的信號透過第二RF信號線繞送至天線，在此產生RF信號頻率的電磁波。
另外，天線可用來接收電磁波形式的射頻信號。在此情況下，電磁信號由天線擷取並透過第二RF信號線傳輸至RF開關，並且繞送至RF開關內提供的至少其他輸出埠，若RF開關包含至少其他埠接收或傳輸來自天線的RF信號，則第二RF信號線可與從RF信號線選取的節點和至少其他埠電連接。
RF信號的幅度可從大約0.1V到大約30V。通常，當將由功率放大器產生的信號透過第一RF信號線、RF開關和第二RF信號線傳輸到天線時，RF信號的幅度可例如從大約3V到大約12V。在某些情況下，RF信號線、RF開關和天線內的信號反射可將幅度增加至大約30V。這種高電壓感應SOI基板的嵌埋絕緣層內之移動電荷載子，其中有構成該RF開關的該至少一個場效電晶體。
為了提供至少一個偏壓到SOI基板的底端半導體層，則將電壓分壓器連接至第一RF信號線。該電壓分壓器包含具有第一阻抗Z1的第一組至少一個阻抗元件與具有第二阻抗Z2的第二組至少一個阻抗元件串聯。第一組至少一個阻抗元件的一端直接連接至第一RF信號線，並且第二組至少一個阻抗元件的一端直接連接至電接地。具有第一阻抗Z1的第一組和具有第二阻抗的第二組間之共用節點直接連接至整流電路的輸入節點。
因為第一組至少一個阻抗元件與第二組至少一個阻抗元件串聯在一起，所以總阻抗的幅度(或絕對值)，即是∣Z1+Z2∣，可選擇大於第二阻抗Z2的幅度。第二阻抗Z2的幅度，即是∣Z2∣對於第一阻抗到第二阻抗總和的幅度，即是∣Z1+Z2∣，之比例在RF信號頻率上從大約0.01到1.0，較佳在RF信號頻率上從大約0.20到1。在複雜阻抗的情況下，牽涉到像是電容及/或電感這類反應組件，Z1對(Z1+Z2)的比例之絕對值，即是∣Z1/(Z1+Z2)∣，代表分壓器輸出電壓相對於分壓器輸入電壓的幅度。
請參閱圖4A、圖4B和圖4C，分別顯示本發明的第一、第二和第三示範電壓分壓器。每一第一組阻抗元件與第二組阻抗元件都包含電阻、電容和電感的至少其中之一。每一第一組阻抗元件與第二組阻抗元件都包含電阻、電容和電感之間超過一個元件。
在圖4A的第一示範電壓分壓器內，第一組至少一個阻抗元件由具有第一阻擋阻抗R1的第一電阻所構成，並且第二組至少一個阻抗元件由具有第二阻擋阻抗R2的第二電阻所構成。在此情況下，第一阻抗Z1與第一阻擋阻抗R1相同，並且第二阻抗Z2與第二阻擋阻抗R2相同。
在圖4B的第二示範電壓分壓器內，第一組至少一個阻抗元件由具有第一阻擋阻抗R1的第一電阻所構成，並且第二組至少一個阻抗元件包括具有第二阻擋阻抗R2的第二電阻與具有靜電容量C3的電容並聯，並且阻抗Z3等於輻射頻率與靜電容量乘積的反轉j倍，其中「j」代表負值的主平方根。在此情況下，第一阻抗Z1與第一阻擋阻抗R1相同，並且第二阻抗Z2等同於第二阻擋阻抗R2反轉和第三電容阻抗Z3反轉總和之反轉。從此可瞭解，習慣使用複數以代表電壓與電流的幅度與相位，如此使用複數以代表電阻、電容與電感的阻抗。
在圖4C的第三示範電壓分壓器內，第一組至少一個阻抗元件由具有第一電感L1的第一電阻所構成，具有阻抗ZL等於輻射頻率與電感乘積的j倍，並且第二組至少一個阻抗元件包括具有第二阻擋阻抗R2的第二電阻與具有第三靜電容量阻抗ZC的電容並聯，等於輻射頻率與靜電容量C3乘積的反轉j倍。在此情況下，第一阻抗Z1與第一感應阻抗ZL相同，並且第二阻抗Z2等同於第二阻擋阻抗R2反轉和第三電容阻抗Z3反轉總和之反轉。
在此明確考量電壓分壓器的其他變化，其中每一第一組至少一個阻抗元件與第二組至少一個阻抗元件可任意組合。
雖然本發明說明其中電壓分壓器直接連接在第一RF信號線與電接地之間的組態，在此也明確考量電壓分壓器直接連接在第二RF信號線與電接地之間的具體實施例。
在電壓分壓器的輸出節點上，就是第一組至少一個阻抗元件與第二組至少一個元件之間的共用節點，從第一RF信號線內的RF信號生成其他RF信號。電壓分壓器輸出節點上的RF信號具有比第一RF信號線內RF信號小的幅度，並且具有相同頻率。電壓分壓器輸出節點上的RF信號傳輸至整流電路的輸入節點。整流電路輸入節點上之RF信號的幅度為第一RF信號線上RF信號的幅度與第二阻抗Z2除以第一阻抗和第二阻抗總和的比例幅度(絕對值)之乘積。
整流電路產生至少一個偏壓，其隨大於RF信號週期的時間常數而變，即是RF信號頻率的反轉。通常，時間常數為至少大於RF信號週期的幅度，並且通常大於RF信號週期的二或多倍幅度。例如：在像是行動電話的應用當中，RF信號可為900MHz到超過2Ghz，而整流電路的時間常數可為0.1ms。對於頻率從大約3GHz到大約300GHz的RF信號而言，至少一個偏壓的時間常數可為從大約30微微秒到大約1毫秒，並且通常從大約300微微秒到大約10微秒。因此在RF信號週期的時間規模上，該至少一個偏壓可考慮作為顯示直流電(direct current，DC)行為的大體上等電壓。在此方面，此處的該至少一個偏壓就是至少一個直流電(DC)輸出電壓，其幅度在一倍振幅的時間常數上經過第一RF信號線內RF信號振幅之調變，通常為幅度的一些或幾倍，大於RF信號的週期。
在一個具體實施例內，該至少一個偏壓可包括正直流電(DC)輸出電壓，該電壓具有小於傳輸至RF開關的RF信號振幅之幅度。在其他具體實施例內，該至少一個偏壓可包括正直流電(DC)輸出電壓，該電壓具有等於或大於傳輸至RF開關的RF信號振幅之幅度。換言之，正偏壓的幅度大於RF開關內RF信號週期之中RF信號的最大正擺動之幅度。還是在其他具體實施例內，該至少一個偏壓可包括負直流電(DC)輸出電壓，該電壓具有小於傳輸至RF開關的RF信號振幅之幅度。仍舊在其他具體實施例內，該至少一個偏壓可包括負直流電(DC)輸出電壓，該電壓具有等於或大於傳輸至RF開關的RF信號振幅之幅度。換言之，負偏壓的幅度大於RF開關內RF信號週期之中RF信號的最大負擺動之幅度。
請參閱圖5A、圖5B和圖5C，分別顯示本發明的第一、第二和第三示範整流電路。每一第一到第三示範整流電路都包括直接連接至電接地的至少一電阻、直接連接至電接地的至少一電容、直接連接至電接地的至少一二極體以及直接連接至該整流電路的該輸入節點之至少另一二極體。
在圖5A的第一示範整流電路內，將RF信號供應給其上連結兩個二極體的第一示範整流電路之輸入節點。由下列可得出第一示範整流電路的輸入節點上之時間相依輸入電壓Vi(t)：
Vi(t)=Vm(t)×sin(2πf×t)×Z2/(Z1+Z2),
其中Vm(t)為第一RF信號線內RF信號的時間相依幅度，並且隨至少大於RF信號週期一倍幅度的時間比例緩慢改變，f為RF信號的頻率，t為時間，Z1為第一阻抗並且Z2為第二阻抗。請注意，Z1和Z2可為複數。在此情況下，第一示範整流電路內輸出節點上的時間相依輸出電壓VO(t)為正直流電(DC)電壓，經過Vm(t)，即是RF信號的時間相依幅度，的調變，由下列獲得：
其中∣Z2/(Z1+Z2)∣為Z2/(Z1+Z2)的幅度。時間相依輸出電壓Vo(t)不包括任何射頻組件。在∣Z2/(Z1+Z2)∣從大約0.1到1的情況下，時間相依輸出電壓Vo(t)可具有等於或大於Vm(t)的幅度，即是第一RF信號線內RF信號的時間相依幅度。
在圖5B的第二示範整流電路內，將RF信號供應給其上連結兩個二極體的第二示範整流電路之輸入節點。由下列可得出第二示範整流電路的輸入節點上之時間相依輸入電壓Vi(t)：
Vi(t)=Vm(t)×sin(2πf×t)×Z2/(Z1+Z2),
跟第一示範整流電路一樣。第二示範整流電路內第一輸出節點上的第一時間相依正輸出電壓V1o(t)為正直流電(DC)電壓，經過Vm(t)，即是RF信號的時間相依幅度，的調變，由下列獲得：
其中∣Z2/(Z1+Z2)∣為Z2/(Z1+Z2)的幅度。第一時間相依輸出電壓V1o(t)不包括任何射頻組件。第一時間相依輸出電壓Vo(t)可具有小於Vm(t)的幅度，即是第一RF信號線內RF信號的時間相依幅度。第二示範整流電路內第二輸出節點上的第二時間相依正輸出電壓V2o(t)為負直流電(DC)電壓，經過Vm(t)，即是RF信號的時間相依幅度，的調變，由下列獲得：
其中∣Z2/(Z1+Z2)∣為Z2/(Z1+Z2)的幅度。第二時間相依輸出電壓V2o(t)不包括任何射頻組件。第二時間相依輸出電壓Vo(t)可具有小於Vm(t)的幅度，即是第一RF信號線內RF信號的時間相依幅度。
在圖5C的第三示範整流電路內，將RF信號供應給其上連結兩對兩個相連二極體的節點之第三示範整流電路的輸入節點。由下列可得出第三示範整流電路的輸入節點上之時間相依輸入電壓Vi(t)：
Vi(t)=Vm(t)×sin(2πf×t)×Z2/(Z1+Z2),
跟第一示範整流電路一樣。第三示範整流電路內第一輸出節點上的第一時間相依正輸出電壓V1o(t)為正直流電(DC)電壓，經過Vm(t)，即是RF信號的時間相依幅度，的調變，由下列獲得：
其中∣Z2/(Z1+Z2)∣為Z2/(Z1+Z2)的幅度。第一時間相依輸出電壓V1o(t)不包括任何射頻組件。在∣Z2/(Z1+Z2)∣從大約0.5到1的情況下，第一時間相依輸出電壓V1o(t)可具有等於或大於Vm(t)的幅度，即是第一RF信號線內RF信號的時間相依幅度。第三示範整流電路內第二輸出節點上的第二時間相依正輸出電壓V2o(t)為負直流電(DC)電壓，經過Vm(t)，即是RF信號的時間相依幅度，的調變，由下列獲得：
其中∣Z2/(Z1+Z2)∣為Z2/(Z1+Z2)的幅度。第二時間相依輸出電壓V2o(t)不包括任何射頻組件。在∣Z2/(Z1+Z2)∣從大約0.5到1的情況下，第二時間相依輸出電壓V2o(t)可具有等於或大於Vm(t)的幅度，即是第一RF信號線內RF信號的時間相依幅度。
一般而言，可運用其他整流電路取代第一、第二或第三示範整流電路。在此可運用提供直流電輸出電壓的整流電路，該輸出電壓超過提供給整流電路輸入節點的輸入RF信號幅度之二倍，其中若∣Z2/(Z1+Z2)∣小於0.5時特別有用。
請回頭參閱圖3，該至少一輸出偏壓透過至少一偏壓饋線供應至RF開關，其提供至少一個偏壓給SOI基板的底端半導體層。該至少一個偏壓饋線可包含一第一電配線結構，該結構用於將該整流電路從該RF信號所產生的負偏壓供應至該底端半導體層內該至少一第一摻雜半導體區。該至少一個偏壓饋線可進一步包含一第二電配線結構，該結構用於將該整流電路從該RF信號所產生的正偏壓供應至該至少一第二摻雜半導體區。
該至少一個第一摻雜半導體區可為例如圖2內至少一個第一摻雜半導體區18。該至少一個第二摻雜半導體區可為例如圖2內至少一個第二摻雜半導體區28。第一電配線結構可包括例如阻抗連接到至少一個第一摻雜半導體區18的至少一個第一導電孔79，以及如圖2所示垂直鄰接至少一個第一導電孔79的至少一個第一互連階層金屬線94。第二電配線結構可包括例如阻抗連接到至少一個第二摻雜半導體區28的至少一個第二導電孔89，以及如圖2所示垂直鄰接至少一個第二導電孔89的至少一個第二互連階層金屬線99。每一至少一個偏壓都透過至少一個導電孔(79、89)提供給底端半導體層10。例如：透過至少一個第一導電孔79將整流電路從RF信號所產生的負偏壓供應到至少一個第一摻雜半導體區18，並且透過至少一個第二導電孔89將整流電路從RF信號所產生的正偏壓供應到至少一個第二摻雜半導體區28。至少一第一摻雜半導體區18內嵌在底端半導體層10並且具有p型摻雜；以及至少部份低於至少一個場效電晶體。至少一個第二摻雜半導體區28內嵌在底端半導體層10內並且具有n型摻雜。藉由使用從整流電路生成的正與負偏壓，用上述方式抑制在底端半導體層10內產生移動電荷。
在此明確考量其中至少一個輸出偏壓供應至RF開關的其他部份，即是位於或在SOI基板頂端半導體層內頂端半導體部份之上的任何結構，來降低次要電容耦合，否則改善RF開關效能的具體實施例。
請參閱圖6，使用RF信號的時間相依幅度Vm(t)之任意調變，自動調整至少一個偏壓的幅度。換言之，從整流電路所生成的每一至少一個偏壓之幅度自動調整為RF信號的幅度。此自動調整功能具備將至少一個偏壓幅度最佳化的優點，如此避免過多偏壓並且隨時都可將至少一個偏壓的最佳位準提供給RF開關。
圖7顯示例如在半導體IC邏輯設計、模擬、測試、佈署以及製造中所使用的示範設計流程900之方塊圖。設計流程900包括用於處理設計結構或裝置，來產生上述以及圖2、圖3、圖4A、圖4B、圖4C、圖5A、圖5B、圖5C和圖6內所示設計結構及/或裝置的邏輯或其他功能等同代表之處理與機構。由設計流程900處理及/或產生的設計結構可用機器可讀取傳輸或儲存媒體來編碼，以包括當在資料處理系統上執行或處理時，產生硬體組件、電路、裝置或系統的邏輯上、結構上、機構上或功能上等同代表之資料及/或指令。設計流程900可根據所設計的代表類型而變，例如：建立應用專屬積體電路(application specific integrated circuit，ASIC)的設計流程與設計標準組件的設計流程900不同，或與將設計製成可程式編輯陣列，例如 Inc.或 Inc.供應的可程式編輯閘陣列(programmable gate array，PGA)或場可程式編輯閘陣列(field programmable gate array，FPGA)，的設計流程900不同。
圖7說明多種這樣的設計結構，其包括較佳由設計處理910處理的輸入設計結構920。設計結構920為由設計處理910所產生並處理的邏輯模擬設計結構，來產生硬體裝置的邏輯等同功能代表。設計結構920也可或另外包含當由設計處理910處理時，產生硬體裝置實體結構的功能代表之資料及/或程式指令。不論是代表功能及/或結構設計特徵，利用像是核心程式設計師所實施的電子電腦輔助設計(electronic computer-aided design，ECAD)可產生設計結構920。當設計結構920在機器可讀取資料傳輸、閘陣列或儲存媒體上編碼後，可由設計處理910內之一或多個硬體及/或軟體模組存取與處理，來模擬或功能代表電子組件、電路、電子或邏輯模組、設備、裝置或系統，像是圖2、圖3、圖4A、圖4B、圖4C、圖5A、圖5B、圖5C和圖6內所示。如此，設計結構920可包含檔案或其他資料結構，其包括由設計或模擬資料處理系統處理時人及/或機器可讀取原始碼、編譯過的結構及電腦可執行程式碼結構，功能模擬或代表電路或者其他硬體邏輯設計位準。這種資料結構可包括硬體描述語言(hardware-description language，HDL)設計實體或符合及/或相容於像是Verilog和VHDL這類低階HDL設計語言以及/或像是C或C++這類高階設計語言的其他資料結構。
設計處理910較佳運用和合併用於合成、轉譯或處理圖2、圖3、圖4A、圖4B、圖4C、圖5A、圖5B、圖5C和圖6內所示組件、電路、裝置或邏輯結構的設計/模擬功能同等物之硬體及/或軟體模組，以產生內含像是設計結構920這類設計結構的網路連線表980。網路連線表980可包含例如代表配線清單、分散組件、邏輯閘、控制電路、I/O裝置、模組等說明在積體電路設計中對其他元件與電路的連接之編譯或處理資料結構。網路連線表980可綜合使用反覆處理，其中網路連線表980根據裝置的設計規格與參數重新合成一或多次。如此處所述的其他設計結構類型，網路連線表980可記錄在機器可讀取資料儲存媒體上，或程式編輯進入可程式編輯閘陣列內。該媒體可為非揮發性儲存媒體，像是磁性或光學碟片驅動機、可程式編輯閘陣列、CF或其他快閃記憶體。此外或另外，媒體可為系統或快取記憶體、緩衝區空間或電或光學傳導裝置與材料，其上資料封包可透過網際網路或其他網路合適方式傳輸與中介儲存。
設計處理910可包括處理許多輸入資料結構類型(包括網路連線表980)的硬體與軟體模組。這種資料結構類型可位於例如程式庫元件930內並且包括一組常用元件、電路和裝置，包括用於已知製造技術(例如不同技術節點、32nm、45nm、90nm等)的型式、設計與符號表示。資料結構類型可進一步包括設計規格940、特徵資料950、確認資料960、設計規則970以及測試資料檔985，該檔可包括輸入測試樣式、輸出測試結果以及其他測試資訊。設計處理910可進一步包括例如標準機械設計處理，像是應力分析、熱分析、機械事件模擬、操作處理模擬，像是鑄造、模造以及沖壓成形等。精通機械設計的人士可瞭解，設計處理910內所使用的機械設計工具和應用的可能範圍並不偏離本發明範疇與精神。設計處理910也可包括用於執行標準電路設計處理，像是時機分析、確認、設計規則檢查、地點與路徑操作等的模組。
設計處理910運用並且合併像是HDL編譯器與模擬型式建立工具這類邏輯與實體設計工具，以將設計結構920和某些或全部描述的支援資料結構搭配任何額外機械設計或資料(若適用)一起處理，以產生第二設計結構990。設計結構990以用於機械裝置與結構的資料交換之資料格式(例如儲存在IGES、DXF、Parasolid XT、JT、DRG或其他適合用來儲存或呈現這種機械設計結構的任何格式的資訊)，位於儲存媒體或可程式編輯閘陣列內。設計結構990類似於設計結構920，較佳包含一或多個檔案、資料結構或位於傳輸或資料儲存媒體內的其他電腦編碼資料或指令，並在由ECAD系統處理過後，產生圖2、圖3、圖4A、圖4B、圖4C、圖5A、圖5B、圖5C和圖6內所示一或多個本發明具體實施例之邏輯或功能等同樣式。在一個具體實施例內，設計結構990可包含功能上模擬圖2、圖3、圖4A、圖4B、圖4C、圖5A、圖5B、圖5C和圖6內所示裝置的已編譯、可執行之HDL模擬型式。
設計結構990也可運用用於積體電路設計資料交換的資料格式及/或符號資料格式(例如儲存在GDSII(GDS2)、GL1、OASIS、地圖檔或其他適合用來儲存這種設計資料結構的任何格式之資訊)。設計結構990可包含一些資訊，像是例如符號資料、地圖檔、測試資料檔、設計內容檔、製造資料、配置參數、線路、金屬位準、穿孔、形狀、通過製造線的路徑資料以及製造商或其他程式設計師生產上述以及圖2、圖3、圖4A、圖4B、圖4C、圖5A、圖5B、圖5C和圖6內所示裝置或結構所需之任何其他資料。然後設計結構990前往階段995，在此例如設計結構990分支、開始製造、送至外殼工廠、送至其他設計中心、送回給客戶等。
雖然已經用特定具體實施例說明本發明，不過從上述當中可證實，精通此技術的人士可瞭解到許多替代、修改及變化。因此，本發明在於涵蓋位於本發明範疇與精神以及下列申請專利範圍內之所有這種替代、修改以及改變。
8．．．絕緣層上半導體(SOI)基板
10．．．底端半導體層
11．．．電荷層
12．．．電阻
13．．．感應電荷層
18．．．第一摻雜半導體區
20．．．嵌埋絕緣層
22．．．電容
28．．．第二摻雜半導體區
30．．．頂端半導體層
32．．．頂端半導體部份
33．．．淺溝槽絕緣結構
37．．．第二下導電孔
40．．．閘極介電體
42．．．閘極電極
44．．．閘極隔板
47．．．第一下導電孔
77．．．第一上導電孔
79．．．第一導電孔
80．．．線中央(MOL)介電層
87．．．第二上導電孔
88．．．接點孔
89．．．第二導電孔
90．．．互連階層介電層
94．．．第一互連階層金屬線
98．．．第三互連階層金屬線
99．．．第二互連階層金屬線
900．．．設計流程
910．．．設計處理
920．．．輸入設計結構
930．．．程式庫元件
940．．．設計規格
950．．．特徵資料
960．．．確認資料
970．．．設計規則
980．．．網路連線表
985．．．測試資料檔
990．．．第二設計結構
995．．．階段
Z1．．．第一阻抗
Z2．．．第二阻抗
圖1為先前技術射頻開關結構的垂直剖面圖。
圖2為作為本發明一部份半導體電路之實體實施來具體實施的示範半導體結構之垂直剖面圖。
圖3為本發明的示範半導體電路。
圖4A、4B和4C分別為本發明電壓分壓器的第一、第二和第三具體實施例。
圖5A、5B和5C分別為本發明整流電路的第一、第二和第三具體實施例。
圖6為顯示射頻(RF)信號、供應至射頻(RF)開關的正偏壓以及供應至RF開關的負偏壓之時間關係圖。
圖7為用於根據本發明的半導體結構之半導體設計與製造的設計處理流程圖。
Z1．．．第一阻抗
Z2．．．第二阻抗

Claims (25)

  1. 一種操作一半導體電路的方法，包含以下步驟：提供一半導體電路，該半導體電路包括：一射頻(RF)開關，其包括位於一絕緣層上半導體(SOI)基板上的至少一場效電晶體；一射頻(RF)信號線，用於傳輸一射頻(RF)信號，其中該RF信號線連接至該RF開關；以及一電路，從該RF信號生成至少一偏壓，該偏壓具有一時間相依幅度與該RF信號的時間相依幅度成正比，且隨時間的維度而改變，即至少大於該RF信號週期一個數量級；以及將該至少一偏壓供應給位於該SOI基板的一嵌埋絕緣層下方的一底端半導體層。
  2. 如申請專利範圍第1項之方法，其中該半導體電路更包含至少一偏壓饋線，將該至少一偏壓供應給該SOI基板的該底端半導體層。
  3. 如申請專利範圍第1項之方法，其中該半導體電路更包括至少一導電孔阻抗連接至該底端半導體層，並且其中透過該至少一導電孔將該至少一偏壓提供給該底端半導體層。
  4. 如申請專利範圍第1項之方法，其中該至少一偏壓包括一正偏壓，該正偏壓具有一幅度大於該RF信號週期內該RF信號的一最大正擺動幅度，並且其中該至少一偏壓包括一負偏壓，該負偏壓具有一幅度大於該RF信號週期內該RF信號的一最大負擺動幅度。
  5. 如申請專利範圍第1項之方法，其中該半導體電路更包含一功率放大器，連接並提供該RF信號至該RF信號線。
  6. 如申請專利範圍第1項之方法，其中該至少一偏壓係由一電壓分壓器所產生，該電壓分壓器包含一串聯的一第一組具有一第一阻抗的至少一阻抗元件和一第二組具有一第二阻抗的至少一阻抗元件，其中該第一組至少一阻抗元件的一端直接連接至該RF信號線，並且其中該第二組至少一阻抗元件的一端直接連接至電接地。
  7. 如申請專利範圍第1項之方法，其中該半導體電路更包含：至少一第一摻雜半導體區，內嵌在該底端半導體層內並且具有一p型摻雜；以及至少一第二摻雜半導體區，內嵌在該底端半導體層內並且具有一n型摻雜。
  8. 如申請專利範圍第7項之方法，其中該半導體電路更包含一整流電路，且該方法更包含：將該整流電路從該RF信號所產生的一負偏壓供應至該至少一第一摻雜半導體區；以及將該整流電路從該RF信號所產生的一正偏壓供應至該至少一第二摻雜半導體區。
  9. 如申請專利範圍第8項之方法，更包含：使用該負偏壓與該正偏壓其中之一抑制一積累區的形 成，其中該積累區內大多數電荷載子累積在該底端半導體層內；以及使用該負偏壓與該正偏壓其中另一抑制一反轉區的形成，其中該反轉區內少數電荷載子累積在該底端半導體層內。
  10. 一種半導體電路，包含：一射頻(RF)開關，包括位於一絕緣層上半導體(SOI)基板上的至少一場效電晶體；一射頻(RF)信號線，用於傳輸一射頻(RF)信號，其中該RF信號線連接至該RF開關；一電壓分壓器，連接在該RF信號線與電接地之間；一整流電路，連接至該電壓分壓器並從該RF信號產生至少一偏壓，該偏壓具有一時間相依幅度與該RF信號的時間相依幅度成正比，且隨時間的維度而改變，即至少大於該RF信號週期一個數量級；以及至少一偏壓饋線，將該至少一偏壓提供給位於該SOI基板的一嵌埋絕緣層下方的一底端半導體層。
  11. 如申請專利範圍第10項之半導體電路，更包含至少一導電孔阻抗連接至該底端半導體層，其中透過該至少一導電孔將該至少一偏壓提供給該底端半導體層。
  12. 如申請專利範圍第10項之半導體電路，其中該至少一偏壓包括一正偏壓，該正偏壓具有一幅度大於該RF信號週期內該RF信號的一最大正擺動幅度。
  13. 如申請專利範圍第10項之半導體電路，其中該至少一偏壓包括一負偏壓，該負偏壓具有一幅度大於該RF信號週期內該RF信號的一最大負擺動幅度。
  14. 如申請專利範圍第10項之半導體電路，其中該至少一偏壓包括一正偏壓，該正偏壓具有一幅度大於該RF信號週期內該RF信號的一最大正擺動幅度，並且其中該至少一偏壓包括一負偏壓，該負偏壓具有一幅度大於該RF信號週期內該RF信號的一最大負擺動幅度。
  15. 如申請專利範圍第10項之半導體電路，更包含一功率放大器，連接並提供該RF信號至該RF信號線。
  16. 如申請專利範圍第10項之半導體電路，其中該電壓分壓器包含一串聯的一第一組具有一第一阻抗的至少一阻抗元件和一第二組具有一第二阻抗的至少一阻抗元件，其中該第一組至少一阻抗元件的一端直接連接至該RF信號線，並且其中該第二組至少一阻抗元件的一端直接連接至電接地，並且其中該第一組和該第二組之間的共用節點直接連接至整流電路的輸入節點。
  17. 如申請專利範圍第16項之半導體電路，其中每一該第一組至少一阻抗元件與該第二組至少一阻抗元件都包含一電阻、一電容和一電感的至少其中之一。
  18. 如申請專利範圍第16項之半導體電路，其中在該RF信號頻率上，該第一阻抗與該第二阻抗的一總和之一幅度與該第二阻抗之一幅度之間的一比例大體上為0.5至1.0。
  19. 如申請專利範圍第16項之半導體電路，其中該整流電路包含直接連接至電接地的至少一電阻、直接連接至電接地的至少一電容、直接連接至電接地的至少一二極體以及直接連接至該整流電路的該輸入節點之至少另一二極體。
  20. 如申請專利範圍第10項之半導體電路，更包含：至少一第一摻雜半導體區，其內嵌在該底端半導體層並具有一p型摻雜，其中將該整流電路從該RF信號產生的一負偏壓供應到該至少一第一摻雜半導體區；以及至少一第二摻雜半導體區，其內嵌在該底端半導體層並具有一n型摻雜，其中將該整流電路從該RF信號產生的一正偏壓供應到該至少一第二摻雜半導體區。
  21. 一種機械可讀取媒體以具體實施一設計結構，用於設計、製造或測試用於一半導體結構的一設計，該設計結構包含：一第一資料，代表一射頻(RF)開關，該RF開關包括位於一絕緣層上半導體(SOI)基板上的至少一場效電晶體；一第二資料，代表一射頻(RF)信號線，該RF信號線用於傳輸一射頻(RF)信號，其中該RF信號線連接至該RF開關； 一第三資料，代表一電壓分壓器，該分壓器連接在該RF信號線與電接地之間；一第四資料，代表一整流電路，該電路連接至該電壓分壓器並從該RF信號產生至少一偏壓，該偏壓具有一時間相依幅度與該RF信號的時間相依幅度成正比，且隨時間的維度而改變，即至少大於該RF信號週期一個數量級；以及一第五資料，其代表至少一偏壓饋線，該饋線將該至少一偏壓提供給位於該SOI基板的一嵌埋絕緣層下方的一底端半導體層。
  22. 如申請專利範圍第21項之機械可讀取媒體，更包括一額外資料，代表至少一導電孔阻抗連接至該底端半導體層，其中透過該至少一導電孔將該至少一偏壓提供給該底端半導體層。
  23. 如申請專利範圍第21項之機械可讀取媒體，更包含：一第六資料，代表一天線，該天線用於傳輸該RF信號；以及一第七資料，代表其他RP信號線，該信號線連接至該RF開關與該天線。
  24. 如申請專利範圍第21項之機械可讀取媒體，其中該第三資料包括一第八資料、一第九資料、一第十資料，該第八資料代表一第一組具有一第一阻抗的至少一阻抗元件，該第九資料代表一第二組具有一第二阻抗的至少一阻抗元件，該第十資料代表該第一組至少一阻抗元件與該第二組 至少一阻抗元件之間的一串聯，其中該第一組至少一阻抗元件的一端直接連接至該RF信號線，並且其中該第二組至少一阻抗元件的一端直接連接至電接地，並且其中該第一組與該第二組之間的一共用節點直接連接至該整流電路的一輸入節點。
  25. 如申請專利範圍第21項之機械可讀取媒體，更包含：一第一其他資料，代表至少一第一摻雜半導體區，該區內嵌在該底端半導體層內並且具有一p型摻雜；一第二其他資料，代表一第一電配線結構，該結構用於將該整流電路從該RF信號所產生的一負偏壓供應至該至少一第一摻雜半導體區；一第三其他資料，代表至少一第二摻雜半導體區，該區內嵌在該底端半導體層內並且具有一n型摻雜；以及一第四其他資料，代表一第二電配線結構，該結構用於將該整流電路從該RF信號所產生的一正偏壓供應至該至少一第二摻雜半導體區。
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