TW201135886A - Semiconductor substrate, electronic device and method for manufacturing semiconductor substrate - Google Patents

Semiconductor substrate, electronic device and method for manufacturing semiconductor substrate Download PDF

Info

Publication number
TW201135886A
TW201135886A TW100101333A TW100101333A TW201135886A TW 201135886 A TW201135886 A TW 201135886A TW 100101333 A TW100101333 A TW 100101333A TW 100101333 A TW100101333 A TW 100101333A TW 201135886 A TW201135886 A TW 201135886A
Authority
TW
Taiwan
Prior art keywords
crystal
layer
sixgei
semiconductor substrate
epitaxial
Prior art date
Application number
TW100101333A
Other languages
English (en)
Inventor
Masahiko Hata
Hiroyuki Sazawa
Original Assignee
Sumitomo Chemical Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Chemical Co filed Critical Sumitomo Chemical Co
Publication of TW201135886A publication Critical patent/TW201135886A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/02447—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Recrystallisation Techniques (AREA)

Description

201135886 _ 六、發明說明： 【發明所屬之技術領域】 • 本發明係有關半導體基板、電子裝置及半導體基板之 製造方法。 【先前技術】 於專利文獻1係揭示有一種局部存在單晶氮化鎵之基 板’該基板係適合於在同一石夕基板上製造混載有電子裝置 (device)與光裝置的電子-光融合裝置。該局部存在單晶氮 化鎵之基板係於石夕基板上形成碳化^夕，並於碳化碎上局部 性地形成單晶氣化鎵’藉此於梦基板上具有局部性地使單 晶氮化鎵生長的區域。於專利文獻1中，係揭示有使用氮 化梦作為形成单晶氮化錄時的遮罩（mask)。 (專利文獻1):日本特開2004-179242號公報 【發明内容】 (發明所欲解決的課題） 然而，於專利文獻丨所揭示的碳化矽係藉由以碳化氫 系氣體與氫氣體之混合氣體將矽基板之表面熱處理而獲得 的轉化層’故無法使形成於該碳化石夕上的單晶氮化録之結 晶性充分良好。另外，由於碳化石夕與石夕的結晶晶格常數不 同，與氮化鎵也有些許晶格常數上的差異，故容易產生起 因於晶格=匹配的轉位等缺陷。從而，難以使以形成於碳 化石夕上之單晶氮化鎵為首的3族氮化物半導體之結晶性保 持良好。本發明之目的即在於提昇於石夕基板上局=性地形 成的3族氮化物半導體之結晶性。 322700 3 201135886 (解決課題的手段） 為了解決上述課題，本發明之第1態樣提供的半導體· 基板係包含：基底基板，其表面為石夕結晶；A(仏 <1)蟲晶結晶，形成於石夕結晶上之部分區域；以及3族氮 化物半導體結晶，形成於sixGe】_xc(0sx<1)蟲晶結晶上。 舉例而言，該半導體基板復包含：阻礙結晶成長之阻礙體， 係形成_結晶上，且具有露㈣結晶㈣a,sixGelxc(0 S X < 1)蠢晶結晶係形成於開口之内部。 上述半導體基板亦可於石夕結晶與SixGei xC(〇^x<1) 蟲晶結晶之間復具有形成於梦結晶之表面的SLGe| χ(〇^X <1)層之表面由碳轉化的SixGei-xC(〇蕊x<1)轉化声。另 外，該半導體基板亦可於矽結晶與蟲晶 結晶之間復具有磊晶成長的SixGeix(〇$x<1)磊晶層。 上述半導體基板亦可於SixGei-x(〇sx<1)蟲晶層與 SixGe丨-XC(0^X<1)磊晶結晶之間復具有SixGei x(〇gx<i) 磊晶結晶之表面由碳轉化的SixGei_xc(〇gx<i)轉化層。 SixGei-x(〇sx<i)磊晶層係具有例如從構成卯接合分離的 P型半導體層及N型半導體層中所選擇的丨個以上之半導 體層。SixGei-x(0gx< 1)蟲晶層亦可具有從構成隧道接合 部的P+型半導體層及N+型半導體層中所選擇的丨個以上之 半導體層。
本發明之第2態樣係提供電子裝置，其含有以上述半 導體基板中的3族氮化物半導體結晶作為活性層的電子元 件。於該電子裝置中，舉例而言，半導體基板係於SixGei xC 4 322700 201135886 (0 g X< 1)磊晶結晶上的複數個區域具有3族氮化物半導 體結晶；電子元件係形成於3族氮化物半導體結晶之各 者；複數個電子it件之中至少2個電子元件係互相串聯或 並聯連接。該電子裝置復含有使用半導體基板㈣結晶而 形成的碎元件’且⑦元件與電子元件係可互相連接。 本發明之第3態樣中係提供半導體基板之製造方法， 其係包含：於表面為碎結晶的基板之縣晶上形成阻礙結 晶成長的阻礙體的階段；形成從阻礙體之表面到達石夕結晶 之開口的階段；在露出於開口内部的石夕結晶上，形成
S1 xGei ^ x < 1)蟲晶結晶的階段；以及於S i xGenC ( 0 ^ X <1)蠢晶結晶上形成3魏化物半導體結晶的階段。 於該製绝方法中，於形成阻礙體的階段與形成3族氮 化物半導體結晶的階段之間，復包含將形成在露出於開口 内部的梦結晶之表面的SixGei x((^x<1)層之表面藉由碳 轉化’而形成SixGei.xC((^x<l)轉化層的階段；於形成3 族氮化物半導體結晶的階段中，亦可於 轉化層上形成⑽x<1)un —
、於本發明之第4態樣中所提供的半導體基板之製造方 法係具有·於表面切結晶的基板之#結晶上形成阻礙結 晶成長的_體_段；形餘阻礙體之表面職石夕結晶 =開口的階段；在露出於開σ内部的石夕結晶上形成x (夕X<1)磊晶層的階段aSixGei x(〇^x<i)磊晶層上， SlxGei-C(0^x<i)^aa|# ; SixGei-xC 结晶上形成3:族氮化物半導體結晶的階段。 322700 5 201135886 於該製造方法中’於形成SixGei_x(〇$x<1)磊晶層的 階段與形成Si xGe,-xC(0 $ X < 1)蠢晶結晶的階段之間亦可 復包含將SixGei-x(〇sx<1)蠢晶層之表面藉由碳轉化，而 形成SixGei-xC(0$x< 1)轉化層的階段；於形成SixGe| xC(〇 Sx<l)磊晶結晶的階段中，亦可KSixGeixC(〇gx<1)轉 化層上形成SixGei-xC(0S χ< 1)蟲晶結晶。 於第3及第4態樣之製造方法中，，亦可於形成開口開 口的階段與形成SixGei-xC(〇Sx< 1)磊晶結晶的階段之間 復包含將露出於開口内部的矽結晶之表面藉由蝕刻而清淨 化的階段。另外，於前述製造方法中，亦可為，矽結晶之 表面為（111)面；形成前述3族氮化物半導體結晶的階段係 具有：第1階段，形成露出有與（1U)面不同面方位的小面 結晶面的第1之3族氮化物半導體結晶；以及第2階段， 以前述小面結晶面為晶種，形成具有平行於前述基底基板 之表面的（111)A面的第2之3族氮化物半導體結晶，於前 述第1階段中，係以垂直於基底基板之表面的第丨方向之 結晶成長速度大於平行於基底基板之表面的第2方向之結 晶成長速度的條件形成第1之3族氮化物半導體結晶，於 刖述第2階段中，係以第2方向之結晶成長速度大於第j 方向之結晶成長速度的條件形成第2之3族氮化物半導體 結晶° 【實施方式】 以下，係藉由發明之實施形態而說明本發明。第1A 圖係表示半導體基板1〇〇之剖面例，第1B圖及第1C圖係 6 322700 201135886 表示半導體基板100之製造過程的剖面例。 如第1A圖所示，半導體基板100係具有：基底基板 102;3丨；^1』（0^乂<1)磊晶結晶104;3-5族化合物半導 體結晶106 ;以及阻礙體108。於阻礙體log係形成有開口 110。 基底基板102係表面為石夕結晶。基底基板1 〇2係例如 為表面附近為矽結晶的SOKSilicon On Insulator，絕緣 層上矽晶）基板，且整個主體（bulk)為矽結晶的矽晶圓 (wafer) °
SlxGei_xC(0$x<1)磊晶結晶104係於基底基板1〇2之 石夕結晶上的-顯域局部性藉由遙晶成長而形t就形成 於石夕結aa之部分區域的方法而言，除了如以下所說明地於 阻礙體108开》成開σ 110的方法之夕卜，亦可例舉在將 SixGei-xC(〇Sx< 1)磊晶結晶形成於基底基板1〇2上之全表 面後，使用微影法（photolithography)而圖案化的方法。 形成於基底基板102 SixGeiiC(〇sx<i)磊晶結 度）較好為以上。 之矽結晶上之部分區域的 晶104之縱橫比（結晶之厚度/寬 3-5族化合物半導體結晶1〇6係含有氮原子。3_5族 ，合物半導體結晶⑽係形成於SixGeixC((^x<i)蟲晶結 曰曰曰丨、04上。由於3—5族化合物半導體結晶106係形成於磊 晶成長的SixGei_xC㈣x<1)蟲晶結曰曰曰1〇4上故結晶性良 好。 當SixGei-xC(0 S X< 1)結晶例如藉由矽結晶之轉化而 322700 7 201135886 形成時’於轉化過程中SixGei_xC㈣x<1)結晶的結晶性將 降低。在此，所謂「藉由轉化而形成」係指追加於轉化後 之結晶的原子被轉化前之結晶晶格捕取。相對於此，藉由 蟲晶成長而形成的SixGei-X(0SX< 1)結晶係較藉由石夕結 晶之轉化而形成的SixGei_xC(〇Sx<丨）結晶其結^性更 良。而由於形成於基層結晶上的結晶層之結晶性會受到基 層結晶性的影響’故形成於SixGei_xC(〇芸X 土 \）蕊日日結晶 104上的3-5族化合物半導體結晶1〇6之結晶性優良。 阻礙體108係形成於基底基板1〇2之石夕結晶上二阻礙 體108係阻礙結晶之成長。於阻礙體1〇8係形成有到達基 底基板102之矽結晶的開口 110。SixGei、xC(〇gx<1)磊晶 結晶104係藉由於開口 11〇之内部結晶成長而形成。亦即， 由於阻礙體108係阻礙結晶成長，故SixGei xC(〇sx<1) 磊晶結晶104係選擇磊晶成長。sixGei_xC(〇gx<1)磊晶結 晶104係藉由選擇磊晶成長而形成於開口 11〇内。 說明半導體基板1〇〇之製造方法。如第1B圖所示， 於基底基板102之矽結晶上形成阻礙體1〇8。之後，形成 從阻礙體108之表面到達矽結晶的開口 ι1〇ο阻礙體丨〇8 係例如為氧化石夕、氮化矽、氮氧化矽，舉例而言係可由 CVD(Chemical Vapor Deposoition，化學氣相沈積）法形 成。氧化石夕亦可為由熱氧化法所形成。開口 110係例如可 使用微影法而形成。 接著’如第1C圖所示，在露出於開口 110之内部的 石夕結晶上形成SixGehCCOSxSl)磊晶結晶104。 8 322700 201135886
SlxGei_xC(^Sx<l)磊晶結晶104係藉由磊晶成長而形成。
SlxGei~xC(〇Sx<l)磊晶結晶104係可藉由例如使用氣 體狀態之石夕原料、鍺（Germanium)原料、碳原料的CVD法而 成長。以CVD法為熱CVD法時之成長溫度而言，可例舉 900°C至1100¾。以矽及碳之原料而言，可例舉：單曱基 石夕烧（SiHaCHO等燒基石夕院（aikylsilane)類。而作為錯及 碳的原料’則可例舉：單甲基鍺烷（GeH3CH3)等烷基鍺烷 (alkylgermane)類。 作為石夕原料，可例舉：單矽烷（SiH4)、二矽烷（Si2H6) 等氮化石夕。作為其他矽原料，亦可例舉：氯矽烷（SiHxCh-0 等鹵化石夕。作為鍺原料’可例舉：單鍺烷（GeHO、二鍺烷 (Ge2He)等氫化鍺。作為其他鍺原料，可例舉：氣鍺烷 (GeHxCh-x)等由化鍺。作為碳原料，可例舉：甲烷（methane)、 乙烧（ethane)、丙院（pr〇pane)等碳化氫。 此時較好為’ SixGei-xC(0Sx<l)磊晶結晶104係於開 口 110内部進行成長，且於阻礙體108上不進行結晶成長 的選擇成長。彳旦即使於阻礙體1〇8上析出SixGei_xC(〇$x <1)之多晶體等的情形中，亦可於後續工序中利用開口 110内部的31)^61-)[(：(〇$乂<1)磊晶結晶1〇4。將於阻礙體 108上析出的多結晶體與阻礙體1〇8 一起去除，留下開口 110内部的SixGei-xCCOgxd)磊晶結晶1〇4，並於後續工 序中可利用SuGe丨-xC(〇$x<i)磊晶結晶1〇4。 使SixGei-xC(0$x<l)磊晶結晶104成長後，於 S1 xGe 1 -XC (0 S X < 1)磊晶結晶;丨〇4上選擇磊晶成長3 _ 5族化 9 322700 201135886 合物半導體結晶106而形成半導體基板loo。 如上所述’半導體基板100係於表面為碎的基底基板 102與3-5族化合物半導體結晶106之間具有藉由蠢晶成 長而形成的SixGei-xC(0Sx<l)磊晶結晶1〇4，故3-5族化 合物半導體結晶106之結晶性提昇。另外’藉由將ς丨xGei_xc (0$χ<1)蠢晶結晶104之組成x予以調整，使其與於
SixGei-xC(0Sx< 1)磊晶結晶104上成長的3-5族化合物半 導體結晶10 6的晶格常數相符，即可獲得具有更良好纟士晶 性的3-5族化合物半導體結晶1〇6。 第2A圖係示有半導體基板200之剖面例。第2B圖及 第2C圖係表示半導體基板200之製造過程的剖面例。半導 體基板200係於半導體基板1〇〇的基底基板1〇2之石夕結晶 與8丨士1-；{(：(0“<1)磊晶結晶1〇4之間具有5丨如1』 (〇Sx<l)轉化層202之點上與半導體基板100不同，其他 點則共通。因此，以下係對於與半導體基板丨00不同點進 行說明。 31仏1-*(：(0$乂<1)轉化層2〇2係形成於基底基板1〇2 之石夕結晶與SiχGel-xC(0Sχ<l)磊晶結晶l04之間。SixGel-xC (〇各X< 1)轉化層202係將形成於基底基板丨02之矽結晶表 面的SixGei-JOSxSl)層之表面藉由碳轉化而形成。 半導體基板200可藉由以下程序而製造。首先，如第 2B圖所示，於基底基板1〇2上之阻礙體1〇8形成開口 11〇。 其次，將形成有開口 110的基底基板1〇2加熱至i〇0〇°c至 1100°C，且將露出於開口 11 〇内部的矽結晶之表面於氫環 10 322700 201135886 . 境下〉月淨化後’藉由離子注入法或擴散法而形成$丨{匕 (0$χ<1)層。之後藉由碳而將ShGeMO蕊x<1)轉化，形 成SixGe卜xC(〇Sx< 1)轉化層202。例如，可藉由在甲烧、 乙烷、丙烷等碳化氫氣體環境下將矽結晶表面熱處理而藉 碳將SixGei-xC(0$x<l)層予以轉化。 接著，如第2C圖所示’於SixGei-xC(Ogx< 1)轉化声 2〇2上形成SixGe卜xC(0Sx<l)蠢晶結晶1〇4。之後，於 SixGei-xC(〇Sx<i)磊晶結晶1〇4上使3-5埃化合物半導體 106選擇磊晶成長而形成半導體基板200。 於半導體基板200中，基底基板102之硬結晶與 SixGe卜xC(0$x<l)磊晶結晶104之間係具有sixGei_xc (0$χ<1)轉化層 202’故 SixGei-xC(0Sx<l)蟲晶結晶 1〇4 與基底基板102之矽係晶格匹配。由於半導體基板200具 有該構成，因而提昇3^〗-{(0$义<1)磊晶結晶1〇4之結 晶性。 第3A圖係表禾半導體基板3〇〇之剖面例。第3B圖及 第3C圖係表示半導體基板300之製造過程的剖面例。半導 體基板300係於之在半導體基板1〇〇的基底基板102之石夕 結晶與SixGehCCO^x'1)磊晶結晶1〇4之間具有SixGew (〇Sx< 1)磊晶層302之點上與半導體基板100不同，其他 點則相同。因此，以下係針對與半導體基板1 〇〇的不同點 進行說明。
SixGe^O^xd)蠢晶層302係磊晶成長於基底基板 102之石夕結晶與sixGei-xC(OSx< 1)磊晶結晶104之間的 11 322700 201135886 層。SixGei-JOSxSl)磊晶層302亦可為從構成pn接合分 離的P型半導體層及N型半導體層中選擇的1個以上之半 導體層。例如，當於P型摻雜有矽結晶時，藉由在SixGeh (0$χ<1)磊晶層302具有N型半導體層而可形成pri接合 分離。由於SixGei-x(OSx< 1)蟲晶層302具有P型半導體 層及N型半導體層，故SixGei-x(OSx<l)磊晶層302亦可 具有pn接合分離。
SixGei-x(0 Sx<l)蠢晶層302亦可具有由構成pn接合 分離的P型半導體層及N型半導體層構成的複數組pn接合 分離層。例如，SixGe^COSx; 1)磊晶層302係依序具有p 型半導體層、N型半導體層、P型半導體層、以及n型半導 體層。 另外，SixGei-x(〇Sx< 1)磊晶層302亦可為從構成隧 道接合部的P+型半導體層及矿型半導體層所選擇的丨個以 上半導體層《例如，當於P+型摻雜有矽結晶時，由於 SixGehCOSxSl)磊晶層302具有jf型半導體層而可形成 隧道接合部》
SixGeWOQCl)遙晶層3〇2亦可具有由構成隧道接 合部的P+型半導體層及N+型半導體層構成的複數組随道接 合層。例如’ SiKOSK υ蟲晶層3〇2係依序具有p+ 型半導體層、N+型半導體層、p+型半導體層、以及N+型半 導體層。P+型半導體層及N+型半導體層之各者的有效雜質 浪度係5xl〇18/cm3以上，較好為lxlO'on3以上。 半導體基板300可藉由以⑹ 稽由以下程序製造。首先，如第3Β 322700 201135886 圖所示，於基底基板102上之阻礙體1〇8形成開口 11〇。 其次，於露出於開口 Π0之内部的矽結晶上形成SixGei χ (〇 S χ < 1)磊晶層302。又，於開口 11 〇之内部露出的矽結 晶矽藉由於氫環境下處理而清淨化。 接著，如第3C圖所示’於SixGehCOSxCl)磊晶層 302上’形成sixGei-xC(OSx<l)磊晶結晶1〇4。之後，於
SixGe^CCO S χ< 1)磊晶結晶丨〇4上選擇磊晶成長3_5族化 合物半導體結晶106而形成半導體基板3〇〇。 由於在基底基板102之矽結晶含有若干缺陷，故當沒 有SixGe^OSxci)磊晶層3〇2時將會形成受到存在於基 底基板102之缺陷影響的SixGei-xC(〇Sx< 1)磊晶結晶1〇4。 相對於此，SixGenCOSxd)磊晶層302因磊晶成長而形 成’故缺陷之存在機率較小。從而，於半導體基板3〇〇中， 形成有反映了品質良好之SixGei-x(OSx< 1)遙晶層302結 晶性的高結晶性8丨3^61-尤（0$乂<1)磊晶結晶1〇4。 第4A圖係表示半導體基板4〇〇之剖面例。第4B圖及 第4C圖係表示半導體基板4〇〇之製造過程的剖面例。半導 體基板400係於半導體基板300的SixGeUOSx^)磊晶 層302與SixGel xC(OSx<l)磊晶結晶1〇4之間具有 SixGehCCOSxd)轉化層402之點上與半導體基板300不 同’其他點則為共通。因此，以下係對於其與半導體基板 300不同點進行說明。
SixGei-xC(OSx< 1)轉化層 402 係形成於 SixGei-x(OSx < 1)蠢晶層302與SixGei-xC(OSx< 1)蠢晶結晶1〇4之間。 13 322700 201135886
SixGeuCCOSxSl)轉化層 402 係將 SixGehQgxSl)磊晶 層302之表面藉由碳轉化而形成。 半導體基板400可藉由以下程序而製造。首先，如第 4B圖所示，於基底基板1〇2上之阻礙體1〇8形成開口 11〇。 其次，於在開口 110之内部露出的矽結晶之表面形成
SixGei-x(0^x< 1)遙晶層 302。接著，將 sixGei-x(0^x< 1) 蟲晶層302之表面藉由碳素而轉化，形成sixGei_xc(〇gx <1)轉化層402cSixGei-x(0$x<i)磊晶層3〇2之表面係例 如可在曱烧、乙院、丙院等碳化氫系氣體之環境下將 SixGei-x(OSx< 1)蟲晶層302之表面熱處理而藉此轉化。 接著，如第4C圖所示，於SixGehCCOSxCl)轉化層 402上形成SixGei-xC(OSx<l)磊晶結晶1〇4。之後，於 SixGei-xC(OSx< 1)磊晶結晶1〇4上選擇磊晶成長3_5族化 合物半導體結晶106而形成半導體基板4〇〇。 半導體基板400係於SixGehCOSxsi)磊晶層3〇2與
SixGei-xC(OSx< 1)磊晶結晶 1〇4 之間具有 sixGei-xC(0gx < 1)轉化層402。從而，SixGei-xC(OSx< 1)磊晶結晶 與SixGehCOSxSl)磊晶結晶302之矽係晶格匹配。結果， 提高SixGei-xC(0Sx< 1)磊晶結晶1〇4之結晶性。 第5A圖係表示半導體基板500之剖面例。第5B圖係 表示半導體基板500之製造過程的剖面例。半導體基板5〇〇 係具有於縱方向成長的第1結晶502與沿著阻礙體1 〇8之 表面橫方向成長的第2結晶504作為3-5族化合物半導體 結晶。基底基板1 02之石夕結晶表面為（111)面。第2結晶 322700 14 201135886 -504係具有平行於基底基板1〇2之表面的面，其平行的面 為（m)A面。 半導體基板500可藉由以下程序形成。首先，如第5B 圖所不，形成SLGe丨-xC(〇Sx< 1)磊晶結晶1〇4。接著，形 成路出與（1Π)面為不同面方位的小面（facet)結晶面5〇6 的族化合物半導體第1結晶5〇2(第1階段）。例如， 形成相對於阻礙體1〇8之表面突出而露出的第1結晶5〇2。 第1結晶502亦可在平行於基底基板i〇2之表面的面之兩 側具有小面結晶面506。 在此’小面結晶面506係例如為與（111)面不同的低指 數面。小面結晶面506係（lnm)面（1、n、m為整數），較好 為滿足l$|l| + |n| + |m| (絕對值）^7之條件的面。 接續第1階段，以小面結晶面506作為晶種（seed)面， 形成具有平行於基底基板1〇2之表面的（m)A面的3_5族 化合物半導體之第2結晶504(第2階段）。 於第1階段中，係以垂直於基底基板102之表面的第i 方向之結晶成長速度大於平行於基底基板1〇2之表面的第 方向之結晶成長速度的結晶成長條件形成第丨結晶5〇2。 亦可使非平行於基底基板102之表面的所有方向之結晶成 長迷度大於平行於基底基板102之表面的第2方向之結晶 成長迷度。藉由以該條件使第1結晶502結晶成長，即可 M翅時間形成具有小面結晶面506的第1結晶5〇2。 之後，於第2階段中，係以第2方向之結晶成長速度 大於苐1方向之結晶成長速度的結晶成長條件形成第2結 322700 15 201135886 晶504。於半導體基板500中’在平行於基底基板i〇2之 表面的方向成長的第2結晶504之面係較第1 a圖的3-5 族化合物半導體結晶106之面大，故可提高形成於半導體 基板500上的電子元件之設計自由度。 於以上說明的半導體基板100至半導體基板500中， 基底基板102之矽結晶係可藉由蝕刻（etching)表面而清 淨化。3-5族化合物半導體結晶係5族原子為n，3族原子 為 B、Al、Ga、In、Sc、Y、以及由鑭系元素（Lanthanoid) 原子構成的群中選出的至少1個原子。3_5族化合物半導 體結晶係可含有組成彼此相異的2個以上之結晶層。3-5 族化合物半導體結晶係可含有添加雜質彼此不同的2個以 上之結晶層。 於以上所說明的半導體基板100至半導體基板500的 3-5族化合物半導體結晶係可適用於電子元件之活性層。 第6圖係表示電子裝置600之剖面例。電子裝置600係具 有複數個3-5族化合物半導體結晶1〇6，電子元件602及 電子元件606係分別於3-5族化合物半導體結晶106形成 複數個。 複數個電子元件之中，至少2個電子元件602及電子 元件606係分別具有電極604及電極608，且彼此以配線 614連接。電子元件602與電子元件606間的連接可為串 連亦可為並聯。另外，電子裝置600係具有使用基底基板 102之發結晶形成的矽元件610，矽元件610係具有端子 612°石夕元件61〇與電子元件606係藉由配線616而互相連 16 322700 201135886 • 接。 於申請專利範圍、說明書、以及圖式中所示之裝置、 系統、及方法中的動作、程序、步驟、以及階段等各處理 之執行程序，若未特別以「之前」、「事先」等明示，或除 了將前處理之輸出用於後處理的情形外，應留意其可藉由 任意順序實現。關於申請專利範圍、說明書、以及圖式中 之動作流程，雖為了方便而使用「首先」、「接著」等進行 說明，但並不意謂其必須以上述順序實施。 【圖式簡單說明】 第1A圖表示半導體基板100之剖面例。 第1B圖表示半導體基板100之製造過程的剖面例。 第1C圖表示半導體基板100之製造過程的剖面例。 第2A圖表示半導體基板200之剖面例。 第2B圖表示半導體基板200之製造過程的剖面例。 第2C圖表示半導體基板200之製造過程的剖面例。 第3A圖表示半導體基板300之剖面例。 第3B圖表示半導體基板300之製造過程的剖面例。 第3C圖表示半導體基板300之製造過程的剖面例。 第4A圖表示半導體基板400之剖面例。 第4B圖表示半導體基板400之製造過程的剖面例。 第4C圖表示半導體基板400之製造過程的剖面例。 第5A圖表示半導體基板500之剖面例。 第5B圖表示半導體基板500之製造過程的剖面例。 第6圖表示電子裝置600的剖面例。 17 322700 201135886 【主要元件符號說明】 100、200、300、400、500 半導體基板 102 基底基板 104 SixGei-xC(0Sx< 1)蟲晶結晶 106 3-5族化合物半導體結晶 108 阻礙體 110 開口 202、402 SixGei-xC(0-x<l)轉化層 302 SixGei-x(0$x〈l)蟲晶層 502 第1結晶 504 第2結晶 506 小面結晶面 600 電子裝置 602 、 606 電子元件 604 、 608 電極 610 矽元件 614、616 配線 612 端子 18 322700

Claims (1)

  1. 201135886 V . 七、申請專利範圍： 1. 一種半導體基板，其係包含： 基底基板，其表面為石夕結晶； SlxGei-xC(〇Sx<1)磊晶結晶，形成於前述矽結晶 上之部分區域；以及 3族氣化物半導體結晶，形成於前述SixGei-xC(〇s x<l)磊晶結晶上。 2. 如申請專利範圍第丨項所述之半導體基板，其復包含： 阻礙結晶成長之阻礙體，係形成於前述矽結晶上， 且具有露出前述石夕結晶的開口， 前述SixGe^CCO$X< 1)磊晶結晶係形成於前述開 口之内部。 3. 如申請專利範圍第丨項所述之半導體基板，其中，前述 石夕結晶與前述SixGei-xC(〇Sx<i)磊晶結晶之間，復具 有形成於前述矽結晶之表面的SixGei_x(0$x<丨）層之 表面由碳轉化的SixGei-xC(〇Sx<l)轉化層。 4·如申請專利範圍第1項所述之半導體基板，其中，於前 述石夕結晶與前述SixGei-xC(OSx<l)磊晶結晶之間，復 具有蟲晶成長的SixGei-x(OSx<l)蠢晶層。 5.如申請專利範圍第4項所述之半導體基板，其中，於前 述 SixGei-x(〇$x<i)磊晶層與前述 sixGei-xC(0$x<i) 蟲晶結晶之間，復具有前述SixGe^COSxd)磊晶結晶 之表面由碳轉化的SixGehCCOSxd)轉化層。 6·如申請專利範圍第4項所述之半導體基板，其中，前述 1 322700 201135886 SLGei-x(0^x< 1)蟲晶層係具有從構成pn接合分離的p 型半導體層及N型半導體層中所選擇的丨個以上之半導 體層。 7·如申請專利範圍第4項所述之半導體基板，其中，前述 SixGehCOS X < 1)磊晶層係具有從構成隧道接合部的 P+型半導體層及N+型半導體層中所選擇的1個以上之半 導體層。 8. —種電子裝置，係具有以申請專利範圍第丨項所述之半 導體基板中的前述3族氮化物半導體結晶作為活性層 的電子元件。 9. 如申請專利範圍第8項所述之電子裝置，其中， 前述半導體基板係於前述SixGei_xC(〇gx<1)磊晶 結晶上的複數個區域具有前述3族氮化物半導體結晶； 前述電子元件係形成於前述3族氮化物半導體結 晶之各者； 複數個前述電子元件中之至少2個前述電子元件 係互相串聯或並聯連接。 10·如申請專利範圍第8項所述之電子裝置，其中，復含有 使用前述半導體基板的前述石夕結晶而形成的石夕元件， 刖述矽元件與前述電子元件係互相連接。 11· 一種半導體基板之製造方法，其係包含： 於表面為矽結晶的基底基板之前述矽結晶上形成 阻礙結晶成長的阻礙體的階段； 形成從前述阻礙體之表面到達前述矽結晶之開口 322700 2 201135886 V - 的階段； . 在露出於前述開口内部的前述矽結晶上，形成 Slx(iei-xC(〇Sx<l)磊晶結晶的階段；以及 於前述SixGei-xC(0$x<1)蟲晶結晶上形成3族氮 化物半導體結晶的階段。 12·如申請專·圍第n項所述之半導體基板的製造方法， 其中’復包含將形成在露出於前述開口内部的前述石夕結 晶之表面的SixGei-x((^x<1)層之表面藉由碳轉化，而 形成SixGei-xC(〇Sx< 1)轉化層的階段； 於形成前述SixGei-xCCOSxd)磊晶結晶的階段中， 於前述SixGenCXOSK 1)轉化層上形成前述SixGei』 (〇$χ<1)遙晶結晶。 13. —種半導體基板之製造方法，其係具有： 於表面為矽結晶的基底基板之前述石夕結晶上形成 阻礙結晶成長的阻礙體的階段； 形成從前述阻礙體之表面到達前述矽結晶之開口 的階段； 在露出於前述開口内部的前述矽結晶上形成 SixGei-x(OSx< 1)磊晶層的階段； 於前述SixGehCOSxsl)磊晶層上，形成sixGei_xc (〇^ x< 1)磊晶結晶的階段；以及 於前述SixGei-xC(〇Sx< 1)磊晶結晶上形成3族氮 化物半導體結晶的階段。 14·如申請專利範圍第13項所述之半導體基板的製造方法， 3 322700 201135886 其中，復包含將SixGei-x(〇gx<l)磊晶層之表面藉由碳 轉化，而形成SixGe^CCOSxCl)轉化層的階段； 於形成前述SixGei-xC(OSx<l)磊晶結晶的階段中， 於前述SixGe^CCOSxCl)轉化層上形成前述SixGei疋 磊晶結晶。 15. 如申請專利範圍第u項所述之半導體基板之製造方法， 其中，復包含將露出於前述開口内部的前述矽結晶之表 面藉由韻刻而清淨化的階段。 16. 如申請專利範圍第1丨項所述之半導體基板之製造方法， 其中， 前述矽結晶之表面為（111)面； 形成前述3族氮化物半導體結晶的階段係具有： 第1階段，形成露出有與（111)面不同面方位的小 面結晶面的第1之3族氮化物半導體結晶；以及 第2階段，以前述小面結晶面為晶種，形成具有平 行於前述基底基板之表面的（111)A面的第2之3族氮 化物半導體結晶， 於前述第1階段中，係以垂直於前述基底基板之表 面的第1方向之結晶成長速度大於平行於前述基底基 板之表面的第2方向之結晶成長速度的條件形成前述 第1之3族氮化物半導體結晶， 於前述第2階段中’係以前述第2方向之結晶成長 速度大於刖述第1方向之結晶成長速度的條件形成前 述第2之3族氮化物半導體結晶。 322700 4
TW100101333A 2010-01-15 2011-01-14 Semiconductor substrate, electronic device and method for manufacturing semiconductor substrate TW201135886A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2010007463 2010-01-15

Publications (1)

Publication Number Publication Date
TW201135886A true TW201135886A (en) 2011-10-16

Family

ID=44304205

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100101333A TW201135886A (en) 2010-01-15 2011-01-14 Semiconductor substrate, electronic device and method for manufacturing semiconductor substrate

Country Status (6)

Country Link
US (1) US20120280275A1 (zh)
JP (1) JP2011166129A (zh)
KR (1) KR20120112635A (zh)
CN (1) CN102714144A (zh)
TW (1) TW201135886A (zh)
WO (1) WO2011086929A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102261800B (zh) 2010-05-28 2016-03-30 博西华家用电器有限公司 用于制冷器具的低压储物单元以及制冷器具
CN103646858A (zh) * 2013-12-03 2014-03-19 中国电子科技集团公司第十三研究所 采用SiGeC缓冲层在Si衬底上生长GaN的方法
US9419138B2 (en) 2014-09-29 2016-08-16 International Business Machines Corporation Embedded carbon-doped germanium as stressor for germanium nFET devices
JP2021005654A (ja) * 2019-06-26 2021-01-14 ソニーセミコンダクタソリューションズ株式会社 撮像装置及び電子機器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789887A (en) * 1985-04-23 1988-12-06 Alpha Industries, Inc. Controlling oscillator
JPS63305511A (ja) * 1987-06-05 1988-12-13 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
JPH08213640A (ja) * 1994-08-15 1996-08-20 Texas Instr Inc <Ti> 窒化ｉｉｉ−ｖ化合物共鳴トンネリングダイオード
US6403975B1 (en) * 1996-04-09 2002-06-11 Max-Planck Gesellschaft Zur Forderung Der Wissenschafteneev Semiconductor components, in particular photodetectors, light emitting diodes, optical modulators and waveguides with multilayer structures grown on silicon substrates
US6069394A (en) * 1997-04-09 2000-05-30 Matsushita Electronics Corporation Semiconductor substrate, semiconductor device and method of manufacturing the same
JP3461819B2 (ja) * 2001-06-14 2003-10-27 松下電器産業株式会社 半導体結晶膜の製造方法
US7018909B2 (en) * 2003-02-28 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Forming structures that include a relaxed or pseudo-relaxed layer on a substrate
US7812249B2 (en) * 2003-04-14 2010-10-12 The Boeing Company Multijunction photovoltaic cell grown on high-miscut-angle substrate
DE10318284A1 (de) * 2003-04-22 2004-11-25 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
DE60323098D1 (de) * 2003-09-26 2008-10-02 Soitec Silicon On Insulator Verfahren zur Herstellung vonn Substraten für epitakitisches Wachstum
US7190007B2 (en) * 2004-08-05 2007-03-13 International Business Machines Corporation Isolated fully depleted silicon-on-insulator regions by selective etch
JP4645313B2 (ja) * 2005-06-14 2011-03-09 富士電機システムズ株式会社 半導体装置
US20070023761A1 (en) * 2005-07-26 2007-02-01 Robbins Virginia M Silicon carbon germanium (SiCGe) substrate for a group III nitride-based device
JP2007073873A (ja) * 2005-09-09 2007-03-22 Showa Denko Kk 半導体素子
JP2007095800A (ja) * 2005-09-27 2007-04-12 Toshiba Ceramics Co Ltd 半導体基板の製造方法
US8502263B2 (en) * 2006-10-19 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitter-based devices with lattice-mismatched semiconductor structures
JP5400276B2 (ja) * 2007-04-05 2014-01-29 トヨタ自動車株式会社 ＳｉＣＧｅ結晶薄膜の製造方法

Also Published As

Publication number Publication date
US20120280275A1 (en) 2012-11-08
KR20120112635A (ko) 2012-10-11
CN102714144A (zh) 2012-10-03
JP2011166129A (ja) 2011-08-25
WO2011086929A1 (ja) 2011-07-21

Similar Documents

Publication Publication Date Title
US5760426A (en) Heteroepitaxial semiconductor device including silicon substrate, GaAs layer and GaN layer #13
JP4223219B2 (ja) 窒化ガリウム半導体層の製造方法
US9520285B2 (en) Silicon carbide epitaxy
US20120305992A1 (en) Hybrid monolithic integration
JP2005320237A (ja) 非極性ａ面窒化物半導体単結晶基板およびその製造方法
US20070032053A1 (en) Method of producing silicon carbide semiconductor substrate, silicon carbide semiconductor substrate obtained thereby and silicon carbide semiconductor using the same
JP5192785B2 (ja) 窒化物半導体装置の製造方法
JP5230116B2 (ja) 高配向性シリコン薄膜の形成方法、３次元半導体素子の製造方法及び３次元半導体素子
JP5997258B2 (ja) オフ角を備えているシリコン単結晶とｉｉｉ族窒化物単結晶の積層基板と、その製造方法
TW201135886A (en) Semiconductor substrate, electronic device and method for manufacturing semiconductor substrate
US9337029B2 (en) Structure including gallium nitride substrate and method of manufacturing the gallium nitride substrate
JP2002249400A (ja) 化合物半導体単結晶の製造方法およびその利用
JP4535935B2 (ja) 窒化物半導体薄膜およびその製造方法
JP2023096845A (ja) 窒化物半導体膜を作製するためのテンプレート及びその製造方法
JP5340984B2 (ja) 窒化物半導体薄膜の成長方法および窒化物半導体規則混晶
JP2003212694A (ja) 電子素子基板上へのＳｉＣ又はＧａＮ単結晶の成長方法
US20080128813A1 (en) Semiconductor Device and Manufacturing Method Thereof
TW201245032A (en) Method for manufacturing flat substrate proposed by incremental-width nanorod with partial coating
JP2020038968A (ja) 半導体積層構造体の製造方法及び半導体積層構造体
GB2514268A (en) Silicon carbide epitaxy
JP2005136200A (ja) 窒化物半導体結晶層の作製方法、窒化物半導体結晶層、及び窒化物半導体結晶層作製用の基材
JP4860665B2 (ja) 窒化ホウ素の単結晶薄膜構造およびその製造方法
JP5313976B2 (ja) 窒化物半導体薄膜およびその成長方法
JP4206609B2 (ja) 半導体装置およびその製造方法ならびに半導体基板の製造方法
JP5458037B2 (ja) 窒化物半導体薄膜の成長方法