CN102714144A - 半导体基板、电子器件及半导体基板的制造方法 - Google Patents
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Abstract
本发明提供一种半导体基板，包括：表面为硅结晶的衬底基板、形成于硅结晶上的部分区域的SixGe1-xC(0≤x＜1)外延结晶、形成于SixGe1-xC(0≤x＜1)外延结晶上的III族氮化物半导体结晶。作为一例，该半导体基板还还包括形成于所述硅结晶上、具有露出所述硅结晶的开口且阻碍结晶生长的阻碍体，所述SixGe1-xC(0≤x＜1)外延结晶形成于开口内部。
Description
技术领域
本发明涉及半导体基板、电子器件及半导体基板的制造方法。
背景技术
在专利文献1中公开了单晶氮化镓局部基板，其适用于制造在同一硅基板上混载有电子器件和光器件的电-光融合器件。该单晶氮化镓局部基板通过在硅基板上形成碳化硅，并在碳化硅上局部形成单晶氮化镓，从而具有在硅基板上局部生长有单晶氮化镓的区域。在专利文献1中公开了使用氮化硅作为形成单晶氮化镓时的掩模。
专利文献1：日本特开2004-179242号公报
发明内容
发明要解决的问题：
然而，由于专利文献1所公开的碳化硅是由烃类气体与氢气的混合气体对硅基板的表面进行热处理而得到的变质层，因此，在该碳化硅上形成的单晶氮化镓的结晶性不够好。另外，由于碳化硅与硅的晶格常数不同，与氮化镓的晶格常数也略有不同，因此容易由于晶格失配而引起错位等缺陷。从而难以保证形成在碳化硅上的以单晶氮化镓为代表的III族氮化物半导体具有良好的结晶性。本发明的目的是提高在硅基板上局部形成的III族氮化物半导体的结晶性。
解决问题的手段：
为了解决上述问题，在本发明第一方案中提供一种半导体基板，包括：表面为硅结晶的衬底基板、在硅结晶上的部分区域形成的SixGe1-xC(0≤x＜1)外延结晶、在SixGe1-xC(0≤x＜1)外延结晶上形成的III族氮化物半导体结晶。作为一例，该半导体基板还包括形成在硅结晶上、具有露出硅结晶的开口，并且阻碍结晶生长的阻碍体，所述SixGe1-xC(0≤x＜1)外延结晶形成在开口内部。
上述半导体基板在硅结晶与SixGe1-xC(0≤x＜1)外延结晶之间可以具有SixGe1-xC(0≤x＜1)变质层，所述SixGe1-xC变质层是形成于所述硅结晶表面的SixGe1-x(0≤x＜1)层的表面在碳的作用下发生变质而形成的。另外，该半导体基板在硅结晶与SixGe1-xC(0≤x＜1)外延结晶之间可以进一步具有外延生长的SixGe1-x(0≤x＜1)外延层。
上述半导体基板在SixGe1-x(0≤x＜1)外延层与SixGe1-xC(0≤x＜1)外延结晶之间可以进一步具有SixGe1-xC(0≤x＜1)变质层，所述SixGe1-xC变质层是所述SixGe1-x(0≤x＜1)外延结晶的表面在碳的作用下发生变质而形成的。SixGe1-x(0≤x＜1)外延层具有例如从构成pn结隔离的P型半导体层及N型半导体层选择的一个以上的半导体层。SixGe1-x(0≤x＜1)外延层可以具有从构成隧道结部的P+型半导体层及N+型半导体层选择的一个以上的半导体层。
在本发明第二方案中提供一种电子器件，包含将上述半导体基板中的III族氮化物半导体结晶作为活性层的电子元件。在该电子器件中，作为一例，半导体基板在SixGe1-xC(0≤x＜1)外延结晶上的多个区域具有III族氮化物半导体结晶，电子元件形成于各个III族氮化物半导体结晶，多个电子元件中的至少两个电子元件相互串联或并联连接。该电子器件可以还包括使用半导体基板中的硅结晶形成的硅元件，硅元件与电子元件可以相互连接。
在本发明第三方案中提供一种半导体基板的制造方法，包括：在表面为硅结晶的基板的硅结晶上形成阻碍结晶生长的阻碍体的步骤；形成从阻碍体的表面抵达硅结晶的开口的步骤；在开口内部露出的硅结晶上形成SixGe1-xC(0≤x＜1)外延结晶的步骤；以及在SixGe1-xC(0≤x＜1)外延结晶上形成III族氮化物半导体结晶的步骤。
在该制造方法中，在形成阻碍体的步骤与形成III族氮化物半导体结晶的步骤之间还包括：利用碳使开口内部露出的硅结晶表面上形成的SixGe1-x(0≤x＜1)层的表面发生变质从而形成SixGe1-xC(0≤x＜1)变质层的步骤；在形成SixGe1-xC(0≤x＜1)外延结晶的步骤中，在SixGe1-xC(0≤x＜1)变质层上形成SixGe1-xC(0≤x＜1)外延结晶。
在本发明第四方案中提供一种半导体基板的制造方法，包括：在表面为硅结晶的衬底基板的硅结晶上形成阻碍结晶生长的阻碍体的步骤；形成从阻碍体的表面抵达硅结晶的开口的步骤；在开口内部露出的硅结晶上形成SixGe1-x(0≤x＜1)外延层的步骤；在SixGe1-x(0≤x＜1)外延层上形成SixGe1-xC(0≤x＜1)外延结晶的步骤；以及在SixGe1-xC(0≤x＜1)外延结晶上形成III族氮化物半导体结晶的步骤。
在该制造方法中，在形成SixGe1-x(0≤x＜1)外延层的步骤与形成SixGe1-xC(0≤x＜1)外延结晶的步骤之间可以还包括：利用碳使SixGe1-x(0≤x＜1)外延层的表面发生变质从而形成SixGe1-xC(0≤x＜1)变质层的步骤；在形成SixGe1-xC(0≤x＜1)外延结晶的步骤中，可以在SixGe1-xC(0≤x＜1)变质层上形成SixGe1-xC(0≤x＜1)外延结晶。
在第三方案及第四方案的制造方法中，在形成开口的步骤与形成SixGe1-xC(0≤x＜1)外延结晶的步骤之间可以还包括：通过对开口内部露出的硅结晶表面进行蚀刻而清洁化的步骤。另外，在这些制造方法中，硅结晶的表面为(111)面；形成III族氮化物半导体结晶的步骤包括：第一步骤，形成露出了与(111)面的面方向不同的晶面的第一III族氮化物半导体结晶；以及第二步骤，将晶面作为晶种，形成具有与衬底基板的表面平行的(111)A面的第III族氮化物半导体结晶；在第一步骤中，在垂直于衬底基板表面的第一方向上的结晶生长速度大于平行于衬底基板表面的第二方向上的结晶生长速度的条件下形成第一III族氮化物半导体结晶；在第二步骤中，在第二方向上的结晶生长速度大于第一方向上的结晶生长速度的条件下形成第III族氮化物半导体结晶。
附图说明
图1A显示半导体基板100的截面例；
图1B显示半导体基板100的制造过程中的截面例；
图1C显示半导体基板100的制造过程中的截面例；
图2A显示半导体基板200的截面例；
图2B显示半导体基板200的制造过程中的截面例；
图2C显示半导体基板200的制造过程中的截面例；
图3A显示半导体基板300的截面例；
图3B显示半导体基板300的制造过程中的截面例；
图3C显示半导体基板300的制造过程中的截面例；
图4A显示半导体基板400的截面例；
图4B显示半导体基板400的制造过程中的截面例；
图4C显示半导体基板400的制造过程中的截面例；
图5A显示半导体基板500的截面例；
图5B显示半导体基板500的制造过程中的截面例；
图6显示电子器件600的截面例。
具体实施方式
以下通过发明实施方式对本发明进行说明。图1A显示半导体基板100的截面例，图1B及图1C显示半导体基板100的制造过程中的截面例。
如图1A所示，半导体基板100具有衬底基板102、SixGe1-xC(0≤x＜1)外延结晶104、III-V族化合物半导体结晶106和阻碍体108。在阻碍体108中形成有开口110。
衬底基板102的表面为硅结晶。衬底基板102，例如为在表面附近采用硅结晶的SOI(Silicon-On-Insulator，绝缘衬底上的硅)基板、本体(Bulk)的整体采用硅结晶的硅晶片。
SixGe1-xC(0≤x＜1)外延结晶104通过在衬底基板102的硅结晶上的部分区域上进行局部外延生长而形成。作为形成在硅结晶的部分区域上的方法，除了如下所述的在阻碍体108上形成开口110的方法以外，也可以采用在衬底基板102的整个面上形成了SixGe1-xC(0≤x＜1)外延结晶后使用光刻法进行构图的方法。
形成在衬底基板102的硅结晶上的部分区域的SixGe1-xC(0≤x＜1)外延结晶104的长宽比(结晶的厚度/宽度)最好为
以上。
III-V族化合物半导体结晶106包含氮原子。III-V族化合物半导体结晶106形成于SixGe1-xC(0≤x＜1)外延结晶104上。由于III-V族化合物半导体结晶106形成于外延生长的SixGe1-xC(0≤x＜1)外延结晶104上，因此，结晶性良好。
当SixGe1-xC(0≤x＜1)结晶例如是通过硅结晶变质而形成时，在变质过程中使SixGe1-xC(0≤x＜1)结晶的结晶性降低。此处，“通过变质而形成”是指使添加到变质后的结晶中的原子融入变质前的结晶晶格中。对此，通过外延生长而形成的SixGe1-xC(0≤x＜1)结晶比通过硅变质而形成的SixGe1-xC(0≤x＜1)结晶具有更好的结晶性。形成于基底结晶上的结晶层的结晶性由于受到基底结晶性的影响，因此，比形成于SixGe1-xC(0≤x＜1)外延结晶104上的III-V族化合物半导体结晶106具有更好的结晶性。
阻碍体108形成于衬底基板102的硅结晶上。阻碍体108阻碍结晶生长。在阻碍体108中形成的开口110抵达衬底基板102的硅结晶。SixGe1-xC(0≤x＜1)外延结晶104通过在开口110的内部进行结晶生长而形成。即，由于阻碍体108阻碍了结晶生长，因此，SixGe1-xC(0≤x＜1)外延结晶104进行选择性外延生长。SixGe1-xC(0≤x＜1)外延结晶104通过进行选择性外延生长而形成于开口110内。
对半导体基板100的制造方法进行说明。如图1B所示，在衬底基板102的硅结晶上形成阻碍体108。此后，形成从阻碍体108表面抵达硅结晶的开口110。阻碍体108例如为氧化硅、氮化硅、氮氧化硅，作为一例，可以使用CVD(Chemical Vapor Deposition，化学气相沉积)法形成。氧化硅也可以通过热氧化法形成。开口110例如可以使用光刻法形成。
然后，如图1C所述，在开口110的内部露出的硅结晶上形成SixGe1-xC(0≤x＜1)外延结晶104。SixGe1-xC(0≤x＜1)外延结晶104通过外延生长而形成。
例如可以通过使用气态的硅原料、锗原料、碳原料的CVD法使SixGe1-xC(0≤x＜1)外延结晶104进行生长。当CVD法为热CVD法时，生长温度为900℃～1100℃。硅和碳的原料为单甲基硅烷(SiH3CH3)等烷基硅烷类。锗和碳的原料为单甲基锗烷(GeH3CH3)等烷基锗烷类。
硅原料为单硅烷(SiH4)、二硅烷(Si2H6)等氢化硅。作为其他硅原料，可以举出氯硅烷(SiHxCl4-x)等卤化硅。锗原料，可以举出单锗烷(GeH4)、二锗烷(Ge2H6)等氢化锗。其他锗原料，可以举出氯锗烷(SiHxCl4-x)等卤化锗。碳原料，可以举出甲烷、乙烷、丙烷等烃。
在此情形中，SixGe1-xC(0≤x＜1)外延结晶104在开口110的内部进行生长，最好在阻碍体108上进行不产生结晶生长的选择性生长。然而，在阻碍体108上有SixGe1-xC(0≤x＜1)的多结晶等析出时，也可以在后续步骤中利用开口110内部的SixGe1-xC(0≤x＜1)外延结晶104。将在阻碍体108上析出的多结晶与阻碍体108共同去除，保留开口110内部的SixGe1-xC(0≤x＜1)外延结晶104，以便在后续步骤中利用SixGe1-xC(0≤x＜1)外延结晶104。
在使SixGe1-xC(0≤x＜1)外延结晶104生长后，使III-V族化合物半导体结晶106在SixGe1-xC(0≤x＜1)外延结晶104上进行选择性外延生长，从而形成半导体基板100。
如上所述，半导体基板100在表面为硅的衬底基板102与III-V族化合物半导体结晶106之间具有通过外延生长而形成的SixGe1-xC(0≤x＜1)外延结晶104，因此，提高了III-V族化合物半导体结晶106的结晶性。另外，通过调整SixGe1-xC(0≤x＜1)外延结晶104的组分x，使其与在SixGe1-xC(0≤x＜1)外延结晶104上生长的III-V族化合物半导体结晶106的晶格常数相匹配，从而能够得到具有更佳结晶性的III-V族化合物半导体结晶106。
图2A显示半导体基板200的截面例。图2B及图2C显示半导体基板200的制造过程中的截面例。与半导体基板100不同的是，半导体基板200在半导体基板100中的衬底基板102的硅结晶与SixGe1-xC(0≤x＜1)外延结晶104之间具有SixGe1-xC(0≤x＜1)变质层202，除此之外均与半导体基板100相同。因此，以下仅对与半导体基板100的不同点进行说明。
SixGe1-xC(0≤x＜1)变质层202形成于衬底基板102的硅结晶与SixGe1-xC(0≤x＜1)外延结晶104之间。SixGe1-xC(0≤x＜1)变质层202通过碳使形成于衬底基板102的硅结晶表面的SixGe1-x(0≤x＜1)层的表面发生变质而形成。
半导体基板200可以通过以下顺序进行制造。首先，如图2B所示，在衬底基板102上的阻碍体108中形成开口110。然后，以1000℃～1100℃的温度对形成有开口110的衬底基板102进行加热，在氢气环境气中对在开口110内部露出的硅结晶表面进行清洁化后，通过离子注入法或扩散法形成SixGe1-x(0≤x＜1)层。此后，通过碳使SixGe1-x(0≤x＜1)层变质，形成SixGe1-xC(0≤x＜1)变质层202。通过在例如甲烷、乙烷、丙烷等烃类气体的环境气中对硅结晶表面进行热处理，从而能够通过碳使SixGe1-x(0≤x＜1)层变质。
接下来，如图2C所示，在SixGe1-xC(0≤x＜1)变质层202上形成SixGe1-xC(0≤x＜1)外延结晶104。此后，使III-V族化合物半导体结晶106在SixGe1-xC(0≤x＜1)外延结晶104上进行选择性外延生长，从而形成半导体基板200。
在半导体基板200中，由于在衬底基板102的硅结晶与SixGe1-xC(0≤x＜1)外延结晶104之间具有SixGe1-xC(0≤x＜1)变质层202，因此使SixGe1-xC(0≤x＜1)外延结晶104与衬底基板102的硅晶格匹配。通过半导体基板200具有的这种结构，提高了SixGe1-xC(0≤x＜1)外延结晶104的结晶性。
图3A显示半导体基板300的截面例。图3B及图3C显示半导体基板300的制造过程中的截面例。与半导体基板100不同的是，半导体基板300在半导体基板100中的衬底基板102的硅结晶与SixGe1-xC(0≤x＜1)外延结晶104之间具有SixGe1-x(0≤x＜1)外延层302，除此之外均与半导体基板100相同。因此，以下仅对与半导体基板100的不同点进行说明。
SixGe1-x(0≤x＜1)外延层302是在衬底基板102的硅结晶与SixGe1-xC(0≤x＜1)外延结晶104之间外延生长的层。SixGe1-x(0≤x＜1)外延层302也可以是从构成pn结隔离的P型半导体层及N型半导体层中选择的一个以上的半导体层。例如，当硅结晶被掺杂为P型时，SixGe1-x(0≤x＜1)外延层302具有N型半导体层，从而能够形成pn结隔离。SixGe1-x(0≤x＜1)外延层302通过具有P型半导体层及N型半导体层，从而可以使SixGe1-x(0≤x＜1)外延层302具有pn结隔离。
SixGe1-x(0≤x＜1)外延层302可以具有由构成pn结隔离的P型半导体层及N型半导体层构成的多组pn结隔离层。例如，SixGe1-x(0≤x＜1)外延层302依次具有P型半导体层、N型半导体层、P型半导体层及N型半导体层。
另外，SixGe1-x(0≤x＜1)外延层302可以是从构成隧道结部的P+型半导体层及N+型半导体层中选择的一个以上的半导体层。例如，当硅结晶被掺杂为P+型时，SixGe1-x(0≤x＜1)外延层302具有N+型半导体层，从而能够形成隧道结部。
SixGe1-x(0≤x＜1)外延层302可以具有由构成隧道结部的P+型半导体层及N+型半导体层构成的多组隧道结部层。例如，SixGe1-x(0≤x＜1)外延层302依次具有P+型半导体层、N+型半导体层、P+型半导体层及N+型半导体层。P+型半导体层及N+型半导体层各自的有效杂质浓度为5×1018/cm3以上，最好为1×1019/cm3以上。
半导体基板300可以按照以下的顺序进行制造。首先，如图3B所示，在衬底基板102上的阻碍体108中形成开口110。然后，在开口110的内部露出的硅结晶上形成SixGe1-x(0≤x＜1)外延层302。另外，可以在氢气氛中通过对开口110内部露出的硅结晶进行处理，从而实现清洁化。
接下来，如图3C所示，在SixGe1-x(0≤x＜1)外延层302上形成SixGe1-xC(0≤x＜1)外延结晶104。此后，使III-V族化合物半导体结晶106在SixGe1-xC(0≤x＜1)外延结晶104上进行选择性外延生长，从而形成半导体基板300。
由于在衬底基板102的硅结晶上包含若干缺陷，因此，当没有SixGe1-x(0≤x＜1)外延层302时，所形成的SixGe1-xC(0≤x＜1)外延结晶104会受到存在于衬底基板102上的缺陷的影响。与此相对，由于SixGe1-x(0≤x＜1)外延层302是通过外延生长而形成的，因此存在缺陷的概率很小。因此，在半导体基板300中所形成的SixGe1-xC(0≤x＜1)外延结晶104的结晶性较高，体现出优质SixGe1-x(0≤x＜1)外延层302的结晶性。
图4A显示半导体基板400的截面例。图4B及图4C显示半导体基板400的制造过程中的截面例。与半导体基板300不同的是，半导体基板400在半导体基板300中的SixGe1-x(0≤x＜1)外延层302与SixGe1-xC(0≤x＜1)外延结晶104之间具有SixGe1-xC(0≤x＜1)变质层402，除此之外均与半导体基板300相同。因此，以下仅对与半导体基板300的不同点进行说明。
SixGe1-xC(0≤x＜1)变质层402形成于SixGe1-x(0≤x＜1)外延层302与SixGe1-xC(0≤x＜1)外延结晶104之间。SixGe1-xC(0≤x＜1)变质层402通过碳使SixGe1-x(0≤x＜1)外延层302的表面发生变质而形成。
半导体基板400可以按照以下的顺序进行制造。首先，如图4B所示，在衬底基板102上的阻碍体108中形成开口110。然后，在开口110的内部露出的硅结晶的表面上形成SixGe1-x(0≤x＜1)外延层302。进一步地，通过碳使SixGe1-x(0≤x＜1)外延层302的表面发生变质，从而形成SixGe1-xC(0≤x＜1)变质层402。通过在例如甲烷、乙烷、丙烷等烃类气体的气氛中对SixGe1-x(0≤x＜1)外延层302的表面进行热处理，从而能够使SixGe1-x(0≤x＜1)外延层302的表面变质。
接下来，如图4C所示，在SixGe1-xC(0≤x＜1)变质层402上形成SixGe1-xC(0≤x＜1)外延结晶104。此后，使III-V族化合物半导体结晶106在SixGe1-xC(0≤x＜1)外延结晶104上进行选择性外延生长，从而形成半导体基板400。
半导体基板400在SixGe1-x(0≤x＜1)外延层302与SixGe1-xC(0≤x＜1)外延结晶104之间具有SixGe1-xC(0≤x＜1)变质层402。因此，SixGe1-xC(0≤x＜1)外延结晶104与SixGe1-x(0≤x＜1)外延层302的硅实现晶格匹配。其结果是使得SixGe1-xC(0≤x＜1)外延结晶104的结晶性得到提高。
图5A显示半导体基板500的截面例。图5B显示半导体基板500的制造过程中的截面例。半导体基板500中，作为III-V族化合物半导体结晶，具有纵向生长的第一结晶502，以及沿阻碍体108的表面横向生长的第二结晶504。衬底基板102的硅结晶的表面为(111)面。第二结晶504具有与衬底基板102的表面平行的面，该平行的面为(111)A面。
半导体基板500可以按照以下的顺序进行制造。首先，如图5B所示，形成SixGe1-xC(0≤x＜1)外延结晶104。然后，形成露出了与(111)面的面方向不同的晶面(facet)506的III-V族化合物半导体的第一结晶502(第一步骤)。例如，形成相对于阻碍体108的表面突出露出的第一结晶502。第一结晶502可以在与衬底基板102表面平行的面的两侧具有晶面506。
此处，晶面506例如为与(111)面不同的低指数面。晶面506为(lnm)面(l、n、m为整数)，最好为满足1≤|l|+|n|+|m|(绝对值)≤7的条件的面。
第一步骤后，将晶面506作为晶种面，形成具有与衬底基板102表面平行的(111)A面的III-V族化合物半导体的第二结晶504(第二步骤)。
在第一步骤中，在垂直于衬底基板102表面的第一方向的结晶生长速度大于与平行于衬底基板102表面的第二方向的结晶生长速度的结晶生长条件下形成第一结晶502。可以使所有不与衬底基板102表面平行的方向的结晶生长速度大于平行于衬底基板102表面的第二方向的结晶生长速度。通过在该条件下使第一结晶502进行结晶生长，从而能够在短时间内形成具有晶面506的第一结晶502。
然后，在第二步骤中，在第二方向的结晶生长速度大于第一方向的结晶生长速度的结晶生长条件下形成第二结晶504。在半导体基板500中，由于在平行于衬底基板102表面的方向生长的第二结晶504的面大于图1A中的III-V族化合物半导体结晶106的面，因此，能够提高在半导体基板500上形成的电子元件的设计自由度。
从以上说明的半导体基板100到半导体基板500，可以通过表面蚀刻而对衬底基板102的硅结晶进行清洁化。III-V族化合物半导体结晶可以采用从由V族的N原子、III族的B、Al、Ga、In、Sc、Y原子及镧系原子构成的组中选择的至少一种原子。III-V族化合物半导体结晶可以包含组分不同的两种以上的结晶层。III-V族化合物半导体结晶可以包含添加杂质互不相同的两种以上的结晶层。
另外，从以上说明的半导体基板100到半导体基板500中的III-V族化合物半导体结晶可以适用于电子元件的活性层。图6显示电子器件600的截面例。电子器件600具有多个III-V族化合物半导体结晶106，多个电子元件602及电子元件606形成于各自的III-V族化合物半导体结晶106上。
多个电子元件中的至少两个电子元件602及电子元件606分别具有电极604和电极608，通过布线614相连接。电子元件602与电子元件606之间的连接可以为串联或并联。另外，电子器件600具有使用衬底基板102的硅结晶而形成的硅元件610，硅元件610具有端子612。硅元件610与电子元件606通过布线616互相连接。
予以说明，权利要求书、说明书以及附图中所示的装置、系统及方法中的动作、工序、阶段及步骤等各种处理的执行顺序，只要没有专用的“之前”、“前”等词进行明确说明，或者没有将前面处理的输出用在后面的处理中，则可以用任意顺序实现。关于权利要求书、说明书以及附图中的动作流程，即使出于方便而使用“首先”、“其次”等进行说明，也未必意味着以这种顺序实施。
符号说明
100半导体基板、102衬底基板、104SixGe1-xC(0≤x＜1)外延结晶、106III-V族化合物半导体结晶、108阻碍体、110开口、200半导体基板、202SixGe1-xC(0≤x＜1)变质层、300半导体基板、302SixGe1-x(0≤x＜1)外延层、400半导体基板、402SixGe1-xC(0≤x＜1)变质层、500半导体基板、502第一结晶、504第二结晶、506晶面、600电子器件、602电子元件、604电极、606电子元件、608电极、610硅元件、612端子、614布线、616布线
Claims (16)
1.一种半导体基板，包括：
衬底基板，其表面为硅结晶；
SixGe1-xC外延结晶，其形成于所述硅结晶上的部分区域；以及
III族氮化物半导体结晶，其形成于所述SixGe1-xC外延结晶上，
其中，0≤x＜1。
2.根据权利要求1所述的半导体基板，其中：
还包括形成于所述硅结晶上、具有露出所述硅结晶的开口且阻碍结晶生长的阻碍体；
所述SixGe1-xC外延结晶形成于所述开口内部，
其中，0≤x＜1。
3.根据权利要求1所述的半导体基板，其中：
在所述硅结晶与所述SixGe1-xC外延结晶之间还具有SixGe1-xC变质层，所述SixGe1-xC变质层是形成于所述硅结晶表面的SixGe1-x层的表面在碳的作用下发生变质而形成的，其中，0≤x＜1。
4.根据权利要求1所述的半导体基板，其中：
在所述硅结晶与所述SixGe1-xC外延结晶之间还包括外延生长的SixGe1-x外延层，其中，0≤x＜1。
5.根据权利要求4所述的半导体基板，其中：
在所述SixGe1-x外延层与所述SixGe1-xC外延结晶之间还包括SixGe1-xC变质层，所述SixGe1-xC变质层是所述SixGe1-x外延结晶的表面在碳的作用下发生变质而形成的，其中，0≤x＜1。
6.根据权利要求4所述的半导体基板，其中：
所述SixGe1-x外延层具有选自构成pn结隔离的P型半导体层及N型半导体层中的一个以上的半导体层，其中，0≤x＜1。
7.根据权利要求4所述的半导体基板，其中：
所述SixGe1-x外延层具有选自构成隧道结部的P+型半导体层及N+型半导体层中的一个以上的半导体层，其中，0≤x＜1。
8.一种电子器件，具有将权利要求1所述的半导体基板中的所述III族氮化物半导体结晶作为活性层的电子元件。
9.根据权利要求8所述的电子器件，其中：
所述半导体基板中，在所述SixGe1-xC外延结晶上的多个区域具有所述III族氮化物半导体结晶，其中，0≤x＜1；
所述电子元件形成于各个所述III族氮化物半导体结晶；
多个所述电子元件中的至少两个所述电子元件相互串联或并联连接。
10.根据权利要求8所述的电子器件，其中：
还包括使用所述半导体基板中的所述硅结晶形成的硅元件；
所述硅元件与所述电子元件相互连接。
11.一种半导体基板的制造方法，包括：
在表面为硅结晶的衬底基板的所述硅结晶上形成阻碍结晶生长的阻碍体的步骤；
形成从所述阻碍体的表面抵达所述硅结晶的开口的步骤；
在所述开口内部露出的所述硅结晶上形成SixGe1-xC外延结晶的步骤；以及
在所述SixGe1-xC外延结晶上形成III族氮化物半导体结晶的步骤，
其中，0≤x＜1。
12.根据权利要求11所述的半导体基板的制造方法，其中：
还包括通过碳使在所述开口内部露出的所述硅结晶的表面上形成的SixGe1-x层的表面发生变质而形成SixGe1-xC变质层的步骤，
在形成所述SixGe1-xC外延结晶的步骤中，在所述SixGe1-xC变质层上形成所述SixGe1-xC外延结晶，
其中，0≤x＜1。
13.一种半导体基板的制造方法，包括：
在表面为硅结晶的衬底基板的所述硅结晶上形成阻碍结晶生长的阻碍体的步骤；
形成从所述阻碍体的表面抵达所述硅结晶的开口的步骤；
在所述开口内部露出的所述硅结晶上形成SixGe1-x外延层的步骤；
在所述SixGe1-x外延层上形成SixGe1-xC外延结晶的步骤；以及
在所述SixGe1-xC外延结晶上形成III族氮化物半导体结晶的步骤，
其中，0≤x＜1。
14.根据权利要求13所述的半导体基板的制造方法，其中：
还包括利用碳使所述SixGe1-x外延层的表面发生变质从而形成SixGe1-xC变质层的步骤；
在形成所述SixGe1-xC外延结晶的步骤中，在所述SixGe1-xC变质层上形成所述SixGe1-xC外延结晶，
其中，0≤x＜1。
15.根据权利要求11所述的半导体基板的制造方法，其中：
还包括通过对在所述开口内部露出的所述硅结晶的表面进行蚀刻而清洁化的步骤。
16.根据权利要求11所述的半导体基板的制造方法，其中：
所述硅结晶的表面为(111)面，
形成所述III族氮化物半导体结晶的步骤包括：
第一步骤，形成露出了与(111)面的面方向不同的晶面的第一III族氮化物半导体结晶，以及
第二步骤，将所述晶面作为晶种，形成具有与所述衬底基板的表面平行的(111)A面的第二III族氮化物半导体结晶，
在所述第一步骤中，在垂直于所述衬底基板表面的第一方向上的结晶生长速度大于平行于所述衬底基板表面的第二方向上的结晶生长速度的条件下，形成所述第一III族氮化物半导体结晶；
在所述第二步骤中，在所述第二方向上的结晶生长速度大于所述第一方向上的结晶生长速度的条件下，形成所述第二III族氮化物半导体结晶。
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