JP2007095800A - 半導体基板の製造方法 - Google Patents

Abstract

【課題】ミスフィット転位による結晶欠陥の発生が抑制されたＳｉＣを備え、反りが低減された半導体基板の製造方法を提供する
【解決手段】半導体基板１０は、Ｓｉ基板１２から自然酸化膜１２ａを除去した後、その表面にＳｉ_１−ＸＧｅ_Ｘ層１３を成膜し、続いてＳｉ_１−ＸＧｅ_Ｘ層１３を炭化させてＳｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層１４を形成し、次いでＳｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層１４の表面にヘテロエピタキシャル成長により３Ｃ−ＳｉＣ層１６を成膜することにより製造される。
【選択図】図３

Description

本発明は、高温デバイス，高耐圧電子デバイス等に応用可能なワイドギャップ半導体材料であるＳｉＣ（炭化珪素）を備えた半導体基板の製造方法に関する。

ＳｉＣは多数の結晶多形を持つ化合物半導体であり、そのうち、３Ｃ−ＳｉＣ（立方晶炭化珪素）は、禁制帯幅が２．２ｅＶで他の結晶多形に比べて小さいが、約１０００ｃｍ^２／Ｖ・ｓという比較的大きな電子移動度を有しているため、高温デバイスとして有望である。

３Ｃ−ＳｉＣは、昇華法や液相成長法では極めて小さな結晶しか得られない。そこで、大面積の結晶を得るために、異種基板上にヘテロエピタキシャル成長させる成膜方法が採られている。具体的には、Ｓｉ基板の表面に炭化水素ガスを供給して加熱することでＳｉ基板表面を炭化処理し、こうしてＳｉ基板表面に化学的に薄い３Ｃ−ＳｉＣ層を生成させた後、炭化水素と水素化珪素を同時に供給して３Ｃ−ＳｉＣをエピタキシャル成長させている（例えば、特許文献１参照）。

しかし、Ｓｉの格子定数は０．５４３１ｎｍであり、３Ｃ−ＳｉＣの格子定数は０．４３５８ｎｍであるため、これらの間には約２０％の開きがある。また、ＳｉＣはＳｉとＣの混晶ではなく、ＳｉとＣの比に自由度はない。そのため、ＳｉとＳｉＣとの界面での急激な格子不整合により３Ｃ−ＳｉＣ膜にミスフィット転位が発生し、このミスフィット転位による結晶欠陥の生成がデバイス作製において大きな問題となっている。また、３Ｃ−ＳｉＣの熱膨張係数はＳｉの熱膨張係数の約１．３倍あるために、ＳｉＣをエピタキシャル成長させた後に基板全体に反りが発生するという問題や、熱応力により３Ｃ−ＳｉＣ膜に亀裂や剥離等の欠陥が生ずるという問題がある。
特開平７−１７２９９７号公報

本発明はかかる事情に鑑みてなされたものであり、ミスフィット転位による結晶欠陥の発生が抑制されたＳｉＣを備えた半導体基板の製造方法を提供することを目的とする。また、本発明は基板の反りが低減され、熱応力による欠陥の発生が抑制されたＳｉＣを備えた半導体基板の製造方法を提供することを目的とする。

本発明によれば、Ｓｉ基板の表面にＳｉ_１−ＸＧｅ_Ｘ層を成膜する工程と、
前記Ｓｉ_１−ＸＧｅ_Ｘ層を炭化させてＳｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層を形成する工程と、
前記Ｓｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層の表面に３Ｃ−ＳｉＣをヘテロエピタキシャル成長により３Ｃ−ＳｉＣ層を成膜する工程と、
を有することを特徴とする半導体基板の製造方法が提供される。

ここで、Ｓｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層を形成する工程は、Ｓｉ_１−ＸＧｅ_Ｘ層を部分的に溶融させた状態においてハイドロカーボンを供給することにより行われることが好ましい。また、Ｓｉ_１−ＸＧｅ_Ｘ層を成膜する工程では、Ｓｉ_１−ＸＧｅ_Ｘの熱膨張係数がＳｉＣの熱膨張係数よりも大きくなるように、Ｘ＞０．３５とすることが好ましい。

なお、Ｓｉ基板と３Ｃ−ＳｉＣ層との間にＳｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層を介在させた半導体基板構造は、「冬木隆・畑山智亮，“ＳｉＧｅＣ界面緩衝層を用いた３Ｃ−ＳｉＣ／Ｓｉヘテロエピタキシー”，表面科学Ｖｏｌ．２１，Ｎｏ．６，ｐｐ３４８−３５４，２０００」に開示されているが、当該文献においては、Ｓｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層の形成は、Ｓｉ基板の表面に（ＣＨ_３）_２ＧｅＨ_２を作用させることにより行っている。本発明に係る半導体基板の製造方法は、当該文献に開示された技術と異なることは明らかであり、当該文献に開示された技術と並立するものと考える。

本発明によれば、Ｓｉ基板と３Ｃ−ＳｉＣ層との間に、Ｓｉと３Ｃ−ＳｉＣとの間の格子不整合を緩やかなものする緩衝層としての役割を果たすＳｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙを設けているために、３Ｃ−ＳｉＣ層におけるミスフィット転位の発生と、これによる結晶欠陥の発生を抑制することができ、高品質な３Ｃ−ＳｉＣ層を得ることができる。また、基板の反りを低減し、熱応力による欠陥の発生を抑制することができるという効果を奏する。

以下、本発明の実施の形態について図面を参照しながら詳細に説明する。図１に３Ｃ−ＳｉＣを備えた半導体基板の概略構造を示す断面図を示す。この半導体基板１０は、Ｓｉ基板１２と、Ｓｉ基板１２上に形成されたＳｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層１４と、Ｓｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層１４上に形成された３Ｃ−ＳｉＣ層１６とを備えている。

Ｓｉ基板１２は、一般的にＳｉ半導体デバイスの製造に使用されているもので、その表面がミラー指数で（００１）面または（１１１）面となっているものを用いることができる。

Ｓｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層１４は、Ｓｉ_１−ＸＧｅ_Ｘ膜を炭化処理することによって形成され、一般的に、０＜Ｘ＜０．９５、０＜Ｙ＜０．０５である。Ｓｉ_１−ＸＧｅ_Ｘ膜の成膜は、ＧｅがＳｉと同族元素であり、Ｓｉと全率固溶を示すことを利用して行われる。Ｓｉ_１−ＸＧｅ_Ｘ膜の格子定数はＳｉの格子定数よりも大きいが、Ｃを固溶させてＳｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙとすることにより格子定数を小さくすることができるので、Ｓｉと３Ｃ−ＳｉＣとの格子不整合を緩和することができる。また、Ｓｉ_１−ＸＧｅ_Ｘ膜の熱膨張係数は、Ｘ＞０．３５の場合に、ＳｉＣの熱膨張係数よりも大きくなるので、これが３Ｃ−ＳｉＣ層１６による反りを打ち消す働きがあると考えられる。

３Ｃ−ＳｉＣ層１６は、Ｓｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層１４上にヘテロエピタキシャル成長により成膜される単結晶膜である。

次に、この半導体基板１０の製造方法について説明する。図２に半導体基板１０の製造工程を示すフローチャートを示し、図３に半導体基板１０の製造過程における構造の変化を示す。

最初に、Ｓｉ基板１２を準備する（図３（ａ））。通常、Ｓｉ基板１２の表面には自然酸化膜１２ａが形成されているために、Ｓｉ基板１２を水素雰囲気中で１０００℃以上に加熱することにより除去する（ＳＴＥＰ１，図３（ｂ））。なお、この自然酸化膜１２ａの除去は、Ｓｉ基板１２をフッ酸流体により処理することにより、またはプラズマエッチング処理することにより、行ってもよい。

続いて、このＳｉ基板１２の表面にＳｉ_１−ＸＧｅ_Ｘ層１３を成膜する（ＳＴＥＰ２，図３（ｃ））。このＳｉ_１−ＸＧｅ_Ｘ層１３の成膜は、Ｓｉ原料としてのＳｉＨ_４と、Ｇｅ原料としてのＧｅＨ_４とを、水素ガスをキャリアガスとして流し、Ｓｉ基板１２との反応温度を５００℃〜９００℃とすることにより行うことができる。膜厚は１０ｎｍ〜５μｍとすることが好ましい。膜厚が１０ｎｍ未満の場合には、後にＳｉ_１−ＸＧｅ_Ｘ層をＳｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層としても緩衝層としての効果が得られず、一方、５μｍ超としても格子不整合を緩和する効果が顕著に向上することはなく、成膜時間が長くなりコストが嵩むという問題がある。このＳｉ_１−ＸＧｅ_Ｘ層１３を形成することが、半導体基板１０全体の反りを低減させる効果をもたらす。

次いで、Ｓｉ_１−ＸＧｅ_Ｘ層１３を炭化させてＳｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層１４を形成する（ＳＴＥＰ３、図３（ｄ））。このＳｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層１４の形成は、Ｓｉ_１−ＸＧｅ_Ｘ層１３を部分的に溶融させた状態で、Ｃ_３Ｈ_８（プロパン）等の炭化水素を供給することにより行うことができる。その処理シーケンスは、Ｓｉ_１−ＸＧｅ_Ｘ膜１３の成膜温度より低い温度（例えば、４００℃）から開始し、Ｓｉ_１−ＸＧｅ_Ｘ膜１３が部分的に溶融する温度（例えば、１１００℃〜１３５０℃）に昇温するパターンとすることが好ましい。この炭化処理時にＳｉ_１−ＸＧｅ_Ｘ膜１３に部分的な溶融を誘発することにより、炭化層は基板からの応力から開放されて、欠陥を抑制することが可能となる。

次に、Ｓｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層１４を形成した後に、その表面に３Ｃ−ＳｉＣ層１６をエピタキシャル成長により成膜する（ＳＴＥＰ４、図３（ｅ））。この工程は、Ｓｉ源としてのＳｉＨ_４等の水素化珪素化合物とＣ源としてのＣ_３Ｈ_８等の炭化水素を、３Ｃ−ＳｉＣの結晶成長温度である１１００℃〜１３５０℃で反応させることによって行うことができる。３Ｃ−ＳｉＣ層１６の厚さはデバイス特性を考慮して設計されるが、結晶欠陥の対消滅が進行することを考慮して、５μｍ以上とすることが好ましい。

上述した製造方法により形成された３Ｃ−ＳｉＣ層１６は、Ｓｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層を介さずに直接にＳｉ基板上に成長させた３Ｃ−ＳｉＣ層と比べて、格子不整合によるミスフィット転位の発生が抑制された高品質な単結晶となる。

本発明は上述した実施の形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることは言うまでもない。

本発明により製造される半導体基板の概略構造を示す断面図。 半導体基板の製造工程を示すフローチャート。 半導体基板の製造過程における構造の変化を示す図。

符号の説明

１０…半導体基板、１２…Ｓｉ基板、１２ａ…自然酸化膜、１３…Ｓｉ_１−ＸＧｅ_Ｘ層、１４…Ｓｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層、１６…３Ｃ−ＳｉＣ層。

Claims (3)

1. Ｓｉ基板の表面にＳｉ_１−ＸＧｅ_Ｘ層を成膜する工程と、
   前記Ｓｉ_１−ＸＧｅ_Ｘ層を炭化させてＳｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層を形成する工程と、
   前記Ｓｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層の表面にヘテロエピタキシャル成長により３Ｃ−ＳｉＣ層を成膜する工程と、
   を有することを特徴とする半導体基板の製造方法。
2. 前記Ｓｉ_{１−Ｘ−Ｙ}Ｇｅ_ＸＣ_Ｙ層を形成する工程は、前記Ｓｉ_１−ＸＧｅ_Ｘ層を部分的に溶融させた状態においてハイドロカーボンを供給することにより行われることを特徴とする請求項１に記載の半導体基板の製造方法。
3. 前記Ｓｉ_１−ＸＧｅ_Ｘ層のＸ値を０．３５超とすることを特徴とする請求項１または請求項２に記載の半導体基板の製造方法。

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