JPS63305511A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はｓｉを基板として用いる半導体装置およびその
製造方法に関し、特に既存のｓｉデバイス、ＬＳＩの高
性能化、高機能化を図ることを狙いとして、Ｓｉ上に直
接、またはＳｔ上の単結晶金属薄膜または単結晶絶縁薄
膜上にＳｉと整合性の良い高品質異種半導体をヘテロエ
ピタキシャル成長させる技術に関するものである。

〔従来の技術〕

Ｓｉを基板として用い、そのＳｉ上に直接、またはＳｉ
上の単結晶金属薄膜または絶縁性薄膜上にＭＢＥ　（Ｍ
ｏ１ｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｚｙ）または
ｃｖｎ　（Ｃｈ＊ｍ１ｅａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓ
ｉｔｌｏｎ）または液相成長法等を用いたＳｉ以外の半
導体単結晶薄膜、例えば、ＧａＡｓ　、　ＧＪＩＩＰ等
のへテロエピタキシャル成長およびデバイス製作に関す
る研究が進められている。

この狙いは、既存の８１デバイスおよびＬＳＩの高性能
化、多機能化または化合物半導体デバイスと８１デバイ
スとの混載、あるいは化合物半導体デバイスの低コスト
化等にある。

ところで、ヘテロ構造を利用したデバイスを作る上で、
ヘテロエピタキシャル成長した半導体結晶の品質を向上
させること、即ち、結晶欠陥密度の低減等は重要な牒題
である。さらに、他の重要条件はへテロ界面準位密度を
低減させることが重要である。

しかし、令名に報告されたＳｔ上へのＧａＰ、ＳｉＣで
はＳｉと格子定数が一致せず、理想的ヘテロ界面が得ら
れていなかった。また、Ｓｔ上への異種材料のへテロエ
ピタキシャル成長はＳｔの結晶構造に近いもので、格子
定数が近いものが選定されているが、完゛全に一致させ
る異種半導体材料の検討はなされていないのが実状であ
る。

一方、ヘテロエピタキシャル成長法は、低温成長、高品
質化および大面積化が可能である等の利点を有している
。しかし表から、この方法は、選定材料の物性定数によ
って、成長した膜の結晶品質は大幅に異々つてくる。

一般に、Ｓｉ上にヘテロエピタキシャル成長する高品質
半導体薄膜材料の主たる具備条件としては以下のことが
あげられる。即ち、Ｓｉとの格子不整合率が零であるこ
と、Ｓｉの結晶構造と一致していること、熱膨張係数が
８１のそれに近いこと、融点が高いこと、化学量論的組
成が得やすいこと等である。これらの中でも結晶構造が
立方晶であること、格子不整合率が零であること、熱膨
張係数がＳｔに近いこと等は最も重要な条件である。

一般に、ヘテロ系の熱膨張係数の差に起因する応力が結
晶の臨界せん断応力を越えると転位が発生する。この応
力の値は結晶中に転位を含んでいだシ、また、高温にな
るほど小さくなる傾向を持っており、成長温度が高い場
合には熱膨張係数の差によシ転位が発生し易くなる傾向
を持っている。

しかしながら、成長温度を低温に保つことによシ、熱膨
張係数差による転位発生は実際には成長中の残留不純物
の混入、格子不整合等のトリガーがなければ問題でなく
なる。超高真空技術の進歩によシ残留ガスが無視できる
程度のクリーンな環境が得られるようになシ、残留不純
物の混入が無視できるようになった。また、成長温度の
低温化に関しても同じ理由で清浄表面が出現できるよう
になった。更に、蒸着物質の励起法として波長可変の光
照射、加速イオン等の利用によシ、低温活性化が可能と
なシ、低温成長が可能となった。

従って、最終的に残る本質的なフイテイング定数は格子
定数となると考えられる。特に、格子定数が零でない場
合、ヘテロ界面ではエツジ転位。

置換型原子、転位ループ、空孔集合体等の結晶欠陥等は
容易に発生し、薄い高品質へテロエピ層の形成はできな
い。

従来、Ｓ鳥上にヘテロエピタキシャル成長された例とし
ては化合物半導体の中でＳｔと０．４％の格子不整合率
を持つＧａＰがある。この応用としては、ワイドバンド
ギャップ半導体（例えば、Ｈ，に−ｒｏ＠ｍｅｒ、Ｐｒ
ｏｅ、ＩＲＥ４５＋１５３５（１９５７））　ｌ太陽電
池（例えばＡ、に、５ｒｅｅｄｈａｒ、　Ｂ、Ｌ、Ｓｈ
ａｒｍａ　ａｎｄＲ，Ｋ、　Ｒｕｒｏｈｌｔ　、　ＩＥ
ＫＥ　Ｔｒａｍｓ、　ＥＤ、　ＥＤ−１６，３０９＜１
９６９＞　）　＠がある。しかしながら、ｓｉとＧａＰ
の界面が良好でなく、界面再結合電流が多く、ＧＪＬＰ
／Ｓｉ＃ｉ￥造のデバイスは現在、まだ実用になってい
ない。その他の例として、ＧａＡｓ／Ｓｉ　、　ＳｉＣ
／８１、ＩｎＰ／８１等の系があるが、いずれも格子不
整合は大きい。Ｓｔ上に成長させる領域はＳｔ上に選択
的に成長させるかまたはＳｉ上に全面成長させる場合と
がある。前者に比べ、後者の方が、大面積であるため、
Ｓｔ上に成長する異種半導体材料のＳｔ　との格子不整
合率はよシ厳しい問題となる。

〔発明が解決しようとする問題点〕

このように令名の技術は、格子不整合率を認めたまま、
ヘテロエピタキシャル成長方式、成長温度あるいは成長
速度の最適化によシ半導体単結晶薄膜の高品質化が図ら
れてきた。しかし、Ｓｉと格子不整合率が零でない場合
、界面近傍でエツジ転位、置換型原子、転位ループ、空
孔集合体等の結晶欠陥等が発生する。そのため、界面か
ら原子のオーダーの厚みで急峻かつ高品質なヘテロ界面
を必要とするデバイスはできなかった。また、ヘテロエ
ピタキシャルの厚みとして、数十μｍ程度成長させない
と高品質の半導体層が得られないという問題があった。

本発明はこのような問題点を解決するためになされたも
のでアシ、その目的は、新しい多元の化合物または混晶
半導体を用いてＳｔ上に高品質の化合物半導体膜を成長
させることにより、各ｆｉｓｌデバイス、ＬＳＩなどの
高性能化を図ることができる半導体装置およびその製造
方法を提供するととＫある。

〔問題点を解決するための手段〕

本発明に係る半導体装置は、８１を基板として用いる半
導体装置において、前記Ｓｔ基板上に格子定数が該Ｓｉ
と一致する化合物半導体膜を有することを特徴とするも
のである。

また、本発明に係る半導体装置の製造方法は、Ｓｉ　を
基板として用いる半導体装置の製造方法において、前記
８１基板上に格子定数が該Ｓｉと一致する化合物半導体
膜をヘテロエピタキシャル成長させることを特徴とする
ものである。

〔作用〕

したがって、本発明においては、８１基板上に直接、ま
たはＳｔ基板上の単結晶金属薄膜また社絶縁性薄膜上に
ヘテロエピタキシャル成長させる化合物半導体膜の格子
定数をＳｉのそれと完全に２次元的に一致させることが
できる。これによシ、８ｉ基板上に高品質の化合物半導
体膜を得ることができる。

〔実施例〕

以下、実施例と共に本発明の詳細な説明する。

実施例１゜ （ｓｓＣ）ｘ　ｐｌ−ｘ／ｓ　１　＆造の例：Ｐ形（１
００）または（１１１）　、比抵抗２０Ω−ｃｍのＳｉ
基板を通常の洗浄液、即ち、Ｈ，Ｏ，とＨ！８０４を１
：４の体積比で混合した煮沸液で１５分洗浄し、純水で
洗浄する。続いて、Ｈ２Ｏ２とＵＣＩを１：４の体積比
で混合した煮沸液で１５分洗浄する。その後、純水で洗
浄した後、５０４ＨＦと純水を１：１００の混合した液
でＳｉ表面の酸化物を除去する。

その後、Ｈ！０２とＨ２ＳＯ，を１：４の体積比で混合
した煮沸液に試料を約１０分ディップした後、純水洗浄
し、乾燥させる。

この試料を試料装填のためのロードロック機構材キカス
ソースビームエピタキシャル装置に導入し、背圧５Ｘ１
０−”Ｔｏｒｒの超高真空装置中で、試料温度８２０℃
に加熱、８１表面の低級酸化物を蒸発させ、Ｓｉの清浄
表面を出す。続いて、Ｓ　ｌ　（ＣＨｓ）４ガスおよび
ＣＨ，ガスを流量４ｃｃ／ｗｉｎＳＰＨ３ガスの流量を
１．５ｃｃ／ｎｉｎだけ流す。８１Ｃの組成Ｘが０．６
２になるように成長する。このとき、基板温度。

全圧力はそれぞれ７８０℃＋　１０−’Ｔｏｒｒであっ
た。

このようＫして形成した（ＳｔＣ）工ｐ１−１　　膜か
ら成る単結晶半導体薄膜の結晶性評価をＨｅ＋の後方散
乱法を用いて評価した結果、結晶軸方向に対すられた。

その他、（（ＳＩＣ）ｘ（α）　１−りでαとして立方
晶構造のＧａ　、Ｓｎ　、Ａｌｐ　ｌ　ＡｌＡｓ　Ｉ　
ＡｌＳｂ　、　ＧａＰ　、　ＧａＡｓ＋ＩｎＰ　＋　！
！ｌＡｓ　、　ＩｎＳｂ　＋　Ｇａ８ｂ　　を用いたと
きは組成Ｉは、それぞれ０．１７　、０．５０　、０．
０２９　、０．１８　、０．４０．０．０１７．０．１
７，０．２９，０．４０．０．４９，０．３８にするこ
とによシ、ＳＮとの格子不整合率を零にすることができ
る。

このように、本発明によるときは、ＳＲ基板上に該８１
と格子定数の一致する単結晶の化合物半導体膜を成長さ
せることによシ、そのＳｔとの格子不整合率を零にする
ことができ、高品質の化合物半導体膜を得ることができ
る。

すなわち、従来よシ提案されているＳＩ上ヘノへテロエ
ピタキシャル成長による半導体薄膜（例えば、ＧａＰ　
、　ＳＩＣ＋　ＧａＡｓ　、　ＩｎＰ等）は、一応単結
晶にはなっているが、その結晶性および界面は十分なも
のではなく、転位密度は非常に多く、低品質結晶であっ
た。これらの材料は全て、格子定数はｓｉと一致してお
らず、格子不整合率は最小０゜４％から最大１９．７％
である。また、これらの界面には多くの８１の未結合手
があシ、ミスフィツト転位が入っていた。これに対して
、本発明のものは、８１と格子定数を完全に２次元的に
一致させ、化合物または混晶の半導体材料をヘテロエピ
タキシャル成長させることによシ、ミスフィツトに起因
する転位を完全に無くすることができる。

実施例２゜ （ＢＮ）ｘＰｘ−ｚ／ｓｔ構造の例： 組成Ｘが０．４９になるようにすることにより、８１　
と格子不整合率を零にすることができる。基板の前処理
は実施例１と同じである。

その他（ＣＢＮ）Ｘα１−Ｘ）のαとして立方晶のＧ・
。

８　ｎ　　ｒ　　Ａ１８ｂ　　ｒ　　ＡＩＰ　　ｖ　Ａ
ｌＡｓ　　＋　　ＧａＰ　　＋　ＧａＡｓ　　＋　　Ｉ
ｎＰ　　ＪｍＡｓ　　＋　Ｉａｍｂ　、Ｇａ８ｂ　＋　
　を用いた時、Ｓｔとの格子不整合率を零にするための
Ｘは、それぞれ０．１１゜０．３６．０．２８．０．０
１７．．０．１１．０．０１．０．１１．０゜１９　、
０．２６　、０．３７　、０．２７である。

実施例３゜ （ＨＡｓ　）ｘ　Ｐ　１−！／Ｓ　１構造の例：組成Ｘ
が０．７３になるようにすることによシ、Ｓｉ　と格子
不整合率を零にすることができる。基板の前処理は実施
例１と同じである。

その他、（（ＨＡｓ）Ｘα１−りのαとして立方晶のＧ
ｏ　　、Ｓｎ、ＡＩＰ　　＋ＡｌＡｍ　　、Ｇａｐ　　
、ＧａＡｓ　　ｌ　　ＩｎＰ　　Ｉ　　ＩｎＡｓ。

ＩｎＳｂ　、　ＡｌＳｂ　、　Ｇａｒｂ　を用いた時、
Ｓｉとの格子不整合率を零にするためのＸは、それぞれ
０．６２゜０．１９．０．０４６．０．２６．０．０２
８．０．２５，０．４０，０．４９　、０．６２　、０
．５２　、０．５０　　である。

実施例４゜ （ＢＰ）ｘ　５ｎｌ−ｘ／Ｓｉ構造の例：組成Ｘが０．
５４に々るようにすることによシ、Ｓｉ　と格子不整合
率を零にすることができる。基板の前処理社実施例１と
同じである。

その他、（（ＢＰ）Ｘα１−エ）のαとして立方晶のＧ
ａ。

ＡＬＰ　ｒ　ＡｌＡｓ　＋　ＧａＰ　＋　ＧａＡｓ　ｒ
　ＩｎＰ　＋　ＩｎＡ＋ｓ　、　ＩｎＳｂ＋ＡｌＳｂ　
、　Ｇａｒｂを用いた時、Ｓｉ　との格子不整合率を零
にするためのＸはそれぞれ０．２０　、０．０３４　、
０゜２０．０．０２０，０．２０，０．３３，０．４１
．０．５４，０．４４，０゜４３である。

実施例５゜ （Ｃ）ｘ　５ｎ１−１／Ｓ　を構造の例：組成Ｘが０．
３６になるようにすることＫより、ｓｉ　と格子不整合
率を零にすることができる。基板の前処理は実施例１と
同じである。

その他、（（Ｃ）Ｘαｔ−１）のαとして立方晶のＧｓ
。

ＡＩＰ　、　ＡｌＡｓ　ｒ　ＧａＰ　、　ＧａＡｓ　、
　ＩｎＰ　＋　ＩｎＡｓ　＋　ＩｎＳｂ。

ＡｌＳｂ　、　ＧａＳｂを用いた時、Ｓｉとの格子不整
合率を零にするためのＸは、それぞれ０．１１　、０．
０１７　。

０．１１，０．００９８，０．１１，０．１９，０．２
５．０．３６．０．２７．０．２６である。

実施例６゜ Ｓ　ｉ　Ｘ　Ｇａ　１−！　Ｐ／Ｓ　ｉ構造の例：組成
Ｘが０．０８９になるようにすることによシ、Ｓｉ　と
格子不整合率を零にすることができる。基板の前処理は
実施例１と同じである。

その他、、　（（ＳｉＰ）Ｘ　（α）　１−ｘ）でαと
して立方晶構造のＡＩＰ　＋　ＡＩＡ、ｍ　＋　ＧａＡ
ｓ　＋　ＩｎＰ　＋　ＩｎＡｓ　＊　ＩｎＳｂ　＋Ａｌ
Ｓｂ　、　ＧａＳｂを用いたときの組成Ｘは、それぞれ
０．１４．０．５５．０．５４，０．７０，０．７７．
０．８５，０．７９．０．７８にすることによｊ５、Ｓ
ｉとの格子不整合率を零にすることができる。

−ｔｏ他、（Ｓ　’　ｘ　Ｇａｌ−１）ｙ　（Ｉｌｐ）
ｌ−、／ｓｔ　、（ＳｉｘＧ”　１−ｘ）ｙ　（ＢＮ）
　ｔ−ｙ／Ｓ　ｉ　ｒ　（Ｓｉｘ　Ｇｏ　１−ｘ）ｙ　
（Ｓ　ＩＣ）１−Ｆ／Ｓｉ　１（ＳｔｘＧｅｌ　−、）
ｘ　（Ｃ）１−、／ｓｔ　、　（ｓｉｘｃ＊１−１）ア
（ＢＡ＊）１−ア／Ｓｉ構造の例も組成制御によシ、実
施例２，３．４と同じく、Ｓｔとの格子不整合率を零に
することができる。

実施例７゜ （ｓｃＮ）Ｘ（Ｇａ）１−ｘ／Ｓｉ構造の例：組成Ｘが
０．２０になるようにすることによシ、Ｓｔ　と格子不
整合率を零にすることができる。基板の前処理は実施例
１と同じである。

その他、（（ＳｅＮ）ｘ（α）　ｔ−ｘ）でαとして立
方晶構造のＳｎ膜、　ＡＩＰ［、ＧａＰ膜、　ＡｌＡｓ
膜、　ＧａＡｓ膜。

ＩｎＰ　膜＋　ＩｎＡｓ　ｍ　＋　ＡｌＳｂ膜＋　Ｇａ
５ｂＨ＋　ＩｎＳｂ膜、Ｐ膜を用いたときの組成Ｘは、
それぞれ０．５３　、０．０３３．０．０２０，０．２
０，０．１９．０．３２，０．４０．０．４３゜０．４
２　、０．５３　、０．６５　ＫすることＫよシ、Ｓｉ
との格子不整合率を零にすることができる。

実施例８゜ 第１図は本発明の一実施例による半導体装置の構造断面
図であシ、ここでは、上記実施例１−７による半導体膜
をバイポーラトランジスタのワイドバンドギャップエミ
ッタに適用した場合を示す。

第１図において、１は抵抗率３０Ω−ａｍのＰ型（１１
１）面の８１基板であり、厚みが５２５μｍである。

２はコレクタ領域であり、通常の５ＩＨ４とＰＨ３の混
合ガス中で、熱分解ＣＶＤ法によるエピタキシャル成長
によ多形成したＮ型Ｓｉである。このとき、コレクタ領
域２は、厚みが１μｍ１抵抗率が０．５０−ｅｍである
。３はＳｉの熱酸化膜である。また、４はベース領域で
あり、ホウ素の表面濃度を５Ｘ１０”ｅｒａ−”　ＪＣ
なるようにイオン打ち込みを行った。これによシ、ベー
ス濃度は通常のホモ接合のトランジスタに比べ、約−桁
高く、ベース抵抗が約４〜５倍程度低下する。従って、
ベース抵抗低減によるバイポーラトランジスタの遮断周
波数が著しく向上する効果がある。５は８１基板１上の
ベース領域４上に上記実施例１ないし７記載の方法にょ
多形成したワイドバンドギャップエミッタとしての化合
物半導体膜で、Ｓｉよシパンドギャップが大きいもの（
例えば、５ｔＸＡｌｌ−ｚＰ　、　（ｓ＋ｐ）ｘ（Ａｌ
Ａｓ）ｌ　−ｚ　　ｒ　　（ＳｉＰ）ｘ　　（ＧａＰ）
１−２　　＋　　ＢｚＡｌ　ｌ　−ｘＰ　　＋　　Ｂ！
Ｉ！１ｌ−ＩＰ　、（Ｓ　１Ｃ）ｘ　（ｆ２ｘＰ　）　
１−！　ｌ　Ｓ　ｉｃｚ　Ｐ　１−ｘ等）である。従っ
て、これら化合物半導体膜から成るワイドバンドギャッ
プエミッタ５はすべて、Ｓｉと格子不整合率が零である
ため、格子不整合に起因する転位はなくすることができ
、高品質界面が得られる。これＫよシ、界面リーク電流
が少カ〈なシ、電流増幅率が増大できる。さらに、上記
化合物半導体膜から成るワイドバンドギャップ材料の導
入によシ、ベース濃度を増大してもベースからエミツタ
への正孔の注入が抑制されるため、注入効率を増大する
ことができる等の利点がある。なお、第１図中、６はポ
リシリコン電極、ＴはＡｌ電極、８はエミッタ５部のポ
リシリコン電極であシ、９はエミッタのＡｌ電極である
。

実施例９゜ 第２図は本発明の他の実施例による半導体装置の構造断
面図であシ、ここでは、上記実施例１−７による半導体
膜をバイポーラトランジスタのナローバントキャップベ
ース、ナローバントキャップコレクタに用いた場合を示
す。第２図において、１１は抵抗率３０Ω−ｅｍのＰ型
（１１１）面のＳｔ基板であシ、厚みが５２５μｍであ
る。１２はコレクタ領域であシ、この領域１２は、実施
例１ないし７に示したナローバンドギャップ半導体材料
としての化合物半導体膜（例えば、（ＳｉＰ）ｘ　（Ｓ
ｎ）１−２　ｒ（ＢＰ）ｘ（Ｇ＠）１−ｘ　、（ＢＰ）
ｘ（Ｓｎ）ｔ−ｚ　、（ＳＩＣ）ｘ（Ｇ・）１−２　ｒ
　（ＳｉＣ）ｘ（Ｓｎ）ｘ−ｘ等）である。１３はＳｉ
Ｏ熱酸化膜である。１４はベース領域で、前記コレクタ
領域１２と同じ材料を用い、通常のＣＶＤ法によジホモ
エピタキシャル成長によ多形成したものである。１５は
ベース電極用ポリシリコン電極である。１６は減圧ＣＶ
Ｄ法によ多形成したＳｔ酸化膜である。１１はＳｉのエ
ミッタ領域であシ、兇Ｅ法に↓シ成長する。このとき、
ＭＢＥの際、基板温度６５０℃で厚み０．１μｍ成長を
行った。ドーピングは通常のイオン注入法でＡ１を導入
した。なお、第２図中、１８はエミッタ用ポリシリコン
電極、１９はペース用ポリシリコンｉｔ極、２０！ｉベ
ース用ＡＩ電極、２１はエミッタ用Ａｌ電極である。

このように、第２図の構造のバイポーラトランジスタに
よると、１２．１４の領域にＳｉのバンドギャップよシ
狭いナローバンドギャップ半導体をベースに用いるため
、第１図の実施例と同じく、エミッタ１Ｔがワイドバン
ドギャップになる。したがって、第１図の実施例と同様
に、バイポーラトランジスタの遮断周波数が向上し、か
つ電流増幅率が増大する等の利点がある。

なお、第１図および第２図の実施例では、本発明による
半導体薄膜を、ワイドバンドギャップバイポーラトラン
ジスタに適用した場合であったが、他のパーミアブルベ
ーストランジスタや共鳴トンネルトランジスタ、Ｓｉ上
への受光素子および発光素子等の各種の高性能へテロデ
バイスに適用することができる。

〔発明の効果〕

以上説明したように本発明によるときは、Ｓｉと同じ構
造の立方晶構造の半導体薄膜材料を用い、ヘテロエピタ
キシャル法によシ単結晶の半導体を成長させることによ
シ、その組成制御によって、半導体膜の格子定数を３１
と完全に一致させることができる。従って、高品質の半
導体膜をＳＮ上に堆積でき、かつこの単結晶の半導体膜
上にミスフィツトのない高品質Ｓｔ層をヘテロエピタキ
シャル成長することができる。即ち、原子層レベルの多
層膜を成長させることが可能となる。さらに、・　組成
変化によシ格子定数を変えることができるため、上記実
施例以外の化合物半導体、金属および金属性薄膜との格
子整合を取ることも可能となり、超高速電子デバイスの
だめの種々の組み合わせによる多層構造の高品質へテロ
エピタキシャル成長が可能となる。

また、本発明は、８１上に上記実施例工ないし７記載の
半導体膜を用いて半導体装置を構成することにより、そ
の半導体膜のＳＳとの格子不整合率が零となるので、格
子不整合に起因する転位はなくすることができる。これ
によシ、高品質界面が得られ、界面リーク電流の低減化
が図れるなどの効果がある。

【図面の簡単な説明】

ｍ１図は本発明の一実施例による半導体装置の構造断面
図、第２図は本発明の他の実施例による半導体装置の構
造断面図である。 １．１１・・・・３１基板、２，１２・・・・コレクタ
領域、３．１３・・・・Ｓｊ　ｃＩ熱酸化膜、４φ◆・
・ベース領域、５−−−−ワイドバンドギャップエミッ
タ、６−・・・ポリシリコン電極、Ｔ・・・ΦＡ１電極
、６・・・・エミッタ用ポリシリコン電極、９串・・・
エミッタ用Ａｌ電極、１４１１・１１Φペース領域、１
５・・・・ベース電極用ポリシリコン電極、１６・・・
・ｓｉ酸化膜１１７−・Ｉｌ＠Ｓｉのエミッタ、１８１
１・・・エミッタ用ポリシリコン電極、１９・・・・ベ
ース用ポリシリコン電極、２０・・・・ベース用ＡＩ電
極、２１・・・・エミッタ用ＡＩ電極。

Claims (10)

【特許請求の範囲】
1. （１）Ｓｉを基板として用いる半導体装置において、前
   記Ｓｉ基板上に格子定数が該Ｓｉと一致する化合物半導
   体膜を有することを特徴とする半導体装置。
2. （２）化合物半導体膜は、（ＳｉＣ）＿ｘＳｎ＿１＿−
   ＿ｘ膜、（ＳｉＣ）＿ｘＰ＿１＿−＿ｘ膜、（ＳｉＣ）
   ＿ｘＧｅ＿１＿−＿ｘ膜、（ＳｉＣ）＿ｘ（ＡＩＰ）＿
   １＿−＿ｘ膜、（ＳｉＣ）＿ｘ（ＡｌＡｓ）＿１＿−＿
   ｘ膜、（ＳｉＣ）＿ｘ（ＡｌＳｂ）＿１＿−＿ｘ膜、（
   ＳｉＣ）＿ｘ（ＧａＰ）＿１＿−＿ｘ膜、（ＳｉＣ）＿
   ｘ（ＧａＡｓ）＿１＿−＿ｘ膜、（ＳｉＣ）＿ｘ（Ｉｎ
   Ｐ）＿１＿−＿ｘ膜、（ＳｉＣ）＿ｘ（ＩｎＡｓ）＿１
   ＿−＿ｘ膜、（ＳｉＣ）＿ｘ（ＩｎＳｂ）＿１＿−＿ｘ
   膜、（ＳｉＣ）＿ｘ（ＧａＳｂ）＿１＿−＿ｘ膜等のい
   ずれかを少なくとも一部に含むことを特徴とする特許請
   求の範囲第１項記載の半導体装置。
3. （３）化合物半導体膜は、Ｓｉ＿ｘＡｌ＿１＿−＿ｘＰ
   膜、（ＳｉＰ）＿ｘ（ＡｌＡｓ）＿１＿−＿ｘ膜、（Ｓ
   ｉＰ）＿ｘ（ＡｌＳｂ）＿１＿−＿ｘ膜、Ｓｉ＿ｘＧａ
   ＿１＿−＿ｘＰ膜、（ＳｉＰ）＿ｘ（ＧａＡｓ）＿１＿
   −＿ｘ膜、Ｓｉ＿ｘＩｎ＿１＿−＿ｘＰ膜、（ＳｉＰ）
   ＿ｘ（ＩｎＡｓ）＿１＿−＿ｘ膜、（ＳｉＰ）＿ｘ（Ｉ
   ｎＳｂ）＿１＿−＿ｘ膜、（ＳｉＰ）＿ｘ（ＧａＳｂ）
   ＿１＿−＿ｘ膜等のいずれかを少なくとも一部に含むこ
   とを特徴とする特許請求の範囲第１項記載の半導体装置
   。
4. （４）化合物半導体膜は、（ＢＰ）＿ｘＧｅ＿１＿−＿
   ｘ膜、（ＢＰ）＿ｘＳｎ＿１＿−＿ｘ膜、Ｂ＿ｘＡｌ＿
   １＿−＿ｘＰ膜、（ＢＰ）＿ｘ（ＡｌＡｓ）＿１＿−＿
   ｘ膜、（ＢＰ）＿ｘ（ＡｌＳｂ）＿１＿−＿ｘ膜、Ｂ＿
   ｘＧａ＿１＿−＿ｘＰ膜、（ＢＰ）＿ｘ（ＧａＡｓ）＿
   １＿−＿ｘ膜、Ｂ＿ｘＩｎ＿１＿−＿ｘＰ膜、（ＢＰ）
   ＿ｘ（ＩｎＡｓ）＿１＿−＿ｘ膜、（ＢＰ）＿ｘ（Ｉｎ
   Ｓｂ）＿１＿−＿ｘ膜、（ＢＰ）＿ｘ（ＧａＳｂ）＿１
   ＿−＿ｘ膜等のいずれかを少なくとも一部に含むことを
   特徴とする特許請求の範囲第１項記載の半導体装置。
5. （５）化合物半導体膜は、（Ｓｉ＿ｘＧｅ＿１＿−＿ｘ
   ）＿ｙ（ＢＮ）＿１＿−＿ｙ膜、（Ｓｉ＿ｘＧｅ＿１＿
   −＿ｘ）＿ｙ（ＳｉＣ）＿１＿−＿ｙ膜、（Ｓｉ＿ｘＧ
   ｅ＿１＿−＿ｘ）＿ｙ（Ｃ）＿１＿−＿ｙ膜、（Ｓｉ＿
   ｘＧｅ＿１＿−＿ｘ）＿ｙ（ＢＰ）＿１＿−＿ｙ膜、（
   Ｓｉ＿ｘＧｅ＿１＿−＿ｘ）＿ｙ（ＢＡｓ）＿１＿−＿
   ｙ膜等のいずれかを少なくとも一部に含むことを特徴と
   する特許請求の範囲第１項記載の半導体装置。
6. （６）化合物半導体膜は、（ＢＮ）＿ｘＳｎ＿１＿−＿
   ｘ膜、（ＢＮ）＿ｘＧｅ＿１＿−＿ｘ膜、（ＢＮ）＿ｘ
   Ｐ＿１＿−＿ｘ膜、（ＢＮ）＿ｘ（ＡｌＰ）＿１＿−＿
   ｘ膜、（ＢＮ）＿ｘ（ＡｌＡｓ）＿１＿−＿ｘ膜、（Ｂ
   Ｎ）＿ｘ（ＡｌＳｂ）＿１＿−＿ｘ膜、（ＢＮ）＿ｘ（
   ＧａＰ）＿１＿−＿ｘ膜、（ＢＮ）＿ｘ（ＧａＡｓ）＿
   １＿−＿ｘ膜、（ＢＮ）＿ｘ（ＩｎＰ）＿１＿−＿ｘ膜
   、（ＢＮ）＿ｘ（ＩｎＡｓ）＿１＿−＿ｘ膜、（ＢＮ）
   ＿ｘ（ＩｎＳｂ）＿１＿−＿ｘ膜、（ＢＮ）＿ｘ（Ｇａ
   Ｓｂ）＿１＿−＿ｘ膜等のいずれかを少なくとも一部に
   含むことを特徴とする特許請求の範囲第１項記載の半導
   体装置。
7. （７）化合物半導体膜は、（ＢＡｓ）＿ｘＳｎ＿１＿−
   ＿ｘ膜、（ＢＡｓ）＿ｘＧｅ＿１＿−＿ｘ膜、（ＢＡｓ
   ）＿ｘＰ＿１＿−＿ｘ膜、（ＢＡｓ）＿ｘ（ＡｌＰ）＿
   １＿−＿ｘ膜、Ｂ＿ｘＡｌ＿１＿−＿ｘＡｓ膜、（ＢＡ
   ｓ）＿ｘ（ＡｌＳｂ）＿１＿−＿ｘ膜、（ＢＡｓ）＿ｘ
   （ＧａＰ）＿１＿−＿ｘ膜、Ｂ＿ｘＧａ＿１＿−＿ｘＡ
   ｓ膜、（ＢＡｓ）＿ｘ（ＩｎＰ）＿１＿−＿ｘ膜、Ｂ＿
   ｘＩｎ＿１＿−＿ｘＡｓ膜、（ＢＡｓ）＿ｘ（ＩｎＳｂ
   ）＿１＿−＿ｘ膜、（ＢＡｓ）＿ｘ（ＧａＳｂ）＿１＿
   −＿ｘ膜等のいずれかを少なくとも一部に含むことを特
   徴とする特許請求の範囲第１項記載の半導体装置。
8. （８）化合物半導体膜は、（Ｃ）＿ｘＳｎ＿１＿−＿ｘ
   膜、（Ｃ）＿ｘＧｅ＿１＿−＿ｘ膜、（Ｃ）＿ｘ（Ａｌ
   Ｐ）＿１＿−＿ｘ膜、（Ｃ）＿ｘ（ＡｌＡｓ）＿１＿−
   ＿ｘ膜、（Ｃ）＿ｘ（ＡｌＳｂ）＿１＿−＿ｘ膜、（Ｃ
   ）＿ｘ（ＧａＰ）＿１＿−＿ｘ膜、（Ｃ）＿ｘ（ＧａＡ
   ｓ）＿１＿−＿ｘ膜、（Ｃ）＿ｘ（ＩｎＰ）＿１＿−＿
   ｘ膜、（Ｃ）＿ｘ（ＩｎＡｓ）＿１＿−＿ｘ膜、（Ｃ）
   ＿ｘ（ＩｎＳｂ）＿１＿−＿ｘ膜、（Ｃ）＿ｘ（ＧａＳ
   ｂ）＿１＿−＿ｘ膜等のいずれかを少なくとも一部に含
   むことを特徴とする特許請求の範囲第１項記載の半導体
   装置。
9. （９）化合物半導体膜は、（ＳｃＮ）＿ｘＳｎ＿１＿−
   ＿ｘ膜、（ＳｅＮ）＿ｘＧｅ＿１＿−＿ｘ膜、（ＳｅＮ
   ）＿ｘＰ＿１＿−＿ｘ膜、（ＳｅＮ）＿ｘ（ＡｌＰ）＿
   １＿−＿ｘ膜、（ＳｅＮ）＿ｘ（ＡｌＡｓ）＿１＿−＿
   ｘ膜、（ＳｅＮ）＿ｘ（ＡｌＳｂ）＿１＿−＿ｘ膜、（
   ＳｃＮ）＿ｘ（ＧａＰ）＿１＿−＿ｘ膜、（ＳｃＮ）＿
   ｘ（ＧａＡｓ）＿１＿−＿ｘ膜、（ＳｅＮ）＿ｘ（Ｉｎ
   Ｐ）＿１＿−＿ｘ膜、（ＳｃＮ）＿ｘ（ＩｎＡｓ）＿１
   ＿−＿ｘ膜、（ＳｃＮ）＿ｘ（ＩｎＳｂ）＿１＿−＿ｘ
   膜、（ＳｅＮ）＿ｘ（ＧａＳｂ）＿１＿−＿ｘ膜等のい
   ずれかを少なくとも一部に含むことを特徴とする特許請
   求の範囲第１項記載の半導体装置。
10. （１０）Ｓｉを基板として用いる半導体装置の製造方法
    において、前記Ｓｉ基板上に格子定数が該Ｓｉと一致す
    る化合物半導体膜をヘテロエピタキシャル成長させるこ
    とを特徴とする半導体装置の製造方法。