TW201117341A - Chip package structure and method for fabricating the same - Google Patents

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Ra-Min Tain
Wei Li
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Ind Tech Res Inst
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201117341 六、發明說明: 【發明所屬之技術領域】 本發明係有關於一種晶片 別係有關於一種三維堆疊式晶 封襞結構及其製造方法,特 片封裝結構及其製造方法。 【先前技術】 隨著電腦及通訊等產品功能的快速發展及提升,近年 來半導體相㈣了滿足電子產品多元化及輕薄微小化 等功能的需求’使得晶片封裝製程業逐漸脫離傳統的技術 而朝向高功率、高密度、低成本、輕、薄、短、小等高精 密度製程發展,而三維堆疊式晶片(3DstackedIC,以下簡 稱3DIC)的技術發展便是用來滿足這些需求。三維堆疊式 晶片概括來說是指具有多層元件結構的積體電路晶片。以 互補式金氧半電晶體(以下簡稱CMOS)為基礎的晶片而 言,因受限於高溫製程對CMOS元件的影響,故僅具有拳 層元件結構’右線見縮小,整體線路(global wiring)所造成 的訊號延遲效應將更為嚴重;而元件與晶片之間的走線跋 離變長,也會導致耗能損耗增多。為了解決這些問題,多 維堆疊式晶片的技術也就隨之而生。在三維堆疊式晶片 内,因其元件及晶片之間的走線大幅縮短,不僅可以減鎂 訊號延遲效應,也可以減少雜訊及耗能損耗,而其頻茛也 會增加,高頻電性也會提升(電感值下降);此外,三雉雉 疊式晶片不需要大規模地縮小其平面尺寸便可以達到高密 度的目的,換言之,即不需要新的半導體元件技術便<降 低投資成本,所以近年來各國際大廠與國内外知名學校與 201117341 機構也積極往3DIC發展,使得3DIC的研究變得十分重要。 雖然三維堆疊式晶片的概念早在數年前就已被提出, 但以半導體製程進入奈米等級後,其新的元件技術不斷地 發展,目前仍有一些技術需要突破,其中最重要的問題不 外乎是導通孔(TSV)結構製程的良率問題與堆疊接合的問 題。習知的導通孔(TSV)結構製程係先於晶片中形成導通 孔,再利用電鑛方式將銅鐘滿導通孔,以形成銅導通孔結 構。由於導通孔(TSV)結構製程上常常無法均勻的將導通孔 • 鍍滿,造成其電性上訊號的損失或當載具在承受溫度變化 的負載條件時,未鍍滿的導通孔可靠度品質下降;又或, 當晶片堆疊時採用微凸塊(micro-bumping)連結技術時,雖 然目前逐漸開發低溫接合技術,但一般使用無鉛銲錫 (solder)接合的回銲溫度能高達260°C左右,此一回銲溫度 不僅僅會造成熱應力的產生,往往也會影響產品的可靠度。 在此技術領域中,有需要一種晶片封裝結構及其製造 方法,以改善上述缺點。 【發明内容】 本發明之一實施例係提供一種晶片封裝結構,上述晶 片封裝結構包括至少一晶片,具有至少一導通孔;至少一 應力緩衝疊孔結構,置於上述導通孔中,上述應力緩衝疊 孔結構包括一第一墊片和一第二墊片;一支撐柱,其兩末 端分別連接上述第一墊片和上述第二墊片,且上述支撐柱 的上述兩末端的面積分別小於上述第一墊片和上述第二墊 201117341 片的面積;及一緩衝層,設於上述第一墊片和上述第二墊 片之間,且包覆上述支撐柱的側壁。本發明更包括一絕緣 層,置於上述導通孔中,且圍繞上述應力緩衝疊孔結構的 側壁。 本發明之另一實施例係提供一種晶片封裝結構,上述 晶片封裝結構包括至少兩個垂直堆疊的晶片,且彼此電性 連接,每一個上述晶片中具有至少一導通孔;至少一應力 緩衝疊孔結構,置於上述導通孔中,上述應力缓衝疊孔結 構包括一第一墊片和一第二墊片;一支撐柱,其兩末端分 別連接上述第一墊片和上述第二墊片,且上述支撐柱的上 述兩末端的面積分別小於上述第一塾片和上述第二塾片的 面積;一緩衝層,圍繞上述支撐柱的側壁。本發明更包括 一絕緣層,置於上述導通孔中,且圍繞上述應力緩衝疊孔 結構的侧壁。 本發明之又另一實施例係提供一種晶片封裝結構的 製造方法,包括提供至少一晶片;於上述晶片中形成至少 一導通孔;及將已製作完成的至少一應力緩衝疊孔結構置 於上述導通孔中,上述應力緩衝疊孔結構包括一第一塾片 和一第二墊片;一支撐柱,其兩末端分別連接上述第一墊 片和上述第二墊片,且上述支撐柱的上述兩末端的面積分 別小於上述第一墊片和上述第二墊片的面積;一緩衝層, 設於上述第一墊片和上述第二墊片之間,且包覆上述支撐 柱的側壁。本發明更包括於上述導通孔中形成一絕緣層, 且圍繞上述應力緩衝疊孔結構的側壁。. 本發明之又另一實施例係提供一種晶片封裝結構的 201117341 製造方法,包括提供至少兩個晶片;分別於上述些晶片中 形成至少一導通孔;將已製作完成的至少一應力緩衝疊孔 結構置於上述導通孔中,上述應力緩衝疊孔結構包括一第 一墊片和一第二墊片;一支撐柱,其兩末端分別連接上述 第一墊片和上述第二墊片,且上述支撐柱的上述兩末端的 面積分別小於上述第一墊片和上述第二墊片的面積;一緩 衝層,設於上述第一墊片和上述第二墊片之間,且包覆上 述支撐柱的側壁;及將上述些晶片垂直堆疊,且彼此電性 • 連接。本發明更包括於上述導通孔中形成一絕緣層,且圍 繞上述應力緩衝疊孔結構的側壁。 【實施方式】 以下以各實施例詳細說明並伴隨著圖式說明之範例, 做為本發明之參考依據。在圖式或說明書描述中,相似或 相同之部分皆使用相同之圖號。且在圖式中,實施例之形 狀或是厚度可擴大,並以簡化或是方便標示。再者,圖式 ® 中各元件之部分將以分別描述說明之,值得注意的是,圖 中未繪示或描述之元件,為所屬技術領域中具有通常知識 者所知的形式,另外,特定之實施例僅為揭示本發明使用 之特定方式,其並非用以限定本發明。 本發明實施例係提供一種三維堆疊式晶片封裝結 構,其利用一種可先獨立製作不受導通孔(TSV)及微凸塊 (micro-bumping)製程影響,且尺寸可以自由控制及調整的 具應力緩衝疊孔結構應用於三維堆疊式晶片中,不僅僅可 201117341 因應力緩衝 利用 疊孔結 來當作銅導通孔,傳遞電性上的訊號外’因 孔結構可先獨立製作並自由調整其幾何尺寸,再放置已 ,孔過之石夕晶片或矽基板内,當作導通孔結構使用,故可 滿用s來解决常見導通孔(TSV)結構製程中無法將導通孔鍍 銅材的情形’並減少製程步驟’降低導通孔(TSV)結構製 私成本。[ΐη + jk’此應力緩衝疊孔結構也可以利用來當作微 凸塊,利田 低溫接合或熱壓方式來堆疊晶片,避免使用一 技術時所需要的回銲製程’減少因回銲溫度 且具備的應力。此應力缓衝疊孔結構不僅僅製作容易, 式曰Μ=成本、高可靠度與低應力的因素,用於三維堆疊 曰曰第、f樽中將大大提升其良率及降低其製作成本。 的應力I和1b圖為本發明實施例之晶片封裝結構所使用 岡衡宜孔結構5〇的前視/上視示意圖和剖面示音 圖所示’在本發咖 一墊片2〇牙t括—弟一墊片20和一第二墊片22 ,其中第 其兩末端二塾片22可具有相同的面積。一支撐柱24, 且從第la和3〇分别連接第一墊片20和第二墊片22, 端28和即為上視方向)看去支標柱24的兩末 的面積B。^面積A分別小於第〆勢片2〇或第二塾片22 和支撐柱2 發明實施例中,第一墊片2〇、第二墊片22 20、Μ 4的材質可包括例如銅、鋁等金屬,且第一墊 如第lb —和支撐柱24可包括相同的材質。因此, 一墊片所不的剖面示意圖,應力缓衝疊孔結構50的第 結構。另外第墊片22和支撐柱24形成—工字形的導電 ,應力緩衝疊孔結構50更包括一緩衝層26, 201117341 夾設於第一墊片20和第二墊片22之間,且包覆支撐柱24 的側壁32,其中緩衝層26的外侧壁34分別與第一墊片20 和第二墊片22的外側壁36和38共平面。在本發明實施例 中,緩衝層26的材質可為例如聚醯亞胺(PI)、 ABF(Ajinomoto Build-up Film)等或具低介電常數之高分子 材料。緩衝層26可以用來吸收或緩衝整個應力緩衝疊孔結 構50所受到的應力。 如第la和lb圖所示的應力缓衝疊孔結構50可以用做 # 為三維堆疊式晶片封裝結構的導通孔結構,用以傳遞晶片 的電子訊號。第2a至7圖為本發明不同實施例之晶片封 裝結構500a至500g之別面示意圖。如上所述之晶片封裝 結構係以三維堆疊方式(意即將一晶片置於另一晶片上方 之垂直堆疊方式)堆疊三個晶片之封裝結構為實施例。然 而’本發明實施例之晶片封裝結構之堆疊晶片的數量並無 限制。第2a圖為本發明一實施例之晶片封裝結構500a之 剖面示意圖。如第2a圖所示,首先’提供晶片202、204 ® 和206。在本發明實施例中,晶片202、204和206的上表 面或下表面可設有電子元件(圖未顯示)。接著,可利用例 如雷射鑽孔方式分別於晶片202、204和206中形成複數個 穿過晶片的導通孔222、224和226。接著,將已製作完成 的應力緩衝疊孔結構50置於導通孔222、224和226中, 以做為晶片202、204和206的導通孔結構,其中位於每 一個晶片中的應力緩衝疊孔結構50的第一墊片20和第二 墊片22_可分別電性接觸設於晶片本身的上表面或下表面 之電子元件,以傳遞電子訊號。舉例來說,位於晶片2〇2 201117341 的應力緩衝疊孔結構50的第一墊片2〇可電性接觸設於晶 片202的上表面之電子元件,第二墊片22可電性接觸設於 晶片202的下表面之電子元件。如第2a圖所示位於每一 個晶片中的應力緩衝疊孔結構的第一墊片和第二墊片可分 另J /、μ片的上表面和一下表面共平面。舉例來說,位於 晶片206中的應力緩衝疊孔結構50的第一墊片20和第二 聲片22可分別與晶片206的上表面216和下表面218共平 面。之後,如第2a圖所示,可將微凸塊212設置於晶片 202和204之間’以及晶片204和206之間,利用回銲或 熱壓製程,將晶片202、204和206垂直堆疊,其中導通孔 222、224和226可以彼此對齊,且使微凸塊212電性連接 位於其上或其下之晶片中的應力緩衝疊孔結構50。位於晶 片202、204或2〇6中的應力緩衝疊孔結構50可藉由接合 塾220或微凸塊212分別電性連接至設於晶片202、204或 206的上表面或下表面之電子元件。此外,晶片202、204 和206可藉由微凸塊212彼此電性連接,且可藉由微凸塊 212將已堆疊的晶片與一基板200的接合墊221電性連接。 在本發明另一實施例中,也可利用金屬凸塊(metal bump)做為三維堆疊之晶片封裝結構中晶片之間的電性連 接’上述金屬凸塊係利用兩個例如銅的金屬墊片以及夾設 於上述兩個金屬墊片之間的例如錫的金屬材料構成。金屬 凸塊的金屬墊片係與應力緩衝疊孔結構的第一墊片或第二 塾片電性接觸,且金屬墊片與第一墊片或第二墊片可具有 相同的材質,以降低熱膨脹係數(CTE)不匹配所造成的應力 問題。舉例來說,如第2b圖所示的晶片封裝結構500b則 201117341 是利用金屬凸塊214,設置於晶片202和204之間,以及 晶片204和206之間’可利用回銲或熱壓製程,將晶片2〇2、 204和206垂直堆疊,且使金屬凸塊214電性連接位於其 上或其下之晶片中的應力緩衝疊孔結構5〇。晶片2〇2、2〇4 和206可藉由金屬凸塊214彼此電性連接。位於晶片2〇2、 204或206中的應力緩衝疊孔結構5〇可藉由接合墊22〇或 金屬凸塊214分別電性連接至設於晶片2〇2、2〇4或2〇6的 上表面或下表面之電子元件。此外,且可藉由金屬凸塊214 馨將已堆疊的晶片與基板200的接合墊221電性連接。 在本發明再另一實施例中,也可使用另一個具有相同 或不同尺寸的應力緩衝疊孔結構5〇a取代第2a圖所示的微 凸塊212或如第2b圖所示的金屬凸塊214 ,以做為晶片彼 此之間的電性連接。第3圖為本發明另一實施例之晶片封 裝結構500c之剖面示意圖。如第3圖所示,利用低溫接合 或熱壓方式,將另一個已製作完成的應力緩衝疊孔結構5〇a 设置於晶片202和204之間以及晶片204和206之間’以 垂直堆疊晶片202、204和206。如第3圖所示,設於晶片 之間的應力缓衝疊孔結構50a係電性連接至設於晶片的導 通孔内的應力緩衝疊孔結構50’以使位於晶片202、204 或206中的應力緩衝疊孔結構5〇可藉由接合墊22〇或應力 緩衝疊孔結構50a分別電性連接至設於晶片202、204或 2〇6的上表面或下表面之電子元件。此外,且可藉由應力 緩衝疊孔結構50a將已堆疊的晶片與基板200的接合墊221 電性連接。本發明另一實施例之晶片封裝結構500c的形 成方式可避免使用習知微凸塊連結技術時所需要的高溫写 11 201117341 銲製程,減少因回銲製程所衍生出的熱應力。另外,設於 晶片的導通孔内和晶片之間的應力缓衝疊孔結構50和50a 係具有相同的熱膨脹係數(CTE),其可減少應力緩衝疊孔結 構和微凸塊或金屬凸塊熱膨脹係數(CTE)不匹配所造成的 應力問題。因此,可使晶片封裝結構的可靠度大為提升。 在本發明其他實施例中,也可使用同一個應力緩衝疊 孔結構做為晶片封裝結構的導通孔結構和微凸塊或金屬 凸塊。第4和5圖為本發明其他實施例之晶片封裝結構 500d和500e之剖面示意圖。如第4和5圖所示,可使用 · 尺寸較長的應力緩衝疊孔結構50c同時貫穿晶片封裝結構 500d或500e中所有堆疊的晶片202、204和206,以同時 做為位於晶片202、204和206内部以及晶片202、204和 206彼此之間的電性連接’且可藉由同一個應力緩衝疊孔 結構50c ’將已堆疊的晶片與基板200的接合墊221和位 於晶片202上的接合墊220電性連接。此時,如第4圖所 示的晶片202、204和206彼此之間或與基板200之間係具 有間隙228。如第5圖所示’在本發明其他實施例之晶片 φ 封裝結構500e中’也可利用一填充層230填滿晶片202、 204和206彼此之間或與基板200之間的間隙228,且應力 緩衝疊孔結構50c係穿過填充層230。在本發明實施例中, 可使用常用的底部填充(underfill)材料、中介層(interposer) 材料或間隙(spacer)材料或奈米複材(nanocomposite)做為填 充層230 ’包括環氧樹脂(epoxy)、陶瓷、聚酿亞胺(pi)、 ABF(AjinomotoBuild_up Film)。其中在填充層 230 為奈米 複材(nanocomposite)的實施例中’上述奈米複材 12 201117341 (nanocomposite)可包括玻璃、環氧樹脂(ep〇xy)與金屬太米 顆粒(nano particle)混合形成的奈米複材或是碳纖唯:環 氧樹脂(epoxy)與金屬奈米顆粒(nan〇 part i c丨e )混合形成 的奈米複材等。 另外,在如第2a至5圖所示之實施例中,位於晶片的 導通孔中的應力缓衝疊孔結構可具有與導通孔相同的尺寸 或小於導通孔,以使應力緩衝疊孔結構的外侧壁與導通孔 的内側壁間為貼合或具備空隙(允許空隙存在)。舉例來 •說,如第2&至5圖所示,在本發明一實施例中,應力緩衝 璺孔結構50或50c和導通孔222、224和226之間可具有 一空隙232 °或者,在本發明另一實施例中,晶片封裝結 構500a〜500e可更包括一絕緣層232a,置於導通孔222、 224和226侧壁,且圍繞應力缓衝疊孔結構5〇或5〇c ^更 或者’在本發明另一實施例中,應力緩衝疊孔結構50或 50c的侧壁與絕緣層232a之間也可具有一空隙232。上述 二隙232係填滿空氣(不填充材料)。上述絕緣層232a可填 馨 滿例如聚醯亞胺(PI)、ABF(Ajinomoto Build-up Film)或氧化 石夕。上述空隙232和絕緣層232a均具有減緩應力缓衝疊孔 結構與晶片間界面應力的效果。 因此,本發明實施例之晶片封裝結構中的應力緩衝疊 孔結構可具有任意的尺寸,以便於置放於晶片的導通孔之 内,或是設置於堆疊的晶片之間,上述應力緩衝疊孔結構 不僅可以取代晶片中的導通孔結構,並且可以取代電性連 接堆疊晶片之間的微凸塊/金屬凸塊結構。如第6圖所示的 晶片封裝結構5〇〇g中,可應用具有不同尺寸的應力缓考, 13 201117341 疊孔結構50a、50e、50f、50g或50h,做為晶片内或堆疊 晶片之間的電性連接’其中如第6圖所示的晶片封裝結構 500g係利用與晶片之間具有空隙232之應力緩衝疊孔結構 50a、50e、50f、50g或50h為例。舉例來說,置放於單一 晶片202、204或206的導通孔222a、224a或226a内的應 力緩衝疊孔結構50e可以分別做為晶片202、204或206内 部的電性連接,直接貫穿晶片202和204的應力緩衝疊孔 結構5Of可以同時做為晶片内部或堆疊的晶片之間的電性 連接,應力緩衝疊孔結構50g可以同時做為晶片2〇2與基 板200之間的電性連接,而應力緩衝疊孔結構5〇h可經由 導線234電性連接至應力緩衝疊孔結構50f,以做為晶片 206與基板200之間的電性連接。另外,可以利用應力緩 衝4:孔結構50a或是導線234做為堆疊的晶片之間的電性 連接,達到訊號傳輸的效果。 為了說明本發明實施例之應用應力緩衝疊孔結構的晶 片封裝結構可以達到高可靠度、低應力與高製程良率的效 果,茲利用有限元素分析軟體(ANSYS)在溫度變化25。〇至 125 C之測試條件下,比較第乃圖所示之習知導通孔結構 之曰曰片封裝結構與第7b至7e圖所示之本發明實施例之晶 片封裝結構所受到的應力結果。第7a圖為習知電鍍方式形 成之導通孔結構240之晶片封裝結構600a示意圖,其中導 通孔結構240與晶片2〇2的導通孔222之間設有一絕緣層 242_°ι第7b圖為之本發明一實施例之晶片封裝結構6〇沘 ,不思圖,其利用已製作完成之應力缓衝疊孔結構50做為 晶片202内部的電性連接,利用習知的金屬凸塊214做為 201117341 晶片202與其他堆疊晶片之間的電性連接,且應力緩衝疊 孔結構50與導通孔222之間具有空隙232。第7c圖為之 本發明另一實施例之晶片封裝結構600c的示意圖,其利 用應力緩衝疊孔結構5 〇做為晶片2 〇 2内部的電性連接利 用習知的金屬凸塊214做為晶片2〇2與其他堆疊晶片之間 的電陡連接’應力緩衝疊孔結構5〇與導通孔222之間的間 隙以一 ABF絕緣層232a填充。第7d圖為之本發明又另一 實轭例之晶片封裝結構6〇〇d的示意圖,其利用應力緩衝 ⑩豐孔結構50和5〇a分別做為晶片202内部以及晶片2〇2與 其他堆璺晶片之間的電性連接,且應力緩衝疊孔結構5〇與 導通孔222之間具有空隙232。第7d圖為之本發明又另一 實施例之晶片封裝結構6〇〇e的示意圖,其與晶片封裝結 構600d的不同處為應力緩衝疊孔結構5〇與導通孔222之 間的間隙以一 ABF絕緣層232a填充。 第1表習知晶片封裝結構與本發明實施例之晶片封 ® 裝結構的應力分析結果 習知晶片 晶片封裝 晶片封裝 晶片封裝 晶片封裝 封裝結構 結 構 結 構 結 構 結 構 600a 600b 600c 600d 600e 晶片所受之最 200.335 126.804 182.339 135.993 196.407 大應力(MPa) 導通孔(TSV)與 184.684 172.276 183.471 143.408 160.929 疊孔結構或導 通孔與金屬凸 15 201117341 塊所受之最大 應力(MPa) 導通孔所受之 最大應力(MPa) 81.388 96.868 80.597 59.822 49.051 與習知晶片封 裝結構600a比 較之晶片所受 應力下降百分 比 N/A 36.71% 8.98% 32.12% 1.96% 與習知晶片封 裝結構600a比 較之導通孔所 受應力下降百 分比 N/A + 19.02% 0.97% 28.96% 39.18% 由第1表可以發現,利用本發明實施例之應力緩衝疊 孔結構50當作導通孔結構,且其與晶片202之間具有ABF · 絕緣層232a的晶片封裝結構600c,其晶片所受應力比習知 晶片封裝結構600a約減少9%,而導通孔所受應力則約減 少1%。利用空氣當做絕緣層232的晶片封裝結構600b, 晶片所受應力比習知晶片封裝結構600a減少37%,雖然其 導通孔所受應力值會有增加,但其應力值仍然小於一般銅 材料的最大應力210 MPa (Ultimate tensile stress),故在可 靠度方面並無太大的影響。同時將應力緩衝疊孔結構當作 導通孔結構與金屬凸塊使用的晶片封裝結構600e,可以發 16 201117341 見曰曰片所又應力比習知晶片封裝結構卿&约減少W的, 通孔所又應力則約減少39%。另外,利用空氣當做絕 ,=32的晶片封裝結構6_,其晶片所受應力比習知晶 二封裝結構_a約減少32% ;而導通孔所受應力值則約減 =由上述結果來看,本發明利用應力緩衝疊孔結構 ^作晶片封裝結構的導通孔結構或金屬凸塊結構使 ,對於減緩晶>{封裝結構的應力效果是顯著的效果。
*雖然本發明已以實施例揭露如上,然其並非用以限 疋本發明’任何熟習此技藝者’在不脫離本發明之 和範圍内’當可作些許之更動與㈣,因此本發明二 護範圍當視後附之申請專利範圍所界定為準。 保
17 201117341 【圖式簡單說明】 第la和lb圖為本發明實施例之晶片封裝結構所使用 的應力緩衝疊孔結構的前視示意圖和剖面示意圖。 第2a-6圖為本發明不同實施例之晶片封裝結構之剖 面示意圖。 第7 a圖為習知具有銅導通孔結構之晶片封裝結構不 意圖,其用以做為應力分析之用。 第7b-7e圖為之本發明不同實施例之晶片封裝結構的 示意圖,其用以做為應力分析之用。 _ 【主要元件符號說明】 50、50a、50c、50e、50f、50g、50h〜應力緩衝疊孔結 構; 20〜第一墊片; 22〜第二墊片; 24〜支撐柱; 26〜緩衝層; 28、30〜末端; 32、34、36、38〜側壁; A、B〜面積; 200〜基板; 202、204、206〜晶片; 212〜微凸塊; 18 201117341 214〜金屬凸塊; 216〜上表面; 218〜下表面; 220、221〜接合墊; 222、224、226、222a、224a、226a〜導通孑L ; 228〜間隙; 230〜填充層; 232〜空隙; φ 232a〜絕緣層; 240〜導通孔結構; 242〜絕緣層; 234〜導線; 500a、500b、500c、500d、500e、500f、500g、600a、 600b、600c、600d、600e〜晶片封裝結構。
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Claims (1)

  1. 201117341 七、申請專利範圍·· 1.一種晶片封裝結構,包括: 至少一晶片,具有至少一導通孔;以及 該應力 ,少一應力緩衝疊孔結構,置於 缓衝疊孔結構包括: ^ 一第一墊片和一第二墊片; 支撐柱’其兩末端分別連接 [且該繼的該兩末端的面積分別小 該第二墊片的面積;以及 於該弟一墊片和 一緩衝層,設於該第一墊片和 覆該支撐柱的側壁。 ° —墊片之間,且包 ㈣2力專利範圍第1項所述之W料結構,並中 “應力㈣#孔結構_㈣ /、中 3.如申請專利銘囹笛丨s 月之間具有一空隙。 ^判辄圍第1項所述之 括一絕緣層’置於該導通孔之侧壁,且圍 孔結構。 固% 5亥應力緩衝疊 4·如申請專利範圍第3項所述之 該應力緩衝聂孔έ^ 十裝、,、口構,其中 :且孔、,,。構的側壁與該絕緣層之間具 5.如申請專利範圍第1項所述之晶 二隙。 該應力緩衝遇农έ士播沾 士裳、,,口構,其中 衝且孔、、、。構的面積小於該導通孔的 6·如申請專利範圍第工項所述之a 、。 :緩衝層的外側壁分別與該第:第展:構’其中 壁共平面。 巧和該苐二墊片的外側 7.如申請專利範圍第1項所述之晶片封襄結構,其中 20 201117341 該第一墊片和該第二墊片分別與該晶片的一上表面和一下 表面共平面。 8. 如申請專利範圍第1項所述之晶片封裝結構,其中 該第一墊片、該第二墊片和該支撐柱包括金屬。 9. 如申請專利範圍第1項所述之晶片封裝結構,其中 該缓衝層包括高分子材料。 10. 如申請專利範圍第3項所述之晶片封裝結構,其中 該絕緣層包括聚酸亞胺(PI)、ABF(Ajinomoto Build-up Film) φ 或氧化石夕。 11. 如申請專利範圍第1項所述之晶片封裝結構,其中 該應力緩衝疊孔結構電性連接至該晶片。 12. —種晶片封裝結構,包括: 至少兩個垂直堆疊的晶片,且彼此電性連接,其中每 一個該晶片中具有至少一導通孔;以及 至少一應力缓衝疊孔結構,置於該導通孔中,該應力 缓衝疊孔結構包括: 參 一第一墊片和一第二墊片; 一支撐柱,其兩末端分別連接該第一墊片和該第二墊 片,且該支撐柱的該兩末端的面積分別小於該第一墊片和 該第二墊片的面積;以及 一緩衝層,設於該第一墊片和該第二墊片之間,且包 覆該支撐柱的側壁。 13. 如申請專利範圍第12項所述之晶片封裝結構,其 中該些晶片係藉由一導電物彼此電性連接,且該導電物分 別電性連接至每一個該晶片的該應力緩衝疊孔結構。 。 21 201117341 申請專利範圍第13項所述之晶片封裝 二=物包括一微凸塊、—金屬凸塊緣;:,其 該應力緩衝疊孔結構。 線或另一個 I5·如申請專利範圍第12項 中該應力緩衝叠孔結構係同時穿過該^片 構,其 16. 如申請專利範圍第15項所述之晶 包括一填充層,失設於該些晶片 、I、·。構,更 孔結構係穿過該填充層。 s /、中該應力緩衝疊 17. 如申請專利範圍第12項所述 中該應力緩衝疊孔結構的側壁與該晶片之’其 ⑽中請專利範㈣12項所述之晶片封 t括一絕緣層,置於該導通孔之側壁,且圍4: Γ更 疊孔結構。 固、Ά該應力緩衝 19. 如申請專利範圍第18項所述之 中該應力緩衝Aέ士接ΛΑ 7 , 月封裳結構,其 隙。 且孔、、,。構的側壁與該絕緣層之間具有 20. 如申請專利範圍第12項所述之 中該應力緩衝疊孔姓槿的 封裴九構,其 積。 。構的面積小於或等於該導通孔的面 扎如申請專利範圍第12項所述之 中該緩衝層的外側壁分別與該第 構’其 側壁共平面。 贷乃和該弟二墊片的外 22·如ψ請專利範園第ί2項所述之晶 ::第-塾片和該第二墊片分別與該二:表:其 下表面共平面。 上衣面和一 22 201117341 23. 如申請專利範圍第12項所述之晶片封裝結構,其 中該第一墊片、該第二墊片和該支撐柱包括金屬。 24. 如申請專利範圍第12項所述之晶片封裝結構,其 中該緩衝層包括高分子材料。 25. 如申請專利範圍第18項所述之晶片封裝結構,其 中該絕緣層包括聚酸亞胺(PI)、ABF(Ajinomoto Build-up Film)或氧化矽。 26. 如申請專利範圍第12項所述之晶片封裝結構,其 • 中該應力緩衝疊孔結構電性連接至該晶片。 27. —種晶片封裝結構的製造方法,包括下列步驟: 提供一晶片; 於該晶片中形成至少一導通孔;以及 將已製作完成的至少一應力缓衝疊孔結構置於該導通 孔中,其中該應力緩衝疊孔結構包括: 一第一墊片和一第二墊片; 一支撐柱,其兩末端分別連接該第一墊片和該第二墊 • 片,且該支撐柱的該兩末端的面積分別小於該第一墊片和 該第二墊片的面積;以及 一缓衝層,設於該第一墊片和該第二墊片之間,且包 覆該支撐柱的側壁。 28. 如申請專利範圍第27項所述之晶片封裝結構的製 造方法,其中該應力緩衝疊孔結構的側壁與該晶片之間具 有一空隙。 29. 如申請專利範圍第27項所述之晶片封裝結構的製 造方法,更包括於該導通孔之側壁形成一絕緣層,且圍緣 23 201117341 該應力緩衝疊孔結構。 30. 如申請專利範圍第29項所述之晶片封裝結構的製 造方法,其中該應力缓衝疊孔結構的側壁與該絕緣層之間 具有一空隙。 31. 如申請專利範圍第27項所述之晶片封裝結構的製 造方法,其中形成該導通孔的方式包括雷射鑽孔或電漿蝕 刻。 32. 如申請專利範圍第27項所述之晶片封裝結構的製 造方法,其中該應力緩衝疊孔結構的面積小於該導通孔的 面積。 33. 如申請專利範圍第27項所述之晶片封裝結構的製 造方法,其中該緩衝層的外側壁分別與該第一墊片和該第 二塾片的外側壁共平面。 34. 如申請專利範圍第27項所述之晶片封裝結構的製 造方法,其中該第一墊片和該第二墊片分別與該晶片的一 上表面和一下表面共平面。 35. 如申請專利範圍第27項所述之晶片封裝結構的製 造方法,其中該第一墊片、該第二墊片和該支撐柱包括金 屬。 36. 如申請專利範圍第27項所述之晶片封裝結構的製 造方法,其中該緩衝層包括高分子材料。 37. 如申請專利範圍第29項所述之晶片封裝結構的製 造方法,其中該絕緣層包括聚酿亞胺(PI)、ABF(Ajinomoto Build-up Film)或氧化石夕。 38. —種晶片封裝結構的製造方法,包括下列步驟: 24 201117341 提供至少兩個晶片; 分別於該些晶片中形成至少一導通孔; 將已製作完成的至少一應力緩衝疊孔結構置於該導通 孔令’其中該應力緩衝疊孔結構包括: 一第一墊片和一第二墊片; 一支撐柱,其兩末端分別連接該第一墊片和該第二墊 片’且該支撐柱的該兩末端的面積分別小於該 該卓一塾片的面積;以及
    绫衝層,設於該第 覆該支撐柱的侧壁;以及 將該些晶片垂直堆疊,且彼此電性連接。 f巾料·㈣38韻述之晶片縣結構 二道、〃中該些晶片係藉由—導電物彼此電性連接 結構。 賊母個該曰曰片的该應力緩衝疊孔 造方法.,: =圍第Μ項所述之晶片封裝結構的製 線或另—個該應力緩衝疊孔結構。纟屬凸塊、—導 造方法,:中I:::二38 :所述之晶片封裝結構的製 42.如申請專利範圍第38 :曰曰片。 =法’更包括—填充層,夾設於該二=結:的製 應力緩衝疊孔結構係穿過該填充層。— 3 ’其中該 造方專利範圍第38項所述之晶片封裳-構㈣ 山’其中該應力緩衝昼孔結構的側壁與該 i. 2 201117341 有一空隙。 44. 如申請專利範圍第38項所述之晶片封裝結構的製 造方法,更包括於該導通孔之側壁形成一絕緣層,且圍繞 該應力緩衝疊孔結構。 45. 如申請專利範圍第44項所述之晶片封裝結構的製 造方法,其中該應力緩衝疊孔結構的側壁與該絕緣層之間 具有一空隙。 . 46. 如申請專利範圍第38項所述之晶片封裝結構的製 造方法,其中該應力缓衝疊孔結構的面積小於或等於該導 修 通孔的面積。 47. 如申請專利範圍第38項所述之晶片封裝結構的製 造方法,其中該緩衝層的外側壁分別與該第一墊片和該第 二墊片的外側壁共平面。 48. 如申請專利範圍第38項所述之晶片封裝結構的製 造方法,其中該第一墊片和該第二墊片分別與該晶片的一 上表面和一下表面共平面。 49. 如申請專利範圍第38項所述之晶片封裝結構的製 _ 造方法,其中該第一墊片、該第二墊片和該支撐柱包括金 屬。 50. 如申請專利範圍第38項所述之晶片封裝結構的製 造方法,其中該緩衝層包括高分子材料。 51. 如申請專利範圍第44項所述之晶片封裝結構的製 造方法,其中該絕緣層包括聚酿亞胺(PI)、ABF(Ajinomoto Build-up Film)或氧化石夕。 26
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