TW201101465A - Memory device having self-aligned cell structure - Google Patents

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TW201101465A
TW201101465A TW099103674A TW99103674A TW201101465A TW 201101465 A TW201101465 A TW 201101465A TW 099103674 A TW099103674 A TW 099103674A TW 99103674 A TW99103674 A TW 99103674A TW 201101465 A TW201101465 A TW 201101465A
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Jun Liu
Michael P Violette
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Micron Technology Inc
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Description

201101465 六、發明說明: 【先前技術】 電腦及其他電子產品通常 ^ m ㊉具有—記憶體裝置,該印愔e 裝置具有用以儲存資料及其 /口己隐體 ^…、 資訊之眾多記憶體單元。通 常使用各種製造製程或步驟來一 ^成一習用記憶體裝置。I 例而言,一個或多個製程$置舉 . 城該農置之一個部分且一個 或多個額外製程可形成該裝置 〜 置之另一部分。其他製程亦可 Ο
形成將該裝置之該等部分連接 —纪也 起之特徵。若不仔細計 相錢程,射出現裝置缺陷b良裝置效能。 【實施方式】 圖1顯示根據本發明一實施例具有—具有記憶體單元⑻ 之記憶體陣列102的一記憶體裝置1〇〇之一方塊圖。記憶體 單兀101可與導電線1〇4(例如,具有信號之字 線)及導電線106(例如,具有信號BL〇至BLn之位元線)一起 配置成若干列及若干行。記憶體裝置1〇〇使用導電線1〇4及 V電線106來將寊sil傳送至記憶體單元1 〇丨及自記憶體單元 101傳送資訊。列解碼器107及行解碼器108接收線109(例 如,位址線)上之位址信號A0至AX以確定將存取哪些記憶 體單元101。一感測放大器電路11〇運作以確定自記憶體單 元101讀取之資訊之值且將該資訊以信號形式提供至導電 線106。感測放大器電路11〇亦使用導電線1〇6上之信號來 確定欲寫入至記憶體單元101之資訊之值。記憶體裝置1〇〇 包含用以在記憶體陣列102與線(例如,資料線)1〇5之間傳 送資訊的電路112。線105上之信號DQ0至DQN表示自記憶 146352.doc 201101465 體單元101讀取或寫入至愔— ^ 主°己U體早70 1 〇 1中之貧訊。線J 〇5 可包含記憶體裝置100内之節點或記憶體裝置1〇〇可駐存於 ’、中之#裝上之接針(或焊料球)。記憶體裝置1 〇〇外部之 〃他4置(例如’-把憶體控制器或—處理器)可經由 105、109及120與記憶體裝置1〇〇通信。 記憶體裝置1〇0執行記憶體作業,例如自記憶體單元101 讀取資訊之一讀取作金;^ a玄次 ’、 將貝訊程式化(例如,寫入)至兮己 憶體早兀1G1中之—程式化作業(有時稱為寫人作業)。一記 U體控制單位11 8基於線! 2 G上之控制信號來控制該 體作業。線120上之护:制仁啤— 心 <控制t諕之實例包含一個或多個時鐘 信號及指示記憶體提署! η Λ 體裝置100可執行哪一作業(例如,一程式 化或讀取作業)之其他信號。記憶體裝置100外部之其他裝 置(二如’一處理器或-記憶體控制器)可控制線120上之控 制信號之值。線120上之作 唬之一組合之特定值可產生致 使記憶體裝置100執行— J馬。己隱體作業(例如,盘式仆志 讀取作業)之一命令(例如 ^ ^ U ] ^ 私式化或讀取命令)。 記憶體單元1 〇 1中之每— 者可經程式化以儲存表示一單 個位兀之一值或多個位 如兩個、三個、四個或另一 〆一去疋)之一值之資訊。舉例而t,記憶體單元101中 =一者「可經程式化以儲存表示一單個位元之—二進制值 1」之資訊。在另 . + — 土 也另—實例中’記憶體單元101中 之母一者可經程式化 存表不多個位元之—值(例如兩 個位兀之四個可能值「〇 、「 ^ ^ 」 01」、⑺」及「11」中 001 010 之一者、八個可能值「0〇〇
J 146352.doc 201101465 「011」、「100」、「101」、中之一 者或另一數目個多個位元之其他值中之一者)之資訊。 記憶體裝置100接收一供應電壓,包含分別位於線;!30及 132上之供應電壓信號vcc及Vss。供應電壓信號Vss可在一 接地電位(例如’具有約零伏之一值)下運作。供應電壓信 號Vcc可包含自一外部電源(例如一電池或一交流至直流 (AC-DC)轉換器電路)供應至記憶體裝置1〇〇之一外部電 壓。 記憶體裝置100之電路112包含一選擇電路115及一輸入/ 輸出(I/O)電路116。行解碼器ι〇8基於線1〇9上之A〇至Αχ位 址信號選擇性地啟動SEL0至SELn信號。選擇電路115對信 號SEL0至SELn作出回應以選擇導電線1〇6及U3上之表示 自記憶體單元101讀取或程式化至記憶體單元丨〇丨中之資訊 之信號。選擇電路115選擇導電線1〇6及113上之信號以在 s賣取及程式化作業期間提供記憶體陣列1 〇2與1/〇電路1 i 6 之間的通信。 記憶體裝置100可包含一非揮發性記憶體裝置且記憶體 單元101可包含非揮發性記憶體單元以使得記憶體單元1〇1 可在自§己憶體裝置100斷開電力(例如,Vcc或Vss,或者其 兩者)時保持儲存於其上之資訊。舉例而言,記憶體裝置 100可包含一相變記憶體裝置以使得記憶體單元1〇1中之每 一者可包含具有一材料(例如,硫屬化合物材料)之一記憶 體70件,其中該材料之至少__部分(例如,可程式化部分) 可經程式化以致使彼部分在不同相之間改變。該等相可包 146352.doc 201101465 含一結晶相(其有時稱為一結晶狀態)及一非晶相(其有時稱 為一非晶狀態)。書己憶體單元101中之每一者可具有對應於 在該記憶體單元被程式化時之一電阻值之一電阻狀態。不 同電阻值可表示程式化於記憶體單元1〇1中之每一者中之 h sfL之不同值。 當记憶體裝置100接收(例如,自一外部處理器或一記情 體控制器Η呈式化命令及欲程式化至記憶體單元⑻中之 選定記憶體單元中之一者或多者中之資訊之值時,其執行 一程式化作業。基於該資訊之值,記憶體裝置100程式化 該等選定記Μ單元以致使其等具有表㈣資訊之值的適 當電阻值。 熟習此項技術者可認識到,記憶體裝置100可包含未顯 示之其他特徵以幫助將焦點集中於本文中所闡述之實施例 上。 記憶體裝置100包含與下文參照圖2至圖49所闡述之彼等 記憶體裝置及記憶體單元類似或相同之記憶體裝置及記憶 體單元。 ~ 圖2顯示根據本發明一實施例具有包含記憶體單元201之 一記憶體陣列202之一記憶體裝置2〇〇之一部分示意圖。記 憶體單το 201可包含相變記憶體單元。記憶體陣列2〇2可對 應於圖1之記憶體陣列102。如圖2中所顯示,記憶體單元 201與具有信號WL0、WL1及WL2之導電線2〇4 一起配置成 列230、231及232,且與具有信號BL0、BL1及BL2之導電 線206—起配置成行24〇 ' 241及242。每一記憶體單元2〇ι 146352.doc 201101465 可包含一二極體211及一記憶體元件299。 如圖2中所顯示,相同列(例如,列23 0)中之一二極體群 組内之每一二極體包含耦合至相同導電線(例如,具有信 號WL0之相同線)之一個二極體端子以及耦合(經由一記憶 體元件299)至具有信號BL0、BL1及BL2之導電線中之一不 同導電線之另一二極體端子。 一極體211可接通(例如,藉由使用信號WL0、WL1及 Ο
WL2之適當值)以允許對記憶體元件299之存取以自記憶體 兀件299讀取資訊(例如,量測一電阻值)或將資訊程式化至 記憶體元件299中(例如,致使記憶體元件299具有一特定 電阻值)。 舉例而3,一程式化作業可施加適當值至信號WL0、 WL1及WL2以選擇性地接通—選定記憶體單元2qi之二極 體211,接著施加一電流(例如’程式化電流)穿過該選定記 L、體單if定§己憶體凡件299。該電流致使記憶體元 件299之材料之至少—部分變熱。在材料變熱之後,該程 式化作業允許該材料快速冷卻。此等加熱及冷卻行動可改 變材料之相,例如自該程式化作t之前的—結晶相改變為 該程式化作業之後的一非S去 非日日相。該相變可係可逆的(例 如’自一非晶相改變為—杜f知、 、°日日相)°材料之不同相可致使 選定s己憶體元件2 9 9具有m施认丁 π a 兩對應於不同電阻值之不同電阻狀 態,該等不同電阻值對應於儲在 '保存於選疋記憶體元件299中 之資訊之不同值。 在另一實例中 賣取作業可施加適當值至信號WL〇、 146352.doc 201101465 WL1及WL2以選擇性地接通—選定記憶體單元2〇ι之二極 體211且接著施加一電流(例如,讀取電流)穿過該選定記憶 體單元之一選定記憶體元件299。該讀取作業可基於自該 讀取電流產生之一讀取電壓量測該記憶體單元之電阻以確 定儲存於其中之資訊之對應值。舉例而言,在記憶體單元 201中之每一者中,當該電流通過記憶體元件299時一不 同電阻值可在信號BL0、BL1及BL2上提供一不同值(例 如,電流或電壓值)。記憶體裝置之其他電路(例如,圖】之 電路(例如i/o電路i丨6))可使用信號BL〇、BL丨及BL2來量測 記憶體元件299之電阻值以確定資訊之值。 一讀取作業期間所使用之電流可具有不同於一程式化作 業期間所使用之電流的一值。舉例而言,在一程式化作業 中,產生流經一選定記憶體元件299之一電流之信號(例 如,圖2中之WL0、WL1或WL2)之值可足以致使該選定記 憶體兀件之至少一部分之材料在不同相之間改變以基於欲 儲存於彼選定記憶體元件中之資訊之值更改該選定記憶體 件之電阻值。在一讀取作業中,產生流經一選定記憶體 元件299之一電流之信號(例如,圖2中之wL〇、WL1或 WL2)之值可足以產生該電流但不足以致使該選定記憶體 兀件之任一部分在不同相之間改變以使得儲存於該選定記 憶體元件中之資訊之值可在該讀取作業中保持不變。 圖2之記憶體單元2〇1可包含與下文參照圖3至圖49所闡 述之記憶體單元類似或相同之記憶體單元。 圖3至圖49顯示相同或類似之某些特徵。因此,為簡明 146352.doc 201101465 起見,可不重複對圖3至圖49中之相同或類似特徵之闡 述。舉例而言,此闡述可不重複圖3至圖49中所顯示之纪 憶體裝置中之相同或類似特徵之闡述,例如記憶體裝置 • 300(圖3及圖4)、記憶體裝置500(圖5至圖16)、記憶體裝置 . 17〇〇(圖17至圖24)'記憶體裝置2500(圖25至圖29)、記憶 體裝置3000(圖30至圖39)及記憶體裝置4〇〇〇(圖4〇至圖 49) 〇 0 圖3顯示根據本發明一實施例之一記憶體裝置3 〇 〇之一部 分3D圖示。記憶體裝置300包含一記憶體陣列3〇2,其可對 應於圖1之記憶體陣列1〇2及圖2之記憶體陣列2〇2。圖3亦 顯示一 X方向、垂直於該乂方向之一 y方向以及垂直於該乂方 向與該y方向兩者之一 z方向。記憶體裝置3〇〇包含記憶體 單元3〇1 ’該等記憶體單元沿y方向配置成列33〇、331及 3 32且X方向配置成行340 ' 3 41及342。絕緣材料3 70形成 於列330、33 1及332之間以使一個歹4中之記憶體單元與另 Ο 一列中之記憶體單元絕緣。絕緣材料371形成於340、341 及342之間以使一個行中之記憶體單元與另一行中之記憶 體單元絕緣。 歹J 3 3 0 3 3 1及3 3 2中之§己憶體單元3 〇丨可經由導電觸點 381粞合至導電線3〇4。行34G、341及342中之記憶體單元 301可銓由導電觸點380耦合至導電線3〇6 ^導電線3〇4及 306可沿2方向配置於記憶體單元301上方。導電線304及導 電線306可分別對應於圖2之導電線2〇4及導電線施。 如圖3中所顯示’相同列(例如,列332)中之記憶體單元 146352.doc 201101465 =Γ:Γ向延伸且經由一導電觸點糊合至導電 : 时之 的相同材料320。相同行(例如,行342)中之 記憶體單元3G1經由多個導電觸點⑽耗合至導電線鳩中 一 A實例,圖3僅顯示每-列中之三個記憶體 早凡3〇1及每-行中之三個記憶體單元3〇ι。每—列及每一 行中之記憶體單元301之數目可不同。 每一吕己憶體單元301可包含不同材料320、321、322、 324及3",其等相對於2方向作為多個層配置於-基板31〇 上方。在每一記憶體單元3〇1中,材料321、322、^斗及 可幵/成。己憶體單凡之一二極體及一記憶體元件。可像 圖1之二極體211及記憶體元件299那樣示意性地顯示記憶 體單元301之二極體及記憶體元件。 圖中材料321及322可形成每一記憶體單元3〇1之一 二極體之至少一部分。舉例而言,材料321可包含一個導 電類5L (例如,!!型矽材料)且材料3 22可包含另一導電類型 (例如,Ρ型矽材料)。該11型及Ρ型材料可形成每一記憶體單 元301中之一二極體之至少一部分。舉例而言該打型及ρ 型材料可形成每一記憶體單元3〇1中之—二極體之一ρ_η接 面。雖然此闡述論述ρ_η接面二極體,但可形成其他類型 之二極體,例如各種金屬-絕緣體-金屬二極體或低溫氧化 物二極體。 材料399可形成每一記憶體單元301之一記憶體元件。材 料3 9 9 了包含一硫屬化合物材料。硫屬化合物材料之實例 包含具有鍺(Ge)、銻(Sb)及碲(Te)中之一者或多者之各種 146352.dc •10- 201101465 組合之材料以及其他類似材料。舉例而言,材料399可包 含鍺(Ge)、銻(Sb)及碲(Te)之一化合物,例如Ge2Sb5Te5。 材料324可包含具有低於材料321及322之電阻率的一電 -阻率之導電材料。材料324亦可包含具有低於材料399之電 _ 阻率的一電阻率之導電材料。材料324之相對較低電阻率 可減小由材料321及322形成之二極體之接觸電阻以改良穿 過該二極體之導電率且改良記憶體單元301之總導電率。 0 材料324之一實例可包含石夕化钻(例如,c〇Si2)或石夕化鎳(例 如’ NiSi)。可使用具有低於材料321及322之電阻率的一電 阻率之其他導電材料。 圖4顯示在無導電線3〇4及3〇6以及導電觸點38〇及381之 情形下的圖3之記憶體裝置3〇〇以幫助論述記憶體裝置3〇〇 之細節。如圖4中所顯示,記憶體裝置300包含沿多個單元 在y方向上延伸之溝槽3 15及沿多個單元在X方向上延伸之 溝槽351,以使得溝槽315與溝槽351彼此垂直。 〇 每一溝槽315位於列330、331及332中之兩者之間且填充 有材料37〇。每一溝槽351位於行wo、342中之兩者 之間且填充有材料371。如圖4中所顯示,每一溝槽3 15具 有沿ζ方向之一深度335。因此,填充於每一溝槽315中之 材料370可具有對應於深度335之一厚度345。每一溝槽351 具有沿ζ方向之一深度334。因此,填充於每一溝槽351中 之材料371可具有對應於深度334之一厚度344。如圖4中所 顯不’深度335大於深度334且厚度345大於厚度344。 δ己憶體裝置300亦可包含材料317,其位於每一溝槽351 146352.doc 201101465 之底部處且係沿y方向配置並麵合至每—記憶體如之材料 32】。在某些裝置中,可省略材料317。然而,記憶體裝置 3〇〇中包含材料317可減小因沿y方向之相同列中之晚鄰二 極體之間的不同導電類型之材料而產生之寄生效應。㈣ 317亦可形成用以改良自記憶體單元301至導電線304之熱 耗散之路!。此外,材料317可減小記憶體單元與 電線304之間的連接之電阻以改良其等之間的導電率,、 〇 可使用下文參照圖5至圖49所闡述之各種製程來形成記 憶體裝置300之一個或多個部分。 圖5至圖_示根據本發明—實施例形成—記憶體裝置 5〇〇之製程。圖5顯示具有—基板奶及形成於基板 基㈣上方之多種材料520、53。及54〇之記憶體^ 基板505最初可包含㈣半導體(例如,石夕)材料。 材料520可包含將!!型雜質嵌 ^ 其甘入入(例如,植入)至基板505之一 邛为(例如,頂部部分)中。n 雜質之貫例包含例如磷(Ρ) 或中(As)之-元素。因此,材料52〇可包含1型半導 料。基板505之包含材料51〇 山 ^ 八“丨二^ 未肷入有n型雜質之剩餘部 刀(例如,底部部分)可保持—Ρ型半導體材料。形成材料 530可包含在材料52〇上方沈 小成材枓 之Μ粗Μ丨心^ 尤積—絕緣材料,例如一基於矽 七士 ^成材料540可包含在材料53〇上 方沈積一絕緣材料,例如一其 矽卜 基於妙之材料(例如,氮化 在某些情形下,材料540(例如, 520之不期望之應力。因此 座生對材枓 在某些情形下,在材料520與 146352.doc -12. 201101465 材料540之間形成材料530可減小或防止由材料54〇導致之 對材料520之應力。然而,在某些其他情形下,若材料54〇 經選擇以使得其可不導致對材料52〇之應力或以使得潛在 - 應力可對材料520或記憶體裝置500或者其兩者具有一輕微 • 影響,則可省略材料530。因此,在某些情形下,可省略 材料53 0且可在材料520上直接形成材料540。 圖5亦顯示一 X方向、垂直於該乂方向之一 y方向以及垂直 ◎ 於該X方向與該y方向兩者之一z方向。如圖5中所顯示,材 料510、520、53 0及540可沿z方向以一個層位於一個或多 個其他層上方(或一個或多個其他層上)之方式形成不同 層。 如本文中所使用,相對於一者位於另一者「上」之兩種 或更多種材料(或者兩個或更多個層)所使用之術語「位 於…上」意指該等材料(或層)之間的至少某一接觸,而 「位於…上方」意指該等材料(或層)極為接近,但可能具 〇 有一種或多種額外介入材料(或一個或多個額外介入層)以 使得可能有接觸但並非必需。如本文中所使用,「位於. 上」或「位於…上方」皆不隱含任何方向性,除非如此陳 述。 * 圖5亦顯示形成於材料540、53〇、52〇及51〇上方之一遮 蔽結構550。遮蔽結構55〇可用於在形成記憶體裝置5〇〇之 製程中之某些製程期間圖案化(例如,選擇性地移除)位於 遮蔽結構550下方之材料之部分。如圖5中所顯示,遮蔽結 構550包含由遮蔽部分551及開口 552界定之一圖案。每一 146352.doc 13 201101465 開口 552具有沿χ方向延伸之一寬度553及沿y方向延伸之一 長度554。長度554顯著大於寬度553。遮蔽結構550可包含 一光阻劑,其可在一光微影圖案化製程中用於圖案化材料 540、530、520及 510。 圖6顯示已形成裝置結構61〇及溝槽615且已移除遮蔽結 構550(圖5)之後的記憶體裝置50〇。可使用例如蝕刻(例 如,乾式蝕刻)之一製程來移除開口 552(圖5)處之材料 540、530、520及510之部分。材料540、530、520及510之 剩餘部分(位於遮蔽部分551下方之部分)形成裝置結構 610 ^每一裝置結構610具有沿χ方向延伸之一寬度611及沿 y方向延伸之一長度612。長度612顯著大於寬度611。每一 溝槽615可具有材料510上之一底部、沿χ方向延伸之一寬 度616及沿y方向延伸之一長度617。長度617顯著大於寬度 616。 圖7顯示已(例如)藉由沈積形成一材料710以填充溝槽 615以使裝置結構610(圖6)彼此絕緣之後的記憶體裝置 500 °材料710可包含例如氧化矽或其他絕緣材料之絕緣材 料。 圖8顯示已(例如)經由化學機械拋光(CMP)或回触平坦化 材料710以曝露材料540之一部分(例如,一上表面541)之後 的記憶體裝置5〇〇。如圖8中所顯示,在平坦化或回蝕製程 之後’材料710之一上表面711與材料540之上表面541係位 於相同平面上。 圖9顯示已在裝置結構61 0及材料71 0上方形成一遮蔽結 146352.doc 201101465 構950之後的記憶體裝置500。遮蔽結構95〇可用於在用以 形成記憶體裝置500之其他製程期間圖案化(例如,選擇性 地移除)位於遮蔽結構950下方之材料之部分。如圖9中所 _ 顯示,遮蔽結構950包含由遮蔽部分951及開口 952界定之 . 一圖案。每一開口 952具有沿y方向延伸之一寬度953及沿χ 方向延伸之一長度954。長度954顯著大於寬度953。遮蔽 結構950可包含一光阻劑,其可在一光微影圖案化製程中 用於圖案化裝置結構610。 〇 如圖9及圖5中所顯示,遮蔽結構950及550經定位以使得 其等之圖案彼此垂直。舉例而言,圖9之遮蔽結構950之開 口 952之較大尺寸(沿χ方向之長度954)垂直於圖5之遮蔽結 構550之開口 552之較大尺寸(沿y方向之長度554)。如下文 所闡述,在記憶體裝置500之形成期間彼此垂直地定位遮 蔽結構950與遮蔽結構550可允許記憶體裝置5〇〇之某些特 徵(例如二極體(將在額外製程中形成))之自我對準以改良 ❹ 其材料品質及功能。 圖10顯示已形成溝槽10 15且已移除圖9之遮蔽結構950之 後的δ己憶體裝置5 0 0。可使用例如姓刻(例如,乾式敍刻或 濕式#刻)之一移除製程來移除每一裝置結構610之開口 、 952處之材料540及530之部分以及開口 952處之材料71〇之 部分以形成溝槽1015。每一溝槽1015可具有材料520上之 一底部、沿y方向延伸之一寬度1006及沿X方向延伸之一長 度1007。長度1007顯著大於寬度1〇〇6。如圖1〇中所顯示, 每一溝槽1015之較大尺寸(長度1〇〇7)沿χ方向延伸穿過裝置 146352.doc •15- 201101465 結構610以形成具有一周邊1〇41之突出部1〇4〇。由於突出 部1〇4〇係使用具有彼此垂直定位之圖案的遮蔽結構55〇(圖 5)及950(圖9)而形成,因此圖10之周邊1〇41可具有一多邊 形形狀。 圖11顯示已(例如)藉由沈積形成一材料1110以填充溝槽 101 5以使大出部1040沿y方向彼此絕緣之後的記憶體裝置 5〇〇。材料mo可包含例如氧化矽或其他絕緣材料之絕緣 材料。材料πιο可包含與材料710之材料組合物相同的材 料組合物。舉例而言,材料1110與材料71〇兩者皆可包含 氧化石夕。 圖12顯示已(例如)經由CMp或回蝕平坦化材料丨〗1〇以曝 露突出部1040之材料540之後的記憶體裝置5〇〇。如圖12中 所顯示,相同裝置結構61〇之沿y方向之突出部1〇4〇藉由材 料1110彼此絕緣,且不同裝置結構610之間的沿乂方向之突 出部1040藉由材料7 i 〇彼此絕緣。 圖13顯示已形成凹部1325之後的記憶體裝置5〇〇。可使 用例如蝕刻(例如,乾式蝕刻或濕式蝕刻)之一製程自每一 突出部1040移除材料54〇及材料530以曝露材料520。如上 文參照圖5所闡述,在某些情形下,可省略材料53〇且可在 材料520上直接形成材料540。因此,此處所闡述之與圖η 相關聯之製程可僅移除材料540(若省略材料530)以在形成 凹部1325時曝露材料520。 如圖13中所顯示’每一凹部1325包含材料52〇上之一底 邛及藉由周邊1041成形之一開口。由於周邊1〇41可具有一 146352.doc -16· 201101465 多邊形形狀,因此每一凹部1325亦可具有一多邊形開口及 與該多邊形開口相關聯之一多邊形側壁。可由四個側壁部 分1326、1327、界定每一凹部1325之多邊形側 • ϋ圖13_所顯示,側壁部分1326與側壁部分1328彼此 . 相對且由材料71〇形成。側壁部分1327與側壁部分1329彼 此相對且由材料1110形成。側壁部分1326垂直於側壁部分 1327,側壁部分1327垂直於侧壁部分1328。側壁部分丨328 〇 垂直於側壁部分1329。由於材料7H)及⑽可包含相同材 料(例如,氧化矽),因此每一凹部1325之側壁亦可包含相 同材料。可在每一凹部1325中形成例如一二極體及一記憶 體元件之特徵。 圖14顯示已在凹部1325(圖13)中形成材料142〇、1422及 1424之後的記憶體裝置5〇〇。材料142〇可包含n型半導體材 料(例如,η型矽)。材料1422可包含ρ型半導體材料(例如, Ρ型矽)。材料1420及1422可形成一二極體之至少一部分。 Ο 材料1424可包含具有低於材料1420及1422之電阻率的—電 阻率之導電材料。舉例而言,材料1424可包含石夕化銘或石夕 化錄。 在凹部1325中形成材料1420、1422及1424可包含在材料 52吐生長蠢晶發以形成材料剛。因此,材料1420可包 單日日夕可將η型雜質嵌入(例如,原位摻雜或植入)至所 生長之蠢晶石夕中,以使得材料1420可包含η型蟲晶發。可 字P5L雜資之雜質嵌入(例如’原位摻雜或植入)至材料I· 中’以使得材料之-部分(例如’頂部部分)可形成材料 146352.doc -17· 201101465 1422。p型雜質之一實例包含例如硼(B)之一元素。在形成 材料1422之後,可執行一矽化製程以形成材料1424。如圖 14中所顯示’材料1420及1422可直接接觸側壁部分1326、 1327、1328 及 1329 處之材料 710 及 1110。 圖15顯示已在凹部1325中形成一材料1599之後的記憶體 裝置500。材料1599可直接接觸側壁部分1326、1327、
1328及1329處之材料710及1110。材料1599可形成記憶體 單元1501之§己憶體元件。形成材料1599可包含在凹部1325 中之材料1424上方沈積一硫屬化合物材料。 每一記憶體單元1 501可包含由至少材料丨42〇及丨422形成 之一二極體及具有材料1599之一記憶體元件。由於每一凹 部1325中之二極體之材料丨42〇及丨422係形成於相同凹部内 且材料1420M422可因使用彼此垂直之遮蔽結構55〇(圖5) 及950(圖9)而與材料520自我對準,因此每—凹部ι325之二 極體可被視為係自我對準二極體。
由於記憶體裝置500中之二極體可係自我對準二極體 因此記憶體裝置5〇〇中之二極體及其他特徵(例如,材 520與材料賤之間的)之未對準可顯著減少或不存在。 此,在記憶體裝置500中,盥-搞聃扣Μ _ /、一極體相關聯之缺陷可減 或不存在。此外,某些習用缺罢^ ^ a 々」减 一枭用裝置可包含可係未對準之 特徵,例如二極體及1、 、特徵。該未對準可在該等習用 置中之未對準特徵之門的 ^ 仕<寺^用 等習用裝置運作時,該收绐叮立 ^田 鈿可產生例如熱點之一現象, 而導致不良裝置效能。麸而如v 豕 …、而,在記憶體裝置5〇〇中,材 146352.doc _ 18· 201101465 1420與材料520之間的未對準之一減少或不存在可減少或 防止熱點之發生。因此,可改良裝置效能。 圖16顯示已形成記憶體裝置5〇〇之額外特徵之後的記憶 . 體裝置500。舉例而言,已形成導電觸點168〇及1681以及 . 導電線1604及1606。導電線16〇4及導電線16〇6可分別對應 於圖2之導電線204及導電線2〇6。圖16之導電線16〇4及導 電線1606亦可分別對應於圖3之導電線304及導電線306。 0 熟為此項技術者可谷易認識到’可執行額外製程以形成 一記憶體裝置(例如上文所闡述之記憶體裝置5 〇 〇 )之額外特 徵。因此,為幫助集中於本文中所闡述之實施例上,上文 所闡述之圖5至圖16及下文所闡述之圖17至圖的僅顯示一 記憶體裝置(例如記憶體裝置5〇〇(圖5至圖16)、記憶體裝置 1700(圖17至圖24)、記憶體裝置25〇〇(圖25至圖29)、記憶 體裝置3000(圖30至圖39)及記憶體裝置4〇〇〇(圖4〇至圖49)) 之特徵中之某些特徵。 〇 圖17至圖24顯示根據本發明一實施例形成具有導電材料 1730之一記憶體裝置17〇〇之製程。可使用用於形成上文參 照圖5至圖16所闡述之記憶體裝置5〇〇之製程中之某些製程 來形成本文中參照圖17至圖24所闡述之記憶體裝置17〇〇。 因此,為簡明起見,對圖5至圖16之記憶體裝置5〇〇與圖17 至圖24之記憶體裝置17〇〇之間的類似材料及特徵賦予相同 參考編號。 §己憶體裝置1700(圖17)與記憶體裝置5〇〇(圖5)之間的不 同在於記憶體裝置1700之材料173〇不同於記憶體裝置5〇〇 146352.doc -19- 201101465 之材料530。舉例而言,材料1730包含例如矽化鈷或矽化 錄之一導電材料。相反,如上文所闡述,材料530(圖5)包 含例如氧化矽之一絕緣材料。記憶體裝置17〇〇(圖24)與記 憶體裝置500(圖16)之間的另一不同在於在完成記憶體裝置 1700(圖24)之後材料1730之一部分保持於該記憶體裝置 中。相反’如上文參照圖5至圖16所闡述,在完成記憶體 裝置500之後移除該記憶體裝置之毗鄰記憶體單元15〇1(圖 15)之間的材料530。 在圖17中’可藉由使用類似於上文參照圖5至圖9所闡述 之彼等製程的製程形成至此時的記憶體裝置17〇〇之結構。 然而’如圖17中所顯示,已在材料52〇與材料54〇之間形成 材料1730(替代材料530)。 圖18顯不已形成溝槽1015且已移除遮蔽結構95〇(圖17) 之後的記憶體裝置1700。可使用例如蝕刻(例如,乾式蝕 刻或濕式蝕刻)之一移除製程來移除每一裝置結構61〇之開 口 %2(圖17)處之材料54〇之部分及開口 952處之材料71〇之 部分以形成溝槽1015。不移除材料173(^因此,每—溝槽 1015具有材料1730上之一底部。每一溝槽1〇15具有沿丫方 向延伸之一寬度1006及沿X方向延伸之一長度1〇〇7。 在圖19至圖24中,可使用類似於上文參照圖u至圖⑹斤 闡述之彼等製程的製程來形成記憶體裝置17〇〇之其他特 徵。然而,如圖19至圖24所顯示,僅移除材料173〇之某歧 部分,且材料1730之位於毗鄰記憶體單元之間的某些其他 部分保持於記憶體裝置1 700中。記憶體裝置丨7〇〇中存在材 146352.doc -20· 201101465 料17 3 0可以類似於 之材料317之方 〇於圖4之記憶體裝置3〇〇中 式改良記憶體裝置17〇〇。 圖25至圖29顯示根據本發明—實施例形成具有凹部之一 兄憶體裝置2500之製程,該等凹部具有不同㈣材料。可 使,用於形成上文參照圖5至圖16所闡述之記憶體裝置5〇〇 之製程中之某些製程來形成本文中參照圖乃至圖Μ所闡述 之記憶體裝置2500。因此,為簡明起見,對圖5至圖⑽ Ο
記憶體裝置500盥m s π a 0與圖25至圖29之記憶體裝置2500之間的類 似材料及特徵賦予相同參考編號。 *在圖25中’可使用類似於上文參照圖$至圖9所闡述之彼 等裝程的製程形成至此時的記憶體裝置25〇〇之結構。如圖 25中所顯不,已形成遮蔽結構950。遮蔽結構950具有由遮 蔽°卩刀951以及具有寬度953及長度954之開口 952界定之一 圖案。 圖26顯示已形成凹部2625且已移除遮蔽結構95〇(圖25) 之後的記憶體裝置2500。不同於與圖9相關聯之其中將移 除開口 952(圖9)處之材料540與材料71〇兩者以形成溝槽 1015(圖1〇)之製程,與圖25相關聯之製程(例如,乾式蝕刻 或濕式蝕刻)僅移除開口 952(圖25)處之材料540以形成圖26 之凹部2625。當移除開口 952處之材料54〇時,圖25中之開 口 952處之材料71〇可保持於記憶體裝置25〇〇中。 如圖26中所顯示,每一凹部2625包含材料520上之一底 部及藉由包含材料710及540之邊緣之一周邊2641成形之一 開口。由於每一凹部2625係由使用具有彼此垂直定位之圖 146352.doc 21 201101465 案的遮蔽結構(例如,圖5之550及圖25之950)而形成之材料 710及540環繞,因此周邊2641可具有一多邊形形狀。因 此,每一凹部2625之開口(藉由周邊2641成形)亦可具有一 多邊形形狀。 由於每一凹部2625係由使用具有彼此垂直定位之圖案的 遮蔽結構(例如’圖5之550及圖25之950)而形成之材料710 及540環繞,因此每一凹部2625亦可具有可由四個側壁部 分2626、2627、2628及2629界定之一多邊形側壁。如圖26 中所顯示,側壁部分2626與側壁部分2628彼此相對且由材 料710形成。侧壁部分2627與側壁部分2629彼此相對且由 材料540形成。由於材料710(例如,氧化矽)及材料540(例 如,氮化矽)可包含不同材料,因此,每一凹部2625之側 壁亦可包含不同材料。舉例而言,側壁部分2626與側壁部 分2628兩者皆可包含材料710(例如,氧化矽)且側壁部分 2627與側壁部分2629兩者皆可包含材料540(例如,氮化 矽)。可在每一凹部2625中形成一記憶體單元之特徵,例 如一二極體及記憶體元件。 圖27顯示已在凹部2625中形成材料2720、2722及2724之 後的記憶體裝置2500。可藉由類似於用於分別形成圖14之 材料1420、1422及I424之製程的製程形成材料272〇、2722 及2724。材料2720及2722可形成一二極體之至少一部分。 材料2724可包含例如圖3之材料324之導電材料。如圖27中 所顯示,材料2720及2722可直接接觸側壁部分2626、 2627、2628 及 2629 處之材料 710 及 540。 146352.doc -22- 201101465 圖28顯示已在凹部2625中形成一材料2899之後的記憶體 裝置2500。材料2899可直接接觸側壁部分2626、2627、 2628及2629處之材料710及540。可藉由類似於用於形成圖 15之材料1599之製程的製程形成材料2899。材料2899可形 成記憶體單元2801之記憶體元件。 每一記憶體單元2801可包含由至少材料2720及2722形成 之一二極體以及包含材料2899之一記憶體元件。由於每一 凹部2625中之材料2720及2722係形成於相同凹部内,因此 此等材料可與凹部2625之側壁(由側壁部分2626、2627、 2638及2629界定之側壁)自我對準。因此,在每一記憶體 單元2801中,由材料2720及2722形成之二極體可被視為係 自我對準二極體。 圖29顯示已形成記憶體裝置2500之額外特徵之後的記憶 體裝置2500。舉例而言,已形成導電觸點2980及2981以及 導電線2904及2906。導電線2904及導電線2906可分別對應 於圖2之導電線2〇4及導電線2〇6。圖29之導電線2904及導 電線2906亦可分別對應於圖3之導電線304及導電線306。 圖3 0至圖39顯示根據本發明一實施例形成具有在二極體 形成之前形成的磊晶矽之一記憶體裝置3〇〇〇之製程。可使 用用於形成上文參照圖5至圖16所闡述之記憶體裝置500之 製程中之某些製程來形成本文中參照圖30至圖39所闡述之 記憶體裝置3000。因此,為簡明起見,對圖5至圖16之記 憶體裝置500與圖30至圖39之記憶體裝置3000之間的類似 材料及特徵賦予相同參考編號。 146352.doc •23· 201101465 在圖30中可使用類似於上文參照圖$至圖8所闡述之彼 等製程的製程形成至此時的記憶體裝置觸之結構。如圖 3〇中所顯示,已形成藉由材料m絕緣之裝置結構⑽。 圖31顯示已藉由例如敍刻(例如,乾式餘刻或濕式㈣) 之-製程移除材料54〇及53G(圖3。)之後的記憶體裝置 3_。材料540及530之移除形成沿丫方向延伸之溝槽 3135。 圖32顯示已在溝槽迎(圖31)中形成材料卿之後的記 憶體裝置3_。材料322〇可包含η型半導體材料(例如,η 型石夕)。形成材料3220可包含在材料52〇上生長蟲晶矽。因 此’材料3220可包含單晶矽。可將η型雜質族入(例如,原 換雜或植入)至所生長之磊晶石夕中以使得材料可 包含11型蟲晶[可執行—製程(例如,CMP)來平坦化材料 3220以達成圖32中所顯示之結構。 圖33顯示已在材料322〇及71〇上方形成一遮蔽結構95〇之 後的記憶體裝置3_。如圖33中所顯示,遮蔽結構95〇具 有由遮蔽部分95 1以及具有寬度953及長度954之開口 952界 定之一圖案。 圖34顯不已形成溝槽3435且已移除圖33之遮蔽結構%〇 之後的圮憶體裝置3〇〇〇。可使用例如蝕刻(例如,乾式蝕 刻)之一移除製程來移除每一裝置結構61〇之開口 952處之 材料3220之部分及開口 952處之材料71〇之部分以形成溝槽 3435。每—溝槽3435可具有材料520上之一底部、沿y方向 延伸之覓度3406及沿X方向延伸之一長度3407。長度 146352.doc .24- 201101465 3407顯著大於寬度3406。如圖34中所顯示,每一溝槽Μ” 之較大尺寸(長度3407)沿X方向延伸穿過裝置結構61〇以形 成具有一周邊3441之突出部3440。由於突出部344〇係使用 具有彼此垂直疋位之圖案的遮蔽結構55〇(圖5)及95〇(圖9) 而形成,因此圖34之周邊3441可具有一多邊形形狀。 圖3 5顯示已(例如)藉由沈積形成—材料3 $ 1 〇以填充溝槽 3435以使犬出部3440沿y方向彼此絕緣之後的記憶體裝置 3000。材料3510可包含例如氧化矽或其他絕緣材料之絕緣 材料。材料3510可包含與材料71〇之材料組合物相同的材 料組合物。舉例而言,材料351〇與材料71〇兩者皆可包含 氧化石夕。 圖36顯示已(例如)藉由CMP或回蝕平坦化材料351〇以曝 露突出部3440之材料3320之後的記憶體裝置3〇〇〇。如圖36 中所顯示,相同裝置結構610之沿y方向之突出部344〇藉由 材料35 10彼此絕緣,且不同裝置結構61〇之間的沿χ方向之 突出部3440藉由材料710彼此絕緣。 每一突出部3440包含材料520上之一底部及藉由周邊 3441成形之一開口。如圖36中所顯示,每一突出部344〇包 含由材料35 10及7 10環繞之周邊3441且包含材料52〇上之一 底部。由於每一突出部3440係使用具有彼此垂直定位之圖 案的遮蔽結構(例如’圖5之550及圖9之950)而形成,因此 周邊3441可具有一多邊形形狀。 如圖36中所顯示’每一突出部3440亦包含由四個侧壁部 分3626、3627、3628及3629界定之一側壁。由於每一突出 146352.doc •25· 201101465 部3440係使用具有彼此垂直定位之圖案的遮蔽結構(例 如’圖5之550及圖9之950)而形成,因此每一突出部344〇 亦可具有由側壁部分3626、3627、3628及3629(其等被材 料3 5 10及710環繞)界定之一多邊形側壁。可在每一突出部 3340中形成一記憶體單元之特徵,例如一二極體。 圖3 7頒示已在突出部3440中形成材料3722及3724之後的 記憶體裝置3000。材料3220及3722可直接接觸側壁部分 3636、3637、3628 及 3629 處之材料 71〇 及 351〇。材料 3722 可包含P型半導體材料(例如,p型矽卜材料322〇及3722可 形成一極體之至少一部分。材料3724可包含具有低於材 料3220及3722之電阻率的一電阻率之導電材料。材料 可包含圖3之一材料324 ^形成材料”“及3724可包含將p 型雜質敢入(例如’植入)至材料322〇中以形成材料”22及 在將該P型雜質喪入至材料3722中之後執行一石夕化製程以 形成材料3724。 圖Μ顯示已形成材料3899之後的記憶體裝置纖。作^ -實例’圖38顯示每—材料3899具有—圓柱形結構。材半 38"可形成有—不同結構。形成材料侧可包含在材* 沈積—硫屬化合物材料,之後係係用以形成材· 3899之額例如’乾❹刻)°可在執行形成材申 程之前在該硫屬化合物材料上方形 =,以使得可在該額外製程期間保護材料娜 形成材料聰可包含在㈣m、3別及37 ^ 沈積—絕緣_、在該絕緣㈣t形成通孔及接= 146352.doc -26- 201101465 3899沈積至該等通孔巾。為清岐見,圖38省略該絕緣特 料及該等通孔。材料3899可形成記憶體單元38〇1之記憶體 元件。 • 圖39顯示已形成記憶體裝置画之額外特徵之後的記憶 體裝置3000。舉例而言,已形成導電觸點3980及39δ1以及 導電線3904及3906。在某些情形下,用於導電觸點侧之 至少一部分(例如,底部部分)之材料可形成於其中形成有 0 材料3899之相同通孔(上文參照圖38所闡述)中。在圖39 中,導電線3904及線3906可分別對應於圖2之導電線2〇4及 導電線206。圖39之導電線3904及導電線39〇6亦可分別對 應於圖3之導電線3〇4及導電線3〇6。 圖40至圖49顯示根據本發明—實施例在不形成蟲晶石夕以 形成-記憶體裝置4 0 〇 〇之二極體之情形下形成該記憶體裝 置之製程。可使用用於形成上文參照圖5至圖16所闡述之 記憶體裝置500之製程中之某些製程來形成本文中參照圖 〇 40至圖49所闡述之記憶體裝置4000。因此,為簡明起見, 對圖5至圖16之記憶體裝置5〇〇與圖4〇至圖49之記憶體裝置 4000之間的類似材料及特徵賦予相同參考編號。 圖40顯示具有一基板4〇〇5以及形成於基板4〇〇5中或基板 4005上方之多種材料4〇1〇、4〇2〇及4〇21之記憶體裝置 4000。基板4005最初可包含p型半導體(例如,矽)材料。形 成材料4020及4021可包含將〇型雜質嵌入(例如,植入)至基 板4005之一部分(例如,頂部部分)中。因此,材料4〇2〇及 4021可包含一 η型半導體材料。基板4〇〇5之包含材料4〇1〇 146352.doc -27- 201101465 底部部分)可保持一 之未敌入有n型雜質之剩餘部分(例如 p型半導體材料。 可使用η型雜質之不同濃度 可具有不同雜質植入(或摻雜) 之濃度以使得材料4020可具有 一雜質濃度。 以使得材料4〇2〇與材料4〇2】 舉例而言,可控制η型雜質 大於材料4021之雜質濃度的 圖40亦顯不—χ方向、 专料+二 於°亥乂方向之一 y方向以及垂 直於該X方向與該7方向兩 - ,,Z万向。如圖40中所顯 不,材料4010、4020及4〇21 相對於z方向以一個層位於 一個或多個其他層上方(或者_ 、 / 個或夕個其他層上)之方式 形成不同層。 圖40亦顯示形成於材料侧、侧及侧上方之一遮蔽 結構550。如圖4时所顯示,遮蔽結構55()具有由遮蔽部分 551以及具有寬度553及長度兄4之開口 Μ?界定之一圖案。 圖41顯示已形成裝置結構411〇及溝槽4115且已移除遮蔽 結構550(圖40)之後的記憶體裝置4〇〇〇。可使用例如蝕刻 (例如,乾式触刻)之一製程來移除開口 552(圖4〇)處之材料 4021、4020及4010之部分。材料4021、4020及4010之剩餘 部分(位於遮蔽部分551下方之部分)形成裝置結構411〇。每 一裝置結構4110具有沿x方向延伸之一寬度4111及沿y方向 延伸之一長度4112。長度4112顯著大於寬度4111。每一溝 槽4115可具有材料4010上之一底部、沿X方向延伸之—寬 度4116及沿y方向延伸之一長度4117。長度4117顯著大於 寬度4116。 146352.doc -28- 201101465 圖42顯示已(例如)藉由沈積形成一材料421〇以填充溝槽 4115以使裝置結構411〇彼此絕緣之後的記憶體裝置4〇〇〇。 材料4210可包含例如氧化矽或其他絕緣材料之絕緣材料。 可在形成材料4210之後使用例如CMP之一製程對其進行平 坦化以獲得圖42之記憶體裝置4000之結構。 圖43顯示已在裝置結構4110及材料421〇上方形成一遮蔽 結構950之後的記憶體裝置4000。如圖43中所顯示,遮蔽 0 結構950包含由遮蔽部分951以及具有寬度953及長度954之 開口 952界定之一圖案。 圖44顯示形成溝槽4415且移除遮蔽結構950(圖43)之後 的記憶體裝置4000。可使用例如蝕刻(例如,乾式蝕刻)之 一移除製程來移除開口 952處之材料4^10之部分及開口 952 處之材料4021之一部分或開口 952處之材料4021及材料 4020中之每一者之部分且形成圖44中之溝槽4415。每一溝 槽4415可具有材料4020上之一底部、沿y方向延伸之一 寬 ❹ 度4406及沿X方向延伸之一長度4407。長度4407顯著大於 寬度4406。如圖44中所顯示’每一溝槽4415之較大尺寸 (長度4407)沿X方向延伸穿過裝置結構411〇以形成具有一周 邊4441之突出部4440。由於突出部4440係使用具有彼此垂 -直定位之圖案的遮蔽結構55〇(圖5)及950(圖9)而形成,因 此圖44之周邊4441可具有一多邊形形狀。 圖45顯示已(例如)藉由沈積形成一材料451〇以填充溝槽 441 5以使突出部4440沿y方向彼此絕緣之後的記憶體裝置 4000。材料45 1 〇可包含例如氧化矽或其他絕緣材料之絕緣 146352.doc •29- 201101465 材料。材料451 0可包含與材料4210之材料組合物相同的材 料組合物。舉例而言,材料4510與材料4210兩者皆可包含 氧化矽。 圖46顯示已(例如)藉由CMP或回蝕平坦化材料45 10以曝 露突出部4440之材料4021之後的記憶體裝置4000。如圖46 中所顯示’相同裝置結構4110之沿y方向之突出部4440藉 由材料45 10彼此絕緣,且不同裝置結構4 11 〇之間的沿X方 向之突出部4140藉由材料42 10彼此絕緣。 每一突出部4440包含材料4020上之一底部及藉由周邊 4441成形之一開口。如圖46中所顯示,每一突出部4440包 含被材料45 10及42 10環繞之周邊4441且包含材料4020上之 一底部。由於每一突出部4440係使用具有彼此垂直定位之 圖案的遮蔽結構(例如,圖40之550及圖43之950)而形成, 因此周邊4441可具有一多邊形形狀。 每一突出部亦包含由四個側壁部分4626、4627、4628及 4629界定之一側壁。由於每一突出部4440係使用具有彼此 垂直定位之圖案的遮蔽結構(例如,圖40之550及圖43之 95 0)而形成,因此每一突出部4440亦可具有由側壁部分 4626、4627、4628及4629(其等被材料45 10及42 10環繞)界 定之一多邊形側壁。可在每一突出部4440中形成一記憶體 單元之特徵,例如一二極體。 圖47顯示已在突出部4440中形成材料4722及4724之後的 記憶體裝置4000。材料4722及4724可直接接觸側壁部分 4646、4647、4628 及 4629 處之材料 4210 及 4510。材料 4722 146352.doc •30- 201101465 可包含P型半導體材料(例如,p型矽)。材料4021及4722可 形成一二極體之至少一部分。材料4724可包含具有低於材 料4021及4722之電阻率的一電阻率之導電材料。材料4724 可包含例如圖3之材料324的導電材料。形成材料4722及 4724可包含將p型雜質嵌入(例如,植入)至材料々ου中以形 成材料4722及在將該1)型雜質嵌入至材料4〇21中之後執行 一矽化製程以形成材料4724。
❹ 圖48顯示已形成材料侧之後的記憶體裝置侧。作為 一實例’圖48顯示每—材料彻具有—圓柱形結構之一形 狀。材料4899可形成有一不同結構。形成材料彻可包含 在材料4724上方沈積-硫屬化合物材料,之後係用以形成 ::侧之-額外製程(例如,乾式敍刻)。可在執行形成 ^料侧之額外製程之前在該硫屬化合物材料上方形成一 一電材枓,以使得可在該額外製程期間保護材料娜。另 一選擇為’形成材料侧可包含在材料咖、侧及卵 :方沈積一絕緣材料、在該絕緣材料中形成通孔及接著將 材料4899沈積至通孔中。主 、 料及該等通利… 圖48省略該絕緣材 元件。 才斗4899可形成記憶體單元4801之記憶體 裝=示:=體裝置4_之額外特徵之後的記憶體 電線4904及4906。在苹::成導電觸點4980及498 1以及導 少一部分(例如 ,用於導電觸點4980之至 孔(上文參照圖48所閣述)中。導電線_ 146352.doc -31 - 201101465 及導電線4906可分別對應於圖2之導電線2〇4及導電線 206。圖49之導電線4904及導電線4906亦可分別對應於圖3 之導電線304及導電線3〇6。 圖50至圖58顯示根據本發明一實施例形成具有導電材料 之一記憶體裝置5000之製程,該等導電材料同時形成於該 記憶體裝置之二極體上方及二極體之間。可使用用於形成 記憶體裝置500(圖5至圖16)及記憶體裝置2500(圖25及圖 26)之製程中之某些製程來形成本文中參照圖5〇至圖58所 闡述之記憶體裝置5000。因此,為簡明起見,對記憶體裝 置500(圖5至圖16)、記憶體裝置2500(圖25及圖26)及圖50 至圖58之記憶體裝置5〇〇〇中之類似材料及特徵賦予相同參 考編號。 在圖50中’可使用類似於上文參照圖25所闡述之彼等製 程的製程形成至此時的記憶體裝置5〇〇〇之結構。如圖5〇中 所顯示’遮蔽結構950包含開口 540以使得在開口 540處曝 露裝置結構610之一第一部分5〇51且裝置結構610之一第二 部分5052位於遮蔽結構950下方。 在圖5 1中,可使用類似於上文參照圖26所闡述之彼等製 程的製程形成至此時的記憶體裝置5〇〇〇之結構。如圖51中 所顯示,已形成凹部2625且已移除遮蔽結構95〇(圖5〇)。每 一凹部2625包含材料520上之一底部。 圖52顯示已在凹部2625中形成材料5220及5222之後的記 憶體1置5000。材料5220及5222可形成一二極體之至少一 部分。可藉由類似於用於分別形成圖14之材料142〇及材料 146352.doc 32- 201101465 1422之製程的製程形成材料5220及材料5222,以使得圖u 之材料5220可包含n型半導體材料且材料5222可包含p型半 導體材料。 • 圖53顯示已藉由例蝕刻(例如,乾式蝕刻或濕式蝕刻)之 一製程移除材料540及530(圖52)之後的記憶體裝置5〇〇〇。 材料540及53 0之移除形成開口 5325。 圖54顯示已在開口 5325中形成間隔件54m之後的記憶體 〇 裝置5000。間隔件5454可包含一絕緣材料,例如一基於矽 之材料(例如,氧化;g夕)。 圖55顯示已形成導電材料5524及553()之後的記憶體裝置 5〇〇〇。材料5524與材料5530可係相同材料且可包含具有低 於材料522〇及5222之電阻率的一電阻率之一 言,材料仙及测可包含化鎳 5524與材料5530可係相同材料,因此其等可同時形成。舉 例而言,在形成間隔件5454之後,可執行一矽化製程以^ 〇 時形成材料5524與材料5530。材料5524與材料553〇可包含 類似於上文參照圖3所闡述之材料3 14與材料3 Η之彼等特 性的特性。 ’ 圖56顯示已(例如)藉由沈積形成一材料56ι〇以填充開口 - 5325之後的記憶體裝置5〇〇〇。材料561〇可包含例如氧化矽 或其他絕緣材料之絕緣材料。材料561〇可包含與材料HO 之材料組合物相同的材料組合物。舉例而言,材料561〇與 材料710兩者皆可包含氧化矽。 /、 圖57顯示(例如)經由CMp或回飯平坦化材料561〇以曝露 146352.doc •33· 201101465 間隔件5424及材料5524之後的記憶體裝置5000。 圖58顯示形成記憶體裝置5000之額外特徵(例如電極 S811及5812、記憶體元件5899、導電觸點5880及5881以及 導電線5804及5806)之後的包含記憶體單元5801之記憶體 裝置5000。導電線5804及導電線5806可分別對應於圖2之 導電線204及導電線206。圖58之導電線5804及導電線58〇6 亦可分別對應於圖3之導電線304及導電線306。如圖58中 所顯示,每一記憶體單元5801可包含由至少材料522〇及 5222形成之一二極體、電極5811中之一者、電極5812中之 一者、記憶體元件5899中之一者及觸點588〇中之一者。 形成電極5811可包含在材料5424及5610上方沈積一第一 絕緣材料、在該第一絕緣材料中形成通孔及接著將一導電 材料沈積至第一通孔中以形成電極58u。為簡明起見,圖 58省略第一絕緣材料及第一通孔。 形成記憶體元件5899可包含在電極5811上方沈積一第二 緣材#在4第—絕緣材料中形成第二通孔及接著將一 屬化α物材料沈積至第二通孔中以形成記憶體元件 58" °、為簡明起見’圖58省略第二絕緣材料及第二通孔。 形成電極5 812可包含在記憶體it件5 8 9 9上方沈積-導電 _ ^電極5812可形成於其中形成有記憶體元件5899之相 同通孔(上文所闌述 單j乩之第一通孔)中。另一選擇為,可將電 H2及Γ憶體元件5899形成在—起。舉例而言,形成電 屬化人物己隐體凡件58"可包含在電極5811上方沈積一硫 °材料(以形成記憶體元件5899)及在該硫屬化合物 146352.doc -34· 201101465 材料上方沈積-導電材料(以形成電極5812)。接著,可執 订額夕卜製程(例#,乾式姓刻)以形成個別臺面,其中每 一臺面包含一個記憶體元件5899及一個電極5812。該額外 . 製耘可替代地將该硫屬化合物材料及該導電材料形成(例 如,蝕刻)為平行於線5806之線(替代個別臺面),以使得每 一線包含多個記憶體單元之記憶體元件5899及電極5812。 可在开^成電極58 12之後形成觸點588〇及5881以及導電線 5804及 5806。 〇 圖59顯不根據本發明一實施例包含一記憶體單元59〇1之 一圯憶體裝置590〇之一部分3〇圖示。記憶體裝置59〇〇包含 類似於上文所闡述之記憶體裝置(例如記憶體裝置3〇〇(圖 3)、記憶體裝置500(圖16)、記憶體裝置1700(圖24)、記憶 體裝置2500(圖29)、記憶體裝置3〇〇〇(圖39)及記憶體裝置 4000(圖49))之記憶體單元之配置的配置成若干列及若干行 之諸多記憶體單元。然而,為集中於圖59之記憶體裝置 〇 5900與上文所闡述之其他記憶體裝置之間的不同上,圖59 僅顯示記憶體裝置5900之一個記憶體單元5901及某些特 徵,例如材料5920、5922及5924、電極5911及5912、記憶 ' 體元件5999、導電觸點5980及導電線5906。 • 可藉助類似於形成圖58之記憶體裝置5000之電極5811及 5 812以及記憶體元件5899之製程的製程來形成電極5911及 5912以及記憶體元件5999。 材料5920及5922可形成記憶體單元5901之一二極體之至 少一部分。記憶體裝置5900之材料5920、5922及5924可分 146352.doc -35· 201101465 別對應於圖3之記憶體裝置300之材料321、322及324、八 別對應於圖16之記憶體裝置500及圖24之記憶體裝置17〇〇 之材料1420、1422及1424、分別對應於圖29之記憶體裝置 2500之材料2820、2822及2824、分別對應於圖39之記憶體 裝置3000之材料3220、3722及3724且分別對應於圖49:記 憶體裝置4000之材料4021、4722及4724。因此,可藉助類 似於形成上文所闡述之對應材料之製程的製程來形成圖59 之記憶體裝置5900之材料5920、5922及5924。 圖59中所顯示之記憶體裝置5900之特徵中之某些特徵可 替代記憶體裝置300、500、1700、2500、3000及4〇〇〇之一 部分,以使得上文所闡述之記憶體裝置3〇〇、5〇〇、17〇〇、 2500、3 000及4000中之每一者中之每一記憶體單元可具有 圖59中所顯示之記憶體單元5901之一結構。舉例而言,材 料5 9 2 4與觸點5 9 8 0之間的特徵(例如記憶體裝置5 9 〇 〇之電 極5 911及5 912以及§己憶體元件5 9 9 9 )可替代圖3之記憶體裝 置300之記憶體元件399、替代圖16之記憶體裝置5〇〇及圖 24之§己憶體裝置1 700之記憶體元件1 599、替代圖29之記憶 體裝置2500之記憶體元件2899、替代圖39之記憶體裝置 3000之記憶體元件3899或替代圖49之記憶體裝置4〇〇〇之記 憶體元件4899。 圖60顯不根據本發明一實施例包含一記憶體單元6〇〇1之 一 s己憶體裝置6000之一部分3D圖示。記憶體裝置6〇〇〇包含 類似於上文所闡述之記憶體裝置(例如記憶體裝置3〇〇(圖 3)、記憶體裝置500(圖16)、記憶體裝置1700(圖24)、記憶 I46352.doc •36· 201101465 體裝置2500(圖29)、記憶體裝置3000(圖39)及記憶體裝置 4000(圖49))之記憶體單元之配置的配置成若干列及若干行 之諸多記憶體單元。然而,為集中於圖60之記憶體裝置 6000與上文所闡述之其他記憶體裝置之間的不同上,圖60 僅顯示記憶體裝置6000之一個記憶體單元6001及某些特 徵,例如材料6020、6022及6024、電極6011及6012、記憶 體元件6099(例如,一硫屬化合物材料)、導電觸點6080及 導電線6006。 材料6020及6022可形成記憶體單元6001之一二極體之至 少一部分。記憶體裝置6000之材料6020、6022及6024可分 別對應於圖3之記憶體裝置300之材料321、322及324、分 別對應於圖16之記憶體裝置500及圖24之記憶體裝置1700 之材料1420、1422及1424、分別對應於圖29之記憶體裝置 2500之材料2820、2822及2824、分別對應於圖39之記憶體 裝置30〇〇之材料3220、3722及3724且分別對應於圖49之記 憶體裝置4000之材料4021、4722及4724。因此,可藉助類 似於形成上文所闡述之對應材料之製程的製程來形成圖60 之記憶體裝置6〇〇〇之材料6020、6022及6024。 可在形成材料6020、6022、6024之後形成記憶體裝置 6000之電極6011。如圖59中所顯示,電極6011之結構類似 於上文所闡述之記憶體元件,但具有不同於該記憶體元件 之一材料,例如圖3之記憶體裝置300之記憶體元件399、 圖16之記憶體裝置500及圖24之記憶體裝置1700之記憶體 元件1599、圖29之記憶體裝置2500之記憶體元件2899、圖 146352.doc -37- 201101465 39之記憶體裝置3000之記憶體元件3899或圖49之記憶體穿 置4000之記憶體元件4899。因此,在圖卯中,形成7電極 60U可包含在材料_上方沈積一導電材料(替代—硫屬 化合物材料)。 圖6 0中所顯示之記憶體裝置6 〇 〇 〇之特徵中之某些特徵可 替代記憶體裝置300、500、1700、2500、3000及4〇〇〇之一 部分,以使得上文所闡述之記憶體裝置3〇〇、5〇〇、17〇〇、 2500、3000、4000及5000中之每一者中之每一記憶體單元 可具有圖60中所顯示之記憶體單元6〇〇1之一結構。舉例而 言,材料6024與觸點6080之間的特徵(例如記憶體裝置 6000之電極601 1及6012以及記憶體元件6〇99)可替代圖3之 °己隐體裝置300之§己憶體元件399、替代圖16之記憶體裝置 500及圖24之記憶體裝置1700之記憶體元件1599、替代圖 29之記憶體裝置2500之記憶體元件2899、替代圖39之記憶 體裝置3000之記憶體元件3899或替代圖49之記憶體裝置 4000之記憶體元件4899。在另一實例中,記憶體裝置6〇〇〇 之電極6011及6012以及記憶體元件6099亦可替代圖58之記 憶體裝置5000之電極5811及5812以及記憶體元件5899。 本文中所闡述之一個或多個實施例包含具有一記憶體裝 置之設備及方法,該記憶體裝置具有耦合至記憶體元件之 二極體。每一二極體可形成於該記憶體裝置之一凹部中。 該凹部可具有一多邊形側壁。該二極體可包含形成於該凹 部内之一第一導電類型(例如,η型)之一第一材料及一第二 導電類型(例如,ρ型)之一第二材料。上文參照圖1至圖16 146352.doc •38· 201101465 闡述了包含額外設備方法之其他實施例。 對例如記憶體裝置 1〇〇、200、300、500、1700、2500、 3000、4000、5000、5900 及 6000 以及記憶體單元 1〇1、 201、1501、2801、3801、4801、5801、5901 及 6001 之設 備之圖解說明意欲提供對各種實施例之結構之一大體理解 而非對可能利用本文中所闡述之結構之設備之所有元件及 特徵之一完整闡述。 〇 各種實施例之設備可包含或包含於用於高速電腦、通信 及信號處理電路、記憶體模組、可攜式記憶體儲存裝置 (例如,拇指驅動器)、單或多處理器模組、單或多嵌入式 處理器、多核處理器、資料開關及包含多層、多晶片模組 之專用模組中之電子電路中。此等設備可作為子組件進一 步包含於各種電子系統内,例如電視、蜂巢式電話、個人 電腦(例如,膝上型電腦、桌上型電腦、手持式電腦、平 板電腦等)、工作站、無線電、視訊播放器、聲訊播放器 〇 (例如,Mp3(動畫專家群,聲訊層3)播放器)、車輛、醫用 裝置(例如,心臟監測器、血壓監測器等)、機上盒及其他 電子糸統。 '以上闡述及圖式圖解說明本發明之某些實施例以使熟習 此項技術者能夠實踐本發明之實施例。其他實施例可併入 有結構、邏輯'電、製程及其他改變。在圖式中,在所有 數個視圖中,相同特徵或相同編號闡述大致類似特徵。某 些實施例之部分及特徵可包含於其他實施例之部分及特徵 中或替代其他實施例之部分及特徵。在閱讀並理解以上闡 146352.doc •39- 201101465 述之後’熟習此項技術者將明瞭諸多其他實施例。 提供本發明摘要以符合37 C.FR. §172(b),其需要將允 心貝者快速探知技術揭示内容之本質及要旨之一摘要。美 ^以下理解提交本發明摘要:其並非將用於解釋或限^ 睛專利範圍之範疇或含義。 【圖式簡單說明】 圖1顯示根據本發明一實施例具有一具有記憶體單元之 記憶體陣列的一記憶體裝置之一方塊圖。 ^圖2顯示根據本發明-實施例具有-具有記憶體單元之 記憶體陣列的—記憶體裝置之—部分示意目,該記憶體單 凡具有二極體及記憶體元件。 圖3顯示根據本發明一實施例之一記憶體裝置之一部分 三維(3D)圖示。 圖4顯示圖3之記憶體裝置在無其特徵中之某些特徵之情 形下的一視圖。 圖5至圖16顯示根據本發明一實施例形成一記憶體装 之製程。 圖1 7至圖24顯示根據本發明一實施例形成具有導電材料 之一記憶體裝置之製程,該導電材料形成於該記憶體裝置 之記憶體單元之二極體之間。 圖25至圖29顯示根據本發明一實施例形成具有凹部之一 δ己憶體裝置之製程’該等凹部具有不同側壁材料。 圖30至圖39顯示根據本發明一實施例形成具有在二極體 形成之前形成的磊晶矽之一記憶體裝置之製程。 146352.doc 201101465 圖40至圖49顯示根據本發明 帘& ^ 實施例在不形成磊晶矽以 障形下形成該記憶體裝置之
圖50至圖58顯示根據本發 明 記憶體裝置之製程, 體裝置之二極體上方及二極體之間 圖59顯示根據本發明1施例 憶體裝置之一部分3D圖示。 之 實施例形成具有導電材料 等導電材料同時形成於該記憶 包含一記憶體單元之一記 圖60顯示根據本發明— 夏施例包含一記憶體單元之另一 記憶體裝置之一部分3D圖示。 平凡I另 【主要元件符號說明】 100 記憶體裝置 101 記憶體單元 102 記憶體陣列 104 導電線 105 線 106 導電線 107 列解碼器 108 行解碼器 109 線 110 感測放大器電路 112 電路 113 導電線 115 選擇電路 146352.doc •41 - 201101465 116 輸入/輸出(I/O)電路 118 記憶體控制單位 120 線 130 線 132 線 200 記憶體裝置 201 記憶體單元 202 記憶體陣列 204 導電線 206 導電線 211 二極體 230 列 231 列 232 列 240 行 241 行 242 行 299 記憶體元件 300 記憶體裝置 301 記憶體單元 302 記憶體陣列 304 導電線 306 導電線 310 基板 146352.doc -42- 201101465
315 溝槽 317 材料 320 材料 321 材料 322 材料 324 材料 330 列 331 列 332 列 340 行 341 行 342 行 351 溝槽 370 材料 371 材料 380 導電觸點 381 導電觸點 399 材料 500 記憶體裝置 505 基板 510 材料 520 材料 530 材料 540 材料 146352.doc -43- 201101465 541 上表面 550 遮蔽結構 551 遮蔽結構 552 開口 610 裝置結構 615 溝槽 710 材料 711 上表面 950 遮蔽結構 951 遮蔽部分 952 開口 1110 材料 1015 溝槽 1040 突出部 1041 周邊 1325 凹部 1326 側壁部分 1327 側壁部分 1328 側壁部分 1329 側壁部分 1420 材料 1422 材料 1424 材料 1501 記憶體單元 146352.doc -44 201101465
1599 材料 1604 導電線 1606 導電線 1680 導電觸點 1681 導電觸點 1700 記憶體裝置 1730 導電材料 2500 記憶體裝置 2625 凹部 2626 側壁部分 2627 側壁部分 2628 侧壁部分 2629 側壁部分 2641 周邊 2720 材料 2722 材料 2724 材料 2801 記憶體單元 2820 材料 2822 材料 2824 材料 2899 記憶體元件 2904 導電線 2906 導電線 146352.doc -45 201101465 2980 導電觸點 2981 導電觸點 3000 記憶體裝置 3135 溝槽 3220 材料 3440 突出部 3441 周邊 3435 溝槽 3510 材料 3626 側壁部分 3627 側壁部分 3628 側壁部分 3629 側壁部分 3720 材料 3722 材料 3724 材料 3801 記憶體單元 3899 材料 3904 導電線 3906 導電線 3980 導電觸點 3981 導電觸點 4000 記憶體裝置 4005 基板 -46- 146352.doc 201101465
4010 材料 4020 材料 4021 材料 4110 裝置結構 4115 溝槽 4210 材料 4415 溝槽 4440 突出部 4441 周邊 4510 材料 4626 側壁部分 4627 側壁部分 4628 側壁部分 4629 側壁部分 4722 材料 4724 材料 4801 記憶體單元 4899 材料 4904 導電線 4906 導電線 4980 導電觸點 4981 導電觸點 5000 記憶體裝置 5051 第一部分 146352.doc -47 201101465 5052 第二部分 5220 材料 5222 材料 5325 開口 5454 間隔件 5524 材料 5530 材料 5610 材料 5801 記憶體單元 5804 導電線 5806 導電線 5811 電極 5812 電極 5880 導電觸點 5881 導電觸點 5899 記憶體元件 5900 記憶體裝置 5901 記憶體單元 5906 導電線 5911 電極 5912 電極 5920 材料 5922 材料 5924 材料 146352.doc -48 201101465 5980 觸點 5999 記憶體元件 6000 記憶體裝置 6001 記憶體單元 6006 導電線 6011 電極 6012 電極 6020 材料
6022 材料 6024 材料 6080 導電觸點 6099 記憶體元件
146352.doc -49

Claims (1)

  1. 201101465 七、申請專利範圍·· 1. 一種記憶體裝置,其包括: 一凹部,其包含一多邊形側壁; 一二極體,其包含形成於該凹部内之一第一導電類型 之一第一材料及形成於該凹部内之一第二導電類型之一 ‘ 第二材料;及 一記憶體元件,其耦合至該二極體。 2. 如請求項1之記憶體裝置,其中第一及第二材料中之一 〇 者包含一單晶石夕。 3. 如請求項1之記憶體裝置,其中該記憶體元件包含位於 該凹部中之一材料。 4. 如請求項1之記憶體裝置,其中該記憶體元件包含一硫 屬化合物材料。 5. 如請求項1之記憶體裝置,其中該二極體及該記憶體元 件串聯耦合於一第一導電線與一第二導電線之間,且其 中該第一與第二導電線彼此垂直。 〇 6. 如請求項1之記憶體裝置,其中該多邊形側壁包含: 一第一側壁部分; - 一第二側壁部分,其垂直於該第一側壁部分; 一第三側壁部分,其垂直於該第二側壁部分;及 一第四側壁部分,其垂直於該第三側壁部分。 7. 如請求項6之記憶體裝置,其中該第一、第二、第三及 第四侧壁部分包含相同材料。 8. 如請求項6之記憶體裝置,其中該第一及第三側壁部分 146352.doc 201101465 匕 第一絕緣材料且該第二及第四侧壁部分包含一第 一絕緣椅料。 9. 如請求項8之記憶體裝置,其中該第—材料包含氧化 石夕’且該第二材料包含氮化矽。 10. —種設備,其包括: 一極體,其配置成若干列及若干行,該等二極體中之 每一者包含-第-導電類型之—第_材料及—第電 類型之一第二材料; 第^槽’其填充有—第_絕緣材料,該等第一溝槽 每者位於该若干列中之兩列之間丨及 'a 4槽’其填充有-第二絕緣材料,該等第二溝槽 :母-者位於該若干行中之兩行之間,其中該等二極 …之至少一者之該第一及第二材料接觸該第-及第二 絶緣村料。 11.如請求項10之設備,其中 , 寻一極體包含配置成該若干 二之—列之—二極體群組,且其中該二極體群組中之 極體包含輕合至-第—導電線之一第一二極體端 :::合至一第二導電線之—第二二極體端子。 求項11之設備’其中該第-導電線垂直於該第二導 電線。 13.如 二求項11之設備,其進一步包括記憶體元件,該等記 :7L件中之每—者輕合於該第—導電線與該二極體群 、,且中之一個二極體之間。 14.如請求項13之設備,其中該等記憶體元件包含4属化 146352.doc 201101465 合物材料。 I5.如请求項10之設備,其中該第—絕緣材料之一厚度大於 該第二絕緣材料之一厚度。 I6·如凊求項1〇之設備,其中該等第二溝槽中之至少一者包 含耦合至一導電材料之—底部。 7如π求項16之設備,其中該導電材料包含鈷與石夕之一組 合。 18. —種方法,其包括: 〇 ^ 施加一jg號至一圮憶體裝置之一導電線以存取該記憶 體裝置之一記憶體單兀之一記憶體元件,該記憶體裝置 包含: 一凹部,其包含一多邊形側壁;及 一二極體,其耦合於該導電線與該記憶體元件之 間,該二極體包含形成於該凹部内之一第一導電類型 之一第一材料及形成於該凹部内之一第二導電類型之 Q 一第二材料。 19. 如請求項18之方法,其中在該記憶體裝置之一讀取作業 期間施加該信號。 —20.如請求項18之方法,其中在該記憶體裝置之一寫入作業 期間施加該信號。 21 _ —種方法,其包括: 形成若干列及若干行之凹部,該等凹部中之每一者具 有一多邊形開口且被至少一種絕緣材料環綠· 在該等凹部中形成二極體;及 146352.doc 201101465 形成多個記憶體元件以使得該等記憶體元件中之每 者耦合至該等二極體中之一者。 22. 23. 24. 25. 26. 27. 28. 如請求項21之方法,其中形成該等二極體包含在該等凹 部中之每一者之一底部處之—材料上方生長一磊晶矽。 如請求項22之方法,其中形成該等記憶體元件包含在該 等二極體上方沈積一硫屬化合物材料。 如請求項之方法,其中形成該等二極體包含形成—第 一導電類型之一第一材料及在該第一材料上方形成—第 二導電類型之一第二材料。 如請求項24之方法,其中形成該第二材料包含^型雜 質植入至該第二材料中。 如請求項24之方法’其中形成該等二極體包含在該第二 材料上方形成-第三材料,該第三材料具有低於該第: 材料之一電阻率的一電阻率。 如請求項21之方法 側壁部分之一側壁 一種方法,其包括 其中該等凹部中之每一 該等側壁部分具有不同絕緣材料有 隹一 …万形成裝置結構’該等裝置結一 ^緣材料彼此絕緣,該等裝置結構中之每—者包人 又及一長度’該長度沿-第-方向延伸; 3 移除該等裝置結構<一 , ,^咕 邛刀以形成沿垂直於該第— 向之一第二方向延伸之溝槽; 在該等溝槽中形成一第二絕緣材料; 自該等裝置結構移除一第一妯极’ 示帛材枓以曝露該等裝置結 I46352.doc •4- 201101465 之一第二材料;及 在該第二材料上方形成二極體。 29.如請求項28之方法,其中形成該等裝置結構包含: 在該基板上方形成該第二材料且在該第二材料上方形 成該第一材料; 在該第一材料及該第二材料上方形成一第一遮蔽結 構,該第一遮蔽結構包含第一開口,該等第一開口中之 每一者具有一寬度及一長度,該長度沿該第一方向延 〇 伸;及 移除該等第一開口處之該第—材料之一部分及該等第 —開口處之該第二材料之一部分,以使得該第—材料之 一未經移除部分及該第二材料之一未經移除部分形成該 等裝置結構之至少一部分。 3〇·如請求項29之方法,其中移除該等裝置結構之該部分以 形成該等溝槽包含·· 〇 在°亥等裝置結構上方形成一第二遮蔽結構,該第二遮 蔽結構包含第二開口,該等第二開口中之每一者具有/ 見度及一長度,該長度沿該第二方向延伸;及 移除δ亥等第二開口處之該第一材料以形成該等溝槽。 31.如請求項28之方法,其中形成二極體包含: f -亥第一材料上方形成一磊晶矽以形成該等二極體中 之每—者之一第一部分;及 將雜質嵌入至該遙晶石夕中以形成該等二極體中之每一 者之一第二部分。 146352.doc -5 201101465 32. 33. 34. 35. 36. ^ :求頁28之方法’其中該第—材料包含絕緣材料且該 第二材料包含半導體材料。 Λ 如》月求項28之方法,其中形成該等裝置結構包含: 在該基板上方形成該第二材料、在該第二材料上㈣ 成-第三材料,並在該第三材料上方形成該第一材料/ 在該第—材料上方形成-第—遮蔽結構, 結構包含第一開口,該等第__門^ 遴啟 必寻弟開口中之每一者具有—嘗 度及一長度’該長度沿該第一方向延伸;及 移除該等第一開口處之該第—材料之一部分 一開口處之該第-好祖+ 4ϊτ \ ' 第三材料之一部分, 之忒 八及兮笛 使得該第-材料之-未經移除部 刀^弟—材枓之—未經移除部分以及該第三材料之一 未經移除部分形成該等裝置結構之至少—部分。 2求項33之方法,其中移除該等裝置結構 形成該等溝槽包含: I刀以 在該等1置結構上方形成—第二遮蔽 蔽結構包含第二開 遮 官_芬 寻第—開口中之每一者具有一 寬度及-長度’該長度沿該第二方向延伸;及 移除該專第二開口處之兮·笛一 1,.. 將該第:材料之至小 料以形成該等溝槽且 Λ〜材枓之至J—部分留在該等溝槽中。 如晴求項34之方法,装中呼坌 ,,.^ 八宁5玄第一材料包含絕緣材料,嗜 弟一材料包含半導體材 ^ 料。 π卩1该第二材料包含導電材 如請求項35之方法,其中該第三材料包含錄㈣之—組 146352.doc 201101465 合。 37. 如請求項29之方法,其進一步包括: 在該等二極體上方形成記憶體元件。 38. 如請求項37之方法,其中形成記憶體元件包含在兮等 極體上方沈積硫屬化合物材料。 / 39. —種方法,其包括: 2基板上㈣成裝置結構,該❹置結構藉由一絕 Ο ❹ 緣材料彼此絕緣,該箄奘署 寺裝置結構中之每-者包含-寬度 、又,該長度沿一第一方向延伸; 2該等裝f結構上方形成—遮蔽結構,該遮蔽結構包 3幵口以使佧在該等開口處曝露料襄置結構之一 =2第—部分且該第—材料之—第二部分位於該遮 蔽結構下方,該等開口令之每一者具有一寬度及一長 度’該長度沿垂直於該第一方向之一第二方向延伸; 自該等裝置結構移除該等開m材料之一第 -部分以曝露該等裝置結構之一第二材料 分;及 π I 在該第二材料之該第一部分上方形成二極體。 青求項39之方法,其中形成該等襄置結構包含: 一 “反上方形成遠第r材料並在該第二材料上方形 成该第一材料; 在該第-材料及該第二材料上方形成一額外遮蔽結 構二該額外遮蔽結構包含第―開口,該等第一開口中之 母者具有-寬度及-長度,該長度沿該第—方向延 146352.doc 201101465 伸;及 移除該等第一開口處之該第一材料之一第二部分及該 等第一開口處之該第二材料之一部分,以使得該第一材 料之一未經移除部分及該第二材料之一未經移除部分形 成該等裝置結構之至少一部分。 41. 42. 43. 如叫求項39之方法’其中形成該等裝置結構包含: 在°亥基板上方形成該第二材料、在該第二材料上方形 成該第一材料,並在該第二材料上方形成一第三材料; 在該第一材料、該第二材料及該第三材料上方形成一 額外遮蔽結構,該額外遮蔽結構包含第一開口,該等第 —開口中之每-者具有-寬度及-長度,該長度沿該第 —方向延伸;及 移除該等第一開口處之該第一材料 等第-開口處之該第二材料之一部分及該等第一開口處 之該第三材料之—部分,以使得該第—材料之—未經移 除部分、該第二材料之—未經移除部分及該第三材料之 —未經移S部分形成該等裝置結構之至少—部分,其中 :除該第-材料之該等開口處之該部分亦移除該第:材 料之該部分以曝露該第二材料。 :請求項4!之方法’其中該第一材料包含絕緣材料,該 弟—材料包含半導體材 料。 乐一材枓包含導電材 如請求項39之方法,其中形成該等二極體包含: 在該第二材料上方形成—蠢a^ 遣磊日日矽Μ形成該等二極體中 146352.doc 201101465 之每一者之一第一部分;及 將雜質嵌入至該磊晶矽中以形成該等二極體中之每— 者之一第二部分。 44·如請求項39之方法,其中在移除該第一材料之該部分時 不移除#亥專開口處之該絕緣材料。 45.如請求項39之方法,其進—步包括: 形成記憶體元件以使得該等記憶體元件中之每一者與 該等二極體中之一者争聯耦合於一第一導電線與一第: 導電線之間。 46·如請求項39之方法,其進—步包括: 移除該第-材料之該第二部分以曝露該第二材料之一 第一部分; 、在移除該第一材料之該第二部分之後形成之開口中形 成間隔件;及 々在該等二極體及該第二材料之該第二部分上方形成— 弟二材料。 二材料具有低於該第二材 三材料包含鈷與矽之一組 47. 如請求項46之方法,其中該第 料之一電阻率的一電阻率。 48. 如請求項46之設備,其中該第 合。 49. 一種方法,其包括·· 材料中形成第一溝槽,該 寬度及一長度,該長度沿 在一基板上方之一第一絕緣 等第一溝槽中之每一者包含— 一第一方向延伸; 146352.doc 201101465 在該等第一溝槽中形成一磊晶矽; 在該磊晶矽上方形成一遮蔽結構’該遮蔽結構包含若 干開口,該等開口中之每一者具有一寬度及大於該寬度 之一長度,該長度沿垂直於該第一方向之一第二方向延 伸; 移除該等開口處之該磊晶矽之一部分,而留下該磊晶 矽之一第二部分不移除;及 由該磊晶矽之該第二部分之至少一部分形成二極體。 5 0·如請求項49之方法,其中形成該等二極體包含將一第一 導電類型之雜質嵌入至該磊晶矽之該第二部分之一部分 中’且其中該蟲晶梦之該第二部分包含一第二導電類 型。 51_如請求項50之方法,其中形成該等二極體進一步包含形 成具有低於該磊晶石夕之一電阻率的一電阻率之材料。 52.如請求項49之方法,其進一步包括: 在形成該等第一溝槽之前於該基板上方形成一第一材 料並在形成該等第一溝槽之前於該第一材料上方形成一 第二材料; 在該第一及第二材料上方形成一額外遮蔽結構,該額 外遮蔽結構包含第一開口,該等第一開口中之每一者具 有一寬度及大於該寬度之一長度,該長度沿該第一方向 延伸; 移除該等第一開口處之該第一材料之一部分及該等第 一開口處之該第二材料之一部分以形成裝置結構及該等 146352.doc 201101465 裝置結構之間的第二溝槽; 用該第一絕緣材料填充該等第二溝槽以使該等裝置結 構彼此絕緣;及 自-亥等裝置結構移除該第二材料以形成肖等第一溝 槽。 53 ο 54. ❹ 55. 如請求項49之方法’其進一步包括: —形成相變記憶體元件以使得該等相變記憶體元件中之 每一者與該等二極體t之—者串㈣合於—第—導電線 與第一導電線之間。 一種方法,其包括: 在基板上方形成裝置結構,該等裝置結構藉由一第 :絕緣材料彼此絕緣’該衫置結構中之每—者包含一 寬度及大於該寬度之一長度該長度沿一第一方 伸; 除3玄等裝置結構之-部分以形成延伸穿過該等裝置 =構,溝槽’以使得該等溝槽中之每—者包含—寬度及 ;錢度之-長度,該長度沿#直於該第—方向之一 第二方向延伸以使得該等裝置結構中之每—者包含突出 =.,該等突出部中之每一者位於該等溝槽中之兩者之 間,及 :該等突出部之至少一種材料形成二極體。 丨/項54之方法’其中該等突出部包含一第一導電類 艏##且其中形成該等二極體包含將一第二導電 之雜質嵌人至料突出部之該材料中。 146352.doc -11- 201101465 56.如請求項55之方法,其中形成該等二極體進一步包含形 成具有低於該蠢晶石夕之一電阻率的一電阻率之一材料。 5 7.如請求項54之方法,其進一步包括: 形成耦合至該等二極體之記憶體元件。 58.如請求項57之方法,其中形成該等記憶體元件包含在該 等二極體上方沈積硫屬化合物材料。 146352.doc 12-
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