TW200908346A - Lateral pocket implant charge trapping devices - Google Patents

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Description

200908346 九、發明說明： 【發明所屬之技術領域】 本發明主張2007年8月9日申請之美國 6〇/954,819號以及2008年！月7曰申請之美國 以 61/〇19,519號為優先權，二者均以引用方式併於本文。T明茱弟 本J明侧於-種非揮發性·體裝置，特別是關於 及製造快閃記憶體裝置之方法。 匕、胞 【先前技彿ί】 快閃_體係包含將電荷儲存於場效電晶體通 的記憶胞’由於所齡的電荷會影響電晶體禮 ^ 電壓之變化可用絲示資料。 I电变故1界 15 20 浮動閘極域胞是-種被廣泛使用的電荷儲存記憶胞，於 ，閘極記憶胞中’由導電材料(如導電型態多晶石夕)組成之閘極係彤 隨介電質上，而多晶销介電㈣形成於浮動閘二： ，J與記憶胞之字元線或控_極分關。儘f额術 ^成功，粒憶蘭尺寸及記鏡之間的距離絲越 動閘極技術也不免因鄰近浮動閘極間的彼此干擾而產生問題。年 另-種記憶胞係將電荷儲存於場效電晶體通道與間極之 其利用岐介電電·捉_。於此種輯 結構係形成於親介上，財後者可將 ί道U層介電層係形成於細捉轉 子70線或閘極分隔開。其中較具代表性的是石夕 =夕(SONGS)型記憶胞。於s〇N〇s型記憶胞中，電 =離之祕(trap)中，故其並不具備如浮動閘極之電荷的「= 特性。因此，為進行抹除或程式化而改變越過 電何捕捉結構之謂，贼無結構上的變化 5 25 200908346 。而此電荷的非均勻分布會 型記憶胞中所捕捉電荷之非均勻分布 使越過通道之臨界電壓產生變化。 1 7捕捉記憶體裝置之f見元件，舉例來 f人所提出，發明名稱為「轉體記^ 之美國專利公開鮮2(X)5/_6696ai _圖19 ^ 」 反及閘陣列型裝置會有非均勻之電荷捕捉現象。 ^ ^者長度方向的電射均自分布並不會產生太細 為此處耕_界輕是取決於局部最大臨界輕。 八 電電荷捕捉轉寬度上_荷_自分布，會使沿著記憶胞^ ，區域具有較低的臨界電壓，_巾央之區域的臨界電 高或反之亦然。沿著邊緣上的這些區域由於具有不同的臨界 壓，其^對程式化與抹除特性有不良影響，並降低元件的可靠^。 舉例來說，記舰之祕過程巾，當欲使織胞具有高臨^ 15 20 麼時’沿著通道側邊的娜界電舰域會造成電流沿著側邊流 動。因此，有必要擴大感應記憶胞狀態之邊界，以將這些電荷& 布的變化納人考量。若是記憶胞沿著側邊流動之電流過^ & 生感應上的錯誤。 隨著生產技術^的提升，記憶胞通道的寬度開始變得更小，且 δ己憶胞的密度也逐漸增加。這表示通道側邊相較於整個通道寬度 的比例變大，因此，沿著通道側邊所捕捉電荷之變化所引起的^ 均勻臨界電壓問題也逐漸加劇。 近來，發明人提出了 BE-SONOS之概念(可見l£DM Tech Dig. ’ 2005年，第547-550頁，由呂函庭等人發表），以解決節點 在30奈米以下時產生的反及閘尺寸變化問題。與傳統SONOS相 比’ BE-SONOS使用了薄型0N0穿隧障壁，以容許抹除過程中 之電洞穿隧，並消除了在電荷維持期間之低電場下造成的直接穿 隧漏電現象。 因此’有必要針對電荷捕捉結構沿著通道寬度上的非均勻電 6 25 200908346 荷濃度所造成的問題提出一種解決方案 【發明内容】 本發明提供-種電荷捕捉記憶胞，其_ 口袋佈植’此處稱為側邊口袋佈植。該側邊側邊之 ，之導電麵，且其可使通道織之摻雜^和通道 的咼，而此濃度之不同可防止電荷捕捉結構 ^ ^區域來
/" i 1U 15 20 異常所造成的非均勻電荷捕捉現象。此外，本邊緣 造該種記憶叙紐，其雜鮮淺賴_^“容。—種製 基本上’此處所述之記憶胞包括具有第 ^ 與汲極端。介於該第-與第二源 I、有第—導電型態。電荷捕捉結構係覆蓋於 位於該電荷捕捉結構上。通道長度係 ^而閘極則 雜物側t袋係以沿著至少第一側與第二側之 ，有5亥第—導電型態之摻雜物通道之濃度分布中 了央區域，舉絲說，側邊σ袋之獅物濃度 門朽此1所1 之，胞的各種實施例包括11道、電荷捕捉結構與 側邊 產絕緣材料與電荷捕捉結構之製程可能會產生問 >4 ’像疋有,¾嘴結構沿著侧邊而形成在電荷捕捉結構上。 此處所提出之記憶胞具有一種電荷捕捉結構，其包括有一多 層堆疊，該多層堆疊包括：含有如二氧化石夕或氣氧化石夕，且位於 7 25 200908346 通道上之穿_·’位於穿隧層上之電荷捕捉層，如氮化矽層；以 及介於電荷捕捉層與閘極間之阻絕層。沿著具有此種電荷捕捉结 構之記憶胞通道側邊之絕緣材料係可包括石夕氧化物或氮氧化石夕。 ψ 15 以此處所揭露之内容來製作的記憶胞包括能隙工程之電荷捕 捉結構’像是包括有在通道上之多層穿闕的多層介電堆疊 層穿隧層可包括：-魏化物或氮氧化補，其通道中央區域之 厚度小於2奈米；-氮化毅第二層，其中央區域之厚度小於3 奈米；以及一包括石夕氧化物或氮氧化石夕之第三層，其中央區域之 厚度小於3·5奈米。電荷捕捉層係形成於多層穿騎上，且1 ί欲氮切。__介於電制㈣與 =極間’且^括中央ϋ域有效氧化物厚度大於5奈米之絕緣 料。 前述記憶胞之陣列係應用於反及閘陣列中，記憶胞之 有ϊΐ材料之溝渠所隔開’半_基材條係介於填充有絕緣 勺=之’ if半導體基材條均包括有串聯之記憶胞，其 源^__之通道，其具有第二導電麵 -鄰近源彳織極觀伸至第二鄰獅樹雄端之通道長产，以 -與通道長度垂直且由通道U延伸至第二側之寬广。核此 ΐ道m:侧與第二侧的摻雜物侧邊口袋“ ί 央=於通道之濃度分布中’侧邊口袋處之細 複數個電荷敝、纟_紐蓋練獅通道上 於電荷捕捉結構與半導體基材條之通道上排 立开螅 係與串聯記憶胞之對應條。 _位兀線 盘、畜ίί’ΐ揭ί 一種製造記憶胞陣列之方法，其包括以導電型離 〇通道相狀帛-推街域赫雜—基材 = 8 25 200908346 ϊ::袋數填充有絕緣材料之溝渠之條的側邊進 有絕緣材料道相同之，麵、，以使鄰近填充 物遭声。雪# 4^'、心之摻雜物濃度咼於通道中央區域之摻雜 ，畔樣贿電荷捕捉 導電型態與通道相反之源極/汲極摻雜物係以沿 ，⑽綱聯之記憶胞
15
20 充有絕緣材料之溝渠及佈植前述口袋之方法包括 iSrf音目」1遮罩’其定義了複數填充有絕緣體之溝渠之位置。 二:之相叫電_之摻雜物伽X侧麟進行佈植，以形 、：刻遮罩邊緣下方之口袋。該些溝渠係以侧遮罩進行敍 :二Π卩雜於蝴遮猶緣下方之σ㈣在間的半導體 材料條之巾’其巾該些溝渠細麟材料填充。 此處所描述之裝置同時具有快速抹除與良好之資料維持特 性。 此外’此處亦揭露一種臨界尺寸小於2〇奈米與3〇奈米之反 及，快閃記憶體裝置，其儲存電子之數目係少於1〇〇。此處同時也 揭露一種利用自行升壓與增量步進脈衝程式化^jSpp)之高密度反 及閘快閃記憶體。 、舉凡本發明之特徵、目的及優點等將可透過下列說明所附圖 式、實施方式及申請專利範圍獲得充分瞭解。 【實施方式】 以下說明請配合參考第1至18C圖以了解本發明各實施例。 第1圖係部份反及閘陣列之示意圖，其中淺溝渠隔離係位於 區域10，而側邊口袋佈植則位於區域11、〗2。記憶胞係位於複數 反及閘串列中’其中第1圖之第一反及閘串列包括了彼此串聯之 9 200908346 10 f 15 圯fe胞16-1至16-N’第二反及閘串列則包括了彼此串聯之記憶胞 26-1至26-N，而N可為16、32或更高的值。對應之字元線wl 至WLN之集合係耦接至反及閘串列中相對應的記憶胞，反及閘串 列的選擇乃是触控樞塊電㈣15、25以及雜麵電晶體 17、27來達成，其中前者係利用控制線BLT來將記憶胞連接至位 =線BL-1與BL-2 ’而後者係利用控制線SLT來將記憶胞連接至 多考線SL。連接至選定之記憶胞的字元線，其電壓係設定為相對 低’而^他的字元線則被設定為相對高電壓，且其大小係足以開 有高臨界賴之峨、胞。駄之記憶胞的狀態侧，可藉由 斷選仅字元線上的字元線龍妓足柳啟記舰來達成， 政主要係依據與反及閘操作類似的邏輯概念進行。 搂2間陣列屹製作中常用的方式包括利用淺溝渠隔離(STI)結 口第1圖所示’其係介於包括有記憶胞串列之半導體紐條 於有道裝置如型換雜(用 ^ )通道區以及介於通道區之間，且沿著罝有相反 $里^条的源極/汲極區。電荷捕捉結構係形成於通道區上， 子兀線與位70線係製作成可建立反及閉記憶胞存取的形式。 -Ϊΐ處所，，側邊口袋佈植係以第1圖中的區域u、12來表 係沿者鄰近淺溝魏離結構之記憶胞，賜止沿著側邊 的通道區域受到非均勻電荷分布影響。 第2Α至X圖係三種可用來形成反及閘陣歹[且 結構的穿透式電子酿鏡則。第2A圖是「凸起ίΪ 極吉ί2Β其ίΛ是用來降低邊緣電場，且常使用於浮動閘 門上=疋」淺溝渠隔離結構，由於其並沒有盥 間_充侧之，__域合财縮小_結構 第2A圖為具有淺溝渠隔離之「凸起型」結構，此處標示為 25 10 f" 15 li 200908346 :士ίτ顏色較深的半導體通道元件之兩侧。位於通道元似 s氧=工/rr，其包括厚度小於2 第ί層—度小於3奈米(如約20埃)之氮歸 声夫於$ ίΓ、於3.5不米如約25埃)之二氧化石夕之第三層、厚 ^ '不米(如約70埃)之氮化石夕之電荷捕捉声以及戶片士私ς 奈米(如約90埃)之二氧化矽之阻絕！ 於5 捕捉結構之通道表面處，通道么包括;曰曰「：匕於 於區域；的以致，「而區域二包括了通道位 域域二係於操作過程中位於弱電場，且^ 2 t 界11壓狀態’區域二中的記憶胞臨界電壓較有!Γ 憶胞的非均勻部分對於操作的影響，就第2a圖而 s ’至>可在部分區域二中達成此功效。 sti淺溝渠隔離之「凹陷型」結構，此處標示為 ςττ二~員色較深的半導體通道元件之兩側。位於通道元件及 sti、u冓上的電荷捕捉結構乃標示為ΟΝ〇Ν〇 2 Γ=ί製巧式來形成。一多晶石夕層係位於糊 ，處^不為Ρ+-多晶石夕閘極」。於鄰近電荷捕捉結構之通道 表面，’通道元件包括了「區域一」、「區域二」、「區域三」的標 不，其中區域-是橫越通道頂端 域’其橫越t荷捕捉結構之材料的厚度相對較—致。區域二包括 了通道位於區域-兩側的頂轉角。區域三是側壁最外層的區域， 而該處的閘極控制能力極弱。於第2B圖所示之「凹陷型」淺溝 隔離結構中，相對於區域一，區域二係於操作過程中位於強電場： 25 200908346 電場，而鳥嘴現象會使電荷捕捉結 +的記憶胞臨界電壓較有可能維持在相對 W的‘Jft*處所揭露之技術’側邊口袋佈植可用來降低記 刀對於操作的影響，就第2B圖而言，至少可在部 分區域二中達成此功效。 a 有淺溝渠隔離之「近乎平面型」結構，此處標示 r 15 ιί
二STT二u。員色較深的半導體通道元件之兩側。位於通道元件 及=、，，。構上的電荷捕捉結構乃標示為〇N〇N〇，其係以2A ΐ，ίίϊ之式來形成一多晶⑪層係位於f荷捕捉結構 Li t不斗Γ矽閘極」。於鄰近電荷捕捉結構之通道 ί，了、「區域—」、「區域二」、「區域三」的標 二I品5、一疋松越通道頂端的相對較平坦區域，其樺越電荷 之材料的細目對較―致。區域二包括了通道 角三是通道側邊最外側的區域，的間極 &制靶力極弱，且鳥嘴現象會使電荷捕捉結構中的氧化 ίϊϋ!第2C圖所示之「近乎平面型」淺溝渠隔離結構;，相 ，於區域-’區域二係婦作過程巾位於強電場，區域三係於 ，過程中位於弱電場，並受到增厚之氧化物層的影響:因此，、相 ^壓較有可⑥轉在補低的狀態。根據此處觸露之技術，側 ，口袋佈植可用來降低記憶胞的非均勻部分對 第2C圖而言，至少可在部分區域三中達成此功^乍的汾曰就 第3圖為反及閘陣列佈局之示意圖，其包括 之溝朱51-1至51-5係形成於半導體基材中，半導體條如至 係为別介於兩個填充有絕緣材料之溝渠5M至51_5 捉結構(圖未示)係覆蓋於半導體條上。複數字元線53_1 s 形成於電荷捕捉結構上，且其相對於半導體條52_丨至24垂直延 12 25 200908346 伸。半導體條包括複數具有第一導電型態之源樹汲極區域(標示為 複數具有第二導電型態之通道區域(位於字元線下)。具有 =電型態之側邊口袋佈植係形成於半導體條上，包括半導體 條52上的口袋53、54 ;半導體條52-2上的口袋55、56 ;半導 體條f2-3上的口袋57、58 ;以及半導體條524上的口袋59、60。 施辦’侧邊口袋佈植係以沿著具有源积汲極區域之半導 2至52_4之長度的方式形成。於另—實施例中，可於佈植 Hi 域吨罩覆蓋，⑽触吟佩僅形成於 db+A-ti '實施例中，為降低橫越電荷捕捉之通道寬度的 FI 布縛，可使轉定的遮罩方絲將導電魏與通道相 同之^邊口袋佈植形成於通道表面之特$區域上。舉例來說，可 =侧、口為佈獅成於第2B ϋ之淺溝渠隔離「凹_」結構的區 域^一中。 15 條2Cf中所示之記憶胞中’ *元線可覆蓋於_ 間的通道上。舉娜說，記憶胞可職於區域％内，且皇 中子元線53-2係覆蓋半導體條52_2。 ’、 ^ t口ΐ 2八至2C ®中所示，其中溝渠之絕緣材料係為二氧化石夕 ΐί Ϊ捉結構之底層也是二氧切或氮氧化石夕。 現象錄生於熱做巾’祕電荷捕捉結構之觸厚度沿 用鳥嘴現象可能是起因於絕緣材料與電荷捕捉結構所使 其他原因’而其會造成非均勻之電場，並因此 ΐίΪ、ΐ緣非均句的電荷捕捉。此處所揭露之側邊口袋佈植 ^二/f^糊赖㈣絲’卩敎元較職越通道寬度 之非均勻界電壓及非均勻電荷分布的影響。 料t圖係第3圖沿著虛線料進行剖面而得之剖面圖，且其元 為ill如第4圖所示，記憶胞陣列係形成於標示 定義了半導」ί材上甘填充有絕緣材料之溝渠51-1至51-5 +導體紐之條，且其具有與Ρ型井相同之導電型態。該 13 25 200908346 5 10 ,/ 15
些條之寬度係與記憶胞之通道寬度大致相同，而後者係於圖中標 示為Wc。導電型態與P型井相同之側邊口袋53-60增加了苴中: 型摻雜物的濃度，導致相同導電型態之摻雜物橫越通道寬度' % 的濃度77布中，於口袋處之濃度係南於通道之中央區域之漠度。 於實施例中，電荷捕捉結構包括了如第2A圖所述之〇N〇N(^多 層堆疊。其它實施例中的記憶胞可以採用不同的電荷捕捉結構， 舉例來說，可採用以下文獻所述的電荷捕捉結構：正DM， 2003(MANOS)，由 Shin 等人發表之論文”A HigWy RdiaWe SONOS-type NAND Flash Memory Cell with A1203 or Top Oxide55 ；
IEEE’2005’ 由 Shin 等人發表之論文”a Novel NAND-type MONOS
Memory using 63mn Process Technology f〇r a Multi-Gigabit Flash EEPROMs” ；以及20〇7年8月2?日申請之美國專利申請案第 11/845,276號，以上文獻均以引用方式併於本文。 第^圖係第3圖沿著虛線5·5進行剖面而得之剖面圖，且其元 件符號係沿用第3圖。第5圖係沿著包括源樹及極區域61_〗至叫 之半導體之條進行勤，且其_通道區以串聯之方式形成複數 記憶胞。字元線53-1至53-4覆蓋於兩雜/汲極區域間通道區的 條上，而電荷捕捉結構包括〇Ν〇Ν〇多層堆疊已如前述。為供夂 考’閘極長度係於第5圖内標示為Lg。閘極長度是記憶胞介^源 樹汲極端間之通道長度的—個決定因素，且其位於—與第4圖中 的通道寬度wc垂直的位置。如佈植的口袋62、63，於第5圖中， 口袋係以沿著源極與没極區域旁的通道之邊緣而形成。此處以口 衣62 63為例其係用以降低所謂的短通道效應，像是擊穿現象。 因此，此處所述之記憶胞實施例可包括沿著通道側邊佈植的側 口袋’其中通道係位於導電型態與通道相同之絕緣結構旁，且节 側邊口袋具有和通道姻之導電鶴。賴邊口袋之佈植， 除^減^橫越通道寬度之！幽電荷分布。此外，如位於源描及 63 ’佈植之口袋之導電型態可依照其用途而 具有和通道相同或相反之導電型態。 14 25 200908346 其他^代實施例更包括複數字元線，像是8或16條，其介於 第二11型源概極端之間，且在此η型通 5 15
中則具^續的η型通道結難型基底）。因此，此 反J閘陣歹多個介於源臟極端間的閘極，且細汲極端 所？雜與通道相反。此時，可藉由施以偏壓至鄰近 之子兀線來存取記憶胞，而使通道結構反轉，以於每一閘極 反轉之雜/汲極區域。此可參考由Hsu等人在2鳴年3月31日 2之美國申請案第11/394,649號，在此將其全文引用做為參考 生f記憶胞方法中某階段之示意圖，其中記憶胞包 括/口者淺溝乐隔離結構側邊之側邊口袋佈植。如圖所示，其包括 了具有襯塾氧化層98 型半導體基材7〇。佈植遮罩包括^複數 之條73-1至73-4，其係為氮化石夕或其他合適的侧遮罩材料，且 3亥些條疋義了介於遮罩間複數溝渠的位置。於進行钱刻溝渠前先 進行離子佈植’其中第-步74乃用來在硬質遮罩况至734之 左侧下，以7至30度之角度進行佈植，而形成佈植區域9〇、％、 94、％ ;而第二步75乃用來在硬質遮罩別至734之右側下， 以-7至_30度之角度進行佈植，而形成佈植區域91、％、％、。 該些佈植係採用p型摻雜物以配合該基材之導電型態。舉例來說， 就p t基材而δ，可佈植删、,一氟化删或姻。佈植的量係可使沿 著通道側邊之局部臨界電壓(如在第2Α圖中之區域二中的鳥嘴； 方)大於通道之中央區域的局部臨界電壓。舉例來，對於基^或通 道井來說，若以1Ε18/立方公分的摻雜濃度，則佈植劑量可介於 1Ε13/平方公分至1Ε14/平方公分。於一實施例中，硼離子係以 15keV之能量進行佈植，且其佈植角度約為15度，且佈植劑量為 3E13/平方公分。於另一實施例中，側邊口袋佈植之深度約為1〇〇〇 埃，且劑量約為2E13/平方公分。因此，有效摻雜濃度約在 2E13/(1000*1E-8)=2E18/立方公分。於此實施例中’側邊口袋佈植 15 25 200908346 ，咖的局部臨界 側邊3=_細_紐、沿著 行調整或選擇，藉以製作出使用的遮罩結構等因素進 度延伸至通道區針央，但己J胞。側邊口袋應不至於過 之部分非蜗效應。、―伸祕#、足以減少電荷捕捉結構 渠隔並進行淺溝 =充:吏:_嶋學機械研磨或其==。。 構ί’其上賴電荷捕捉結 線除此外’也可以將半導體條施以輕度的凹陷，以 15 電壓Vt 施ίίί H帽補凸起贼溝尉織纟場；亦或舰緣材料 t度的凹IW场成如第3圖中所示的凹陷型淺溝渠隔離結
如第4至6圖所舉之實施例將得到η通道記憶胞。無庸置疑 地，不同實施例也可製得ρ通道記憶胞，如第7圖所示。第7圖 f Ρ通道結構的剖面圖，有點類似第4圖的η通道結構剖面 其中’記憶胞陣列乃形成於標示為「Ν型井」之半導體基材1。 淺溝渠隔離結構81-1至81-5定義了半導體基材之條，且其具有與 Ν型井相同之導電麵。該些條之寬度係與記憶胞之通道寬度大 致相同。側邊口袋佈植83-90具有和Ν型井相同之導電型態，且 其可於其中增加η型摻雜物的濃度’並導致相同導電型態之換雜 物橫越通道寬度Wc的濃度分布中’於口袋處之濃度係高於通道中 央Q域之濃度，進而降低填充有絕緣材料之溝渠旁的通道之影 響。於本實施例中，電荷捕捉結構包括了如第2A圖所描述之 ONONO多層堆疊’多晶石夕字元線82-2則覆蓋於淺溝渠隔離結構 16 25 200908346 間的複數半導體條之上。
第8圖為積體電路850之簡化方塊圖，且其係採用此處所述 具有側邊口袋佈植以及能隙工程之穿隨介電層之記憶 胞之反及閘陣列800。字元線(或列)與區塊選擇解碼器8〇1係搞接 至複數條字元線與區塊選擇線802，其間並形成電性連接，且該字 元線(或列)與區塊選擇解碼器801係沿著記憶體陣列8〇〇之列g方 式排列。位元線(行)解碼器與驅動器803係耦接並電性連接至複數 條沿著記憶體陣列800之行排列之位元線8〇4，以由纪惊體陣列 800中之記憶胞讀取資料，或將資料寫入其中。位址係透g匯流排 805提供至字元線解碼器與驅動器801及位元線解碼器8〇3。方塊 806中的感應放大器與資料輸入結構’包括讀取、程式化與抹除模 式之電流巧’係透過資料匯流排807耦接至位元線解碼器8仍。'資 料係透過資料輸入線81卜由積體電路85〇上的輸輸出璋或由 其他電路851提供至方塊806之資料輸入結構。如本實施例所示， 其他電路851係包含於積體電路85〇内，像是一般用途之處理器、 特定用途的應用電路或是可提供此記憶胞陣列所支持之系統單晶 片功能之複數模組的組合。資料係由方塊8〇6中的感應放大器阳 透過資料輸出線815，提供至積體電路85〇上的輸"輸出谭^盆 他積體電路850内或外之資料目的地。 〜、 陣列800可以是上述的反及閘陣列或其他陣列結構，如及 陣列或是反或閘陣列，端視應用目的而定。 於本實施财’蝴H _細偏_整狀驗構為例，盆 餘制^壓調整供應電壓與電流源議，如讀取、程式化、抹除1 抹除驗證、供字元線位元線之程式化驗證電壓或電流，此外十 ，器809亦使用存取控制方法_制字元浙源極線操作。而控^ 裔8〇9可利帛技術領域中已知的特殊目的邏輯電路來實作。於其 方式巾，湖H _可包括_細途之處理如執行電^ 輊式來控制7G件鱗作，喊處鄕可續條姻的積體電路 17 25 200908346 上1於其他實施方式巾，控制器809可利麟殊目的邏輯電路與 一般用途之處理器的組合來實作。 /、
n ^^-20 BE-SONOS R 記憶體可利用兩種創新製程來達成:⑴利用低能量傾斜 2溝朱隔，口袋佈植來抑制淺溝渠隔離轉角邊緣效應，以及⑵ 利Ζ額外的氧化物襯墊來改善短通道效應之沒 r 15 S反及閘之操細言，傳顧於錢記憶胞^存^ 私式化抑制及增量步舰衝程式化⑽吧亦予說明。讀取電 擾使關村崎估。儲存冑仅數量呼估僅 個’而「少量電子」條件於15Gt烘乾後亦顯示出有 第9a-9d圖為次-30奈米與次_2〇奈米之be s〇n〇s裝置 特性之方法包括利用低能量傾獅
ff 1進減理姻的p _餘毅.止趣寄生電ϊί 並因此降低淺溝渠隔離邊緣效應(可見EDMT 第⑹捕頁，由呂函庭等人發表）。遮罩修整可用|達 ^寸(將微影硬質遮罩進行蝴處理，使其變得更窄）。據此j在 ^對大_距中形成細微的線路。之寬度係比閘極j 而形成更短_極長度。 土谭^側餘，進 ，能產生更好的短通道效應，在接面佈植之前可 :卜的軋化物襯墊’以擴大有效通道長度，如第1〇圖所:應:3 細術肖谢恢__，而其可^ 反及閘之雜係彻32_肌反觸陣 〇_/〇2_〇3 之厚度分別為 13/2〇/25/6〇 進^ 置(約誦爾於邮财綱試，啸做 18 25 200908346 評估。而整片晶圓之量測提供了裝置變化最不利狀況之估計。 性係奈ΛΒΕ挪08裝置典型的程式爾除特 圖°其中增量步舰衝程式化法係絲進行裎 二笛 藉由在每一程式化步驟施加固定之電壓增量(如〇.2伏 ma _示增量步舰触式化法之程式⑽ &日欠㉛，裝置之增量步進脈衝程式化法之斜二 二；）且不同之VpGM最終將趨近一致。次々ο奈米裝置之牛:隹 ' ^-3〇Vi ί 第lib圖係抹除速度的比較圖。其中次_2〇奈米裝置 iim奈米裝置來的慢。且在相同的通道寬度下，通道ΐΐ 越長，其速度也較快，且抹除又 第12圖係說明了幾何效應。由於〇N〇堆疊之 15 ίϋ置Λ尺寸相近’在邊緣處將產生明顯的邊際場擬二 果m部氧化電場會在通縣度變小時減少，進而導致較t =二未除效率。另一方面，橫越上方氧化物之電場會輕微辦強’， 堆i之較大的抹除飽和。由此模擬可知，若將ΟΝ^ΝΟ 之破齡至比通道姐錢縣的小鮮的話 邊際場及幾何效應。一般的經驗法則是，〇 声〆二 料道嫩度，_少翁御
第l3a-13b ®係為具有不同等效氧化層厚度與〇 電之增量步舰衝程式化之比較《，所有的BE-S^S 第圖)均顯示出理想的線性程式化(增量步進脈衝程戈 化斜率約為丨）。然:而，第13b圖顯示出’反及 ^ 呈式=率通常㈣容純。根據我們先^^ Teeh. Dlg.，蕭年，第 161164 頁由呂 二ii渠r離邊緣效應會降低增量步進脈衝程式化斜率發ϋ過 我敏出之新穎_綠_口袋佈植，即便是㈣奈 19 25 200908346 Ϊ增化斜率也可有效維持。此結果有相♦之重要 ::增窄rv=r自我修~厚度= 驗證咖式化 測），程式化狀離仍呈右一古挪八女心e該刀布較廣(整片晶圓量 程中均勾地偏此峨Γ與步衝程式化過 增量步舰衝程式化斜率都很類似。此有裝置的 式化對於ΒΕ-SONOS達成良好之vt分布控、而言= 步舰衝程式化方式程式化後，乃進行自0思胞f以增1 15 20 1曰曰圓中使用了相同的測試程序。第14e圖的 ^ 進脈衝程式化與自我升壓法可對次_30太 勝SONOS反及閘提供較良好的Vt^U之多層記憶胞 右宜fm抹除料之示細。_練分布雜廣，且會存 ΐ ’我們魏_贱溝渠隔離的經抹除Vt 刀布曰比近乎平面型結構來的低。這主要是 場辦 ΐί^ ΤΙΐDig·5 2007 ^J ^913·916 ^ ^ #人發表）’而14也提供了一種解決抹除飽和的可能方法。 ϋ圖為：·般的寫入次數數據圖，當尺寸縮小，寫入次數也會變 付較>、。廷或許疋因為轉角邊緣會在尺寸縮小時降低裝置的可 性。 μ 次-30奈求BE-SONOS裝置所儲存的電子數目大 i〇〇⑽捉密度(約奶付公分)乘以通道面積)。第17圖在為:= 不米BE-SONOS絕佳轉能力的數據圖，儘管其維持欠_5〇 奈米BE-SONOS(見插入圖)稍差’但其可容忍極長時間(大於湖 20 25 200908346 W供了具娜少謝(細G)儲存能 1118潘圖為連續讀取時的讀取電_定性數據®，其中儘 二裝置很微小，電流起伏程度仍相當小。BE_s〇N〇s之評估係 技術進行，且脈衝·〜之量測結點員示從微秒至毫秒範 釋放並，、、瞬間反應。這代録操作過程中並無瞬間的電荷捕捉與 讀取干擾使雌乃使用較大的傳遞閑極電壓㈣s _ v 進仃·以加速，次_30奈米BE-SONOS可在Vread小於7伏特 下維持1百萬次讀取週期。 驗證次-20奈米BE-SONOS反及閘’且其展現出絕佳的少量 電子儲存與較窄的Vt分布控制能力。 15 1. 20 心雖然本發明係已參照實施例來加以描述，然本發明創作並 其詳細描勒容。·方式膽改樣式係已於先前描述中 :建礅’且其鋪财叙修改樣讀為闕此徹藝之人士所 =。特別是’所有具有實質上_於本發明之構件結合而達成 〇本發，實質上相同結果者’皆不脫離本發明之精神範缚。因此， =有此等替換方式及修改樣式係意欲落在本發曰月於隨附申 乾圍及其均等物所界定的範疇之中。 【圖式簡單說明】 ^圖為反及閘記憶陣列之示意圖，其包括填充有絕緣 之溝渠以及側邊口袋佈植。 第2Α圖為具有凸起型淺溝渠隔離結構之能隙工程之介電電 射捕捉裝置沿著通道寬度之穿透式電子顯微鏡剖面，立 非均勻電場之區域。 … 第2Β圖為具有凹陷型淺溝渠隔離結構之能隙工程之介電電 21 25 200908346 荷捕捉裝置沿著通道寬度之穿透式電子顯微鏡剖面照片，立顯示 非均勻電場之區域。 第2C圖為具有近乎平面型淺溝渠隔離結構之能隙工程之介 電電荷捕捉裝置沿著通道寬度之㈣式電子顯微鏡剖面照片，盆 顯示非均勻電場之區域。 、 第3圖為反及閘陣列佈局之示意圖，其包括記憶胞行之間的 淺溝渠隔離與側邊口袋佈植。 第4圖為縣3 ®之反及閘_沿字元線進行剖面而得之 面圖。
第5圖為雜3圖之反及断舰字元_直方向 而得之剖面圖。 J ;第6圖為生產具有沿著淺溝渠隔離結構側邊之側邊口 之兄憶胞方法中某階段之示意圖。 15 2i 25 =7圖為p_通道元件之反及閘陣列沿字元線進行剖面 刮面圖。 植之簡财触，__彳邊口袋佈 面照糊子顯微鏡剖 巧10圖為利用氧化物襯墊進行沒極補償之示意圖。 第11a圖為次-20奈米與次_30奈米be_s〇n〇 步舰衝程式化法進行程式化之數據圖，其 式化效率較低。 -τ人州不木裝置的程 之數iilb ΐΐΐ·2 0奈米與次-30奈米βε侧0s裝置進行抹除 之數據圖’其中次-20奈米裝置的抹除效率較低。 寐除 咖第ϋ圖為不同通道長度(Lg)沿著Lg之底部氧化E場模_ 則底部穿隨氧化物電場將變弱-ΐ 第13a指圖為不同等效氧化層厚度之次_3〇奈細侧防 22 200908346 之增量步親衝程式化比較圖。其中a為電容器、 所有電容器(包括極薄的 觸lWW概制齡較 第14a圖為次_30奈米裝置_ 之 =衝程式化(即沒有程式化驗證)之vt分布圖，其係取自“工 第14b圖為定義多層記憶胞战盤式型態 工虽選定記憶胞係程式化驗證時，乃進行自我升麗法 特、yPASS=i2伏特)以進行程式化抑制。 .伙 圖。 稍微擴f ’别晶圓所得^分布係較f 15 25 體)结構之抹^八tr面與凹陷型淺溝渠隔離(類似鰭式場效電晶 ίϊ^ίΐρ比細。射_麟赖_之抹^ 圖顯及閘纖之跳數據圖，其中的小 循環反及間裝置〇〇次機 之儲存能力彳it數if。其顯示出絕佳少量電子(小於50) 據圖。 、中的小圖為比較用之次·5〇奈米ΒΕ-SONOS數 定性^據® BE_SC)NC)S反及職置之讀取電穩 以持續讀取反及閘閘極與選擇閘極處施加-固定電壓， 第18b圖為刹田p .爪 rv量測之數據圖用/eithley 4200系統對於單—記憶胞進行脈衝 代表在操作過程φ 流在微秒至毫秒範圍内戲為穩定狀態， 第18e 並…、瞬間的電荷捕捉與釋放。 讀取干擾使用期之評估數據圖。射乃施加各種 23 200908346 取職(假設每次以二頃取干擾可超過1百萬鴂 【主要元件符號說明】 10 11 ' 12 15 '25 17、27 50 62 >63 70 74 75 800 801 802 803 804
805 、 807 806 808 809 811 815 850 851 16-1〜16-N、26-1 〜26««^ 51- 1 〜51-5 52- 1-52-4 淺溝渠隔離 側邊口袋佈植 區塊電晶體 擇電晶體 記憶胞形成區域 口袋 半導體基材 第一步 第二步 反及閘陣列 字元線(或列)與區塊選擇解碼器 字元線與區塊選擇線 位元線(行)解碼器與驅動器 位元線 匯流排 感應放大器與資料輪入結構 偏壓調整供應電壓與電流源 控制器 資料輸入線 資料輸出線 積體電路 其他電路 記憶胞 填充有絕緣材料之溝渠 半導體條 八 24 200908346
73-1 〜734 53-1-53-4 53-60 61-1-61-5 81- 1 〜81-5 82- 2 83 〜97 98 BLT、SLT BL-1 ' BL-2 WL1 ' WL2 SL STI S/D VpASS VpGM SSL GSL P/E 硬質遮罩 字元線 口袋 源極/汲極區域 淺溝渠隔離結構 多晶砍字元線 側邊口袋佈植 概塾氧化層 控制線 位元線 WLn-i、WLn 字元線 參考線 淺溝渠隔離 源極/汲極區域 通過電壓 程式化電壓 源極選擇線 閘極選擇線 程式彳b/抹除 25

Claims (1)

  1. 200908346 f i 15 20 十、申請專利範圍： 一種記憶胞，包括：一第一源極/及極端與一第二源極/没極端，該第— 汲極端具有一第一導電型態； 〃弟一雜/ 了介於该第一與第二源極/汲極端之通道，該通道具 具有—銳第—雜娜觀伸域第二源板 雜知之通道長度，以及一與該通道姐垂直且由該 側延伸至一第二侧之寬度； 該通道包括-沿著至少該第—侧與第二侧之—轉雜物側 二 有ΐΐ二導電型態’該側邊口袋處之該摻雜物濃 度係冋於该通道之一中央區域之該摻雜物濃度； 一覆蓋於該通道上之電荷捕捉結構；以及 位於該電何捕捉結構上之閘極。 ^如申請專利細第！項之記憶胞，其中該通道、該士 可舰糊槪結齡賊_該通Ϊ 門該通道〜者该至少、一側之厚度係大於該中央區域内之厚度。 =申請專利範圍第1項之記憶胞，更包括一沿著該通道側邊之 3. 絕緣材料 I八第1項之記憶胞，其中該電荷捕捉結構包括- 夕曰"電堆疊’ 5亥多層介電堆疊包括：25 二，其包括魏化物或氮氧化石夕； 位於该牙随層上之電荷捕捉層； 一介於該電荷捕捉層與該閘極間之阻絕層；以及化叙縣，嶋_抛魏化物或氮氧 26 200908346 多層介電堆疊專胞’其中該電荷捕捉結構包括〜 —道上之多層: 2奈;魏化物或氮氧化终層，其‘二度小於 及一亂化石夕之第二層，其中央區域之厚度小於25奈米；以 小於氧化物或氮氧化石夕之第三層，其中央區域之厚度 中央包括 15 一介於該電荷捕捉層與該閘極間 ，材料’其中央區域之一有效氧上 氣氧===壤’該溝渠係填充有包括魏化物或 6. 20 •種積體電路裝置，包括： 一半導體基材’包括一記憶體陣列區； 複數.辭導體基材之該記髓陣顺巾 魏賴’且馳麟之_解導體紐條， 複數分離之源極/汲極端，其具有一第一導電型態； 】複數個鄰近源極/没極端間之通道，該些通道具^二第二導 電型態’且具有一由一第一鄰近源極/没極端延伸至一第二鄰近 源極/汲極端之通道長度，以及一與該通道長度垂 之一第一侧延伸至一第二側之寬度；以及 由該通 該些通道包括-沿著至少該第-側與第二側之—的推雜物 27 25 200908346 ίΪΓί ’該推雜物具有該第二導電型'態，該些側邊口袋處之 高於該些通道之中央區域之該摻雜物濃度； 個覆盍於該些通道上之電荷捕捉結構； 5 湖成域—半導縣之通道上 位it線?|倾_紐料縣·巾之職料體紐條連接之 路裝置ί中一電荷捕捉記憶胞之反及閘架構陣列係提供於該積體電 10 7. £，财細、該電冑 通道間;，可使捕何捕捉結構介於該閘極與該 〜5亥至、一側之厚度係大於該中央區域内之厚度。 15 8, 如申請專利範圍第6項之積體電路裝置 〇括一多層介電堆疊，該多層介電堆疊包括： ’其中該電荷捕捉結構
    '位於該之f騎，其秘#氧化物錢氧化石夕； 一位於該穿隨層上之電荷捕捉層；以及 ;丨於6亥電何捕捉層與該閘極間之阻絕層；以及 其中該溝渠内之絕緣材料包括矽氧化物或氮氧化石夕。 9. 如帽專利細帛6狀繼電路裝置，其幅電荷捕捉 包括一多層介電堆疊，該多層介電堆疊包括： °籌 -位於該通道上之多層穿隨層，該多層穿隨層包括： 二矽氧化物或氮氧化⑪之第-層，針央區域之厚度小於 2奈米， -氮化石夕之第-層’其中央區域之厚度小於3奈米；以及 —包括矽氧化物或氮氧化石夕之第三層，其中央區域之厚度小於 28 25 200908346 3.5奈米； 區域鴻，該電荷觸包括中央 緣材料該閘極間之阻絕層’該阻絕層包括-絕 絕緣材料包括石夕氧化物或氮氧化石夕。 -溝木之 10.二二半導體基材上之一記憶胞陣列之方法，包括： ’、土 其具有—摻雜物第一濃度之一通道導電型熊· 導體爾咖填細軌難，麵渠^半 通道導ίΐίΐϊϊΐΓί充魏緣赌渠的條之珊，佈植具有該 摻雜物側邊口袋至該基材中，使鄰近該填充有 15 £ 度溝知的側邊口袋具有—高於該摻雜物第—濃度之該摻雜物第二濃 嫌導體基材條上形成電荷捕捉結構，並於該電荷捕捉結 構上开>成/、該些半導體基材條垂直之字元線； ^ 中，以雜至鄰賴鲜元狀馳料體基材條 “麵tit以^ ’且—細汲極端之導電型態係與該通道 連接。於趟字讀上縣—位元鱗^ ’魏與該些轉體基材條 二、細第1G項之方法，其巾該軸複數個填充有絕 ，，彖體溝渠之步驟與該佈植口袋之步驟包括： 渠之位侧鮮，奴齡級^賴_填充魏緣體之溝 於㈣臟祕以形成位 29 25 200908346 利用該蝕刻遮罩蝕刻複數個溝渠；以及 以絕緣材料填充該些溝渠。 12.如申請專利範圍第11項之方法，包括以—介於7至3〇度之傾 5 斜角度佈植進行該佈植步驟。 胃 U申請專利範圍第10項之方法，其中該形成電荷捕捉結構之 少驟〇括形成一多層介電堆疊之步驟，該多層介電堆疊包括一位於該 穿闕，其包括魏化物或氮氧切；—位於該穿闕上之 電何捕以及—介於該電荷捕㈣__間之阻絕層。 14. 料包括二項之方法’其中該些溝渠内之該絕
    15 利範哪13項之方法，其中該通道上之該穿_包 -氮二之層’其中央區域之厚度小於2奈米； 化弟一層’其中央區域之厚度小於3奈米；以及一包括石夕氧 1 物或氣桃毅第三層，其中央區域之厚度小於3.5奈米。 2〇 ί包括石 ===項之方法，其中該些溝渠内之該絕緣材 捉層包上之該電荷捕 25荷捕糾與該閘極之間，該阻絕二之化矽，以及-阻絕層介於該電 有效氧化物厚度大於5奈Ϊ層包括一絕緣材料，其中央區域之一 30 200908346 =包括法’其帽些溝 19· 如申請專利範圍第10項之女 該字元線上軸襯麵，簡償形=源^^前，先於 I. 31
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI388015B (zh) * 2009-10-08 2013-03-01 Chunghwa Picture Tubes Ltd 薄膜電晶體及其製造方法
US8476694B2 (en) * 2010-09-08 2013-07-02 Macronix International Co., Ltd Memory cell, memory device and method for manufacturing memory cell
US8916432B1 (en) 2014-01-21 2014-12-23 Cypress Semiconductor Corporation Methods to integrate SONOS into CMOS flow
US9324431B1 (en) * 2015-01-27 2016-04-26 Macronix International Co., Ltd. Floating gate memory device with interpoly charge trapping structure
US9799755B2 (en) 2016-03-25 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing memory device and method for manufacturing shallow trench isolation
JP2019102520A (ja) * 2017-11-29 2019-06-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Family Cites Families (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4217601A (en) 1979-02-15 1980-08-12 International Business Machines Corporation Non-volatile memory devices fabricated from graded or stepped energy band gap insulator MIM or MIS structure
USRE31083E (en) 1979-02-15 1982-11-16 International Business Machines Corporation Non-volatile memory devices fabricated from graded or stepped energy band gap insulator MIM or MIS structure
JPS5955071A (ja) 1982-09-24 1984-03-29 Hitachi Micro Comput Eng Ltd 不揮発性半導体装置
JPH081933B2 (ja) * 1989-12-11 1996-01-10 株式会社東芝 不揮発性半導体記憶装置
JPH0555596A (ja) 1991-08-22 1993-03-05 Rohm Co Ltd 半導体不揮発性記憶装置
JPH0582795A (ja) 1991-08-22 1993-04-02 Rohm Co Ltd 半導体記憶装置
US5700728A (en) * 1994-11-07 1997-12-23 United Microelectronics Corporation Method of forming an MNOS/MONOS by employing large tilt angle ion implantation underneath the field oxide
EP0843360A1 (en) 1996-11-15 1998-05-20 Hitachi Europe Limited Memory device
US6469343B1 (en) 1998-04-02 2002-10-22 Nippon Steel Corporation Multi-level type nonvolatile semiconductor memory device
JPH1140682A (ja) 1997-07-18 1999-02-12 Sony Corp 不揮発性半導体記憶装置及びその製造方法
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
FR2770328B1 (fr) 1997-10-29 2001-11-23 Sgs Thomson Microelectronics Point memoire remanent
US6026026A (en) 1997-12-05 2000-02-15 Hyundai Electronics America, Inc. Self-convergence of post-erase threshold voltages in a flash memory cell using transient response
US6074917A (en) 1998-06-16 2000-06-13 Advanced Micro Devices, Inc. LPCVD oxide and RTA for top oxide of ONO film to improve reliability for flash memory devices
US6282126B1 (en) * 1998-12-16 2001-08-28 Micron Technology, Inc. Flash memory with overerase protection
US6548825B1 (en) 1999-06-04 2003-04-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device including barrier layer having dispersed particles
US6605506B2 (en) * 2001-01-29 2003-08-12 Silicon-Based Technology Corp. Method of fabricating a scalable stacked-gate flash memory device and its high-density memory arrays
US6720630B2 (en) 2001-05-30 2004-04-13 International Business Machines Corporation Structure and method for MOSFET with metallic gate electrode
DE10228768A1 (de) 2001-06-28 2003-01-16 Samsung Electronics Co Ltd Nicht-flüchtige Floating-Trap-Halbleiterspeichervorrichtungen, die Sperrisolationsschichten mit hohen Dielektrizitätskonstanten enthaltend, und Verfahren
US6709928B1 (en) 2001-07-31 2004-03-23 Cypress Semiconductor Corporation Semiconductor device having silicon-rich layer and method of manufacturing such a device
KR100395762B1 (ko) 2001-07-31 2003-08-21 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100407573B1 (ko) 2001-08-09 2003-11-28 삼성전자주식회사 부유 트랩형 비휘발성 메모리 장치 형성 방법
US7476925B2 (en) 2001-08-30 2009-01-13 Micron Technology, Inc. Atomic layer deposition of metal oxide and/or low asymmetrical tunnel barrier interploy insulators
US7012297B2 (en) 2001-08-30 2006-03-14 Micron Technology, Inc. Scalable flash/NV structures and devices with extended endurance
US6512696B1 (en) 2001-11-13 2003-01-28 Macronix International Co., Ltd. Method of programming and erasing a SNNNS type non-volatile memory cell
US7115469B1 (en) 2001-12-17 2006-10-03 Spansion, Llc Integrated ONO processing for semiconductor devices using in-situ steam generation (ISSG) process
US6583469B1 (en) 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same
US6605840B1 (en) 2002-02-07 2003-08-12 Ching-Yuan Wu Scalable multi-bit flash memory cell and its memory array
US6784480B2 (en) 2002-02-12 2004-08-31 Micron Technology, Inc. Asymmetric band-gap engineered nonvolatile memory device
US6657252B2 (en) 2002-03-19 2003-12-02 International Business Machines Corporation FinFET CMOS with NVRAM capability
JP3967193B2 (ja) * 2002-05-21 2007-08-29 スパンション エルエルシー 不揮発性半導体記憶装置及びその製造方法
US6642090B1 (en) 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US7042045B2 (en) 2002-06-04 2006-05-09 Samsung Electronics Co., Ltd. Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure
US6897533B1 (en) 2002-09-18 2005-05-24 Advanced Micro Devices, Inc. Multi-bit silicon nitride charge-trapping non-volatile memory cell
KR100446632B1 (ko) 2002-10-14 2004-09-04 삼성전자주식회사 비휘발성 ｓｏｎｓｎｏｓ 메모리
US6815268B1 (en) 2002-11-22 2004-11-09 Advanced Micro Devices, Inc. Method for forming a gate in a FinFET device
US6912163B2 (en) 2003-01-14 2005-06-28 Fasl, Llc Memory device having high work function gate and method of erasing same
US6815764B2 (en) 2003-03-17 2004-11-09 Samsung Electronics Co., Ltd. Local SONOS-type structure having two-piece gate and self-aligned ONO and method for manufacturing the same
JP4040534B2 (ja) 2003-06-04 2008-01-30 株式会社東芝 半導体記憶装置
US7115942B2 (en) 2004-07-01 2006-10-03 Chih-Hsin Wang Method and apparatus for nonvolatile memory
US6963104B2 (en) 2003-06-12 2005-11-08 Advanced Micro Devices, Inc. Non-volatile memory device
US20040256679A1 (en) 2003-06-17 2004-12-23 Hu Yongjun J. Dual work function metal gates and method of forming
US7012299B2 (en) 2003-09-23 2006-03-14 Matrix Semiconductors, Inc. Storage layer optimization of a nonvolatile memory device
KR100562743B1 (ko) 2003-10-06 2006-03-21 동부아남반도체 주식회사 플래시 메모리 소자의 제조방법
KR100579844B1 (ko) 2003-11-05 2006-05-12 동부일렉트로닉스 주식회사 비휘발성 메모리 소자 및 그 제조방법
US7151692B2 (en) 2004-01-27 2006-12-19 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
JP2005294789A (ja) 2004-03-10 2005-10-20 Toshiba Corp 半導体装置及びその製造方法
US7262084B2 (en) 2004-04-15 2007-08-28 International Business Machines Corporation Methods for manufacturing a finFET using a conventional wafer and apparatus manufactured therefrom
US7075828B2 (en) 2004-04-26 2006-07-11 Macronix International Co., Intl. Operation scheme with charge balancing erase for charge trapping non-volatile memory
US7209390B2 (en) 2004-04-26 2007-04-24 Macronix International Co., Ltd. Operation scheme for spectrum shift in charge trapping non-volatile memory
US7164603B2 (en) 2004-04-26 2007-01-16 Yen-Hao Shih Operation scheme with high work function gate and charge balancing for charge trapping non-volatile memory
US7133313B2 (en) 2004-04-26 2006-11-07 Macronix International Co., Ltd. Operation scheme with charge balancing for charge trapping non-volatile memory
US7187590B2 (en) 2004-04-26 2007-03-06 Macronix International Co., Ltd. Method and system for self-convergent erase in charge trapping memory cells
US7133316B2 (en) 2004-06-02 2006-11-07 Macronix International Co., Ltd. Program/erase method for P-channel charge trapping memory device
US7190614B2 (en) 2004-06-17 2007-03-13 Macronix International Co., Ltd. Operation scheme for programming charge trapping non-volatile memory
US7315474B2 (en) 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
DE602006018808D1 (de) 2005-01-03 2011-01-27 Macronix Int Co Ltd Nichtflüchtige Speicherzellen, Speicherarrays damit und Verfahren zum Betrieb der Zellen und Arrays
US7642585B2 (en) 2005-01-03 2010-01-05 Macronix International Co., Ltd. Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
TWI306669B (en) 2005-01-03 2009-02-21 Macronix Int Co Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
KR100652402B1 (ko) * 2005-02-21 2006-12-01 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
US7279740B2 (en) 2005-05-12 2007-10-09 Micron Technology, Inc. Band-engineered multi-gated non-volatile memory device with enhanced attributes
US7612403B2 (en) 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
US7829938B2 (en) 2005-07-14 2010-11-09 Micron Technology, Inc. High density NAND non-volatile memory device
US7468299B2 (en) 2005-08-04 2008-12-23 Macronix International Co., Ltd. Non-volatile memory cells and methods of manufacturing the same
US7763927B2 (en) 2005-12-15 2010-07-27 Macronix International Co., Ltd. Non-volatile memory device having a nitride-oxide dielectric layer
US7629641B2 (en) 2005-08-31 2009-12-08 Micron Technology, Inc. Band engineered nano-crystal non-volatile memory device utilizing enhanced gate injection
US8846549B2 (en) 2005-09-27 2014-09-30 Macronix International Co., Ltd. Method of forming bottom oxide for nitride flash memory
US7790516B2 (en) * 2006-07-10 2010-09-07 Qimonda Ag Method of manufacturing at least one semiconductor component and memory cells
US7851848B2 (en) 2006-11-01 2010-12-14 Macronix International Co., Ltd. Cylindrical channel charge trapping devices with effectively high coupling ratios
US8101989B2 (en) 2006-11-20 2012-01-24 Macronix International Co., Ltd. Charge trapping devices with field distribution layer over tunneling barrier

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI581314B (zh) * 2015-03-20 2017-05-01 旺宏電子股份有限公司 半導體裝置及其製造方法

Also Published As

Publication number Publication date
US7838923B2 (en) 2010-11-23
US8030166B2 (en) 2011-10-04
US20110039386A1 (en) 2011-02-17
TWI396287B (zh) 2013-05-11
US20090040829A1 (en) 2009-02-12

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