TW200847182A - Apparatus and method of page program operation for memory devices with mirror back-up of data - Google Patents
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200847182 九、發明說明 [相關申請案之交互參照] 此申請案主張先前於2007年2月22日申請之美國臨 時申請案第6 0/891,115號以及於2008年2月13日申請之 美國申請案第1 2/03 0,23 5號之優先權,其全部內容以參考 方式包含於此。 【發明所屬之技術領域】 本發明主要有關於半導體裝置。詳言之,本發明有關 於用於記憶體裝置之分頁編程操作的設備和方法。 【先前技術】 電子裝備使用記憶體裝置,例如,快閃記憶體,來儲 存資料或資訊。在記憶體系統中,記憶體控制器藉由將資 料傳送並暫時儲存至選定之快閃記憶體裝置中的分頁緩衝 器來編程選定的快閃記憶體裝置。開始從分頁緩衝器編程 資料到快閃記憶體之中,以及驗證編程結果並產生「成功 」或「失敗」的驗證結果。於「編程時間」指定時期內執 行編程及驗證操作數次。在編程時間之後,若失敗,從記 憶體控制器重新載入資料以在相同的選定裝置中回復分頁 編程操作。 一項缺點爲快閃記憶體需要長編程時間,例如以驗證 編程狀態。記憶體控制器內的記憶體必須保持初始編程資 料,以在編程失敗時復原原始的編程資料。初始編程資料 200847182 佔用記億體控制器的記憶體中之空間,使記憶體空間無法 挪爲他用。 【發明內容】 根據本發明之一態樣,提供一種控制串列式互連之複 數個記億體裝置的設備,該些記憶體裝置的每一個具有分 頁緩衝器及記憶體胞。該設備包含資料處理器,其組態成 以資料鏡像備份藉由下列來執行分頁編程操作:將資料寫 入至該複數個記憶體裝置之選定記憶體裝置之該分頁緩衝 器,以及至該複數個記憶體裝置之另一記憶體裝置之該分 頁緩衝器、命令該選定記憶體裝置將載入於其分頁緩衝器 中的該資料編程至其記憶體胞中以及判斷是否將該資料沒 有成功編程至該選定記憶體裝置的該些記憶體胞中,從該 另一記億體裝置的該分頁緩衝器恢復該資料。 例如,該資料處理器組態成藉由下列來從該另一記憶 體裝置的該分頁緩衝器恢復該資料:從另一記憶體裝置的 該分頁緩衝器讀回該資料,而不將該資料編程至該另一記 憶體裝置的該些記憶體胞中。 該設備可進一步包含資料儲存器,其用於在將該資料 寫入至該選定記憶體裝置之該分頁緩衝器以及至該另一記 憶體裝置的該分頁緩衝器之前,儲存該資料。 根據本發明之另一態樣,提供一種系統,包含:串列 式互連之複數個記憶體裝置,各記憶體裝置具有分頁緩衝 器及記憶體胞,以及用於控制該複數個記憶體裝置之設備 -6- 200847182 ,該設備包含資料處理器,其組態成以資料鏡像備份藉由 下列來執行分頁編程操作:將資料寫入至該複數個記憶體 裝置之選定記憶體裝置之該分頁緩衝器,以及至該複數個 記憶體裝置之另一記憶體裝置之該分頁緩衝器、命令該選 定記憶體裝置將載入於其分頁緩衝器中的該資料編程至其 記憶體胞中以及若該資料沒有成功編程至該選定記憶體裝 置的該些記憶體胞中,從該另一記憶體裝置的該分頁緩衝 器恢復該資料。 根據本發明之另一態樣,提供一種用於控制串列式互 連之複數個記憶體裝置的方法,各記憶體裝置具有分頁緩 衝器及記憶體胞。該方法包含:傳送資料至該複數個記憶 體裝置之選定記憶體裝置之該分頁緩衝器,以及至該複數 個記憶體裝置之另一記憶體裝置之該分頁緩衝器、命令該 選定記憶體裝置將載入於其分頁緩衝器中的該資料編程至 其記憶體胞中以及若該資料沒有成功編程至該選定記憶體 裝置的該些記憶體胞中,從該另一記憶體裝置的該分頁緩 衝器恢復該資料。 例如,從該另一記憶體裝置的該分頁緩衝器恢復該資 料的步驟包含從另一記憶體裝置的該分頁緩衝器讀回該資 料,而不將該資料編程至該另一記憶體裝置的該些記憶體 胞中。 該方法進一步包含在將該資料寫入至該選定記憶體裝 置之該分頁緩衝器以及至該另一記憶體裝置的該分頁緩衝 器之前儲存該資料,以及在判斷該資料是否已成功編程至 200847182 該選定記憶體裝置的該些記憶體胞之前,釋放該資料所佔 據的空間。 根據本發明之另一態樣,提供一種用作库列式連接之 一組記憶體裝置之一的記憶體裝置。該記憶體裝置包含: 輸入連結、輸出連結、該記憶體裝置之裝置位址的識別以 及裝置控制器,其組態成:接收進入與離開多位址偵測模 式的訊息,以及相應地進入與離開該多位址偵測模式、在 該輸入連結上接收命令,該命令包含裝置位址、當不在該 多位址偵測模式中時,僅若該命令的該裝置位址匹配該裝 置的該裝置位址,才處理該命令以及當在該多位址偵測模 式中時:i)若該命令的該裝置位址與該裝置的該裝置位址 相同,則處理該命令,以及Π)若該命令的該裝置位址與 至少一其他預定裝置之該裝置位址相同,則處理該命令。 根據本發明之另一態樣,提供一種在形成於串列式連 接之一組記憶體裝置的一部分之記憶體裝置中的方法,該 方法包含:維持裝置位址、接收進入與離開多位址偵測模 式的訊息、接收包含裝置位址的命令、當不在該多位址偵 測模式中時,僅若該目的地位址匹配該裝置位址,才處理 該命令以及當在該多位址偵測模式中時:若該命令的該裝 置位址與該裝置的該裝置位址相同,則處理該命令以及若 該命令的該裝置位址與至少一其他預定裝置之該裝置位址 相同,則處理該命令。 此技藝中具通常知識者在閱讀本發明之特定實施例的 下列詳細說明並連同附圖,可更清楚了解.本發明之其他態 -8- 200847182 樣及特徵。 【實施方式】 在下列本發明的範例實施例的下列詳細說明中,參照 形成本發明之一部分的附圖,以及其中例示性顯示可實行 本發明之特定範例實施例。以足讓熟悉此技藝者得具以實 施的細節來描述這些實施例,並且應了解到可利用其他的 實施例,並可作出邏輯、機械、電性及其他改變而不背離 本發明之範疇。因此,不應以限制性角度解釋下列詳細說 明,以及所附之申請專利範圍界定本發明之範疇。 第1圖顯示根據本發明之一系統。參照第1圖,系統 1 5 〇包括記憶體控制器1 5 1及串列式連接之複數個(M個) 記憶體裝置154-1、154-2、154-3…及154-M的串列互連 ’ Μ爲大於一的整數。記憶體控制器丨5丨及記憶體裝置透 過資料寬度爲η之鏈結互連,其中η爲大於或等於一之整 數。在η爲一的情況中,互連鏈結爲平行鏈結。記憶體控 制器1 5 1連接至串列互連之第一記憶體裝置1 54_ i。最後 一個記憶體裝置154-M亦連接至記憶體控制器151,使得 串列互連之第一、第二、第三…第η個記憶體裝置154-1 、154-2、154-3…及154-Μ與記憶體控制器形成環型連接 結構。在所示的範例中,記憶體裝置1 5 4 - 1 - 1 5 4 - Μ爲快 閃記憶體裝置。後續的範例亦針對快閃記憶體。然而,應 了解到本發明之實施例亦可應用至其他類型的非依電性記 憶體裝置。 -9- 200847182 在第1圖中所示的特定範例中,串列連接的記億體裝 置1 54- 1 - 1 54-M的每一個爲快閃記憶體裝置,例如 NAND快閃裝置。快閃記憶體裝置具有暫時儲存資訊或資 料的分頁緩衝器。已儲存的資訊係根據分頁編程而寫入裝 置的快閃記憶體胞中。一旦經編程,儲存在分頁緩衝器中 的資訊會因已編程之單元的驗證程序而被毀壞。 記憶體控制器1 5 1具有資料儲存器1 5 2及處理器1 5 3 。資料儲存器152儲存各種資料,包括將處理及儲存於串 接之記憶體裝置中的操作指令、位址及記憶體資料之資訊 。操作指令之資訊係用來控制串接的記憶體裝置。資料儲 存器152例如爲靜態隨機存取記憶體(SRAM)或任何類型 的嵌入式記憶體。更一般而言,可實施任何適當的資料儲 存器。處理器1 5 3執行資料處理的操作及記憶體裝置存取 儲存在資料儲存器1 52中之資料的控制。記憶體控制器 151具有複數個連結··命令信號輸出連結ci〇、命令信號 輸入連結COI、輸入選通連結CSIO、輸出選通連結DSIO 及時脈輸出連結CKO。 操作時,記憶體控制器1 5 1經由命令信號輸出連結 CIO發送命令輸入(CI)信號SC1至第一裝置154-1以及經 由命令信號輸入連結COI從串列互連的最後一個裝置 154-M接收命令輸出(C0)信號SC(M+1)。並且,記憶體控制 器151經由輸入選通連結CSIO提供命令選通輸入(CSI)信 號Scsi,以及經由輸入選通連結DSI0提供資料選通輸入 (DSI)信號SDS1至第一裝置154-1。此外,記憶體控制器 -10- 200847182 151經由時脈輸出連結CKO以共同時脈來源的方式提供時 脈信號CK至所有裝置154-1 · 154-M。 記憶體裝置154-1、154-2、154-3…及154-M分別具 有分頁緩衝器158-1、158-2、158-3…及158-M,以及快 閃記憶體胞159-1、159-2、159-3…及15 9-M。記憶體裝 置1 54- 1 - 1 54-M的每一個具有用於從前一個裝置接收 CI信號SCi(i=l到M)之信號輸入連結CI、用於提供CI信 號Sc(i + 1)至下一個裝置的信號輸出連結CO、用於從前一 個裝置接收CSI信號Scsi之輸入選通輸入連結CSI、用於 發送輸出CSI信號Scs(i + 1)至下一個裝置的輸入選通輸出 連結CS0、用於從前一個裝置接收DS信號SDSi的輸出選 通輸入連結DSI以及用於發送輸出DSI信號SDS(i + 1)至下 一個裝置的輸出選通輸出連結DS0。 記憶體裝置1 54- 1 - 1 54-M的每一個具有硬佈線或 預先分配之獨特的裝置位址(DA),以便在正常操作時選擇 或指定一個裝置。在2 0 06年7月31日申請之名稱爲「菊 鍊串接裝置(Daisy Chain Cascading Devices)」的美國專利 申請案序號1 1 /594,564中提供具有串列連接之裝置的絮構 之範例細節,其全部內容以參考方式包含於此。在2006 年12月6日申請之名稱爲「操作不同類型之記憶體裝置 的系統及方法(System and Method of Operating Memory Devices of Varying Type)」的美國專利申請案序號 60/868,773中提供具有串列連接之裝置的架構之其他範例 細節,其全部內容以參考方式包含於此。在2006年3月 -11 - 200847182 28日申請之美國臨時專利申請案第6 0/78 7,71〇號、在 2006年9月15日申請之美國臨時專利申請案第 H/521,734號及在2007年5月18日申請之美國專利申請 案序號1 1 / 7 5 0 5 6 4 9中提供串列連接的複數個記憶體裝置中 之裝置位址分配的範例,其全部內容以參考方式包含於此 〇 在正常操作時,記憶體控制器1 5 1發送含有命令之CI 信號SC1。命令包括裝置位址(DA)及代表操作指令之操作 碼(此後〇 P碼)。一些命令額外包括位址資訊,以及一些 命令額外包括資料。各OP碼與一個別的操作關聯。各命 令亦在此稱爲具有與含在命令中之OP碼關聯的種類。例 如,含有讀取OP碼的命令係稱爲「讀取命令」。記憶體 裝置154-1 - 154-M的每一個透過其各自的CI,在給定裝 置爲直接連接至記憶體控制器的記憶體裝置(所示範例中 的裝置i 50 i )的情況中直接從記憶體控制器,或針對其他 裝置從鄰接的前一個裝置,接收命令。記憶體裝置l54q - 154-M的每一個使用其各自的CO來在給定裝置爲具有 連接至記憶體控制器之輸出者(所示範例中的裝置1 54-M:» 的情況中前遞命令至記憶體控制器,或前遞命令至鄰接白勺 接續裝置。定址給特定快閃記憶體裝置之含有寫入0P的 命令會使資料寫入至那個裝置的分頁緩衝器,並使資料從 分頁緩衝器傳送到記憶體裝置的快閃記憶體胞。定址給特 定快閃記憶體裝置之含有讀取OP的命令會使資料從記憶 體裝置的快閃記憶體胞讀取到記憶體裝置的分頁緩衝器並 -12- 200847182 接著傳送出分頁緩衝器。 記憶體控制器1 5 1發出命令,各命令包括裝,置位址 (DA)、命令操作碼(此後OP碼)。一些命令可額外包括位 址資訊,以及一些命令額外包括資料。各OP碼與一個別 的操作關聯。各命令亦在此稱爲具有與含在命令中之OP 碼關聯的種類。例如,含有讀取OP碼的命令係稱爲「讀 取命令」。例如,用於串列連接裝置中之命令爲彈性模組 式命令,其結構顯示於表1中: 表1 DA 0 P碼 RA CA DATA 1位元組 1位元組 3位元組 2位元組 1 - 2 1 1 2位元組 在表1中,DA爲裝置位址、OP碼爲操作碼、RA爲 列位址、CA爲行位址以及DATA爲寫入資料。與〇P碼關 聯的命令之範例爲「叢發資料載入」命令及「叢發資料讀 取」命令。有下列之情況··(i)有列位址或行位址、(Η)沒 有列位址也沒有行位址、(iii)無資料。 第2圖爲串列互連之記憶體裝置的範例命令格式之示 意圖。茲參照第2圖,第一命令格式109-1包括ID號碼 及OP碼。ID號碼用來獨特辨別選定記憶體裝置,而 碼欄位含有將由選定的裝置執行之OP碼。具有第一命令 格式1 09-1的命令可例如用於含有用來讀取暫存器値之 OP碼的命令。第二命令格式109-2包括ID號碼、〇P碼 -13- 200847182 及資料。具有第二命令格式109-2的命令可例如用於含有 用來寫入資料至暫存器之0P碼的命令。第三命令格式 109-3包括ID號碼、〇P碼及額外的位址。額外的位址可 例如包括用於定址記憶體胞中的位置之列及/或行位址。 具有第三命令格式109-3的命令可例如用於含有用來從選 定記憶體裝置之記憶體胞讀取資料之0P碼的命令。第四 命令格式109-4包括ID號碼、OP碼、額外的位址及資料 。具有第四命令格式109-4的命令可例如用於含有用來寫 入資料至選定記憶體裝置之記憶體胞讀取資料之0P碼的 命令。注意到這四個範例命令格式109-1、109-2、109-3 及1 0 9 - 4皆以ID號碼開始以作爲定址用。應了解到在此 所用之「命令」一詞不僅僅參照命令OP碼,因爲命令可 包括ID號碼、OP碼、額外位址、資料或關於串列互連之 記憶體裝置配置之控制的任何其他資訊。 在2007年8月17日共同申請且具有共同所有權人之 美國專利申請案第1 1/840,692號以及在2007年3月2日 申請之美國臨時專利申請案第60/892,705號中教示上述命 令結構的特定範例,其全部內容以參考方式包含於此。這 些申請案揭露不同的命令結構,以區分出涉及頗長處理時 間之核心存取操作以及涉及頗短存取時間之分頁緩衝器存 取操作。在稍後「模組式命令結構」的標題下提供模組式 命令結構的額外細節。 參照回第1圖,記憶體裝置154-1、154-2、154-3… 及154-M的每一個透過其各自的CI,在給定裝置爲直接 -14- 200847182 連接至記憶體控制器的記憶體裝置(所示範例中的裝置 15 4-1)的情況中直接從記憶體控制器,或針對其他裝置從 鄰接的前一個裝置,接收命令。每一個記憶體裝置使用其 各自的CO來在給定裝置爲具有連接至記憶體控制器之輸 出者(所示範例中的裝置154-M)的情況中前遞命令至記憶 體控制器’或前遞命令至鄰接的接續裝置。藉由傳統的命 令結構’定址給特定快閃記憶體裝置之含有讀取OP碼的 命令會使資料從記憶體裝置的快閃記憶體胞讀取到記憶體 裝置的分頁緩衝器並接著傳送出分頁緩衝器。定址給特定 快閃記憶體裝置之含有寫入OP的命令會使資料寫入至那 個裝置的分頁緩衝器,並使資料從分頁緩衝器傳送到記憶 體裝置的快閃記憶體胞。 第3圖顯示分頁編程及驗證的範例程序。參照第1至 3圖’將描述如何執行寫入操作的一範例。假設欲寫入資 料至記憶體裝置1 54-2。從記憶體控制器1 5 1的儲存元件 152將欲編程的資料(如1〇〇 η 〇〇…〇1〇〇)載入記憶體裝置 15 4-2的分頁緩衝器158中(步驟〗12_υ。開始將資料編程 到快閃記憶體的分配之列位址(分頁方向)中(步驟i 1 2 - 2 )。 驗證編程結果(步驟i 12-3)。在分頁緩衝器中產生驗證結 果’ 「1」狀態指示成功以及「0」狀態指示失敗,其覆寫 之前曾寫入至快閃記憶體核心之分頁緩衝器內容。編程操 作會因記憶體胞的缺陷、單元閘極氧化物的耗損或其他缺 陷而不成功。內部上,在稱爲編程時間的指定時期中執行 編程及驗證操作數次。如i i 2 -4所示,分頁緩衝器1 5 8的 -15- 200847182 最後內容變成皆爲「1」狀態,若選定列(分頁方向)的所有 單元皆爲正確編程。在編程時間後,若裝置154-2之分頁 緩衝器1 5 8中的任何「0」値仍存在,則從記憶體控制器 1 5 1的儲存元件1 5 2重新載入資料,以回復對於相同選定 裝置之不同列位址(分頁方向)的分頁編程操作。 一般而言,快閃記憶體會有長編程時間的基本限制, 因爲單元特性及用來驗證編程狀態的時間。因爲分頁編程 操作可能失敗,記憶體控制器1 5 1的資料儲存元件1 52保 持初始編程資料,以允許在編程失敗的情況中恢復原始編 程資料。結果爲初始編程資料佔用資料儲存元件1 52中的 空間,進而阻止空間作爲他用。這可能導致必須等到分頁 編程操作及驗證完成後才能執行其他分頁編程操作。改善 性能的一種可能的方式爲增加記憶體控制器中之儲存元件 的容量,但此代價高昂。 在第1圖中所示的範例系統1 5 0中,當執行選定記憶 體裝置的分頁編程操作時,記憶體控制器151載入資料到 選定記憶體裝置之分頁緩衝器1 5 8中,以及到另一記憶體 裝置的分頁緩衝器中,以儲存資料的備份。在此範例中, 假設選定記憶體裝置爲第一記憶體裝置1 5 4 -1及另一記憶 體裝置爲第二記憶體裝置154-2。更一般而言,選定記憶 體裝置及另一記憶體裝置可爲記憶體裝置154-1、154-2、 15 4-3···及154-M其中的任何兩個。在資料未順利編程至 選定記憶體裝置1 54-1的記憶體胞中的情況中,則記憶體 控制器151從第二記憶體裝置154-2的分頁緩衝器158恢 -16- 200847182 復資料。與編程操作獨立不相干地存取第二記憶體裝置 1 5 4 - 2的分頁緩衝器1 5 8。這允許恢復資料而不必將資料 編程至第二記憶體裝置154-2的記憶體胞中。由於資料的 備份儲存在第二記憶體裝置154-2的分頁緩衝器158中, 記憶體控制器151不需本地儲存資料於其資料儲存元件 152中。因此,記憶體控制器151可釋放空間其資料儲存 元件1 52的空間,其中在未決定資料是否已經順利編程到 選定記憶體裝置154-1的記憶體胞中之前存有資料。 在一特定範例中,爲了允許分頁緩衝器操作爲鏡像備 用,根據本發明之一實施例,使用三個「模組式」記憶體 裝置存取命令。第一個稱爲「叢發資料載入」命令並含有 叢發資料載入OP碼。這會導致資料寫入至分頁緩衝器, 但此命令單獨無法令資料傳送至快閃記憶體胞。在於下的 範例中,4Xh及5Xh作爲此,但更一般而言,會以特定實 施爲基礎界定命令結構。第二個稱爲「叢發資料讀取」命 令並含有叢發資料讀取OP碼。這會使得從分頁緩衝器直 接讀取資料而不會先從快閃記憶體胞讀取。在下列範例中 ,2Xh作爲此,但更一般一般而言,會以特定實施爲基礎 界定命令結構。第二個稱爲「分頁編程」命令並含有分頁 編程OP碼。這會使先前儲存在分寅緩衝器中的資料寫入 至快閃記憶體,銷毀分頁緩衝器的內容以供驗證。在下列 範例中,6Xh作爲此,但更一般而言’會以特定實施爲基 礎界定命令結構。 第4圖顯示第1圖中所示的兩個記憶體裝置。參照第 -17- 200847182 1及4圖,兩個裝置120及127代表系統15〇中的兩個裝 置’並且兩裝置在互連組態中爲互相相鄰或遠距。兩裝置 120及127之一作爲資料的鏡像備用。 第一記憶體裝置120具有輸入連結139、輸出連結 1 40、快閃記憶體胞1 2 1、分頁緩衝器1 22及裝置控制器 126。類似地’第二記憶體裝置127具有輸入連結ι41、輸 出連結142、快閃記憶體胞128、分頁緩衝器129及裝置 控制器130。兩裝置120及127爲形成具有串列互連之裝 置的架構之一部分的任何兩個記憶體裝置。針對特定範例 ,兩裝置120及127之一作爲資料鏡像備用。裝置控制器 126及130包括促成命令處理之任何適當的電路。後續的 範例將不參照任何裝置控制器,然而應了解到其可包括處 理命令之電路。 操作時,藉由叢發資料載入命令(4Xh及5Xh)經由輸 入連結139將資料載入第一記憶體裝置120的分頁緩衝器 1 2 2中,如1 2 3所示。在此範例中,資料亦經由輸入連結 141載入至第二記憶體裝置127的分頁緩衝器127中,如 137所示。藉由分頁編程命令(6Xh)來達成記憶體裝置內 120的分頁編程,如124所示。使用「讀取裝置狀態 (D0H)」經由輸入連結讀取分頁緩衝器122,如125 所示,以驗證分頁編程操作是否成功。第二記憶體裝置 1 2 7作爲在第一記憶體裝置1 2 0的分頁編程不成功之情況 下之分頁編程操作的鏡像備用。記憶體控制器(未圖示)保 持哪個記憶體裝置被用爲鏡像備用的記錄。在編程失敗的 -18- 200847182 情況中,從鏡像備用經由輸出連結142恢復資料,如138 所示。這避免記憶體控制器在其儲存元件中儲存內容的需 要。因此,可釋放記憶體控制器用來在編程資料至分頁緩 衝器122及129前儲存資料的位置,以供他用。 茲參照第5及6圖描述具有其中裝置串列連結之架構 的系統之分頁緩衝器之鏡像功能。第5圖提供一種範例, 其中使用兩不同的寫入命令將相同資料寫入至兩不同.的分 頁緩衝器(意及一個分頁緩衝器一個命令)。在另一實施例 中,單一寫入命令用來寫入相同資料至兩或更多分頁緩衝 器。參照第6圖於下提供此之一範例。 第5圖顯示具有含有裝置串列連接之架構的系統,其 中一分頁緩衝器作爲資料之鏡像備用。首先參照第5圖, 系統1 90具有記憶體控制器1 9 1及串列連接之複數個記憶 體裝置 193-1、193-2、193-3…193-15。在特定範例中, 系統190包括15個記憶體裝置。更一般而言,提供兩或 更多者。記憶體控記器1 91具有資料儲存元件1 92及資料 處理器203。記憶體控制器1 9 1亦具有用於與第一記憶體 裝置193-1連接的輸出連結CIO,以及用於與最後一個記 憶體裝置193-15連接之輸入連結C0I。記憶體裝置193-1 、193-2、193-3…及193-15分別具有分頁緩衝器194-1、 194-2、194-3 …及 194-15,以及記憶體裝置 193-1、193-2 、193-3…及193-15的每一個具有記憶體胞(未圖示)。 記憶體控制器191及記憶體裝置193-1、193-2、193-3…1 93 -1 5以串列鏈結互連。在此描述的其他範例亦特別 -19- 200847182 爲接續裝置間的串列鏈結。然而,應了解到本發明之實施 例亦可應用至在接續裝置之間具有平行鏈結之架構。更依 般而言,本發明之實施例可應用至在接續裝置之間具有連 續鏈結之架構。連續鏈結可爲串列或平行鏈結。系統1 90 使用分頁緩衝器作爲資料的鏡像備用。在所示的範例中, 兩裝置藉由具有一 I/O接腳的鏈結互連。替代地,鏈結可 包括複數個I/O接腳。記憶體裝置193-1、193-2、193-3 …193_15具有各自的處理電路,用來處理經由CI連結來 自前一個裝置之信號,以及經由CO連結輸出已處理的結 果至下一個裝置。爲了簡單,此種電路以代表性D型正反 器(D-FF)顯示。 針對此範例,假設記憶體控制器1 9 1需要寫入資料至 記憶體裝置193-1的記憶體胞,以及記憶體裝置193-2的 分頁緩衝器1 94-2可用爲鏡像備用。操作時,記憶體控制 器191發出第一寫入命令,以從資料儲存元件192載入資 料至記憶體裝置193-1的分頁緩衝器194-1中。載入資料 至記憶體裝置193-1的分頁緩衝器194-1係以201槪示。 爲了在分頁編程失敗情況中保留資料的備份,記憶體控制 器191亦發出寫入命令(分頁緩衝器載入),以將相同資料 載入記憶體裝置193-2的分頁緩衝器194-2中。載入資料 至記憶體裝置193-2的分頁緩衝器194-2係以202槪示。 記憶體控制器1 9 1接著發出分頁編程命令,以編程已載入 於分頁緩衝器194-1之中的資料到第一記憶體裝置193-1 的記憶體胞(未圖示)中。在所示範例中,資料並未編程至 -20- 200847182 1 第二記憶體裝置193-2的記憶體胞中。取而代之,將資料 r 維持在緩衝器194-2中作爲在第一記憶體裝置193-1的分 頁編程失敗時之資料的鏡像備份。 記憶體控制器191記錄哪個記憶體裝置193-2被用爲 鏡像備用。在編程失敗的情況中,可從鏡像備用恢復資料 。這避免記憶體控制器1 9 1儲存內容於其資料儲存元件 192中的需要。因此,當分頁緩衝器載入完成後,可釋放 B 先前用來儲存資料的資料儲存元件以供他用。記憶體控制 器1 9 1記錄哪個記憶體裝置已被釋放,以及哪些正在使用 中。在分頁編程操作成功的情況中,釋放用作鏡像備用的 分頁緩衝器194-2中的位置。 注意到由記憶體控制器1 9 1選擇第一記憶體裝置1 93 -1及第二記憶體裝置1 93 -2。記憶體控制器1 9 1可替代地 選擇不问的記憶體裝置。各寫入命令由DA定址目標記憶 體裝置。 Φ 注意到針對串列式連接的裝置,記憶體裝置之間會有 以時脈週期爲基礎之潛伏延遲,以將輸出結果(C Ο )與輸入 (CI)同步化。可根據系統及裝置規格來決定潛伏。所有的 範例假設輸入與輸出之間有一時脈週期潛伏。因此,在兩 個相鄰的記憶體裝置之間,當捕捉到輸入資料時會有一周 期之差。然而,應了解到時脈週期潛伏可替代地更小,如 半週期’或更大,如超過兩週期。無論如何,記憶體裝置 接受具有潛伏延遲之輸入流。 第6圖顯示具有含有裝置串列連接之架構的另一系統 -21 - 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,其中一分頁緩衝器作爲資料之鏡像備用。參照I 系統210使用分頁緩衝器214-2作爲資料的鏡像 統2 1 0具有記憶體控制器2 1 1及複數個記憶體裝 、213-2、213-3…213-15。記憶體控記器211具 存元件2 1 2,其例如爲SRAM。記憶體控制器2 1 資料處理器209、用於與第一記憶體裝置213-1 出連結CIO,以及用於與最後一個記憶體裝置2 接之輸入連結C0I。記憶體裝置213-1、213-2, 213-15分別具有分頁緩衝器214-1、214-2、2W 1 5 ’以及記憶體裝置的每一個具有記憶體胞(未g 憶體控制器211及記憶體裝置213-1、213-2、 2 1 3 -1 5以鏈結互連。第6圖之系統的鏡像備用操 範例於下進一步加以敘述。 在一範例系統中,靜態界定將作爲給定記憶 鏡像備用的記憶體裝置。此種界定之一特定範例 表中’其中假設:針對具有偶數裝置位址之給定 作爲給定記憶體裝置之鏡像備用的記憶體裝置爲 定裝置的位址大一的位址之裝置(見表2),以及 奇數位址之給定裝置,將作爲給定記憶體裝置之 的記憶體裝置爲具有比給定裝置的位址小一的位 (見表3 )。 春6圖, 備用。系 置 213-1 有資料儲 1亦具有 連接的輸 13-15 連 '213-3··. ^3 ··· 214- E示)。記 • 2 1 3 - 3 … 作之詳細 體裝置之 界定在下 裝置,將 具有比給 針對具有 鏡像備用 址之裝置 -22- 200847182 表2 :針對偶數裝置位址,以ΜΑ = DAt+l來界定指定目 標位址(D At)及鏡像位址(MA)之間的靜態關聯性 指定目標位址(DAt) 鏡像位址(MA) 0000 000 1 00 10 00 11 0100 0101 晦編 ———— — —--- 1010 1011 1100 1101
表3 :針對奇數裝置位址,以MA = DAt-1來界定指定目 標位址(DAt)及鏡像位址(MA)之間的靜態關聯性 指定目標位址(DAt) 鏡像位址(MA) 0 001 0000 0011 0 0 10 0101 0100 轉_ · ____ • 霉 —· • — » · 1011 1010 1101 1100 在上表2及3所界定的範例中,指定的目標裝置及鏡 像裝置分享共同的位址,除了最低有效位元(LSB)。更一 般而言,在一些範例中,使用指定的目標裝置及鏡像裝置 之間的關係,以有效定址兩裝置而無須發送兩個不同的命 令。 此之一特定範例應用於表2及3中的鏡像備用裝置界 -23- 200847182 定,其中有一種稱爲「忽略LSB模式」的新操作模式’其 中所有裝置比較各進入命令的位址除了 LSB之外的所有位 元及裝置的裝置位址之對應位元(亦即除了 LSB外的所有 位元)。在此種模式中,具有給定指令目標位址之裝置及 適當的鏡像裝置將會處理命令。在一些實施例中,首先發 送命令以開啓忽略LSB模式。這可藉由所有裝置皆會處理 之位址來完成,此位址稱爲廣播位址。之後,發送載入資 料到分頁緩衝器之命令,這會使資料載入至指定的目標裝 置及鏡像裝置兩者的分頁緩衝器。此後,再次關閉忽略 LSB模式’以及發送寫入指定的目標裝置之分頁緩衝器的 內容至核心記憶體之命令並且僅由指定的目標裝置處理該 命令。在另一範例中,界定不同的OP碼作爲表示那個命 令之忽略LSB模式。在另一實施例中,忽略LSB模式僅 最多在隨後的一個命令中有效,因此若發送此種命令則無 須關閉忽略L S B模式。在另一實施例中,使用命令中的另 一欄位來表示忽略L S B模式。 兹參照第6圖描述此之一範例,其中假設記憶體控制 器2 1 1已決定要寫入資料至記憶體裝置2丨3 _丨的記憶體胞 ’同時使用記憶體裝置213-2的分頁緩衝器214-2作爲鏡 像備用。此範例與第5圖之範例不同之處在於記憶體控制 器211發出單一寫入命令,以從資料儲存元件211載入資 料到第一記憶體裝置213-1的分頁緩衝器2““及第二記 憶體裝置213-2的分頁緩衝器214-2兩者中。這在「忽略 LSB模式」期間達成,其中記憶體裝置忽略在單一寫入命 -24- 200847182 令中找到的目標裝置位址的L s B。在此範例中’記憶體控 制器21 1發送「忽略LSB」命令至串列連接裝置的所有裝 置213-1、2 13-2、213-3…213-15,以告知它們忽略後續 接收到之命令的目標裝置位址的LSB。忽略LSB命令例如 爲具有FFh的OP碼之「寫入鏈結組態暫存器」命令,其 發送至由所有記憶體裝置處理的廣播位址。可使用此種廣 播命令之任何適當的結構;更一般而言,可實施能致能 LSB模式的任何適當機制。已於上提供各種範例。 一旦致能忽略LSB模式,由單一目標位址選擇兩個記 憶體裝置。例如,具有「〇〇〇〇」的目標位址之分頁緩衝器 載入命令會由具有裝置位址(DA)「0000」之第一記憶體裝 置213-1及具有裝置位址(DA)「000 1」之第二記憶體裝置 2 13-2兩者處理。注意到第一及第二記憶體裝置213-1及 2 13-2具有相同的裝置位址,除了 LSB之外。兩個記憶體 裝置213-1及213-2之一(如第一記憶體裝置21 3-1)作爲「 指定的目標裝置」,而另一記憶體裝置(如第二記憶體裝 置213-2)作爲「鏡像裝置」,其之分頁緩衝器儲存鏡像編 程資料。一旦發出分頁緩衝器載入命令,開始資料載入。 兩選定裝置213-1及213-2的分頁緩衝器214-1及214-2 將資料存入其中。將資料載入分頁緩衝器214-1及214-2 由22 1及222槪示。在編程前,重設忽略LSB模式並且恢 復一次僅選擇一個記憶體裝置的正常操作。參照第7圖於 下敘述系統2 1 0之忽略LSB模式的致能及取消之範例時序 細節。 -25- 200847182 第7圖顯示第6圖之系統之忽略LSB模式的致能及取 消之一範例時序細節。參照第6及7圖,記憶體控制器 211輸出三個信號:時脈信號CK、命令選通輸入信號CSI 及命令輸入信號CI。注意到在三個階段中設立(assert)CSI 信號,亦即,第一、第二及第三階段。 以28 1指示第一階段。記憶體控制器2 1 1發送「忽略 LSB」命令以告知記憶體裝置忽略後續接收到之命令的目 標裝置位址的LSB。命令含有廣播DA及致能忽略LSB模 式的OP碼。在此假設「FF」爲廣播位址,其會使串列連 接裝置中的所有記憶體裝置接受並處理此命令。 以2 82指示第二階段。記憶體控制器2 1 1傳送載入資 料至前兩個記憶體裝置213-1及213-2的分頁緩衝器214-2及214-2的命令。該命令包括第一裝置213-1的裝置識 別符(ID)及叢發資料載入指令(CMD)。由於已致能忽略 LSB模式,第一及第二記憶體裝置213-1及213-2兩者處 理命令並載入資料到其之分頁緩衝器214-2及214-2中。 以283指示第三階段。記憶體控制器2 1 1傳送取消忽 略LSB模式的命令。ID再次爲廣播ID「FF」。 一旦已取消忽略LSB模式,記憶體控制器2 1 1發出編 程已載入於分頁緩衝器214-1中的資料至第一記憶體裝置 213-1的記憶體胞(未圖示)的分頁編程命令。在所示的範 例中,資料並未編程至第二記憶體裝置2 1 3 -2的記憶體胞( 未圖示)中。取而代之,在第二記憶體裝置213-2的分頁緩 衝器214-2中維持資料作爲在第一記憶體裝置213-1分頁 -26- 200847182 編程失敗的情況中資料的備份。不應針對使用分頁緩衝器 214-2的任何核心操作來存取第二記憶體裝置21 3-2。然而 ’可有以暫存器爲基礎的命令,如狀態、組態暫存器寫入 或讀取。可自由存取其他記憶體裝置2 1 3 -3…及2 1 3 -1 5。 第8圖顯示第6圖之系統,其中在編程失敗後執行資 料恢復。兹參照第8圖,在2 2 3槪示資料恢復之資料路徑 。首先,將在第二記憶體裝置213-2的鏡像緩衝器214_2 中的編程資料傳送至記憶體控制器2 1 1的資料儲存元件 2 1 2 ’藉此允許記憶體控制器2 1 1恢復初始編程資料,因 資料儲存元件2 1 2挪爲他用而未保留該資料。接著,藉由 執行分頁緩衝器載入及分頁編程而將從鏡像緩衝器214-2 恢復的編程資料發送至新的分頁位址。這可爲至第一記憶 體裝置213-1的另一分頁或至另一記憶體裝置上的一分頁 。若爲另一記憶體裝置,程序從頭開始,亦即重新載入資 料到兩分頁緩衝器中。替代地,可保留載入鏡像緩衝器 2 1 4-2的資料,同時載入恢復之資料到另一記憶體裝置的 分頁緩衝器之中。記憶體控制器2 1 1記錄但不使用失敗的 分頁。在第8圖中所示的範例中,將從鏡像緩衝器214-2 恢復的編程資料發送至另一記憶體裝置213-1的分頁緩衝 器214-1,如224所示。 在上述的範例中,並未提供實施忽略LSB特徵之記憶 體裝置的特定細節。應了解到可以達成忽略LSB特徵的任 何適當控制電路來實施記憶體裝置。參照第9及1 〇圖於 下例示性提供一特定實施例。 -27- 200847182 第9圖顯示第1圖中所示之串列連接之記憶體裝置的 一部分。如所示,來自前一個裝置154-(i-l)至裝置154-i 的命令輸入信號Sci可傳送至下一個裝置l54-(i+l)。 第1 〇圖顯示用於串列連接裝置之記憶體裝置中記憶 體裝置電路。記憶體裝置電路實施忽略LSB特徵。參照第 10圖,記憶體裝置154-i具有複數個輸入,包括用於接收 時脈信號CK的時脈輸入CLK、用於接收命令選通信號 Scsi之命令選通輸入CSI、用於接收資料選通信號SDSi的 資料選通輸入DSI以及用於接收命令輸入信號SCl的命令 輸入CI。記憶體裝置154-i具有複數個輸出,包括用於輸 出命令選通信號Scs(i + U的命令選通輸出CSO、用於輸出 資料選通信號31^(^1)的資料選通輸出DSO及用於輸出命
令輸入信號Sc(i + 1)至下一個裝置154-(i+l)的命令輸出CO 〇 藉由個別輸入緩衝器281、282、283及284緩衝時脈 信號CK、命令選通信號Scsi、命令輸入信號Sci&資料選 通信號SDSi。將緩衝的時脈信號級命令輸入信號饋送至時 脈產生器264,其內部輸出所產生的時脈信號:ID時脈信 號Clkid、OP碼時脈信號Clkop、位址時脈信號Clkad及 資料時脈信號Clkda。將ID時脈信號Clkid、0P碼時脈信 號Clkop、位址時脈信號Clkad及資料時脈信號Clkda饋 送至ID暫存器265、0?碼暫存器266、位址暫存器268 及資料暫存器269。回應於個別的時脈信號而將命令輸入 信號Sci的命令之適當欄位輸入至10暫存器265、〇?碼 -28- 200847182 暫存器266、位址暫存器268及資料暫存器269。OP碼暫 存器266中保持的OP碼饋送至OP碼解碼器267以作解 碼。OP碼解碼器267輸出一位元信號SIGB至一位元暫存 器2 76以及多位元(m位元:如三位元)解碼的0P碼信號 SD0P至核心邏輯及記憶體電路285。核心邏輯及記憶體 電路285亦接收經緩衝的資料選通信號。 由D-FF 25 1閂鎖命令輸入信號SCl,再次緩衝正反器 之輸出以產生前遞至下一個記憶體裝置15 4-(i+l)的命令 輸入信號S c (i + 1 )。 記憶體裝置154-i包括互斥非或(XN0R)邏輯電路272 ,其接收ID暫存器265的η位元輸入及用於保持裝置位 址(DA)的値之裝置ID暫存器273的η位元內容作爲輸入 。XN0R邏輯電路272具有XN0R閘,其執行ID暫存器 265的η位元輸入及裝置id暫存器273的η位元內容之 間的位元寬XN OR操作,並產生η位元輸出。XN0R邏輯 電路272的η位元輸出之LSB係輸入到OR閘274的一輸 入,以及XNOR邏輯電路272的η位元輸出之其餘的位元 係輸入到AND邏輯電路275。提供一位元暫存器276,以 用於暫存來自OP碼解碼器267之「忽略LSB致能位元」 (在信號SIGB中)。一位元暫存器276的輸出係輸入至OR 閘274作爲第二輸入,以及〇R閘274的輸出係饋送至 AND邏輯電路27 5作爲另一輸入。於下描述這些構件的操 作。 操作時’記憶體裝置1 5 4 - i接收命令輸入信號S c i中 -29- 200847182 的命令。根據命令選通信號Scsi的時序連同時脈信號CK ,時脈產生器264產生內部時脈信號,以適當地閂鎖命令 內容至適當的暫存器。詳言之,ID暫存器265暫存命令 的ID。OP碼暫存器266暫存OP碼。位址暫存器26 8暫 存行/列位址。資料暫存器269暫存包括於命令中的任何 資料。此外,OP碼解碼器267接收暫存在OP碼暫存器 266中的命令並將之解碼。將經緩衝的信號提供至電路中 的D-FF(未顯示時脈信號路徑)。 在命令爲含有廣播DA的命令或定址至特定裝置之命 令的情況中,由裝置解碼並處理〇P碼。藉由廣播DA,確 立所有裝置並準備接收命令。在接收到OP碼解碼器266 判斷將進入忽略LSB模式的命令時,設立(set)—位元暫存 器276,並且因此設立「忽略LSB致能位元」以致能LSB 忽略模式。 ID暫存器265平行輸出所暫存的DA,其爲目標DA ,作爲η位元資料。XN OR邏輯電路272以一位元一位元 之基礎比較目標DA(由命令中所含的ID號碼代袠)及保持 在裝置ID暫存器27 3中的裝置ID。若目標DA及裝置ID 爲相同’貝U X Ν Ο R Μ輯電路2 7 2的輸出皆爲1。比較的 LSB係饋送至OR閘274,同時其他位元係饋送至AND邏 輯電路275。比較之LSB爲高足使0R閘274具有「高」 輸出。亦饋送一位兀暫存器276的「忽略LSB致能位元」 至OR閘2 74。一位元暫存器276的「忽略LSB致能位元 」爲局亦足使OR閛274具有「筒」輸出。因此,若_.位 -30- 200847182 ,元暫存器276的「忽略1^6致能位元」爲高,則目標〇八 、.的LSB是否匹配裝置ID的LSB沒有關係。確切而言,非 LSB位元則有關係。AND邏輯電路275輸出ID匹配信號 2 77,指示目標DA及裝置ID之間是否有匹配。若至AND 邏輯的所有η輸入皆爲高則目標DA及裝置ID之間有匹 配。在忽略LSB模式期間,若除了 LSB外的其他(n-1)位 元匹配,則目標DA及裝置ID之間有匹配。當不在忽略 p LSB模式期間,若所有n位元都匹配,則目標DA及裝置 ID之間有匹配。來自AND邏輯電路275之ID匹配信號 2 77判斷記憶體裝置154-i是否執行該命令。在接收到離 開忽略LSB模式的命令後,清除一位元暫存器276。將ID 匹配信號277提供至核心邏輯及記憶體電路285及AND 閘278。一位元暫存器276的輸出係輸入至反相器279, 其之所反向的輸出信號係提供至AND閘278,其之AND 邏輯輸出信號係饋送至多工器254及256。 • 當目標DA及裝置ID之間無匹配時,ID匹配信號 2 77爲「低」以及選擇多工器至其「〇」輸入。因此,將閂 鎖之命令輸入信號提供至下一個裝置154-(i+Ι)作爲命令 輸入信號SC(i+l)。並且,將閂鎖之命令選通信號經由多 工器25 6提供至下一個裝置154-(i + l)作爲命令選通信號 S C S (i + 1)。因此,若無ID匹配,則裝置1 5 4 · 1並非爲目標 裝置,並且將命令輸入信號 SC(i + l)及命令選通信號 SCS(i+l)前遞至下一個裝置154-(i + l)。若輸入資料選通信 號(如在資料讀取模式操作中),將閂鎖的資料選通信號經 -31 - 200847182 由多工器25 5提供至下一個裝置154-(i+l)作爲資料選通 信號SDS(i + l),無論ID匹配信號277的ID匹配信號之狀 態。若無ID匹配,不啓動核心邏輯及記憶體電路2 8 5。 ‘在忽略LSB模式期間目標DA及裝置ID之間有匹 配時(亦即一位元暫存器276的輸出爲「高」),ID匹配信 號277爲「高」,啓動核心邏輯及記憶體電路285。然而 ,反相器279的輸出信號爲「低」並且選擇多工器254及 256的「〇」輸入。將輸入信號提供至下一個裝置154_ (i + Ι)作爲命令輸入信號Sc(i + 1)。並且,將命令選通信號提 供至下一個裝置154-(i + l)作爲命令選通信號Scs(i + n。 當在非忽略LSB模式期間目標DA及裝置ID之間有 匹配時(亦即一位元暫存器276的輸出爲「低」),ID匹配 信號277爲「高」,啓動核心邏輯及記憶體電路2 8 5,並 且執行來自OP碼解碼器267之已解碼信號SDOP的已解 碼OP碼,以根據命令指令操作。反相器279的輸出信號 爲「高」以及AND閘278的AND邏輯輸出信號爲「高」 。選擇多工器254及25 6的「1」輸入。若指令爲資料讀 取,核心邏輯及記憶體電路2 8 5執行讀取命令,並且根據 列及/或行位址,從其中之記憶體(未圖示)讀取資料。將來 自核心邏輯及記憶體電路28 5之輸出資料DATAout提供 至下一個裝置154-(i + l)作爲命令輸入信號Scsu + 1)。 上述的範例顯示當兩個記憶體裝置具有除了最低有效 位元外相同的裝置位址係如何能處理單一命令。這係藉由 當記憶體裝置處於忽略LSB模式中達成。更一般而言,本 -32- 200847182 發明之實施例允許兩或更多記憶體裝置根據單一命令的目 標位址來處理單一命令。例如,在另一實施例中,記憶體 裝置進入多位址偵測模式。這可例如若記憶體控制器廣播 命令各記憶體裝置進入多位址偵測模式的第一訊息而發生 。當在多位址偵測模式中,接收到具有與裝置位址不同的 目的地位址之命令時,記憶體裝置根據目的地位址條件式 處理命令。在之後的某時間,記憶體裝置離開多位址偵測 模式。這可例如若記憶體控制器廣播命令各記憶體裝置離 開多位址偵測模式的第二訊息而發生。廣播用來進入及離 開位址偵測模式的訊息例如爲包含FFh的OP碼之寫入鏈 結組態暫存器命令。 記憶體裝置根據目的地位址條件式而處理命令有多種 方式。在一些實施例中,記憶體裝置維持一替代裝置位址 的識別。若所接收的命令之目標裝置位址匹配該替代裝置 位址,則記憶體裝置處理該命令。在其他實施例中,記憶 體裝置條件式處理命令,若目的地位址以預定方式不同於 裝置位址。例如,記憶體裝置處理命令,若目的地位址與 裝置位址僅差單一預定的位元。該單一預定位元可爲最低 有效位元,已於上提供其之範例。替代地,該單一預定位 元可爲其他某位元。 第1 1圖顯示利用鏡像備用之編程操作的方法。可藉 由記憶體控制器,例如第6圖中所示的記憶體控制器2 1 1 實施此方法。 參照第6及1 1圖,在步驟3 1 1,記憶體控制器21 1發 -33- 200847182 送「忽略LSB」命令至串列連接之所有的記憶體裝置213-1、2 1 3 - 2、2 1 3 - 3…及2 1 3 · 1 5,以告知它們忽略將接收到 之目標裝置位址的LSB。在步驟312中,記憶體控制器 211發送目標裝置位址作爲寫入分頁緩衝器之命令的一部 分。在一特定範例中,假設目標裝置位址爲「〇〇〇〇」,亦 即第6圖之裝置2 1 3 -1的裝置位址。針對該位址,兩個裝 置213-1及213-2將在忽略LSB模式中處理命令。更一般 而8 A00,針對給定的目標裝置位址,裝置的其中兩個將 處理命令。寫入至分頁緩衝器的命令包括將寫入之資料。 在有裝置位址匹配的情形時,由記憶體裝置2 1 3 -1及記憶 體裝置2 13-2兩者閂鎖資料。因此,所傳送的資料僅載入 這兩個裝置的分頁緩衝器中(步驟3 I2)。使用單一命令而 達成此。 之後,記憶體控制器21 1發送「正常DA設定」命令 至所有的記憶體裝置213-1、 213-2、 213-3…及213-15, 以告知它們不再忽略所接收到之命令中所出現之目標裝置 位址之L S B (步驟3 1 3 )。接著,記憶體控制器2 1 1藉由發 送定址給指定裝置的分頁程式來開始該裝置的分頁編程( 步驟314)。若記憶體控制器211判斷分頁編程順利(步驟 3 1 5的是),則處理結束。藉由從分頁緩衝器讀取編程狀態 來執行分頁編程判斷。若記憶體控制器2 1 1判斷分頁編程 失敗(步驟3 1 5的否),則記憶體控制器2 1 1從鏡像記憶體 裝置213-2的分頁緩衝器重新載入編程資料(步驟316)。 編程資料本地儲存在記憶體控制器的資料儲存元件內。 -34- 200847182 接著,在步驟3 1 7記憶體控制器2 1 1將編程資料載入 回指定記憶體裝置之分頁緩衝器。在步驟3 1 4處理繼續’ 藉由重新嘗試編程資料到指定記憶體裝置之記憶體胞中’ 已於上提供其之細節。在此範例中,假設再次嘗試將資料 編程到相同記憶體裝置。替代地,可將資料編程倒另一記 憶體裝置的記憶體胞中。並且,在此範例中,假設在相同 地方(此範例中爲裝置213-2)維持鏡像備份直到完成順利 的分頁編程操作。替代地,可在不同位置作出鏡像備份。 在一些範例中,使用彈性模組式命令結構來實施在此 描述之系統,已提供其之範例細節。在此段中參照第1 2 至2 0圖提供進一步範例細節。應了解在此段中提供的細 節僅爲例示性。 第1 2圖爲具有在位元組模式中之模組式命令的快閃 記憶體之範例命令組的表。此表包括1 5個操作:分頁讀 取、複製用之分頁讀取、叢發資料讀取、叢發資料載入開 始、叢發資料載入、分頁編程、區塊抹除位址輸入、分頁 對抹除位址輸入、抹除、操作中止、讀取裝置狀態、讀取 裝置資訊暫存器、讀取鏈結組態暫存器及寫入鏈結組態暫 存益(裝置特定)’以及寫入鍵結組態(廣播)。各操作具有 包括裝置位址(D A) (1位兀組)及操作(〇 p )碼(丨位元組)的命 令。一些命令包括列位址(3位元組)、行位址(2位元組), 以及一些命令包括輸入資料(1至2 1 1 2位元組)。「1」針 對「庫0」爲「Oh」。「X」針對「庫1」爲「lh」,其中 針對此特定範例假設各裝置具有兩個記憶體庫。更一般而 -35- 200847182 言,各裝置具有至少一記憶體庫。對於表中的最後一個命 令,亦即寫入鏈結組態(廣播)’裝置位址設定成「FFh」 以指不「廣播」命令。 第13圖爲一範例操作表。此表包括/RST (重設信號 之補數)、/CE (晶片致能信號的補數)、CSI (命令選通信號 )及DSI (資料選通輸入)之複數個組合的每一個之模式。 這些模式包括命令資料封包、讀取資料封包、NOP(無操作 )、待命及重設。 所有的命令、位址及資料皆從最高有效位元(MSB)開 始移入或移出記憶體裝置。當命令選通輸入(CSI)信號爲 「高」時在正或負時脈邊緣(亦即在時脈CK及/CK的交越 點)取樣命令輸入(CI)。各命令包括1位元組裝置位址(DA) 及1位元OP碼,若有需要,及/或行位址/列位址/資料輸 入位元組。一旦CSI轉變至邏輯「高」,貝!] 1位元組DA( 裝置位址)移入DA暫存器中,以及1位元OP碼移入OP 暫存器中。藉此,在CI信號上最高有效位元(MSB)最先, 並且在CSI爲邏輯高狀態時於時脈CK及/CK的交越點閂 鎖每一位元。然而,在位元組模式中的每一個輸入序列在 時脈CK的上升邊緣( = /CK的下降邊緣)開始。取決於命令 ’ 0P碼之後爲位址位元組及資料位元組兩者或沒有,如 第1 2圖中所示。針對此範例,位址週期具有2位元組行 位址及3位元組列位址。第1 4圖顯示一範例命令與位址 格式的界定,包括每一位元之位置的。 針對串列連接的記憶體裝置,分配特別的裝置位址 -36- 200847182 ( = FFh)作爲「廣播」操作用。更一般而言,可以實施特定 爲基礎來界定針對廣播模式操作而定之位址。可與任何命 令一起使用此「廣播裝置位址」。然而,不建議連同「讀 取類型」命令使用廣播裝置位址(FFh),因爲來自最後一 個裝置的讀取資料爲唯一有效的輸出資料。 在一些實施例中,當命令、位址及資料全共享相同接 腳時,在模組式命令快閃裝置上的信號匯流排爲完全多工 。CSI信號的邏輯高狀態會使命令輸入(CI)信號有效,該 CI信號可爲η位元寬的信號,含有記憶體裝置用之已多工 的命令/位址/資料資訊。若C S I信號維持邏輯低狀態,裝 置忽略來自CI接腳的信號輸入。命令輸入序列正常由一 位元組D Α(裝置位址)閂鎖週期、一位元組命令閂鎖週期 、位址閂鎖週期(=列位址爲3位元組或行位址爲2位元 組)及/或多達2,1 12位元組的資料輸入閂鎖週期所構成。 在一位元鏈結模式中,在DDR(雙資料率)之四個時脈週期 構成一位元組的串列封包。在 2位元鏈結模式中,在 DDR(雙資料率)之兩個時脈週期構成一位元組的串歹(J封包 。在4位元鏈結模式中,在DDR(雙資料率)之一個時脈週 期構成一位元組的串列封包。在CSI進行高至低轉變後, 每一組命令指令之後可有兩個額外的CK及/CK轉變。在 一些實施例中,在CSI轉變至低之後使用額外數量的CK 及/CK轉變,其在數量上等於2 +具有互相串列連結之裝置 的架構中之裝置數量。第12圖中所界定之每一個輸入序 列爲「以位元組爲基礎」,其意指CSI及CI針對8閂鎖 -37- 200847182 週期(=雙資料率的4時脈週期)的單元應爲有效的。若CSI 在位元組結束之前作出高至低轉變’裝置會忽略對應命令 及/或位址序列。針對資料輸入序列的情況,會忽略輸入 資料的最後一個不完整的位元組’但先前輸入資料之完整 的位元組爲有效的。 第1 5圖爲顯示基本輸入時序的一範例時序圖。經由 CI璋持續確立所有DA/命令/位址/資料輸入,並且當/CE 爲「低」且CSI信號爲「高」時,在時脈CK及/CK的交 越點捕捉所有DA/命令/位址/資料輸入。輸入資料移至記 憶體裝置內,CI上最高有效位元(MSB)開始,時脈CK及 /CK的交越點閂鎖各位元。第1 6圖顯示位元流之輸入序 列。在位元組模式中的每一個輸入序列如所示般在時脈 CK的上升邊緣開始。將忽略沒有完整位元組的任何輸入 〇 第17圖爲顯示基本輸出時序的一範例時序圖。當/CE 爲「低」且DSI信號爲「高」時,在時脈CK及/CK的交 越處同步移出命令輸出(CO)上的輸出。第18圖顯示在位 元組模式中的輸出序列之一範例。從記憶體裝置移出輸出 資料,從CO信號上的最高有效位元(MSB)開始,每一位 元在時脈CK及/CK的交越處同步化。DSI信號參照CK的 上升邊緣而啓動,使得位元組模式中的每一輸出序列在 CK的上升邊緣開始並具有1時脈讀取潛伏( = t0L),如第 1 7圖中所示。 於下描述顯不模組式命令之特徵的兩代表性命令,亦 38- 200847182 即,分頁讀取(DA & OXh)及叢發資料讀取(DA & 2Xh)命令 。第1 9圖顯示涉及使用這些命令的流程圖,以及第20圖 顯布一範例命令序列。 參照第19圖,欲進入分頁讀取模式,在步驟411,記 憶體控制器於CI上發出分頁讀取(DA & OXh)命令至命令 暫存器,連同列位址的三個位元組。發出DA & OXh至命 令暫存器會在步驟4 1 2開始位址閂鎖週期。接著輸入列位 址的三位元組。一旦完成位址閂鎖週期則開始內部分頁讀 取操作。感應選定分頁內之資料的2,1 12位元組並在小於 tR內(從單元陣列至分頁緩衝器的傳送時間)傳送至分頁緩 衝器。在步驟4 1 3檢查狀態暫存器。在tR後,在步驟41 4 發出叢發資料讀取(DA & 2Xh)命令(於後進一步詳述),連 同行位址的兩個位元組,並接著致能DSI信號以在CO上 讀取出分頁緩衝器的資料,從給定列位址開始,直到DSI 信號變低爲止。若使用者想監視分頁讀取狀態以判斷從單 元陣列至分頁緩衝器的傳送完成與否,可發出讀取裝置狀 態(D A & DOh)命令。模組式命令快取具有在裝置操作期間 軟體可讀取之8位元狀態暫存器。 核心存取操作,如分頁讀取、分頁編程及區塊抹除, 會耗費較長時間,並且其處理時間會隨PVT(處理/電壓/溫 度)的改變而變。因此,每當發出核心存取命令時,使用 者可在確立命令之後監視各個操作的狀態,而不中斷內部 操作。狀態暫存器的另一用途爲檢查是否執行分頁編程及 區塊抹除而無失敗。在失敗的情況中,記憶體控制器決定 -39« 200847182 新的列位置,並發出含有新的列位址之新的命令 之前無法成功寫到舊的列位置之相同的資料。若 態暫存器,則記憶體控制器無法得知是否成功地 及抹除操作。 在讀取裝置狀態(DA & DOh)命令之後,使用 狀態暫存器讀取所有8位元狀態直到DSI變低爲 發出叢發資料讀取(DA & 2Xh)命令並接著DSI變 20圖中所示的串列輸出時序會於步驟4 1 5導致資 從初始行位址開始。在輸出資料期間自動增加行 步驟416,有ECC產生。若在步驟417驗證ECC 分頁讀取。否則,在步驟4 1 8有錯誤。 上述的叢發資料讀取(DA & 2Xh)命令讓使用 列位址,以當DSI爲高時可從選定分頁尺寸的給 開始讀取分頁緩衝器中的資料。在正常分頁讀 〇Xh)命令及分頁載入時間( = tR)之後致能叢發資 式。可發出不限於分頁內之叢發資料讀取(DA & 。每一叢發資料讀取命令可有與前一個叢發資料 相同或不同的列位址。僅可讀取目前分頁緩衝器 。若欲讀取不同分頁,應發出新的分頁讀取(D A 令。並且在tR之後,可發出新的叢發資料讀 2Xh)命令,以存取新分頁資料。 在上述實施例中,爲了簡單,裝置元件及電 般互相連接。在本發明之實際應用中,元件、電 直接互相連接。元件、電路等等亦可經由記憶體 ,以寫入 無監視狀 進行編程 DSI,從 止。在已 高後,第 料輸出, 位址。在 ,則完成 者能指明 定列位址 取(DA & 料讀取模 2Xh)命令 讀取命令 上的資料 & OXh)命 取(DA & 路如圖中 路等等可 裝置或設 -40- 200847182 備操作所需之其他的元件、電路等等間接互相連接。因此 ,在裝置及設備的真實組態中,元件及電路可直接或間接 互相耦合或連接。 上述本發明之實施例僅意圖作爲範例。熟悉該項技藝 者可對特定實施例作出更換、變更及修改而不背離本發明 之範疇,其僅由所附之申請專利範圍所界定。 【圖式簡單說明】 參照附圖描述實施例,圖中: 第1圖爲可應用本發明之實施例的具有含有串列式連 接之裝置的架構之一範例系統之區塊圖; 第2圖爲串列式連接之記憶體裝置之範例命令格式的 示意圖; 第3圖爲分頁編程及驗證之一範例程序的示意圖; 第4圖爲兩記憶體裝置之區塊圖,其中之一作爲資料 的鏡像備用; 第5圖爲具有含有串列式連接的裝置之架構的系統之 區塊圖,其中一分頁緩衝器作爲資料之鏡像備用; 第6圖爲具有含有串列式連接的裝置之架構的另一系 統之區塊圖,其中一分頁緩衝器作爲資料之鏡像備用; 第7圖爲致能及取消第6圖之系統的LSB(最低有效 位元)忽略模式的一範例時序圖; 第8圖爲第6圖之系統的區塊圖,其中在編程失敗後 -41 - 200847182 執行資料恢復; 第9圖爲顯示第1圖中所示之串列式連接之記憶體裝 置的一部分之區塊圖; 第1 〇圖爲第9圖中所示之記憶體裝置的範例電路之 不意圖 ·, 第1 1圖爲利用鏡像備用之編程操作的方法之流程圖 9 第1 2圖爲一範例命令組的表; 第1 3圖爲一範例操作表; 第1 4圖爲顯示詳細命令與位址格式的一範例之表; 第1 5圖爲顯示記憶體系統中之基本輸入時序的一範 例時序圖; 第16圖爲顯示模組式命令NAND快閃記憶體系統中 之位元流的輸入序列之一範例時序圖; 第Ϊ 7圖爲顯示記憶體系統中之基本輸出時序的一範 例時序圖; 第1 8圖爲顯示記憶體系統中之位元流的輸出序列之 一範例時序圖; 第1 9圖爲分頁讀取操作之方法的流程圖;以及 第20圖爲顯示分頁讀取及叢發資料讀取操作之一範 例時序圖。 【主要元件符號說明】 109-1 :第一命令格式 -42- 200847182 109-2 :第二命令格式 109-3 :第三命令格式 109-4 :第四命令格式 1 2 0、1 2 7 :裝置 139、 141 :輸入連結 140、 142 :輸出連結 1 2 1、1 2 8 :快閃記憶體胞 122、129 :分頁緩衝器 1 2 6、1 3 0 :裝置控制器 150 :系統 1 5 1 :記憶體控制器 1 5 2 :資料儲存器 1 5 3 :處理器 1 54- 1 - 1 54-M ··記憶體裝置 1 5 8 - 1 - 1 5 8 -M :分頁緩衝器 1 5 9- 1 - 1 5 9-M :快閃記憶體胞 1 9 0 :系統 1 9 1 :記憶體控制器 192 :資料儲存元件 1 93 - 1 - 1 93 - 1 5 :記憶體裝置 1 94- 1 - 1 94- 1 5 :分頁緩衝器 203 :資料處理器 209 :資料處理器 2 1 〇 :記憶體控制器 -43 200847182 2 1 1 :系統 212:資料儲存元件 2 1 3 -1 · 2 1 3 -1 5 :記憶體裝置 214-1 - 214-15 :分頁緩衝器 251 : D型正反器 254、25 6 :多工器 264 :時脈產生器 265 : ID暫存器 266 : OP碼暫存器 267 : OP碼解碼器 268 :位址暫存器 269 :資料暫存器 272 :互斥非或(XNOR)邏輯電路 273 :裝置ID暫存器 2 74 : OR 閘 27 5 : AND邏輯電路 276 ·· —位元暫存器 277 : ID匹配信號 278 : AND 閘 279 :反相器 281、282、2 83、284 :輸入緩衝器 28 5 :記憶體電路 -44-
Claims (1)
- 200847182 十、申請專利範圍 1. 一種控制串列式互連之複數個記憶體裝置的設備, 該些記憶體裝置的每一個具有分頁緩衝器及記憶體胞,該 設備包含: 資料處理器,組態成藉由下列以資料鏡像備份來執行 分頁編程操作: 將資料寫入至該複數個記憶體裝置之一選定記憶體裝 置之該分頁緩衝器,以及至該複數個記憶體裝置之另一記 憶體裝置之該分頁緩衝器; 命令該選定記憶體裝置將載入於其分頁緩衝器中的該 資料編程至其記憶體胞中;以及 判斷該資料是否未被成功編程至該選定記憶體裝置的 該些記億體胞中,恢復來自該另一記憶體裝置的該分頁緩 衝器之該資料。 2. 如申請專利範圍第1項之設備,其中該資料處理器 組態成藉由下列來恢復來自該另一記憶體裝置的該分頁緩 衝器之該資料: 從該另一記憶體裝置的該分頁緩衝器讀回該資料,而 不將該資料編程至該另一記憶體裝置的該些記憶體胞中。 3 .如申請專利範圍第2項之設備,進一步包含: 資料儲存器,用於在將該資料寫入至該選定記憶體裝 置之該分頁緩衝器以及至該另一記憶體裝置的該分頁緩衝 器之前,儲存該資料; 該設備進一步組態成在判斷該資料是否已成功編程至 -45- 200847182 該選定記憶體裝置的該些記憶體胞中之 存器中儲存該資料的空間。 4.如申請專利範圍第3項之設備, 組態成在判斷該資料是否已成功編程至 的該些記憶體胞中之前,執行另一操作 5 .如申請專利範圍第1項之設備,$ 輸出連結,用於與該複數個記憶體 裝置連接;以及 輸入連結,用於與該複數個記憶體 體裝置連接。 6. 如申請專利範圍第5項之設備,〕 該資料處理器組態成,藉由在該輸 料,將該資料寫入至該·選定記憶體裝置 及至該另一記憶體裝置的該分頁緩衝器 該資料處理器組態成,藉由在該輸 命令,以及回應於該讀取命令而在該輸 料,恢復來自該另一記憶體裝置的該分 〇 7. 如申請專利範圍第5項之設備, 組態成藉由下列判斷該資料是否已成功 體裝置的該些記憶體胞中: 在該輸出連結上傳送讀取狀態命令 取狀態命令而在該輸入連結上接收來自 之該分頁緩衝器的編程狀態;以及 前,釋放該資料儲 其中該資料處理器 該選定記憶體裝置 〇 一步包含: 裝置的第一記憶體 裝置的最後一記憶 霉中: 出連結上傳送該資 之該分頁緩衝器以 :以及 出連結上傳送讀取 入連結上接收該資 頁緩衝器之該資料 其中該資料處理器 編程至該選定記憶 ,以及回應於該讀 該選定記憶體裝置 -46- 200847182 根據該編程狀態判斷該資料是否已成功編程至該選定 記憶體裝置的該些記憶體胞中。 8. 如申請專利範圍第2項之設備,其中該資料處理器 組態成執行下列至少一者: 在恢復該資料時,重新嘗試將該資料編程至該.選定記 憶體裝置的該些記憶體胞中,但在不同位址; 在恢復該資料時,嘗試將該資料編程至另一選定記憶 體裝置的該些記憶體胞中;以及 在恢復該資料時,將該資料儲存回該資料儲存器中。 9. 如申請專利範圍第2項之設備,其中該資料處理器 組態成傳送定址給該選定記憶體裝置之用於寫入該資料至 該選定記憶體裝置的該分頁緩衝器之第一命令,以及傳送 定址給該另一憶體裝置之用於寫入該資料至該另一記憶體 裝置的該分頁緩衝器之第二命令。 1 0.如申請專利範圍第2項之設備,其中該資料處理 器組態成傳送用於寫入該資料至該選定記憶體裝置的該分 頁緩衝器以及該另一記憶體裝置的該分頁緩衝器兩者之單 一命令。 1 1 ·如申請專利範圍第1 0項之設備,其中該資料處理 器組態成藉由下列來寫入該資料至該選定記憶體裝置的該 分頁緩衝器以及該另一記憶體裝置的該分頁緩衝器兩者: 廣播第一訊息,以告知所有記憶體裝置進入多位址偵 測模式,其中該另一記憶體裝置將處理定址給該選定記憶 體裝置的命令;以及 -47 - 200847182 發送用於寫入該資料至該選定記憶體裝置的該分頁緩 衝器以及該另一記憶體裝置的該分頁緩衝器兩者之該單一 命令;以及 廣播第二訊息,以告知所有該些記憶體裝置離開該多 位址偵測模式。 12.如申請專利範圍第11項之設備,其中 該第一訊息爲寫入鏈結組態暫存器命令;以及 該第二訊息爲寫入鏈結組態暫存器命令。 1 3 . —種系統,包含: 串列式互連之複數個記憶體裝置,各記憶體裝置具有 分頁緩衝器及記憶體胞;以及 用於控制該複數個記憶體裝置之設備,該設備包含資 料處理器,其組態成藉由下列以資料鏡像備份來執行分頁 編程操作_· 將資料寫入至該複數個記憶體裝置之一選定記憶體裝 置之該分頁緩衝器,以及至該複數個記憶體裝置之另一記 憶體裝置之該分頁緩衝器; 命令該選定記憶體裝置將載入於其分頁緩衝器中的該 資料編程至其記憶體胞中;以及 若該資料未被成功編程至該選定記憶體裝置的該些記 憶體胞中,恢復來自該另一記憶體裝置的該分頁緩衝器之 該資料。 14.如申請專利範圍第13項之系統,其中該資料處理 器組態成藉由下列來恢復來自該另一記憶體裝置的該分頁 -48- 200847182 緩衝器之該資料: 從該另一記憶體裝置的該分頁緩衝器讀回該資料,而 不將該資料編程至該另一記憶體裝置的該些記憶體胞中。 15. 如申請專利範圍第14項之系統,其中該設備進一 步包含: 資料儲存器,用於在將該資料寫入至該選定記憶體裝 置之該分頁緩衝器以及至該另一記憶體裝置的該分頁緩衝 器之前,儲存該資料; 該設備進一步組態成在判斷該資料是否已成功編程至 該選定記憶體裝置的該些記憶體胞中之前,釋放該資料儲 存器中該資料所佔據的空間。 16. 如申請專利範圍第13項之系統,其中該設備進一 步包含: 輸出連結,連接至該複數個記憶體裝置的第一記憶體 裝置;以及 輸入連結,連接至該複數個記憶體裝置的最後一記憶 體裝置。 1 7. —種用於控制串列式互連之複數個記憶體裝置的 方法,各記憶體裝置具有分頁緩衝器及記憶體胞,該方法 包含: 傳送資料至該複數個記憶體裝置之一選定記憶體裝置 之該分頁緩衝器,以及至該複數個記憶體裝置之另一記憶 體裝置之該分頁緩衝器; 命令該選定記憶體裝置將載入於其分頁緩衝器中的該 -49- 200847182 資料編程至其記憶體胞中;以及 若該資料未被成功編程至該選定記憶體裝置的該些記 憶體胞中,恢復來自該另一記憶體裝置的該分頁緩衝器之 該資料。 1 8 .如申請專利範圍第1 7項之方法,其中恢復來自該 另一記憶體裝置的該分頁緩衝器之該資料包含: 從該另一記憶體裝置的該分頁緩衝器讀回該資料,而 不將該資料編程至該另一記憶體裝置的該些記憶體胞中。 19.如申請專利範圍第17項之方法,進一步包含: 在將該資料寫入至該選定記憶體裝置之該分頁緩衝器 以及至該另一記憶體裝置的該分頁緩衝器之前,儲存該資 料; 在判斷該資料是否已成功編程至該選定記憶體裝置的 該些記憶體胞中之前,釋放該資料所佔據的空間。 2 0.—種用作串列式連接之一組記憶體裝置之一的記 憶體裝置,該記憶體裝置包含: 輸入連結; 輸出連結; 該記憶體裝置之裝置位址的識別;以及 裝置控制器,其組態成: 接收進入與離開多位址偵測模式的訊息,以及相 應地進入與離開該多位址偵測模式; 在該輸入連結上接收命令,該命令包含裝置位址 -50- 200847182 當不在該多位址偵測模式中時,僅若該命令的該 裝置位址匹配該裝置的該裝置位址,才處理該命令;以及 當在該多位址偵測模式中時:i)若該命令的該裝 置位址與該裝置的該裝置位址相同,則處理該命令,以及 Π)若該命令的該裝置位址與至少一其他預定裝置之該裝置 位址相同,則處理該命令。 21. 如申請專利範圍第20項之記憶體裝置,其中: 該裝置控制器藉由接收寫入鏈結組態暫存器命令來接 收進入與離開該多位址偵測模式的訊息。 22. 如申請專利範圍第20項之記憶體裝置,其中該 至少一預定裝置的該裝置位址包含以預定方式與該給定裝 置的該裝置位址不同的任何裝置位址: 23. 如申請專利範圍第22項之記憶體裝置,其中以 預定方式與該給定裝置的該裝置位址不同的該任何裝置位 址包含:與該給定裝置的該裝置位址僅差單一預定位元之 任何裝置位址。 24. 如申請專利範圍第23項之記憶體裝置,其中該 單一預定位元爲最低有效位元。 25. 如申請專利範圍第20項之記憶體裝置,其中: 該記憶體裝置進一步包含分頁緩衝器及記憶體胞; 該命令進一步包含資料; 該命令係用於將該資料載入該分頁緩衝器中;以及 該裝置控制器組態成藉由將該資料載入該分頁緩衝器 中而處理該命令。 -51 - 200847182 26. —種在形成串列式連接之一組記憶體裝置的一部 分之記憶體裝置中的方法,該方法包含: 維持裝置位址; 接收進入與離開多位址偵測模式的訊息; 接收包含裝置位址的命令; 當不在該多位址偵測模式中時,僅若該命令的該裝置 位址匹配該裝置位址,才處理該命令;以及 當在該多位址偵測模式中時: 若該命令的該裝置位址與該裝置的該裝置位址相 同,則處理該命令;以及 若該命令的該裝置位址與至少一其他預定裝置之 該裝置位址相同,則處理該命令。 -52-
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