TW200816378A - Metal line in semiconductor device and method for forming the same - Google Patents

Metal line in semiconductor device and method for forming the same Download PDF

Info

Publication number
TW200816378A
TW200816378A TW096124753A TW96124753A TW200816378A TW 200816378 A TW200816378 A TW 200816378A TW 096124753 A TW096124753 A TW 096124753A TW 96124753 A TW96124753 A TW 96124753A TW 200816378 A TW200816378 A TW 200816378A
Authority
TW
Taiwan
Prior art keywords
layer
metal
metal layer
forming
barrier
Prior art date
Application number
TW096124753A
Other languages
English (en)
Other versions
TWI349977B (en
Inventor
Young-Soo Choi
Gyu-Hyun Kim
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of TW200816378A publication Critical patent/TW200816378A/zh
Application granted granted Critical
Publication of TWI349977B publication Critical patent/TWI349977B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76858—After-treatment introducing at least one additional element into the layer by diffusing alloying elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

200816378 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種製造半導體裝置之方法，且更特定 言，係關於一種使用鑲嵌製程在快閃記憶體裝置中形成金 屬線之方法。 ' 【先前技術】
Ο 在製造小於60 nm之快閃記憶體裝置時，若使用嫣㈤作 為位元線，則可能難以獲得適合於快閃記憶體裝置之操作 特性之桿式電阻。已介紹使用銘⑷）或（Cu)替代鶴來形成 金屬線之方法續*此問題。通f，使用_成金屬線之 方法包括沈積!呂且接著執行反應性離子蝕刻(rie)製程。 然而，可能難以獲得經均句蝕刻之表面。此外，當使用 则製程形成金屬線時，底部界面上可能會出現二耗。 ^此’當金屬線之關鍵尺寸（CD)較小日夺，可能難以實施銘 線。使用鎮後製程形成包括銅之金屬線。鎮嵌製程具有之 電子遷移特性通常優於幻聰程的電子遷移特性。 =嵌製程通常用以形成包括銅心之金屬線。阻障金屬 务 上以減J銅或鋁至絕緣層中之擴 放。若與包括鋁之金屬線（下 形成包括銅之金屬線(下文中= 線時，使用賴程 凓梦壯 文中稱為鋼線）可提供較好的電子 之擴2及車乂好的穩定性。然而，在形成銅線時，由於銅 性而通常需要用於形成銅線之獨立的工作空間及 & 意’銅在用作絕緣層之石夕或基於氧化物之材料 122304.doc 200816378 中具有快的擴散速度。 與之相比，因為鋁線可形成比銅線緻密之層，所以使用 鑲嵌製程形成之鋁線可提供優點。同樣，鋁可能不會擴散 至矽或絕緣層中。然而，鋁線與銅線相比較不穩定且因此 具有變小的電子遷移特性。因此，鋁線可能易於腐蝕。尤 其，在與包括不為鋁之金屬之阻障金屬層的接觸區域處可 能出現向阻障金屬層供應電子之電蝕。此特性可能增加金 屬線之桿式電阻且不利地影響裝置之可靠性。 在執行用於電隔離相鄰鋁線之CMp製程之後，執行清潔 製程以移除研磨漿殘餘物及在CMp製程期間產生之研磨副 產物。清潔製程通常使用基於氨（NH3)或基於氟化氫 之清潔溶液，而清潔溶液在化學上會損害鋁線且會出現電 蝕。因此，期望有可用於在清潔製程期間減少電蝕之改良 的清潔溶液。圖1說明在執行CMp製程之後在清潔製程期 間在鋁線與阻障金屬層之間產生的電蝕（稱為，，c”）之顯微視 圖。 【發明内容】 本發明之一實施例提供一種在半導體裝置中之金屬線及 形成金屬線之方法。具有本發明之金屬線之半導體裝置可 將使用鑲散製程時在用於形成金屬線之金屬層與阻障金屬 層之間的接觸區域處之電蝕予以減少。 根據本發明之一態樣’在半導體裝置中提供—金屬線。 該金屬線包括：-絕緣層，其具有形成於其中之溝槽•，一 形成於絕緣層及溝槽上之阻障金屬層；形成於㈣ 122304.doc 200816378 上之金屬層，其中該金屬 心、认八Μ 增填充溝槽；及一抗電飯層，其 先成於金屬層與阻障金屬層之間的界面上。 根據本發明之另一態樣， 八ΜΑ 、一種用於在半導體裝置中 形成孟屬線之方法。該方 匕括·拎供一包括一絕緣層之 基板’该絕緣層具有形诸 、 β中之複數個溝槽；在絕緣層 及溝槽上形成一阻障金眉展· 屬戶.在第…阻障金屬層上形成第-金 在弟了金屬層上形成第二金屬其中該第二金屬 層填充溝槽，及使用哉_ ρ * …、氣私在阻JI早金屬層與第二金屬層之 間的界面上形成抗電敍層。 根據本發明之又一離样，担 …樣提供一種用於在半導體裝置中 形成金屬線之方法。該方法 匕彷·知供一包括一絕緣層之 基板’該絕緣層具有开4点、％甘+ 曰/、虿烙成於其中之複數個溝槽；在絕緣層 及溝槽上形成一阻障今屬Μ Ώ上 * 1早孟屬層，及在阻障金屬層上形成一包 括第一金屬之金屬層，續冬厘麻古 以孟屬層填充溝槽，其中在形成該 金屬層時供應包括第二全屬夕@ M丨、，士。立人裔 孟屬之軋體以在阻障金屬層與金屬 ί. 層之間的界面上形成抗電餘層。 【實施方式】 本發明之實施例係針對—種在半導體裝置中之金屬線及 升y成立屬線之方法根據本發明之實施例，當使用鑲後製 程形成金屬線時，在阻障金屬層與金屬層之間的界面上形 成杬電蝕層。抗電蝕層包括一包含金屬層之材料之合金 層。因此，可減少在阻障金屬層與金屬層之間的界面處之 電I虫。 在金屬層之平坦化製程期間使用PH值在大約4至大約6之 122304.doc 200816378 範圍内父動的弱酸性研磨漿。因此，可減少阻人 金屬層之間的電蝕。藉由將金屬腐蝕抑制劑添：：去：： 水清潔溶液中’使得清潔溶液之ρΗ值可在大約8 之範圍内變動，可進-步減少電-。換言之，在平心；： 红之後執仃的清潔製程期間，維持清潔溶液為驗又 參看圖式，所說明之層及區域之厚度經助液。 Ο 釋田弟—層被稱為，，在第二層上，，或，，在基板上"時，发。 意謂第—層直接形成於第二層《基板上，冑其 二 ί=Τ第一層與基板之間。此外’相同或類似的泉 考數子在本發明之各巾始終表以同 > 同或類似的元件。 & 圖2Α至圖2D說明根據本發明之第_實施例之用於 導體裝置中形成金屬線之方法之橫截面圖。 、 參看圖2Α’第-絕緣圖案2〇、㈣終止層21及第二 圖案22形成於包括複數個傳導層（未圖示）之基板（未圖 上。具體而言，第一絕緣層形成於基板上。第—絕緣二 括基於氧化物之材料。基於氮化物之層形成於第一絕^層 上。基於氮化物之層充當㈣光罩，使得第—絕緣層可: 選擇性蝕刻。第二絕緣層形成於基於氮化物之層上。第2 絕緣層包括基於氧化物之材料，該基於氧化物之材料具I 不同於基於氮化物的層之選擇性。舉例而言’第二絕緣層 可包含TSi〇2、正石夕酸四乙酉旨（ietraethyi 〇rth〇s出㈣曰 職）、冑密度f聚（膽）或纟經摻#之石夕酸鹽玻璃 (USG)。第二絕緣層可包括藉由使用旋塗方法或化學氣拍 】223 04.doc 200816378 沈積（CVD)方法形成之低k介電層。第二絕緣層可形成至在 大約10 0 A至大約2，5 0 0 A之範圍内變動之厚戶：。 第二絕緣層、基於氮化物之層及第一絕緣層之若干部分 經#刻以形成溝槽23。因此，形成第二絕緣圖案22、餘刻 • 終止層21及弟一絕緣圖案2 〇。使用兩個餘刻製程形成溝槽 • 23。第一蝕刻製程在基於氮化物之層上方停止蝕刻。藉由 第二蝕刻製程來蝕刻第一絕緣層。溝槽23可形成至在大約 1，5〇〇 A至大約3,000 A之範圍内變動之深度。 參看圖2B，阻障金屬層24形成於所得結構上。阻障金屬 層24可包括堆疊結構’該堆疊結構包含鈦（丁丨）/氮化鈦 (TiN)、Ti/TiN/Ti、鈕（Ta)/氮化鈕（TaN)、Ta/TaN/Ta、Ti/氮
化鈦砍（TiSiN)或Ti/TiSiN/Ti。詳言之，可使用cvd方法或 物理氣相沈積（PVD)方法而形成阻障金屬層24。考慮到阻 障金屬層24之階梯覆蓋特性，阻障金屬層24在水平方向上 可形成至大約80 A或更小之厚度。具有相對較小的厚度之 〇 銅層25可形成於阻障金屬層24之表面輪廓上。可使用pvD 方法將銅層25形成至大約50 A或更小之厚度。 參看圖2C，鋁層27在銅層25(圖2B)上形成為具有相對較 大的厚度’使得I呂層27填充溝槽23(圖2B)。可使用CVD方 - 法而形成鋁層27。 執行熱製程28以在紹層27與阻障金屬層24之間形成链銅 (AlCu)合金層25A。銅層25與鋁層27藉由在熱製程28期間 產生的熱而反應以形成AlCu合金層25A。因此，根據本發 明之第一實施例，歸因於形成於鋁層27與阻障金屬層24之 122304.doc -10- 200816378 間的界面上之AlCu合金層25A，可減少在鋁層27與阻障金 屬層24之間的界面處之電|生。 因為A1具有較強的提供電子之陽極傾向，故AlCu合金層 25A可減少電蝕。當A1與具有比A1強的陰極傾向之以組合 時’電子遷移特性改良，藉此減少電蝕。 參看圖2D，執行CMP製程以在溝槽23(圖2B)中形成彼此 電隔離之複數個金屬線29。金屬線29各自包含一經圖案化
U 之阻障金屬層24A、一經圖案化之AlCu合金層25B及一經 圖案化之銘層27A。重要之舉係在CMP製程期間控制研磨 漿之pH值及組合物，以便減少鋁層27之表面上的孔蝕以及 阻障金屬層24之界面上的電蝕。舉例而言，CMp製程包括 使鋁氧化且接著使用pH值在大約4至大約6之範圍内變動的 研磨漿來移除經氧化之鋁。具體而言，添加大約2重量％ 至大約6重$ %之氧化劑以使鋁氧化。使用矽膠或基於氧 化鋁（Αία)之研磨顆粒來移除經氧化之鋁。舉例而言，在 CMP製程中使用之氧化劑可包括過氧化氫(h2〇2)、 _〇3)3或過蛾酸（〇rth〇peri〇dicacid，H5i〇6)。因此，根據 本發明之第—實施例’當使用鑲嵌製程形成鋁線時，在 CMP製程期間可防止鋁線之腐蝕。 =行清潔製程以移除研磨漿殘餘物及在CMp製程期間產 潔二 =:::清潔製程期間使用去離子水-)清 蝕。與如 颯乂 π圖案化之鋁層27A之腐 牛例而言，在清潔製程期間 度可+ w门便用之清潔溶液之溫 又了、准持在大約30t;至大約8〇。 、、隹符上述溫度以最大化 122304.doc 200816378 清潔反應特性之增強效應。可添加金屬腐蝕抑制劑加至 DIW清潔溶液以維持DIW清潔溶液之大約8至大約之 值（亦即維持DIW清潔溶液作為驗性溶液）。diw清潔溶 液之濃度可在大約50重量％至大約8〇重量％之範圍内變 • 動。 ‘ 當使用沒食子酸甲酯（methyl gallate)作為金屬腐蝕抑制 劑時，沒食子酸甲酯經由沒食子酸甲酯之〇H基團與形成 於經圖案化之鋁層27A上之基於氧化物的層之化學組合而 在經圖案化之鋁層27A之表面上進行吸收。因此，形成鋁 及不可溶螯合物之化合物。歸因於此化合物，可避免氯 (C1)·離子的吸收及藉由DIW之分散，且可保護形成於經圖 案化之鋁層27A上之基於氧化物之層。藉由最初使用包括 DIW之清潔溶液，可最小化用於執行使用mw之清潔製程 之時間週期。當添加沒食子酸甲酯時，沒食子酸甲酯之濃 度可在大約0.01重量％至大約1〇重量％之範圍内變動。 〇 在清潔製程期間可替代金屬腐蝕抑制劑而使用用於移除 聚合物之有機型雜質或胺類肼。肼使聚合物之主鏈斷開以 改良基於氧化物之I合物或基於金屬的聚合物之移除效 率。肼之濃度可在大約1 〇重量。/。至大約5 〇重量％之範圍内 變動。可替代金屬腐蝕抑制劑而添加少量氟化氫（HF)以有 效地私除研磨漿殘餘物及在研磨製程期間產生的研磨副產 品。添加預定量的HF，使得經圖案化之鋁層27A不會受到 損害。舉例而言，HF之量可在幾ppm(百萬分之一）至幾百 ppm之範圍内變動。 122304.doc -12· 200816378 根據本發明之第一實施例，當使用鑲嵌製程形成鋁線 時，鋁線在CMP製程之後執行的清潔製程期間不會受到腐 蝕。在下文中使用關於鋁之電蝕之化學式來描述典型電蝕 之原理。
通常，當鋁層之表面暴露於空氣時，非晶形氧化物層形 成於表面上以保護表面。然而，當諸如（8〇4)2·離子或C1·離 子之陰離子存在於鋁層或周邊層上時，陰離子與非晶形氧 化物層反應，導致形成水溶性鹽。當CK離子存在於鋁層上 時，cr離子可移動至非晶形氧化層。因此，難以防止A1/ 離子移動至銘層之表面。因此，可能會出現鋁坑洞。因 此，鋁層之腐蝕的第一步驟可為Ci-離子穿透非晶形氧化物 層。因此，可移除形成於鋁層表面上之水溶性鹽，從而暴 露銘層表面。如以下化學式1中所示之陽極材料溶解銘層 表面。換言之，Al3 +溶解鋁層表面以引起坑洞。化學式i為 關於鋁層之陽極化學式。 [化學式1]
Al —Al3++3e· A13++H20-^A1(0H)2++H+ Α1(ΟΗ)2++Η2Ο^Α1(ΟΗ)2++Η+ ai(oh)2++h2o—ai(oh)3+h+ ai(oh)3+h2o—Al(OHV+H+ xAl3++yH20~>Alx(〇H)y3x*y+yH+ 與之相比’如以下化學式2中所示，在包括於鋁層中的 銅、或組態阻障金屬層之Ti或TiN之表面處可能會出現陰 極反應。因此，可能會產生在水中之氧的分解或氫氧化物 122304.doc -13- 200816378 屬層之陰極化學式。 [化學式2] 之電解。化學式2為關於阻障金 2H20+2e—20ΗΓ+Η2 〇2+H20+2e-—>40Η· Ο
Α1/離子之化學反應在含水溶劑中不容易出現。可藉由 Α1/離子與水反應以形成水解種類之相互反應而控制化學 反應。Α1之溶解性及所產生的氫氧之溶解性視溶液值 而定。因此，溶液中之Α1的濃度隨著溶液之ρΗ值自酸性改 變至鹼性而快速改變，藉此形成占顯著穩定的種類，其中 ΑΙ3離子在酸性條件下可能不會改變且αι(〇η)4離子在鹼性 條件下可能不會改變。 圖3Α至圖3C說明根據本發明之第二實施例之用於在半 V體裝置中形成金屬線之方法之橫截面圖。本發明之第二 貫施例描述不同於第一實施例之用於形成A1Cu合金層之方 法在第一貝施例中，在形成鋁層之前形成銅層，且在形 成鋁層之後執行熱製程以形成A1Cu合金層。在第二實施例 中’在形成鋁層的同時供應銅源氣體，而非形成獨立的銅 層。下文中’茶看圖3A至圖3C簡要描述根據第二實施例 之用於形成半導體裝置之方法。因為本發明之第二實施例 使用大體上與在第一實施例中描述之條件相同的條件(形 成MCu合金層之方法除外)，所以可省略某些詳細描述。 蒼看圖3A，第一絕緣圖案3〇、餘刻終止層31及第二 圖案1成於包括複數個傳導層（未圖示）之基板（未圖示） 上。具體而言，第一絕緣層形成於基板上。基於氮化物之 層作為钱刻光罩开彡+ 乂成於苐一絕緣層上。第二絕緣層形成於 122304.doc -14- 200816378 基於氮化物之層上。第二絕緣層包括基於氧化物之材料 該基於氧化物之材料具有不同於基於氮化物的層之選擇 性。 ' 第二絕緣層、基於氮化物之層及第一絕緣層之若干部八 經餘刻以形成溝槽。因此，形成第一絕緣圖案3 /、 、触刻終 ’ 止層31及第二絕緣圖案32。阻障金屬層33形成於所得結構 上。阻障金屬層33可包括一堆疊結構，該堆疊結構包含 () Ti/TiN 、Ti/TiN/Ti 、Ta/TaN 、Ta/TaN/Ta 、Ti/TiSiN 或 Ti/TiSiN/Ti。 參看圖3B，鋁層35形成於阻障金屬層33上且填充溝槽。 在一實施例中，使用CVD方法形成鋁層35。在形成鋁層胃35 的同時供應銅源氣體，使得A1Cu合金層36形成於阻障金屬 層33與結層35之間的界面上。在一實施例中，形成Μα合 金層36且接著使用CVD方法形成具有在大約2〇〇 A至大約 1，000 A之範圍内變動的厚度之鋁層以填充溝槽。使用 Ο 方法形成包括大約〇·3%至大約1%之銅之主體鋁層至在大 約1，000 Α至大約5,000 Α之範圍内變動的厚度。根據本發 明之第二實施例，可藉由形成於鋁層35與阻障金屬層33之 間的界面上之AlCu合金層36來減少在鋁層％與阻障金屬層 33之間的界面處可能出現之電#。因為有較強的提供 電子之陽極傾向，所以A1Cu合金層36可減少電蝕。當刈與 具有比A1強的陰極傾向之“組合時，電子遷移特性改良， 藉此減少電蝕。 參看圖3C，執行CMP製程以在溝槽中形成彼此電隔離之 122304.doc 200816378 Ο Ο 複數個金屬線37。金屬線37各自包含—經圖案化之阻障全 屬層3从、一經圖案化之㈣35Α及—經圖案化之规以 金層说。在CMP製程期間控制研磨漿之ρΗ值及組合物以 減少鋁層35之表面上的孔蝕以及阻障金屬層％之界面上的 電钱。典型CMP製程包括使銘氧化且接著使用阳值在大約 4至大約6之範圍内變動的研磨漿來移除經氧化之鋁。且體 而言，添加大約2重量％至大约6重量％之氧化劑以使紹氧 化。使用石夕谬或基於氧化铭⑷2〇3)之研磨顆粒來移除經氧 化之紹。因此’根據本發明之第二實施例，當使用鎮嵌製 程形成銘線時，在CMP製程期間可減少銘線之腐蝕。 執行清潔製程以移除研磨漿殘餘物及在CMp製程期間產 生的研磨副產品。使用基於溶劑之清潔溶液或基於卿之 =絮溶：：：止經圖案化之銘層35A之腐姓。當使用基於 月4 ;谷液時，可添加金屬腐钱抑制劑以將清潔溶液 。、pH值、.隹持在大約8至大約i〇之範圍内。亦可添加胺類肼 或HF。因此，根據本發明之第二實施例，當使用鑲嵌製程 〆成鋁線時，在執行CMp製程之後的清潔製程期間可減少 銘線之腐ϋ。根㈣二實施狀抗電似應之輕大體上 與以上關於本發明的第一實施例所描述之原理相同。 根據本發明之第—及第二實施例，半導體I置中之金屬 線包括一形成於在阻障金屬層與用於形成金屬線之金屬層 勺界面上之抗電餘層（例如，A1CU合金層），該阻障金 ^成於具有7冓槽之絕緣層上，該金屬層形成於阻障金 屬層上以填充溝槽。抗電蝕層包括一包含金屬層之材料之 122304.doc -16- 200816378 合金層。金屬層包括具有較強的陽極傾向之A1。人金声勹 括AlCu合金層，其包含具有較強的陰極傾向之α與A!之 組合。 雖然已關於指定實施例描述本發明，但對於熟習此項技 術者而言顯而易見，可進行各種改變及修改而不會背離如 在以下申請專利範圍中定義的本發明之精神及範疇。 【圖式簡單說明】 圖1說明當使用鑲嵌製程形成鋁線時在習知的清潔製程 期間在⑽與阻障金屬層之間產生的電狀顯微視圖f 、圖2A至圖2D說明根據本發明之第一實施例之用於在半 導體裝置中形成金屬線之方法之橫截面圖。 圖3A至圖3C說明根據本發明之第二實施例之用於在半 導體裝置中形成金屬線之方法之橫截面圖。 【主要元件符號說明】 20 第一絕緣圖案 21 蝕刻終止層 22 第二絕緣圖案 23 溝槽 24 阻障金屬層 24A 經圖案化之阻障金屬 25 銅層 25A 銘鋼合金層 25B 經圖案化之AlCu合金 27 症呂層 122304.doc -17- 200816378 27A 經圖案化之鋁層 28 熱製程 29 金屬線 30 第一絕緣圖案 31 14刻終止層 32 第二絕緣圖案 3 3 阻障金屬層 33A 阻障金屬層 3 5 鋁層 35A 經圖案化之鋁層 3 6 AlCu合金層 36A 經圖案化之AlCu合金層 37 金屬線 C 電蝕 122304.doc -18-

Claims (1)

  1. 200816378 十、申請專利範圍： 1·種在一半導體裝置中之金屬線，該金屬線包含： 一絕緣層’其具有形成於其中之溝槽； 阻p早金屬層，其形成於該絕緣層及該等溝槽上； 至屬層’其形成於該阻障金屬層上，其中該金屬層 填充該等溝槽；及 一抗電餘層，其形成於該金屬層與該阻障金屬層之間 的一界面上。 2 ·如明求項1之金屬線，其中該抗電蝕層包含一合金層， 該合金層包括該金屬層之一材料。 3·如請求項2之金屬線，其中該金屬層之該材料包含鋁 (A1)。 4·如請求項2之金屬線，其中該合金層包含一 A1Cu合金 層。 5 ·如晴求項1之金屬線，其中該阻障金屬層包含一堆疊結 構’該堆疊結構選自由鈦（Ti)/氮化鈦（TiN)、Ti/TiN/Ti、 组（Ta)/氮化鈕（TaN)、Ta/TaN/Ta、Ti/氮化鈦矽（TiSiN)及 Ti/TiSiN/Ti組成之群。 6· 一種用於在一半導體裝置中形成一金屬線之方法，該方 法包含： 提供一包括一絕緣層之基板，該絕緣層具有形成於其 中之複數個溝槽； 在該絕緣層及該等溝槽上形成一阻障金屬層； 在該阻障金屬層上形成一第一金屬層； 122304.doc 200816378 在該第一金屬層上形成一第二金屬層，其中該第二金 屬層填充該等溝槽；及 使用一熱製程在該阻障金屬層與該第二金屬層之間的 一界面上形成一抗電蝕層。 7 ·如請求項6之方法，其中該抗電餘層包含一合金層’該 合金層包括該第一金屬層與該第二金屬層之組合的材 料。
    U 8.如請求項6之方法，其中該第一金屬層包含一第一金屬 且該第二金屬層包含一第二金屬，該第一金屬與該第二 金屬具有相反的極性。 9·如請求項6之方法，其中該第一金屬層包含銅（Cu)且該第 二金屬層包含鋁（A1)。 10·如請求項6之方法，其中該阻障金屬層包含一堆疊結 構’該堆疊結構包含一選自由鈦（Ti)/氮化鈦（TiN)、 Ti/TiN/Ti、鈕（Ta)/氮化鈕（TaN)、Ta/TaN/Ta、Ti/氮化鈦 矽（TiSiN)及Ti/TiSiN/Ti組成之群的材料。 11 ·如清求項6之方法，其在形成該抗電蝕層之後進一步包 含： 對°亥第一金屬層執行一化學機械研磨（CMP)製程以隔 離5亥第二金屬層之相鄰部分；及 執行一清潔製程。 1 2 ·如請求項j： 人 、 / ’中執行該CMP製程包含使該第二 至屬層氧化且使用一 u一卜 研磨I移除形成於該絕緣層上的該 經氣化之第二金屬層之 曰（4刀，該研磨漿具有一在大約4 122304.doc 200816378 至大約6之範圍内變動的{)11值。 13.如明求項12之方法，其中該cMp 舌旦。/ r _ 狂匕3，恭加一大約2 至大約6重量%之氧化劑以使該第二金屬層氧化， 該研磨聚包含石夕膠或基於氧化銘之研磨顆粒。 η.如請求㈣之方法，其中執行該清潔製程包含向―去離 子水清潔溶液添加選自由一金屬腐蝕抑制劑、—胺類肼 (amine_based hydrazine)及 i 化氫（hf)組成之群中的一
    Ο 者，使得該清潔溶液為一鹼性溶液。 士月求員14之方法，其中該金屬腐蝕抑制劑包含沒 酸曱酉旨。 乂 16· —種用於在一半導體裝置中形成一金屬線之方法，該方 法包含： / 八匕括絕緣層之基板，該絕緣層具有形成於盆 中之複數個溝槽； 、/' 在忒絕緣層及該等溝槽上形成一阻障金屬層；及 在该阻障金屬層上形成一包括一第一金屬之金屬層， 該金屬層填充該等溝槽； 其中在形成該金屬層時供應一包括一第二金屬之氣 體，以在該阻障金屬層與該金屬層之間的一界面上形成 一抗電餘層。 17·如请求項16之方法，其中該抗電㈣包含一合金層，該 合金層包括該第一金屬與該第二金屬之一組合。 18·如請求項16之方法，其中該第一金屬與該第二金屬具有 相反的極性。 122304.doc 200816378 19·如請求項16之方法，其中該第一金屬包含鋁（Α1)且該第 二金屬包含銅（Cu)。 20·如请求項丨6之方法，其中該阻障金屬層包含一堆疊結 構’該堆疊結構包含一選自由鈦（Ti)/氮化鈦（TiN)、 Tl/丁1N/Ti、鈕（Ta)/ 氮化鈕（TaN)、Ta/TaN/Ta、Ti/ 氮化鈕 石夕（TiSiN)及Ti/TiSiN/Ti組成之群的材料。
    ϋ 21·如請求項16之方法，其進一步包含，在形成該金屬層之 後·· 對該金屬層執行一化學機械研磨（CMP)製程以隔離該 金屬層之相鄰部分；及 執行一清潔製程。 22.如請求項21之方法，其中執行該CMp製程包含使該金屬 層氧化且使用一研磨漿移除形成於該絕緣層上的該經氧 化之金屬層之部分，該研磨漿具有一在大約4至大約6之 範圍内變動的pH值。 23. 如請求項22之方法，其中該CMp製程包含添加—大μ 重量％至大約6重量％之氧化劑以使該金屬層氧化，該研 磨漿包含矽膠或基於氧化鋁之研磨顆粒。 24. 如請求項21之方法，其中執行該清潔製程包含向一 子水清潔溶液添加選自由一金編抑制劑 及氟化氫（HF)組成之群中的一 頰肼 驗性溶液。 * 溶液為一 25·如請求項24之方法 酸甲酯。 其中該金屬腐蝕抑制 劑包含沒食子 122304.doc
TW096124753A 2006-09-29 2007-07-06 Metal line in semiconductor device and method for forming the same TWI349977B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060096346A KR100792358B1 (ko) 2006-09-29 2006-09-29 반도체 소자의 금속배선 및 그 형성방법

Publications (2)

Publication Number Publication Date
TW200816378A true TW200816378A (en) 2008-04-01
TWI349977B TWI349977B (en) 2011-10-01

Family

ID=39154791

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096124753A TWI349977B (en) 2006-09-29 2007-07-06 Metal line in semiconductor device and method for forming the same

Country Status (6)

Country Link
US (2) US7648904B2 (zh)
JP (1) JP2008091875A (zh)
KR (1) KR100792358B1 (zh)
CN (1) CN101154646B (zh)
DE (1) DE102007030812B4 (zh)
TW (1) TWI349977B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101593723B (zh) * 2008-05-30 2010-09-22 中芯国际集成电路制造(北京)有限公司 通孔形成方法
CN101654774B (zh) * 2008-08-19 2011-09-07 中芯国际集成电路制造(上海)有限公司 抑制金属焊盘腐蚀的方法
JP5369544B2 (ja) * 2008-08-29 2013-12-18 富士通株式会社 半導体装置およびその製造方法
CN102443787A (zh) * 2011-10-12 2012-05-09 上海华力微电子有限公司 一种选择性生长镍的方法
TW201403782A (zh) * 2012-07-04 2014-01-16 Ind Tech Res Inst 基底穿孔的製造方法、矽穿孔結構及其電容控制方法
CN111863712B (zh) * 2019-04-24 2024-07-16 台湾积体电路制造股份有限公司 半导体结构和形成半导体结构的方法
TW202340505A (zh) * 2021-12-07 2023-10-16 美商蘭姆研究公司 利用成核抑制的特徵部填充

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3365112B2 (ja) * 1994-12-16 2003-01-08 ソニー株式会社 半導体装置の配線形成方法
US5693564A (en) * 1994-12-22 1997-12-02 Intel Corporation Conductor fill reflow with intermetallic compound wetting layer for semiconductor fabrication
US5646067A (en) * 1995-06-05 1997-07-08 Harris Corporation Method of bonding wafers having vias including conductive material
US5962923A (en) * 1995-08-07 1999-10-05 Applied Materials, Inc. Semiconductor device having a low thermal budget metal filling and planarization of contacts, vias and trenches
JP3236225B2 (ja) * 1996-03-06 2001-12-10 松下電器産業株式会社 半導体装置及びその製造方法
JPH1041386A (ja) * 1996-07-24 1998-02-13 Mitsubishi Electric Corp 半導体装置の製造方法
US6039891A (en) 1996-09-24 2000-03-21 Cabot Corporation Multi-oxidizer precursor for chemical mechanical polishing
KR100238438B1 (ko) * 1996-11-20 2000-01-15 정선종 Al과 alcu 박막의 건식식각시 부식방지를 위한 금속배선용 박막 의 형성방법
US6537905B1 (en) * 1996-12-30 2003-03-25 Applied Materials, Inc. Fully planarized dual damascene metallization using copper line interconnect and selective CVD aluminum plug
US6143645A (en) * 1997-02-03 2000-11-07 Texas Instruments Incorporated Reduced temperature contact/via filling
US6077782A (en) * 1997-02-28 2000-06-20 Texas Instruments Incorporated Method to improve the texture of aluminum metallization
US6334249B2 (en) * 1997-04-22 2002-01-01 Texas Instruments Incorporated Cavity-filling method for reducing surface topography and roughness
US6025277A (en) * 1997-05-07 2000-02-15 United Microelectronics Corp. Method and structure for preventing bonding pad peel back
US6143646A (en) * 1997-06-03 2000-11-07 Motorola Inc. Dual in-laid integrated circuit structure with selectively positioned low-K dielectric isolation and method of formation
US5904565A (en) * 1997-07-17 1999-05-18 Sharp Microelectronics Technology, Inc. Low resistance contact between integrated circuit metal levels and method for same
US5990011A (en) * 1997-09-18 1999-11-23 Micron Technology, Inc. Titanium aluminum alloy wetting layer for improved aluminum filling of damescene trenches
US6228764B1 (en) * 1997-11-12 2001-05-08 Lg Semicon Co., Ltd. Method of forming wiring in semiconductor device
US6911124B2 (en) * 1998-09-24 2005-06-28 Applied Materials, Inc. Method of depositing a TaN seed layer
JP2985858B2 (ja) 1997-12-19 1999-12-06 日本電気株式会社 エッチング方法
US5981382A (en) * 1998-03-13 1999-11-09 Texas Instruments Incorporated PVD deposition process for CVD aluminum liner processing
US6181012B1 (en) * 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
JPH11340231A (ja) * 1998-05-21 1999-12-10 Toshiba Corp 半導体装置の製造方法
US6146468A (en) * 1998-06-29 2000-11-14 Speedfam-Ipec Corporation Semiconductor wafer treatment
JP2000049288A (ja) * 1998-07-29 2000-02-18 Denso Corp 半導体装置の製造方法
TWI223873B (en) * 1998-09-24 2004-11-11 Applied Materials Inc Nitrogen-containing tantalum films
JP3892621B2 (ja) * 1999-04-19 2007-03-14 株式会社神戸製鋼所 配線膜の形成方法
US6433429B1 (en) 1999-09-01 2002-08-13 International Business Machines Corporation Copper conductive line with redundant liner and method of making
US6492308B1 (en) 1999-11-16 2002-12-10 Esc, Inc. Post chemical-mechanical planarization (CMP) cleaning composition
KR100350111B1 (ko) * 2000-02-22 2002-08-23 삼성전자 주식회사 반도체 장치의 배선 및 이의 제조 방법
US6432811B1 (en) * 2000-12-20 2002-08-13 Intel Corporation Method of forming structural reinforcement of highly porous low k dielectric films by Cu diffusion barrier structures
US6468908B1 (en) * 2001-07-09 2002-10-22 Taiwan Semiconductor Manufacturing Company Al-Cu alloy sputtering method with post-metal quench
US6689658B2 (en) * 2002-01-28 2004-02-10 Silicon Based Technology Corp. Methods of fabricating a stack-gate flash memory array
US7074709B2 (en) 2002-06-28 2006-07-11 Texas Instruments Incorporated Localized doping and/or alloying of metallization for increased interconnect performance
JP2004207281A (ja) * 2002-12-20 2004-07-22 Fujitsu Ltd 多層配線構造およびその形成方法、半導体装置
JP2004273961A (ja) * 2003-03-12 2004-09-30 Ebara Corp 金属配線形成基板の洗浄処理装置
US6958291B2 (en) * 2003-09-04 2005-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect with composite barrier layers and method for fabricating the same
KR100619419B1 (ko) * 2003-12-08 2006-09-08 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
KR100515380B1 (ko) * 2003-12-27 2005-09-14 동부아남반도체 주식회사 알루미늄구리-플러그를 이용하여 비아를 형성한 반도체소자 및 그 제조 방법
US7189650B2 (en) * 2004-11-12 2007-03-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for copper film quality enhancement with two-step deposition
KR100640979B1 (ko) * 2005-06-22 2006-11-02 동부일렉트로닉스 주식회사 반도체 소자의 금속배선 형성방법
US7332449B2 (en) * 2005-09-30 2008-02-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming dual damascenes with supercritical fluid treatments
KR100710192B1 (ko) * 2005-12-28 2007-04-20 동부일렉트로닉스 주식회사 반도체 소자의 배선 형성방법
JP2007180313A (ja) * 2005-12-28 2007-07-12 Nec Electronics Corp 半導体装置および半導体装置の製造方法
US7452822B2 (en) * 2006-02-13 2008-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Via plug formation in dual damascene process

Also Published As

Publication number Publication date
US20080079156A1 (en) 2008-04-03
US8120113B2 (en) 2012-02-21
DE102007030812A1 (de) 2008-04-10
TWI349977B (en) 2011-10-01
US7648904B2 (en) 2010-01-19
DE102007030812B4 (de) 2009-08-20
US20100117235A1 (en) 2010-05-13
JP2008091875A (ja) 2008-04-17
KR100792358B1 (ko) 2008-01-09
CN101154646B (zh) 2012-03-21
CN101154646A (zh) 2008-04-02

Similar Documents

Publication Publication Date Title
US7605082B1 (en) Capping before barrier-removal IC fabrication method
TWI267930B (en) Interconnect and method of fabricating the same
TWI326479B (en) Selective capping of copper wiring
JP3805588B2 (ja) 半導体装置の製造方法
TWI248163B (en) Method for forming a dielectric barrier in an integrated circuit structure, interconnect structure and semiconductor device and methods for making the same
TW490718B (en) Semiconductor device and the manufacturing method thereof
TWI234846B (en) Method of forming multi layer conductive line in semiconductor device
CN100521278C (zh) 以CuxO为存储介质的RRAM的制备方法
TW200816378A (en) Metal line in semiconductor device and method for forming the same
TW200403768A (en) Use of conductive electrolessly deposited etch stop layers, liner layers and via plugs in interconnect structures
TW200832556A (en) Processes and integrated systems for engineering a substrate surface for metal deposition
CN100414683C (zh) 用于制造具有金属线的半导体器件的方法
JP3904578B2 (ja) 半導体装置の製造方法
JP2009194195A (ja) 半導体装置及びその製造方法
TW200834684A (en) Semiconductor structure and method of forming the same
US20120091426A1 (en) Resistance-variable element and method for manufacturing the same
JP4444420B2 (ja) 導電性構造および半導体装置を形成するためのプロセス
JP2008519450A (ja) 基板にダマシン構造を製造する方法、集積回路の製造方法およびこれらの方法によって製造される半導体装置
JP4864949B2 (ja) 半導体装置の製造方法及び半導体製造装置
JP2009185335A (ja) エッチング方法及び半導体装置の製造方法
JP2006080559A (ja) 半導体装置の製造方法、半導体製造装置及び半導体装置
KR100783989B1 (ko) 반도체 소자의 배선 형성방법
KR100900227B1 (ko) 반도체 소자의 금속배선 형성방법
JP2003243392A (ja) 半導体装置及びその製造方法
TW201123279A (en) Method of removing post-etch residues

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees