TW200537515A - Semiconductor memory device with on-die termination circuit - Google Patents

Description

200537515 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體記憶體裝置；尤其是具有用 以降低雜訊之晶片上終結電路的半導體記憶體裝置。 【先前技術】 一般而言，半導體記憶體裝置係被用以當作計算系統 ，微處理系統等的主要記憶體。在系統中，許多儲存在半 導體記憶體裝置之資料，會藉由晶片組傳送到緩衝器、中 央處理單元（CPU)或系統的其他電路。在此，晶片組可以視 鲁 爲用以控制許多控制訊號之控制裝置，其係用以控制緩衝 器、中央處理單元（CPU)或其他電路、和系統之資料傳送。 當資料從晶片組傳送到半導體記憶體裝置時，即，輸 出自晶片組輸出緩衝器之資料訊號，被輸入到半導體記憶 體裝置的輸入緩衝器時，會發生訊號反射的情形。訊號反 射係一種因爲輸入緩衝器的輸入阻抗沒有精確匹配傳輸線 的阻抗，所以某些輸入到半導體記憶體裝置之輸入緩衝器 的訊號會被反射到傳輸線之現象。 · 若系統的操作速度不快，即，2個連續輸出自晶片組 之資料間的時間間隔很長，則訊號反射可以忽略。但是， 若系統的操作速度快於預定値，如，2個連續輸出自晶片 組之資料間的時間間隔非常短，則因爲有訊號反射，所以 系統中之資料傳送的穩定性無法保證。 換言之，在輸入的訊號和下一個輸入的訊號之間有干 擾現象。因此，下一個輸入的訊號並不會穩定地輸入到半 導體記憶體裝置。爲了防止系統因干擾現象所造成的不穩 200537515 定性，系統電路板包含一個終結電路，用以使半導體記憶 體裝置的輸入阻抗對應連接到半導體記憶體裝置之傳輸線 的阻抗。 第1圖爲用於傳統系統之傳統終結電路的方塊圖。 如圖所示，傳統的終結電路3 0係位在晶片組1 〇和半 導體記憶體裝置20之間。晶片組1 〇包含輸出緩衝器！ 1， 用以將資料訊號Da輸出到半導體記憶體裝置20。此外， 半導體記憶體裝置2 0具有輸入緩衝器2 1，用以接收輸出 自晶片組1 〇的輸出緩衝器1 1之資料訊號D a。晶片組1 〇 隹 和半導體記憶體裝置2 0係藉由資料傳輸線4 0，透過傳統 的終結電路耦合。換言之，資料傳輸線4 0貫穿傳統的終結 電路3 0，其中傳統的終結電路3 0係位在包含在半導體記 憶體裝置20之中的輸入緩衝器2 1外部附近。 在此，傳統的終結電路3 0包含第一電阻器Ra和第二 電阻器Rb。第一電阻器Ra係耦合在供應電壓VDD和資料 傳輸線40之間；而第二電阻器Rb係連接在資料傳輸線40 和接地電位V S S之間。 φ 例如，若資料傳輸線40的阻抗爲28 Ω (歐姆），則分別 將第一和第二電阻器Ra和Rb設爲56Ω (歐姆），以使有等 效的電阻，即，半導體記憶體裝置的輸入阻抗係設爲2 8 Ω (歐姆）。因此，在第一和第二電阻器Ra和Rb之間的共同 節點，供應一半的供應電壓，即1/2 VDD。 因此，經由資料傳輸線40傳輸的資料訊號Da可以穩 定地輸入到輸入緩衝器2 1 ;而反射訊號Dr會因傳統終結 電路30中的第一和第二電阻器Ra和Rb而消失。然後，下 200537515 一個資料訊號可以傳輸到輸入緩衝器2 1，而沒有反射訊號 Dr和下一個資料訊號之間的干擾現象。 另一方面，傳統半導體記憶體裝置的操作速度可以更 快’而且傳統半導體記憶體裝置可以發展成大型積體電路 。最近，有人提出一種晶片上終結電路，以反應先進半導 體記憶體裝置的快速操作速度和很小的尺寸。 【發明內容】 因此，本發明之目的係要提供一種具有晶片上終結電 路之半導體記憶體裝置，用以同時導通包含在該晶片上終 結電路中的兩MO S電晶體，即兩開關裝置，以減少雜訊。 根據本發明之一方向，其係提供一種耦合至一墊並包 含於半導體記憶體裝置中的晶片上終結電路，用以減少由 訊號反射現象所造成之干擾；該晶片上終結電路包含一耦 合在輸出節點和供應電壓之間的拉升方塊；一耦合在輸出 節點和接地電位之間的拉降方塊；及一用以接收ODT控制 訊號之控制方塊，以同時活化拉升方塊和拉降方塊。 根據本發明之另一方向，本發明提供一種半導體記憶 體裝置，其包含許多用以輸入和輸出資料訊號或控制訊號 之輸入-輸出墊；一用以響應寫入指令訊號而儲存許多資料 ，和響應讀取指令訊號而輸出儲存資料之內部方塊；及許 多各自耦合到各個輸入-輸出墊和內部區域，用以減少由於 訊號反射現象所造成之干擾的晶片上終結電路，其中該晶 片上終結電路包含：一耦合在輸出節點和供應電壓之間的 拉升方塊；一耦合在輸出節點和接地電位之間的拉降方塊 ;及一用以接收ODT控制訊號之控制方塊，以同時活化拉 .200537515 少 號儲方以。記 減 訊而部用路體 以 料號內，電導 用 資訊之域結半 有 出令料區 ^ 在 具。輸指資部上含 之置和入存內片包 明裝入寫儲和晶之。 發體輸應rjm墊的例圖 本憶以響輸出擾施塊 據記用以㈣f干實方 根體多用π入之一的 明導許一 W輸成明路 說半含·，旨個造發電 細之包墊；；各所本結 詳路置到象據終 。 圖電裝省 _ 合現根上 塊 附結體入響耦射明片 方 考終憶輸和自反說晶 降 1 參上記之彳各號爲之 拉式將片體號料多訊圖中 和方面晶導訊資許於 2 置 塊施下的半制多及由第裝 方實 訊 控許；少 體 升t 雜 或存塊減 憶 如圖所示，先進半導體記憶體裝置包含一記憶體核心 區域80、一輸出緩衝器60、一輸入緩衝器70、一晶片上 終結電路50和一輸入-輸出墊DQ。共同節點X耦合到晶片 上終結電路50、輸入-輸出墊DQ、輸出緩衝器60和輸入緩 衝器7 0。記憶體核心區域8 0包含許多單位胞元、一行解 碼器、一列解碼器，等等。在此，輸出緩衝器60係用以將 輸出自記憶體核心區域80之輸出資料Dout，經由輸入-輸 出墊DQ，緩衝及輸出到位在先進半導體記憶體裝置外部之 外部電路。輸入緩衝器7 0係用以將經由輸入-輸出墊D Q， 自外部電路輸入之輸入資料Din，傳輸進入記憶體核心區 域8 0。在此，輸入-輸出墊D Q係用以接收來自外部電路之 資料，並且將資料輸出到外部電路。 參照第2圖，晶片上終結電路5 0包含第一 Ρ Μ Ο S電晶 體ΜΡ1、第一 NM0S電晶體ΜΝ1、第三電阻器R2、第四電 •200537515 阻器R4和第一反向器Π。 第一 PMOS電晶體MP1具有一源極、一汲極和一閘極 :源極耦合到供應電壓VDD，閘極用以接收ODT控制訊號 ODTCON，而汲極則輔合到第三電阻器R2。第三電阻器R2 係耦合在第一 PMOS電晶體MP1和共同節點X之間。第一 反向器Π係用以接收Ο D T控制訊號〇 D T C ON，然後將反 向0DT控制訊號輸出到第一 NM0S電晶體MN：l。同樣地， 第一 NM0S電晶體MN1具有一源極、一汲極和一閘極：源 極耦合到接地電位VSS，閘極用以接收反向0DT控制訊號 ，而汲極則耦合到第四電阻器R4。第四電阻器R4係耦合 在第一 NM0S電晶體MN1和共同節點X之間。 晶片上終結電路50應該在資料經由輸入-輸出墊DQ 輸入期間被致能，而在資料經由輸入-輸出墊DQ輸出期間 被怠化。 若被活化成爲邏輯低準位之0DT控制訊號ODTCON 輸入到晶片上終結電路50,則第PMOS電晶體MP1和第一 NM0S電晶體MN1導通。然後，共同節點X被供應一半準 位的供應電壓，即1 /2 VDD。在此，共同節點X的阻抗等 效於資料傳輸線的阻抗，其中資料傳輸線係連接到用以將 先進半導體記憶體裝置耦合到外部電路之輸入-輸出墊DQ 。例如，資料傳輸線4 0的阻抗爲2 8 Ω (歐姆），則分別將第 一和第二電阻器Ra和Rb設爲56Ω (歐姆），以使等效電阻 設爲2 8 Ω (歐姆）。 在上述的半導體記憶體裝置中，因爲第一反向器Π的 延遲時間，所以第一 PMOS和NM0S電晶體MP1和MN1 .200537515 的各閘極係在不同的時序接收到控制訊號。換言之，反向 ODT控制訊號輸入到第一 NMOS電晶體MN1閘極的時間點 ，晚於ODT控制訊號輸入到第一 PMOS電晶體MP1閘極的 時間點。此時序間隙會在共同節點X產生雜訊，而此雜訊 會對輸入的資料造成很大的影響。 當半導體記憶體裝置的操作速度更快時，第一反向器 I 1的延遲時間會降低半導體記憶體裝置之操作的可靠度和 穩定度。當有許多資料輸入到半導體記憶體裝置時，由於 時序間隙所產生的雜訊會造成錯誤。 第3圖爲說明根據本發明一實施例之包含在半導體記 憶體裝置中之晶片上終結電路的方塊圖。 如圖所示，半導體記憶體裝置包含一記憶體核心區域 4 0 0、一輸出緩衝器2 0 0、一輸入緩衝器3 0 0、一晶片上終 結電路1 〇 〇和一輸入-輸出墊D Q。 晶片上終結電路1 0 0係用以使共同節點A的阻抗等於 從外部連接到輸入-輸出墊D Q之資料傳輸線的阻抗。共同 節點A耦合到晶片上終結電路1 〇 〇、輸入-輸出墊D Q、輸 出緩衝器200和輸入緩衝器3 00。記憶體核心區域400包 含許多單位胞元、一行解碼器、一列解碼器、一感測放大 器，等等。在此，輸出緩衝器200係用以將輸出自記憶體 核心區域400之輸出資料Do ut，經由輸入-輸出墊DQ，緩 衝及輸出到位在先進半導體記憶體裝置外部之外部電路。 輸入緩衝器3 0 0係用以將經由輸入-輸出墊Dq，自外部電 路輸入之輸入資料D i η，傳輸進入記憶體核心區域4 0 0。在 200537515 此，輸入-輸出墊DQ係用以接收來自外部電路之資料，並 且將資料輸出到外部電路。 參照第3圖，該用以減少由於訊號反射現象所造成的 干擾之晶片上終結電路1 0 0，包含一拉升方塊1 2 0、一拉降 方塊1 3 0和一控制方塊1 1 0。 控制方塊1 10係用以接收ODT控制訊號ODTCON，以 同時活化拉升方塊1 2 0和拉降方塊1 3 0。再者，控制方塊 130包含第一反向器12和一交互耦合閂。第一反向器12係 用以將ODT控制訊號ODTCON反向，然後將反向ODT控 制訊號輸出到交互耦合閂。在此，交互耦合閂係由第一和 第二NAND閘ND1和ND2構成。交互耦合閂係用以接收 0DT控制訊號ODTCON和輸出自第一反向器12的反向0DT 控制訊號，然後產生第一和第二控制訊號，以同時活化拉 升方塊120和拉降方塊130。第一 NAND閘ND1接收0DT 控制訊號ODTCON和第二NAND閘ND2的輸出訊號，然後 輸出第一控制訊號到拉升方塊120。同樣地，第二NAND 閘ND2接收輸出自第一反向器12的反向ODT控制訊號和 第NAND閘ND1的輸出訊號，即，第一控制訊號，然後輸 出第二控制訊號到拉降方塊1 3 0。換言之，第一和第二 NAND閘ND1和ND2分別輸出第一和第二控制訊號到拉升 方塊1 2 0和拉降方塊1 3 0。 拉升方塊120係用以供應共同節點A供應電壓VDD。 拉升方塊120包含第一 PM0S電晶體MP2和第一電阻器R6 。詳而言之，第一 PM0S電晶體MP2具有一源極、一汲極 200537515 和一閘極：源極耦合到供應電壓V D D，閘極用以接收輸出 自控制方塊1 10的第一 NAND閘ND1之第一控制訊號，而 汲極則耦合到第一電阻器R6。第三電阻器R6係耦合在第 一 PMOS電晶體MP2和共同節點A之間。 此外，拉降方塊1 3 0係用以供應共同節點A接地電位 VSS。具有第一 NMOS電晶體MN2和第二電阻器R8之拉 降方塊130，其結構類似於拉升方塊120。第一 NMOS電晶 體MN2具有一源極、一汲極和一閘極：源極耦合到接地電 位V S S，閘極用以接收輸出控制方塊1 1 〇的第二NAN D閘 ND2之第二控制訊號，而汲極則耦合到第二電阻器R8。第 二電阻器R8係耦合在第一 NMOS電晶體MN2和共同節點 A之間。 下面’將參照第3圖，詳細說明晶片上終結電路1 00 的操作。 晶片上終結電路100應該在資料經由輸入-輸出墊Dq 輸入期間被致能，而在資料經由輸入-輸出墊DQ輸出期間 被怠化（inactivated)。換言之，當經由輸出緩衝器200傳輸 自記憶體核心區域400的資料被輸出到輸入-輸出墊DQ時 ，0DT控制訊號0DTC0N被輸入成爲邏輯低準位。然後， 第一 PM0S電晶體MP2和第一 NMOS電晶體MN2關閉。 相對地’當資料係經由輸入-輸出墊DQ輸入到輸入緩 衝器3 00時，0DT控制訊號ODTC ON被輸入成爲邏輯高準 位。然後，來自第一 NAND閘ND1之第一控制訊號被輸出 200537515 成爲邏輯低準位；及來自第二NAN D閘ND2之第二控制訊 號被輸出成爲邏輯高準位。因此，第一 PMOS電晶體MP 2 和第一 NMOS電晶體MN2都導通。 然後，若第一電阻器R6的電阻和第二電阻器R8的電 阻相同，則共同節點A被供應一半準位的供應電壓，即1 /2 VDD。因此，共同節點A的阻抗等效於資料傳輸線的阻抗 ，其中資料傳輸線係來自於半導體記憶體裝置外部，被連 接到輸入-輸出墊DQ。例如，若資料傳輸線40的阻抗爲28 Ω (歐姆），則分別將第一和第二電阻器Ra和Rb設爲56Ω (歐姆），以使等效電阻設爲28Ω (歐姆）。 因此，在資料訊號經由輸入·輸出墊D Q，連續輸入到 輸入緩衝器3 0 0期間所產生的反射訊號，不會回到資料傳 輸線。反射訊號可以藉由晶片上終結電路1 0 0消失。然後 ，資料訊號可以傳輸到輸入緩衝器3 00，而沒有由於響應 前面的資料訊號之反射訊號所造成的干擾現象。 此外，因爲根據本發明包含在晶片上終結電路1 0 0之 控制方塊1 10，包含由兩個NAND閘構成之交互耦合閂， 所以拉升方塊120的第一 PMOS電晶體MP2和拉降方塊13〇 的第一 NMOS電晶體MN2係同時導通，即活化。換言之， 拉升方塊1 2 0和拉降方塊1 3 0係同時被致能。 同樣地，當晶片上終結訊號ODTC ON被輸入成爲邏輯 低準位，即被怠化時，控制方塊1 1 〇的第一和第二NAN D 閘，分別將第一和第二控制訊號，同時輸出到第一 PMOS 電晶體MP2和第一 NMOS電晶體MN2。因此，晶片上終結 200537515 方塊的拉升方塊120和拉降方塊130係同時被怠化。 於是，在根據本發明之半導體記憶體裝置中，如第2 圖之說明，發生在共同節點X之開關雜訊，可以藉由同時 導通或關閉拉升方塊1 2 0和拉降方塊1 3 0消除。換言之， 當晶片上終結電路1 〇〇導通或關閉，即活化或怠化時，在 該時間點會產生開關雜訊；然後，經由輸入-輸出墊DQ傳 輸的資料訊號可以更穩定地輸入到輸入緩衝器3 00。 第4圖爲說明根據本發明另一實施例之包含在半導體 記憶體裝置中之晶片上終結電路1 〇〇’的方塊圖。 如圖所示，晶片上終結電路1 00’和示於第3圖之晶片 上終結電路1 〇 〇類似。同樣地，晶片上終結電路1 0 0 ’也包 含拉升方塊1 2 0、拉降方塊1 3 0和控制方塊1 1 〇 ’。但是， 控制方塊1 l〇f具有第二反向器13和由兩個NOR閘構成之 交互耦合閂。第二反向器13係用以將 ODT控制訊號 ODTCON反向，然後將反向ODT控制訊號輸出到交互耦合 閂。 在此，交互耦合閂包含用以接收ODT控制訊號ODTCON ，然後將第一控制訊號輸出到拉升方塊120之第一 NOR閘 Ν Ο R 1，及用以接收第一控制訊號和輸出自第二反向器13 的反向ODT控制訊號，然後將第二控制訊號輸出到拉降方 塊130和第一 NOR閘NOR1之第二NOR閘NOR2。 除了晶片上終結電路1 0 0 ’中之交互耦合閂的結構之外 ，晶片上終結電路1 00’的操作和晶片上終結電路丨〇〇非常 類似；因此，省略關於晶片上終結電路1 〇 0，之操作的詳細 -14- 200537515 說明。 如上所述，具有根據本發明之晶片上終結電路的半導 體記憶體裝置，藉由同步化包含在晶片上終結電路中之兩 個開關元件的個別操作，即導通或關閉，就可以急劇性地 減少晶片上終結電路在被致能或失能時所產生的開關雜訊 。因此，半導體記憶體裝置可以穩定地接收，經由連接到 晶片上終結電路之墊輸入的資料訊號。 本申請書包含2004年5月6日向韓國專利局申請之韓 國專利公報第2004-3 1 970號的相關內容，此處將所有的內 容都納入參考。 本發明已對特別的實施例詳細說明，那些熟悉本項技 術之人士所做之各種不同的變化例和修正例，明顯將不脫 離本發明在後面之申請專利範圍所界定之精神和範圍。 【圖式簡單說明】 根據下面參考相關附圖之較佳實施例的說明，本發明 上述的和其他的目的與特徵將會變得很清楚，其中： 第1圖爲顯示用於習知系統之習知終結電路的方塊圖； 第2圖爲顯示根據本發一明實施例之包含在半導體記 憶體裝置中之晶片上終結電路的方塊圖； 第3圖爲顯示根據本發明另一實施例之包含在半導體 記憶體裝置中之晶片上終結電路的方塊圖；及 第4圖爲顯示根據本發明另一實施例之包含在半導體 記憶體裝置中之晶片上終結電路的方塊圖。 -15- 200537515 【主要元件符號說 10 1 1，60,200 20 21,70,300 3 0 40 5 0, 1 00,1 00' 8 0,400 110,110' 120 130

A，X

Da

Dr

Din D o u t

DQ

Ra

Rb R2 R4 R6 R8 明】 晶片組 輸出緩衝器 半導體記憶體裝置 輸入緩衝器 傳統終結電路 資料傳輸線 晶片上終結電路 記憶體核心區域 控制方塊 拉升方塊 拉降方塊 共同節點 資料訊號 反射訊號 輸入資料 輸出資料 輸入-輸出墊 第一電阻器 第二電阻器 第三電阻器 第四電阻器 第一電阻器 第二電阻器

-16- 200537515 MN 1 ,MN2 第一 NM0S電晶體 MP 1，MP2 第一 PM0S電晶體 ODTCON ODT 控制訊號 ND 1 第一 NAND 閘 ND2 第二 NAND 聞 11,12 第一 反向器 NOR1 第一 NOR聞 NOR2 第二 NOR鬧 •17-

Claims (1)

1. 200537515 十、申請專利範圍： 1 · 一種晶片上終結電路，其被耦合到一墊且包含在半導體 記億體裝置中，用以減少由於訊號反射現象所造成之干 擾，其包含： 一耦合在輸出節點和供應電壓之間的拉升方塊； 一耦合在輸出節點和接地電位之間的拉降方塊；及 一用以接收ODT控制訊號之控制方塊，以同時活化 拉升方塊和拉降方塊。 2 ·如申請專利範圍第1項之晶片上終結電路，其中該控制 方塊包含一用以反向ODT控制訊號之反向器。 3 .如申請專利範圍第2項之晶片上終結電路，其中該控制 方塊包含一交互耦合閂，用以接收ODT控制訊號和輸出 自反向器的反向ODT控制訊號，然後產生第一和第二控 制訊號，以同時活化拉升方塊和拉降方塊。 4 .如申請專利範圍第3項之晶片上終結電路，其中該交互 耦合閂包含： 第一 NAND閘，用以接收ODT控制訊號，然後輸出 第一控制訊號到拉升方塊；及 第二NAND閘，用以接收第一控制訊號和輸出自反 向器的反向ODT控制訊號，然後輸出第二控制訊號到拉 降方塊和第一 NAND閘。 5 .如申請專利範圍第3項之晶片上終結電路，其中該交互 耦合閂包含： 第一 NOR閘，用以接收ODT控制訊號，然後輸出 200537515 第一控制訊號到拉升方塊；及 第二NOR閘，用以接收第一控制訊號和輸出自反向 器的反向0DT控制訊號，然後輸出第二控制訊號到拉降 方塊和第一 NOR闇。 6 ·如申請專利範圍第3項之晶片上終結電路，其中拉升方 塊包含： 響應第一控制訊號而導通之第一電晶體，用以供應 供應電壓；及 一^親合在第一*電晶體和輸出節點之間的電阻器。 7 ·如申請專利範圍第6項之晶片上終結電路，其中拉降方 塊包含： 響應第二控制訊號而導通之第二電晶體，用以供應 接地電位；及 一耦合在第二電晶體和輸出節點之間的電阻器。 8 ·如申請專利範圍第7項之晶片上終結電路，其中第一電 阻器的電阻等於第二電阻器的電阻。 9 ·如申請專利範圍第8項之晶片上終結電路，其中第一電 晶體係Ρ Μ Ο S電晶體，而第二電晶體係Ν Μ Ο S電晶體。 1 0 . —種半導體記憶體裝置，包含： 許多輸入-輸出墊，用以輸入和輸出資料訊號或控制 訊號； 一內部方塊，用以響應寫入指令訊號而儲存許多資 料，和響應讀取指令訊號而輸出儲存資料；及 許多晶片上終結電路，其各自耦合到各個輸入-輸出 -19- 200537515 墊和內部區域’用以減少由於訊號反射現象所造成之干 擾， 其中該晶片上終結電路包含： 一耦合在輸出節點和供應電壓之間的拉升方塊； 一耦合在輸出節點和接地電位之間的拉降方塊；及 一用以接收ODT控制訊號之控制方塊，以同時活化 拉升方塊和拉降方塊。 1 1 .如申請專利範圍第i 〇項之晶片上終結電路，其中該控制 方塊包含一用以反向ODT控制訊號之反向器。 1 2 .如申請專利範圍第1 1項之晶片上終結電路，其中該控制 方塊包含一交互耦合閂，用以接收Ο D T控制訊號和輸出 自反向器的反向ODT控制訊號，然後產生第一和第二控 制訊號，以同時活化拉升方塊和拉降方塊。 1 3 ·如申請專利範圍第1 2晶片上終結電路，其中該交互耦合 閂包含： 第一 NAND閘，用以接收ODT控制訊號，然後輸出 第一控制訊號到拉升方塊；及 第二NAND閘，用以接收第一控制訊號和輸出自反 向器的反向ODT控制訊號，然後輸出第二控制訊號到拉 降方塊和第一 NAND閘。 1 4 .如申請專利範圍第1 2項之晶片上終結電路，其中該交互 耦合閂包含： 第一 NOR閘，用以接收ODT控制訊號，然後輸出 第一控制訊號到拉升方塊；及 -20- 200537515 第二nor閘，用以接收第一控制訊號和輸出自反向 器的反向0DT控制訊號，然後輸出第二控制訊號到拉降 方塊和第一 NOR鬧。 1 5 ·如申請專利範圍第1 2項之晶片上終結電路，其中拉升方 塊包含： 響應第一控制訊號而導通之第一電晶體，用以供應 供應電壓；及 耦合在第一電晶體和輸出節點之間的電阻器。 1 6 .如申請專利範圍第1 5項之晶片上終結電路，其中拉降方 ® 塊包含： 響應第二控制訊號而導通之第二電晶體，用以供應 接地電位；及 耦合在第二電晶體和輸出節點之間的電阻器。 1 7 ·如申請專利範圍第1 6項之晶片上終結電路，其中第一電-阻器的電阻等於第二電阻器的電阻。 1 8 ·如申請專利範圍第1 6項之晶片上終結電路，其中第一電 晶體係P Μ 0 S電晶體，而第二電晶體係n Μ 0 S電晶體。 -21-