TW200531267A - Semiconductor device and method for manufacturing the same - Google Patents

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TW200531267A
TW200531267A TW094104328A TW94104328A TW200531267A TW 200531267 A TW200531267 A TW 200531267A TW 094104328 A TW094104328 A TW 094104328A TW 94104328 A TW94104328 A TW 94104328A TW 200531267 A TW200531267 A TW 200531267A
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diffusion layer
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insulating film
semiconductor device
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Sougo Ohta
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Matsushita Electric Ind Co Ltd
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Description

200531267 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種影像感測器等之车墓雜 造方法。 +導體衣置及其製 【先前技術】 最近之半導體積體電路’為提高動作速度，例々、南 常的作法係使MQS型積體電路之閘極表面及_、= #之擴散層表面與鈦、銘、鎳等之高溶點金屬反應而全屬 石夕化物化。閘極的表面及源極、没極等之擴散層的表面若 金屬矽化物化，則MOS型積體電路可低電阻化，而可使 動作速度提高。又，基於元件特性與可靠性等之提言、 一晶片内區分為形成金屬矽化物的區域與未形成全:矽: 物的區域者日益增多。如此之技術，亦可用於晶片尺寸較 小之影像感測器等之半導體裝置。 圖14為表示影像感測器的構成之_例的示意圖。影像 感測器係於半導體基板·上具備有像素區域⑽、與含 用以驅動像純域2G2之㈣電路與訊號處理電路等^周 邊電路區域203。㈣電路與訊號處理電路等分別含有刪 構造之FET(field_effect transist〇r:場效電晶體於像素 區域2〇2巾，以：維形式排列著複數像素部201，各像素 部2 0 1含有發光二極體。 圖15,顯示像素部的截面構造。於p型半導體基板2〇〇 上設置有N型發光二極體之擴散層116,於擴散層116的 附近，設置有刪型電晶體之傳輸間ιΐ7。於此圖中，在 5 200531267 半導體基板200内之傳輸閘ln的掖私成1lr / 11 ’的擴散層116側之相反側 的附近，形成有 N 型擴散思 . 土 擴欢層（Floating Diffusion
Ampliefier)118。於擴散層ι16之傳給 丨寻祝閘117側的相反側之 附近，配置有元件分離膜104。元件分離冑1〇4係設置於 半導體基板200上。於元件分離膜1〇4上設置有配線ι〇ι。 傳輸閘117及配線101皆以多晶矽膜為主體。
近年來’為使影像感測器搭載於行動電話與數位相機 等，而著眼於影像感測器的像素尺寸（像素部的面積）之微 細化。又’於像素部201(參照圖14)中，除了發光二極體 之擴散層116、傳輸閘 1 〇 1側面之側壁間隔物 117及配線101之外，鄰接著配線 103亦為必要者。 上述側壁間隔物103,係作成為與周邊電路區域2〇3(參 照圖14)之MOS型電晶體的側壁間隔物為相同的構造。周 邊電路區域203之MOS型電晶體，藉由採用LDD(Ughtly doped drain)構造可抑制起因於熱載體所致的惡化。 又，於像素部201(參照圖14)中，形成有金屬矽化物 層105，用以達成傳輸閘117與配線1〇1之低電阻化。金 屬矽化物層105 ,不僅形成於配線1〇1及傳輸閘117的表 面，雖未示於圖15中，亦形成於像素部之電晶體（傳輸閘 U7除外）、及周邊電路區域203(參照圖14)的電晶體之源 極、汲極的表面。 另一方面，側壁間隔物103,係於傳輸閘117與配線1〇1 等之上形成Si〇2等之絕緣膜後，使絕緣膜進行異向性蝕刻 作回蝕來形成乃周知者。異向性蝕刻，係對配置於擴散層 6 ^200531267 116的正上方的絕緣膜1〇2於 行。if ϋ ^ 、先阻圖案覆蓋的狀態下進 丁里由在於，如此可避免於進行昱6 ^ 1 1 6报# μ μ 遲订異向性餘刻時在擴散層 1 1 6 Α成因蝕刻所致之受損声 啼八鈕 — 、g A例如，特開2002-190586 唬么報）。若於擴散層116形成 取相¥層，則在擴散層1 1 6經 光電轉換而蓄積的電荷q的一 ” + 士 4 ^ v#刀△Q會以洩漏電流的形 其結果’影像感測器之感度等之飽和特性會降低， 致使影像感測器之像素特性惡化。 ，、人16及_ 17就影像感測器 地加以說明。…示對絕緣膜108藉由異向性靡 回姓前的狀態，圖17表示對絕緣膜108藉由異向性敍刻 作回蝕之後的狀態。又，圖16及圖17，為圖15所示之習 知影像感測器的像素部之中的配線101及其周圍之放大的 載面圖。 如圖16所示般，於絕緣膜1〇8上形成光阻圖案ιι〇。 此時’藉由作為遮罩之光阻圖案110,將配線1〇1、絕緣 膜108之中的作為側壁間隔物i〇8b(參照圖17)之部分作成 _為未覆蓋之形態。於光阻圖案110之形成所用的光罩之配 置’須考慮光罩的對位偏差（誤差）而進行。上述偏差，具 體而言，為往配線10 1側之偏差，及往擴散層i i 6側之偏 差。因此，如圖17所示般，元件分離膜1 〇4，須作成為足 以確保有裕度106及裕度107之大小。 然而，為確保此等邊界（邊界106、邊界107)而將元件 分離膜104作成為較大，相對地，發光二極體之擴散層U6 會變小。發光二極體的擴散層116若變小，於擴散層 116 7 .200531267 中藉由光電轉換所產生的電荷量會變小，致會妨礙到影像 的感度之提高（高性能化）。又，於異向性蝕刻之時，必須 避免因蝕刻所致之於擴散層丨丨6產生損害之情形。因此， 在須以使配線101與絕緣膜108之中的作為側壁間隔物 l〇8b(參照圖17)的部分不被覆蓋的方式來形成光阻圖案 11〇的習知之製造方法中，無法藉由使擴散層116配置為 更接近元件分離膜104來使得影像感測器更加微細化。如 此般，於習知的影像感測器，欲更高性能化及微細化有困 φ 難，是問題之所在。 以上，係就習知的影像感測器所具有的問題點所作的 說明，惟，上述問題並非影像感測器所特有的問題，亦為 含有側壁間隔物與配置於其附近之擴散層的其他半導體裝 置之共通的問題。 【發明内容】 本發明之半導體裝置，係具備：半導體基板；設置於 半導體基板的一主面的元件分離膜；配置於該元件分離膜 鲁上之配線；形成於該半導體基板内且配置於該元件分離膜 附近之擴散層；以及自該半導體基板的該一主面側覆蓋該 擴散層之絕緣膜；該絕緣膜係進一步將該元件分離膜之該 擴散層附近之部分加以覆蓋，並與該配線之擴散層側之側 面鄰接。 本發明之半導體裝置之製造方法，係含有：製程（&)在 半導體基板的一主面上形成元件分離膜，在該元件分離膜 上形成配線’對違半導體基板注入雜質來於該元件分離膜 8 200531267 的附近形成擴散層，以至少將該元件分離膜、該配線及該 擴散層覆蓋的方式在該半導體基板之該一主面上形成絕緣 膜；以及製程⑻在該絕緣膜上形成光阻圖f，以該光阻圖 案作為遮罩，將該絕緣膜之一部分藉由異向性姓刻除去， 使該配線之至少-部分露出；該絕緣膜中，以配置於該配 線正上方的部分為第丨部分，以鄰接該第丨部分之段差部 為第2邛为，έ亥段差部所具之面包含弧面，且設於該元件 分離膜之該配線側的面中靠該擴散層側； 泰於該製程（b)中，以避開該第丨部分之至少一部分，而 將含有該絕緣膜中之該第2部分之至少一部分與配置於該 擴散層之正上方的部分的區域加以覆蓋的方式，在該絕緣 膜上形成該光阻圖案。 依據上述半導體裝置及其製造方法，即使例如減少半 ‘體基板中之元件分離膜之形成區域而增加擴散層之形成 區域，因蝕刻所致之擴散層的損害亦可避免。又，即使擴 散層配置於更接近於元件分離膜，仍可避免因蝕刻所致之 •擴散層之損害。因而，可達成半導體裝置之微細化或高性 能化。 又，配線的側面是指配線的厚度。 【實施方式】 以下，就本發明之實施形態用圖式加以說明。 (實施形態1) 圖1〜圖8，表示用以說明本發明之半導體裝置之製造 方法的一例之製程截面圖。本實施形態之半導體裝置，具 9 200531267 體而言，為具備有含複數像素部201之像素區域2〇2、包 含用以驅動像素區域202之驅動電路的周邊電路區域2〇3 之影像感測器(參照圖U)。圖！〜圖7,為用以說明像素部 20 1之配線及其周圍之製造方法的製程戴面圖。有關像素 部20丨之外的構成，係與圖15所示之習知的影像感測器 的像素部相同。圖8，為表示剛金屬矽化物化後的一部分、 及周邊電路區域的一部分之截面圖。 如圖1所示般，本實施形態之半導體裝置之製造方法 中，首先，於半導體基板1〇〇上，藉由L〇c〇s(L〇cai Oxidation 〇f Silicon:石夕局部氧化法）或如（shaU〇w
Isolation:淺槽分離法）形成元件分離膜4。元件分離膜4 例如包含Si02。 接著，對半導體基板1 〇〇注入砷、磷等之雜質離子， 形成發光二極體之擴散層丨6。發光二極體的一端部，係配 置於元件分離膜4之附近。擴散層16，係形成於自半導體 基板100的一表面稍入内部之處。發光二極體之擴散層 的‘電型，係與基板100之導電型相反。例如半導體基板 1 〇〇為P型之場合，擴散層16為N型。 接著’在元件分離膜4上形成配線1。配線1之形成， i丁、用N型之導電性聚矽膜。配線丨，係以自配線側俯視配 /、元件分離膜4時於配線的全周圍可看到元件分離膜 4的方式而形成在元件分離膜4上。圖丨中，配線丨之擴 政層16側的邊緣與元件分離膜4之擴散層16側的邊緣之 距離20為例如〇1 "爪。 10 200531267 又，另一方面 電路區域B對應部 極27(參照圖8)。
’於半導體基板100 位形成用以構成MOS 的一主面上的周邊 型電晶體28之間 接者，如圖2 % ^ ^ 散層16覆罢之方^ 以將元件分離膜4、配線卜擴 式形成絕緣膜8。絕緣臈8為例如以將丰 ¥體基板1GG的—主面的全面覆蓋之方式 緣膜8:覆”蓋著上述閉極零照圖…絕緣膜8為例： 矽氣化膜。、纟巴緣膜8可用CVD法形成。
以下，絕緣膜8之中配置於配線j的正上方之部分亦 稱為「第1部分8a」。又，絕緣膜8之中，鄰接於第i部 分8a之具有含有弧面以之段差部亦稱為「第2部分。 第2部分8b’係配置於元件分離膜4的配線i側的面乜 中靠擴散層16側4a，。 如圖2所示般，絕緣膜8厚度，較佳者設定成，第2 部分8b(段差部）的寬度L1為光阻圖案1〇(參照圖形成用 的光罩之對位精度（偏差）之2倍以上的長度。第2部分8b 之寬度L1，若有光罩之對位之精度的2倍以上之長度，則 就异因光罩對位之偏差，而使光阻圖案1〇(參照圖3)的邊 緣1 〇a朝配線1側的偏差成為最大，或邊緣丨〇a朝擴散層 16(圖3中之右側的擴散層）側之偏差成為最大，仍能以使 邊緣10a配置於第2部分8b(段差部）上的方式形成光阻圖 案10。 又’第2部分8b之寬度L1，係與後述之|虫刻製程中 形成之側壁間隔物3的寬度L2相等（參照圖4)。 11 200531267 其次，如圖3所示般，於絕緣膜8上形成光阻圖案 光阻圖案10,係以避開絕緣膜8 t之第i部分8a上而覆 蓋於包含帽8中之第2部分8b的一部分與形成於擴 政層16的正上方的部分之區域的方式，形成於絕緣膜8 上。光阻圖案1〇,於後述之姓刻製程中，以避免擴散層 1 6接觸電漿。 、曰 光阻圖案1〇之形成所用的光罩之配置，較佳者為，於 第2部分8b(段差部）的寬度L1之1/2的位置配置光阻圖案 • 10之邊緣l〇a。第2部分8b(段差部）的寬度L1，只要有為 光罩之對位的精度之2倍以上的長度，邊緣丨〇a於配線i 側之偏差可達到最大，或者，即使邊緣1〇a於擴散層16(圖 3中之右側的擴散層）側之偏差即使達到最大，亦能以使邊 緣10a配置於第2部分8b上的方式形成光阻圖案丨〇。 例如，於光罩之對位精度為1〇〇nm的場合，換言之， 光阻圖案10之自邊緣l〇a之指定位置起之偏離之最大為 l〇〇nm的場合，第2部分8b的寬度u，係設定為例如 _ 200nm。邊緣1 〇a之指定位置，係以例如光阻圖案丨〇的邊 緣l〇a與第2部分8b(段差部）之擴散層16側的邊緣之間的 長度12成為i〇〇nm，邊緣10a與配線i的側面la之間的 長度1 3成為1 〇〇nm之方式設定。 於本實施形態之半導體裝置之製造方法中，光罩之對 位之偏差，即使於配線1側達到最大，光阻圖案1 〇的邊 緣1 Oa，亦不會配置到配線1 (第1部分8勾的正上方。因而， 藉由後述之蝕刻製程，可將配線丨的絕緣膜（第丨部分8a) 12 200531267 全部除去，配線 屬秒化物化。 1之元件分離膜 4側之相反面的全面可金 接著1纽目㈣料料1絕_8的一部分 猎由異向性乾式蝕刻除去，如圖4 ,.v 口 H听不版，使配線1的元 件为離膜4側之相反面露出，並形 卫心成邠接於配線1側面之 側壁間隔物3。惟，由於糸ρ且岡安η 自^阻圖案IG(參照圖3)藉由姓刻 而復盍著作為側壁間隔物3之絕緣臈8(第2部分_的一 ，照圖3)，故上述侧壁間隔物3，如圖4所示般，成 為在通常的側壁間隔物（參照圖15 < 1〇3)之上更進一步形 成有角狀部3a的形狀。 / y 又於將絶緣膜8的-部分藉由異向性乾式钱刻除去， 線1露出’並形成側壁間隔物3之時，如圖8所示般， 於周邊^路區域B所包含之間極27的半導體基板側之相 反面會路出，亚且可同時形成與上述閘極27的側面鄰接 配置之側壁間隔物23。上述閘極27,係構成刪型電晶 體28。 〜又’於絕緣膜8之中之較作為側壁間隔物23之處更近 ，像素區域A側，配置有光阻圖案之其他的邊緣。因此， 岫接於閘極27的側面之侧壁間隔物23，係成為通常的形 T(參照圖！5之103)。鄰接於配線1的側面配置之側壁間 勿△ 3的見度L2(参照圖4)、與上述側壁間隔物23之寬度 L3(參照圖8)為相同。 -人如圖5所示般，使露出之配線1與高熔點金屬 應化成孟屬石夕化物5。此金屬矽化物$，通常係於配線1 13 -200531267 的表面藉由蒸鑛形成Ti4 c〇等之金屬膜，兩藉由對配線 1與金屬胺加熱來形成。上述金屬膜中之以未反應的狀態 殘留的部分係用含有氨與過氧化氫的混合液選擇性地除 去。 將絕緣膜的-部分藉由異向性姓刻除去之時所形成的 側壁間隔物3的角& Λβ 2 Λ , 角狀。卩3a，於剛要形成金屬矽化物5之前 ί剛形Γ❹化物5之後進行之表面淨化之時會緩緩地 文小’角狀部3a的高度會減低至無問題的程度。表面淨化 =之=劑，可用例如含有氨與過氧化氯的混合液或說 :二對露出的配線1之表面用潔淨劑進行潔 :::的製程中，只要將上述角狀部3a的一部分藉由上述潔 2溶解，則可抑制角狀部3a對半導體裝置的薄化之妨 制^於其後所進行之絕緣膜8的機械化學研磨（CMP) :小可容易地提高絕緣膜8的平坦度，其結果，於CMP I程後所進行之光微影術製程中之圖案的形成亦較容易。 圖8為表示形成金屬石夕化物5並進行表面淨化後時之 素區域A的一部分、及周邊電路區域B的—部分之截面 ®。圖8中之配線！為圖5中所示之配線工。 如圖8所示般，絕緣膜8係以覆蓋至與義型電曰 體之傳輸閑17的擴散層16靠近之端部的方式而形成。： =案Π)(參照圖城以覆蓋至傳輪開17之擴散層16側 ，方式形成，則圖"之配。的側壁間隔物3、 於擴散層i6的上方之絕緣膜8的一部分、及覆蓋傳 别閘Π的左側之端部的絕緣膜8之另一部分，係由一片 14 200531267 的矽氧化膜所構成。此矽氧化 傳輸開17的擴散層16側連續^配本線1的側面U至 又’傳輪閘π亦為經金屬者盍者半導體基板， 如此般，只要使光阻圖案1〇(參 傳輪閑Π的擴散層16側 …、θ Μ成為覆盍至 100 t A 邛，則即使例如半導體基板 配置到接= 區域增大，或進-步將擴散層16 之損傷。近於傳輸閘17’仍可避免因敍刻所致的擴散層 :目6所不般’在經金屬矽化物化之配線1及 ^錢 8 上用 CVD 法形成刪G(細。n PhGsph_s Silicate ,)膜19然後’如圖7所示般，藉由機械化學研磨（CMp) 使BPSG膜19的表面平坦化。BpsG膜19的下層若 凹凸大，貝，！则〇層19的凹凸亦大，则〇膜19之^坦 化須較費時。 於本實施形態中，側壁間隔物3、與設置於擴散層16 上的絕緣膜之一部分（參照圖8)，係以連續的丨片之矽氧 化膜形成。因此’於本實施形態中，相較於例如圖1 $所 不之習知例般以覆蓋側壁間隔物103與擴散層116之方式 設置的絕緣膜102為分離的場合，bpSg膜的下層之凹凸 車父小。因而，BPSG膜的平坦化亦較容易。其後的製程係 與習知者相同（參照例如，曰本專利特開平4_丨2568號公 報、特開2000-357786號公報）。 如上述般，於本實施形態之半導體裝置之製造方法中， 如圖2所示般，以至少覆蓋配線1、元件分離膜4、及發 15 200531267
光二極體之擴散居κ p L 、月文9 16的方式形成絕緣膜8，如圖3所示 避開第1部分8a卜夕$丨、, ^ 立 上之至^ 一邛分，以覆蓋含有絕緣膜8中 二 P刀8b之至少一部分與形成於擴散層16的正上方 P刀之區域的方式，於絕緣膜8上形成光阻圖帛Μ。因 ^ 即使於半導體基板100中之元件分離膜4之形 成區域減小而擴散層16之形成區域加大，仍可避免因蝕 刻所致之擴散層的損害。又，即使擴散層16配置於更接 、方、凡件/刀离隹膜4 Μ乃可避免因餘刻所致之擴散層i 6之損 _ 害。 因而，依據本實施形態之半導體裝置之製造方法，可 達成半導體裝置之微細化或高性能化 置為影像感測器的場合，可提供對入射光訊號之 之影像感測器。 圖1 3表不用本實施形態之半導體裝置之製造方法所製 ::的半導體裝置。如圖丨3所示般，本實施形態之半導體 衣置具備有·半導體基板100、設置於半導體基板 Φ纟I面上之元件分離膜4、配置於元件分離膜4上之配 線1形成於半導體基板1 〇〇内且配置於元件分離膜4的 附近之擴政層1 6、以及將擴散層1 6自半導體基板1 〇 〇之 上述一主面側覆蓋之絕緣膜8。此處，所謂之「附近」， 係扣作為發光二極體之擴散層丨6的洩漏特性不會受到元 件刀離膜4之影響，且發光二極體之動態範圍不會較預先 5又疋的值惡化的區域。 又，圖13所不之半導體裝置，為具備有：含複數像素 16 .200531267 邛201之像素區域2〇2、與含用以驅動像素區域2⑽之驅 動電路之周邊電路區域2〇3的影像感測器(參照圖14)。於 圖13中，擴散層16為含於像素部中之發光二極體的擴散 層配線1為像素部之配線。於像素部，在半導體基板i 00 的一主面上設置有傳輸閘17。傳輪閘17，係將擴散層16 夾在中間而與配線1配置於相反側。 又圖13中’ 5為金屬矽化物，19為BPSG膜，30 為孟屬層，3 1為保護膜（鈍化膜），32為丙烯酸樹脂層，33 # 為濾色片，34為微透鏡。 絕緣膜8，不僅覆蓋擴散層16的正上方，並進一步覆 里元件分離膜4之近於擴散層丨6的部分而與配線丨之接 近擴散層16的側面鄰接。於圖13所示之例中，絕緣膜8， 不僅只於擴散層16的正上方，亦進一步覆蓋元件分離膜4 之σ卩分，上述元件分離膜4之一部分，係配置於較配線 1更近於擴散層16的位置。又，絕緣膜8,係與面向配線 1的複數的側面之中的擴散層之面鄰接。 _ 本灵她形態之半導體裝置含有閘極2 7、與閘極2 7的 】面4接且與絕緣膜8同時形成之側壁間隔物2 3 (參照圖 8)。因而，絕緣膜8，可用與側壁間隔物23(參照圖8)之相 同的材料形成。 本實施形態之半導體裝置（影像感測器），由於係以上 述之製造方法製作，故於其製造過程中，擴散層1 6之惡 化得到抑制。因此，對入射光訊號之感度優異。 17的 如圖13所示般，絕緣膜8 ,以進一步將傳輸閘 17 •200531267 半導體基板100側相反面的一部分覆蓋之方式形成為佳。 理由在於’於半導體裝置之製造過程中，配置於傳輸閘i 7 的附近之擴散層1 6受蝕刻所致的損傷可得以抑制之故。 於圖13所示之例中，絕緣膜8，雖未形成於配線1的 元件分離膜4側之相反面上，惟，本實施形態之半導體裝 置並非限定於此種形態。絕緣膜8，亦能以進一步覆蓋配 線1的元件分離膜4側之相反面的一部分之方式形成。 (實施形態2) • 用圖9〜圖11，就本發明之半導體裝置之製造方法的 其他例加以說明。 本貫施形態之半導體裝置之製造方法，具體而言，所 衣ie之影像感測器具備有含複數像素部之像素區域、與含 用以驅動像素區域之驅動電路的周邊電路區域。 圖9表示影像感測器的製造方法中之形成光阻圖案的 製程；圖10表示將絕緣膜蝕刻後之形成金屬矽化物的製 矛壬。又，於目9及II 10巾，僅表示出於影像感測器的像 _素部中所含有的配線及其周圍。像素部之其他的構成，係 與圖15所示之習知的影像感測器相同。於本實施形態之 半導體裝置之製造方法中，有關形成光阻圖案之前及形成 金屬碎化物之後’係與實施形態1相同。 如圖9所示般’於本實施形態之製造方法中，係以不 僅覆蓋絕緣膜8之中之含有第2部分化與形成於擴散層16 之正上方的部分之區域，並覆蓋第i部分以的一部分的方 式在絕緣膜8上連續地形成光阻圖案丨〇。又，於圖9中， 18 *200531267 100為半導體基板’ 4為元件分離膜，i為像素部之配線。 光阻圖案之形成所用之光罩之對位之 荷度，例如為 HHhun的場合，光阻圖案1G之邊緣1Qa之自特定的位置起 之偏差之最大為100nme此場合，例如，光阻圖案Μ(光 罩）係以使邊緣l〇a與配線丨的擴散層側之側面Η之間的 長度14定為i2〇nm，使相對向之i對的邊 、 J攻碌1 〇a間的距離 15定為25Onm之方式而配置。 配線1之寬度21，為例如距離15與長度14的2倍相 •加所成之490nm。於本實施形態之半導體裝置之製造方法 中，一對的邊緣l〇a之間的距離（25〇nm)，係等於設計規則 所規疋之閘寬（配線寬）的最小值。因而，距離1 5與長度1 4 的2倍之和之49〇nm較設計規則中所規定之閘寬的最小值 大0 只要作成為此種配置，即使光罩（光阻圖案的邊緣 iOa)自特定的位置之偏差為最大（例如，1〇〇nm)的場合，光 阻圖案的邊緣10a，亦不會配置到擴散層1 6的正上方及藉 _由钱刻而成為側壁間隔物之第2部分8b(段差部）上。 又’於圖9所示之例子中，配線1的寬度21，為例如 49〇nm ’惟，本實施形態之半導體裝置之製造方法中，配 線1之寬度21並非限定於此。配線1之寬度21，較佳者 為，超過自光阻圖案10的邊緣10a之特定位置之偏差的最 大之2倍和設計規則所規定之配線寬的最小值之和。又， 配線之寬度21，較佳者為，低於元件分離膜之寬度22減 去自光阻圖案1〇的邊緣l〇a之特定位置之偏差的最大之2 19 .200531267 倍得到的差。具體而言，設計規則中所規定之配線寬的最 小值為例如250nm，例如，自光阻圖案i 〇的邊緣j 〇a之特 定位置之偏差的最大為8〇nm〜12〇nm，且，i對之邊緣i〇a 間的間隔15定為250nm之場合，配線之寬度21以41〇 nm 490nm為佳。對偏差以更大的餘裕考量，則以〜 530nm為佳。配線寬只要定為上述範圍内，即使光罩自特 定的位置的偏差達到最大，邊、緣l〇a亦可配置於配線！的 上方。藉此，可確實地避免因蝕刻所致的擴散層丨6之損 ⑩傷。 其-人，以光阻圖案1 〇作為遮罩，將絕緣膜8之一部分 藉由異向性乾式餘刻除去，如目i 〇所示般，使配線^的 邛刀路出，於配線1的側面形成側壁間隔物3。於與側 土門隔物3的形成之同時，亦形成與周邊電路區域内的電 晶體28之閘極27的側面鄰接之側壁間隔物23(參照圖8)。 /、人如圖1 〇所示般，使配線1的表面、與丁丨或c〇 广咼溶i屬反應幵^成金屬石夕化物5。同時使周邊電路 域的電晶體28(參照圖8)之源極—汲極區域、與以或c〇 寻之高熔點金屬反應形成金屬矽化物。此時，於發光二極 "擴政層16的正上方、浮動擴散放大器1 8(參照圖8)的 =上方配置有絕緣膜8。因此，擴散層16與浮動擴散放大 的1 8不會金屬矽化物化，因此，可避免因金屬矽化物化 所致之損傷。 於用圖9及圖1〇說明之例中，有關光阻圖案1〇，丨對 的邊緣10a間之間隔15(參照圖9),較配線i之寬度參 20 •200531267 照圖9)小’惟，於本實施形態之半導體裝置之製造方法中， 亚非限疋於此。光罩之自特定的位置之偏差即使成為最 大，於1對的邊緣1 〇a中夕_ τ之方的邊緣10a可配置於第2 部分8b上的範圍内，亦可如 刀J如下述般使間隔1 5加大，例如， 使間隔15作成為與配線1之寬度大致相等。只要使間 隔15加大’金屬石夕化物5(參照圖10)之形成區域亦變大， 可使配線1達成低電阻化。 圖11表示以使間隔15作成為與配線i之寬度相等的
方式作光罩之配置的場合 Jσ 於圖11所示之例中，光罩之 對位之偏差，於此圖中氧點+ α〒為朝右方達到最大。於圖11中，1 〇〇 為半導體基板，16為於氺-技舰 馬七光一極體之擴散層，4為元件分離 絕緣膜。此時，於，th岡由 ^ 、此圖中’先阻圖案10的左側之邊緣l〇a 係配置於第1部分8a f*，& + v , a上 而右側之邊緣1 〇a則配置於第2 部分8b上。 光罩之對位之偏差，即使於此圖中之左右的任一方向 成為最大，為了避開第i部分8,上之至少一部分，並以覆 蓋含有絕緣膜8中之第2部> 8b之至少一部分與形成於 擴政層16的正上方之部分的方式在絕緣膜8上形成光阻 圖案10 ’只需调整絕緣膜8的厚度，尤其是第2部分8b 的寬L1即可。 ，、人以光阻圖案1 〇作為遮罩，將絕緣膜8的一部分 藉由異向性乾式敍刻除去，如圖12所示般，使配線i露 出：形成與配、線i的側面鄰接之側壁間隔物3。同時亦形 成、周邊電路區域B的電晶體28之閘極27的側面鄰接之 21 * 200531267 側壁間隔物23(參照圖8)。於太者#及…t *此职 %尽貝轭形怨之半導體裝置之 製造方法中，與實施形態1的p人^ , 的％合相比，於剛形成側壁間 隔物3後之絕緣膜8的凹凸為軔士在 L ^ ^ 砀叙大，惟，於剛形成金屬矽 化物5之前或之後進行之表而、、备七〇士 衣面乎化之日丁，凹凸會逐漸變小 成為無問題的程度。
成為含有經金屬矽化物化與未經金屬矽化物化的部分。里 次，與實施形態i同樣地，在絕緣膜8上形成娜膜， 再對BPSG膜以CMP法平坦化。其後的製程係與習知者相 同。 接著，使配線1的表面與Ti、c〇等之高炼點金屬反 應形成金屬矽化物5。同時使周邊電路區域的電晶體28之 源極、汲極區域（參照圖8)、與Τι或c〇等之高炼點金屬 反應形成金屬矽化4勿5。本實施形態十，配線i之元件分 離膜4側之相反面之—部分經金屬硬化物化，上述相反面， 、如上述I，於本實施形態之製造方法中，㈣絕緣膜 8進行银刻使配線i的—部分露出之製程中，如圖u所示 #般，係以將絕緣臈8之中的含有第i部分8a之-部分、第 l部分8b、與形成於擴散㉟16之正上方的部分之區域覆 -之方式，在絕緣膜8上形成光阻圖帛1〇。因&，例如， 即使將半導體基板1〇〇甲之元件分離膜4之形成區域減小 而將擴政層1 6之形成區域加大，亦可避免因雀虫刻所致之 f散層之損傷。又，即使將擴散層16配置於更接近元件 刀離膜4 ’亦可避免因蝕刻所致之擴散層16之損傷。其結 果半V體裝置可微細化或高性能化，而可提供例如對入 22 •200531267 亦可避免因於金屬 射光訊號之感度高的影像感測器。又 石夕化物化所致之擴散層16之特L惡化 又，於實施形態 裝置，係舉影像感測 裝置並非限定於此， 憶裝置等。 及實施形態2中，作為半導體裝置 器為例作說明，惟，本發明之半導體 亦可為例如MOS系統LSI、半導體記 人
,擴放層16亦可以不是發光二極體之擴散層，而為 通“半導體積體電路之輪以電路料之擴散層。絕緣 膜8’除了石夕氧化膜之外，亦可用Si〇N、SiN等。 於本，兄明書之發明内容中所舉出之具體的實施形態， 〜止於用以清楚地說明本發明之技術内容者，而非用以限 等具體例中作狹義的解釋者，可在本發明精神與後 %載之申請專利範圍内作各種變更而實施。 【圖式簡單說明】 之半導體裝置之製造方法 之半導體裝置之製造方法 之半導體裝置之製造方法 之半導體裝置之製造方法 之半導體裝置之製造方法 圖1為用以說明實施形態 的一例之製程截面圖。 圖2為用以說明實施形態 的一例之製程截面圖。 圖3為用以說明實施形態 的一例之製程截面圖。 圖4為用以說明實施形態 的一例之製種截面圖。 圖5為用以說明實施形態 的一例之製裎截面圖。 23 2〇〇531267 的-例之：用以說明實施形態1之半導體裝置之製造方法 <I程截面圖。 圖7為用 裎截面圖 的—二8為用以說明實施形態1之半導體裝置 例之製程截面圖-圖 9 4用以說明實施形態2之半 例之製 的 @1 y ^ 例之彭？以說明實施形態、1之半導體裝置之製造方法 \表程哉品国 之製造方法 之製造方法 種截面圖。 圖10 i 馮用以說明實施形態2之半導體梦w 的一例之萝萨共 卞予體衣置 衣柽裁面圖。 圖11為用以說明實施形態2之半導體 例之製程戴面圖。 圖12 i 的m 說明實施形態2之半導體裝置之製造方法 〈氣裎截面圖。 之製造方法 之製造方法 圖13 i 面圖 圖 。〜用以說明本發明之半導體裝置的一例之構成截 圖14 為習知之影像感測器之示意構成圖。 圖 15 炎 马用以說明習知之影像感測器的像素部之截面 圖 16 ϋ 周圍 #马用以說明有關圖15所示之像素部之配線及其
错由異向性蝕刻對絕緣膜進行蝕刻之 裎戴面圖。 丨月〜扪I 圖 17 炎 馬用以說明有關圖15所示之像素部之配線及Α 网圍之w "" 曰田異向性蝕刻對絕緣膜進行蝕刻之後的情形的製 24 200531267 程截面圖。 【主要元件符號說明】 1 配線 la 配線的側面 3 側壁間隔物 3a 角狀部 4 元件分離膜 4a 元件分離膜之配線側的面 4a’ 元件分離膜之配線側的面中靠擴散層側 5 金屬矽化物 8 絕緣膜 8a 第1部分 8b 第2部分 8c 孤面 10 光阻圖案 10a 邊緣 12 光阻圖案的邊緣與第2部分（段差部）之擴散層側 端之間的長度 13 邊緣與配線的側面之間的長度 14 邊緣與配線之擴散層側的側面之間的長度 15 對向之一對邊緣間之距離 16 擴散層 17 傳輸閘 18 浮動擴散放大器 25 200531267 19 BPSG 膜 20 配線之擴散層側之邊緣與元件分離膜之擴散層 側的邊緣之距離 21 配線之寬度 22 元件分離膜之寬度 23 側壁間隔物 27 閘極 28 電晶體 30 金屬層 31 保護膜（鈍化膜） 32 丙烯酸樹脂層 33 濾色片 34 微透鏡 100、200 半導體基板 101 配線 102 絕緣膜 103 側壁間隔物 104 元件分離膜 105 金屬矽化物層 116 擴散層 117 傳輸閘 118 N型擴散層 201 像素部 202 像素區域 26 200531267 203 周邊電路區域 L1 第2部分（段差部）之寬度 的寬度 L2 鄰接配線的側面配置之側壁間隔 L3 側壁間隔物之寬度 A 像素區域 B 周邊電路區域
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Claims (1)

  1. 200531267 十、申請專利範圍： 1 · 一種半導體裝置，係具備： 半導體基板； 設置於半導體基板的一主面的元件分離膜； 配置於該元件分離膜上之配線； 形成於該半導體基板内且配置於該元件分離膜附近之 擴散層；以及 自該半導體基板的該一主面側覆蓋該擴散層之絕緣 _ 膜； 該絕緣膜係進一步將該元件分離膜之該擴散層附近之 部分加以覆蓋，並與該配線之擴散層側之側面鄰接。 2·如申請專利範圍第1項之半導體裝置，其中該絕緣 膜係進一步覆蓋該配線之元件分離膜側之相反面的一部 1項之半導體裝置，其中，該半
    3 ·如申請專利範圍第 導體裝置係影像感測器， 以驅動該像素區域的驅動電路。
    部之配線。
    28 • 200531267 之相反面的一部分。 6·如申請專利範圍第3項之半導體裝置，其令，該周 邊電路區域含有：閘極、以及與該閘極的側面鄰接配置之 側壁間隔物。 7·如申請專利範圍第1項之半導體裝置，其中，該配 線之元件分離膜側的相反面之一部分經施行金屬矽化物 化。 8· —種半導體裝置之製造方法，係含有： 製程（a)在半導體基板的一主面上形成元件分離膜，在 該元件分離膜上形成配線，對該半導體基板注入雜質來於 該元件分離膜的附近形成擴散層，以至少將該元件分離 膜、該配線及該擴散層覆蓋的方式在該半導體基板之該— 主面上形成絕緣膜；以及 製程（b)在該絕緣膜上形成光阻圖案，以該光阻圖案作 為遮罩，將該絕緣膜之一部分藉由異向性蝕刻除去，使該 配線之至少一部分露出； ，以配置於該配線正上方的部分為第丨部 1部分之段差部為第2部分；該段差部所 ，且設於該元件分離膜之該配線側的面中 該絕緣膜中 分，以鄰接該第 具之面包含弧面 靠該擴散層側； 於該製程（b)中，以避開該第i部分之至少一部分，而 :^有。亥、、、巴緣膜中之該第2部分之至少一部分與配置於該 擴放層之正上方的部分的區域加以覆蓋的方式，在該絕緣 膜上形成該光阻圖案。 29 .200531267 9·如申清專利範圍第8項之半導體裝置之製造方法， 係於該製程fb)中，r/、# ^ 1 )Ψ 以進一步覆蓋該第1部分的方式在該絕 緣膜上形成該光阻圖案。 1〇·如申請專利範圍第8項之半導體裝置之製造方 法，係用以製造影像感測器，該影像感測器係具備：含複 數像素4之像素區域、以及含用以驅動該像素區域的驅動 電路的周邊電路區域。 •如申請專利範圍第1Q項
    έ ’、中α亥擴散層為各像素部中所含之發光二極體之擴 散層，該配線為各像素部中所含之配線。 〃 12·如申請專利範圍第1〇項之半導體裝置之製造方 法’㈣該製程⑷中’於該擴散層的附近，在該半導體基 板之方的主面上形成傳輸閘’並以覆蓋該傳輸閘的方式 形成該絕緣膜；於該制 、％ ()中，將該傳輸閘接近該擴散 層的h加以覆蓋之方式在該絕緣膜上形成該光阻圖案。 法，^°中請專利範㈣1G帛之半導體裝置之製造方 區诚的^ 4私⑷中’在該半導體基板之成為該周邊電路 區或的邛位形成閘極， 膜盍㈣極之方式形成該絕緣 H亥製程⑻中’使得該配線的至 閘極露出。 丨刀路出並使侍 法，係進利範圍第8項之半導體裝置之製造方 t,(〇)%；, 絕緣膜的-部分V::i中之該7劑，來將製程(b)中該 一向性蝕刻除去時所形成的角狀部加 30 200531267 以溶解。 十一、圖式： 如次頁
    31
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100984927B1 (ko) 2003-04-29 2010-10-01 크로스텍 캐피탈, 엘엘씨 씨모스 이미지센서의 제조방법
US20070108546A1 (en) * 2005-11-15 2007-05-17 Canon Kabushiki Kaisha Photoelectric converter and imaging system including the same
KR100731099B1 (ko) * 2005-12-28 2007-06-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
KR100773351B1 (ko) 2006-09-20 2007-11-05 삼성전자주식회사 반도체 집적 회로배선들 및 그의 형성방법들
US7611985B2 (en) * 2006-09-20 2009-11-03 Intel Corporation Formation of holes in substrates using dewetting coatings
US7656230B2 (en) * 2008-03-21 2010-02-02 Qualcomm, Incorporated Quadrature output low noise transconductance amplifier having differential input
KR102414038B1 (ko) * 2015-09-16 2022-06-30 에스케이하이닉스 주식회사 수직 전송 게이트를 갖는 이미지 센서 및 그 제조방법
TWI768635B (zh) * 2021-01-04 2022-06-21 力晶積成電子製造股份有限公司 金屬氧化物半導體電晶體的製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2945440B2 (ja) 1990-05-02 1999-09-06 シャープ株式会社 固体撮像装置の製造方法
NL1001657C2 (nl) * 1995-11-15 1997-05-21 Avery Dennison Corp Zelfklevende film.
US6025270A (en) 1997-02-03 2000-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Planarization process using tailored etchback and CMP
KR19980084299A (ko) * 1997-05-22 1998-12-05 윤종용 세정 능력을 갖는 산화막 식각용액 제조방법
JP3410016B2 (ja) * 1998-03-31 2003-05-26 株式会社東芝 増幅型固体撮像装置
US6583438B1 (en) 1999-04-12 2003-06-24 Matsushita Electric Industrial Co., Ltd. Solid-state imaging device
JP2000357786A (ja) 1999-04-12 2000-12-26 Matsushita Electric Ind Co Ltd 固体撮像装置
US6333205B1 (en) 1999-08-16 2001-12-25 Micron Technology, Inc. CMOS imager with selectively silicided gates
US6339248B1 (en) * 1999-11-15 2002-01-15 Omnivision Technologies, Inc. Optimized floating P+ region photodiode for a CMOS image sensor
JP2001217319A (ja) * 2000-02-04 2001-08-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3782297B2 (ja) * 2000-03-28 2006-06-07 株式会社東芝 固体撮像装置及びその製造方法
JP3719939B2 (ja) * 2000-06-02 2005-11-24 シャープ株式会社 アクティブマトリクス基板およびその製造方法ならびに表示装置および撮像装置
JP2002158359A (ja) * 2000-11-21 2002-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002190586A (ja) 2000-12-22 2002-07-05 Mitsubishi Electric Corp 固体撮像装置およびその製造方法
JP2002198443A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置及びその製造方法
JP4541666B2 (ja) 2002-06-20 2010-09-08 三星電子株式会社 イメージセンサ及びその製造方法
KR100512177B1 (ko) * 2002-06-20 2005-09-02 삼성전자주식회사 이미지 센서 및 그 제조방법
US6617241B1 (en) 2003-01-15 2003-09-09 Institute Of Microelectronics Method of thick film planarization

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