KR20060041753A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치는, 반도체 기판과, 반도체 기판의 한 쪽 주면에 설치된 소자 분리막과, 소자 분리막 상에 배치된 배선과, 반도체 기판 내에 형성되고 소자 분리막의 근방에 배치된 확산층과, 확산층을 반도체 기판의 한 쪽 주면 측으로부터 덮는 절연막을 구비하고 있다. 절연막은, 소자 분리막의 확산층에 가까운 부분을 더 덮고, 배선의 확산층에 가까운 측면과 접하고 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 실시형태 1의 반도체 장치의 제조 방법의 일례를 설명하는 일 공정 단면도이다.
도 2는 실시형태 1의 반도체 장치의 제조 방법의 일례를 설명하는 일 공정 단면도이다.
도 3은 실시형태 1의 반도체 장치의 제조 방법의 일례를 설명하는 일 공정 단면도이다.
도 4는 실시형태 1의 반도체 장치의 제조 방법의 일례를 설명하는 일 공정 단면도이다.
도 5는 실시형태 1의 반도체 장치의 제조 방법의 일례를 설명하는 일 공정 단면도이다.
도 6은 실시형태 1의 반도체 장치의 제조 방법의 일례를 설명하는 일 공정 단면도이다.
도 7은 실시형태 1의 반도체 장치의 제조 방법의 일례를 설명하는 일 공정 단면도이다.
도 8은 실시형태 1의 반도체 장치의 제조 방법의 일례를 설명하는 일 공정 단면도이다.
도 9는 실시형태 2의 반도체 장치의 제조 방법의 일례를 설명하는 일 공정 단면도이다.
도 10은 실시형태 2의 반도체 장치의 제조 방법의 일례를 설명하는 일 공정 단면도이다.
도 11은 실시형태 2의 반도체 장치의 제조 방법의 일례를 설명하는 일 공정 단면도이다.
도 12는 실시형태 2의 반도체 장치의 제조 방법의 일례를 설명하는 일 공정 단면도이다.
도 13은 본 발명의 반도체 장치의 일례를 설명하는 구성 단면도이다.
도 14는 종래의 이미지 센서의 개략 구성도이다.
도 15는 종래의 이미지 센서의 화소부를 설명하는 단면도이다.
도 16은 도 15에 도시한 화소부에 포함되는 배선 및 그 주위에 대해서, 이방성 에칭에 의해 절연층을 에치백하기 전의 상태를 설명하는 공정 단면도이다.
도 17은, 도 15에 도시한 화소부에 포함되는 배선 및 그 주위에 대하여, 이방성 에칭에 의해 절연층을 에치백한 후의 상태를 설명하는 공정 단면도이다.
본 발명은, 이미지 센서 등의 반도체 장치 및 그 제조 방법에 관한 것이다.
최근의 반도체 집적 회로는, 동작 속도를 향상시키기 위해서, 예컨대, MOS형 집적 회로의 게이트 전극의 표면 및 소스 드레 인등의 확산층의 표면을, 티타늄, 코발트, 니켈 등의 고 융점 금속과 반응시켜 실리사이드화하는 것이 일반적으로 행하여지고 있다. 게이트 전극의 표면 및 소스 드레인 등의 확산층의 표면을 실리사이드화하면, MOS형 집적 회로를 저 저항화할 수 있어, 동작 속도를 향상시킬 수 있다. 또한, 디바이스 특성이나 신뢰성 등의 향상의 요청으로부터, 하나의 칩 내에서, 실리사이드를 형성하는 영역과, 실리사이드를 형성하지 않는 영역으로 나뉘어지는 일이 많아지고 있다. 이러한 기술은, 칩 치수가 작은 이미지 센서 등의 반도체 장치에도 이용되고 있다.
도 14는, 이미지 센서의 구성의 일례를 도시하는 개략도이다. 이미지 센서는, 반도체 기판(200) 상에, 화소 영역(202)과, 화소 영역(202)을 구동시키기 위한 구동 회로나 신호 처리 회로 등을 포함하는 주변 회로 영역(203)을 구비하고 있다. 구동 회로나 신호 처리 회로 등은 각각, MOS구조의 FET(field-effect transistor)를 포함하고 있다. 화소 영역(202)에서는, 복수의 화소부(201)가 이차원적으로 배열되어 있고, 각 화소부(201)는 포토다이오드를 포함하고 있다.
도 15에, 화소부의 단면 구조를 도시하고 있다. P형 반도체 기판(200)에, N형 포토다이오드의 확산층(116)이 설치되고, 확산층(116)의 근방에는, MOS형 트랜지스터의 전송 게이트(117)가 설치되어 있다. 이 도면에서, 반도체 기판(200) 내의, 전송 게이트(117)의 확산층(116) 측의 반대측의 근방에는, N형 확산층(플로팅·디퓨젼·앰프:Floating Diffusion Amplifier)(118)이 형성되어 있다. 확산층 (116)의 전송 게이트(117) 측의 반대측의 근방에는, 소자 분리막(104)이 배치되어 있다. 소자 분리막(104)은 반도체 기판(200)에 설치되어 있다. 소자 분리막(104) 상에는 배선(101)이 설치되어 있다. 전송 게이트(117) 및 배선(101)은 모두, 폴리실리콘막을 주체로 하고 있다.
최근, 이미지 센서를 휴대전화나 디지털 스틸 카메라 등에 탑재하기 위해서, 이미지 센서의 화소 사이즈(화소부의 면적)의 미세화가 진행되고 있다. 또한, 화소부(201)(도 14 참조)에서는, 포토다이오드의 확산층(116), 전송 게이트(117) 및 배선(101) 이외에, 배선(101)의 측면에 접하는 사이드월 스페이서(103)가 필요해지고 있다.
상기 사이드월 스페이서(103)는, 주변 회로 영역(203)(도 14 참조)의 MOS형 트랜지스터의 사이드월 스페이서와 동일한 구조를 하고 있다. 주변 회로 영역(203)(도 14 참조)의 MOS형 트랜지스터는, LDD(lightly doped drain) 구조를 채용함으로써 핫 캐리어에 의한 열화가 억제되고 있다.
또한, 화소부(201)(도 14 참조)에서는, 전송 게이트(117)나 배선(101)의 저 저항화를 위해, 실리사이드층(105)이 형성되어 있다. 실리사이드층(105)은, 배선(101) 및 전송 게이트(117)의 표면뿐만 아니라, 도 15에는 도시하고 있지 않지만, 화소부의 트랜지스터(전송 게이트(117)를 제외한다), 및 주변 회로 영역(203)(도 14 참조)의 트랜지스터의 소스 드레인의 표면에도 형성되어 있다.
그런데, 사이드월 스페이서(103)는, 전송 게이트(117)나 배선(101) 등의 위 에 SiO2 등의 절연막을 형성한 후, 절연막을 이방성 에칭에 의해서 에치백함으로써 형성되는 것은 잘 알려져 있다. 이방성 에칭은, 확산층(116)의 바로 위에 배치된 절연막(102)을 레지스트 패턴으로써 덮은 상태로 행하여진다. 이방성 에칭 시에, 확산층(116)에 에칭에 의한 데미지층이 형성되는 것을 회피하기 위해서이다(예컨대, 일본국 특개 2002-190586호 공보 참조). 확산층(116)에 데미지층이 형성되면, 확산층(116)에서 광전 변환하여 축적된 전하(Q)의 일부(ΔQ)가, 리크 전류로서 상실된다. 그 결과, 이미지 센서의 감도 등의 포화 특성이 저하하게 되어, 이미지 센서의 화소 특성이 열화하여 버린다.
다음으로, 도 16 및 도 17을 이용하여 이미지 센서의 제조 방법을 구체적으로 설명한다. 도 16은, 이방성 에칭에 의해 절연막(108)을 에치백하기 전의 상태를, 도 17은 이방성 에칭에 의해 절연막(108)을 에치백한 후의 상태를 도시하고 있다. 또한, 도 16 및 도 17은, 도 15에 도시한 종래의 이미지 센서의 화소부 중, 배선(101) 및 그 주위를 확대한 단면도이다.
도 16에 도시하는 것과 같이, 절연막(108) 상에 레지스트 패턴(110)을 형성한다. 이 때, 마스크로서의 레지스트 패턴(110)에 의해, 배선(101)이나, 절연막(108) 중 사이드월 스페이서(108b)(도 17 참조)가 되는 부분이 덮이지 않도록 한다. 레지스트 패턴(110)의 형성에 이용되는 포토마스크의 레이아웃은, 포토마스크의 위치 맞춤의 어긋남(오차)을 고려하여 이루어진다. 상기 어긋남은, 구체적으로는, 배선(101) 측으로의 어긋남, 및 확산층(116) 측으로의 어긋남이다. 그 때문에, 도 17에 도시한 것과 같이, 소자 분리막(104)에 대해서는, 마진(106) 및 마진 (107)을 확보할 수 있는 크기가 된다.
그러나, 이들 마진(마진(106), 마진(107))을 확보하기 위해서, 소자 분리막(104)을 크게 하면, 그 대신에, 포토다이오드의 확산층(116)이 작아진다. 포토다이오드의 확산층(116)이 작아지면, 확산층(116)에서 광전 변환에 의해 발생하는 전하량이 작아져, 화상의 감도의 향상(고성능화)이 저해된다. 또한, 이방성 에칭 시에, 에칭에 의해 확산층(116)에 데미지가 생기는 것을 피할 필요가 있다. 그 때문에, 배선(101)이나, 절연막(108) 중 사이드월 스페이서(108b)(도 17참조)가 되는 부분이 덮이지 않도록 레지스트 패턴(110)을 형성하는, 종래의 제조 방법에서는, 확산층(116)을 소자 분리막(104)의 보다 가까이에 배치함으로써 이미지 센서를 보다 미세화할 수는 없었다. 이와 같이, 종래의 이미지 센서에서는, 한층 높은 고성능화 및 미세화가 곤란하다는 문제가 있었다.
이상, 종래의 이미지 센서가 갖는 문제점을 설명하였으나, 상기 문제는 이미지 센서 특유의 문제가 아니라, 사이드월 스페이서와 그 근방에 배치된 확산층을 포함하는 다른 반도체 장치에도 공통되는 문제이다.
본 발명의 반도체 장치는,
반도체 기판과,
반도체 기판의 한 쪽 주면에 설치된 소자 분리막과,
상기 소자 분리막 상에 배치된 배선과,
상기 반도체 기판 내에 형성되고 상기 소자 분리막의 근방에 배치된 확산층 과,
상기 확산층을 상기 반도체 기판의 상기 한 쪽 주면 측으로부터 덮는 절연막을 구비하고,
상기 절연막은, 상기 소자 분리막의 상기 확산층에 가까운 부분을 더 덮고, 상기 배선의 상기 확산층에 가까운 측면과 접하고 있다.
본 발명의 반도체 장치의 제조 방법은,
(a)반도체 기판의 한 쪽 주면에 소자 분리막을 형성하고, 상기 소자 분리막 상에 배선을 형성하고, 상기 반도체 기판에 불순물 이온을 주입하여 상기 소자 분리막의 근방에 확산층을 형성하여, 적어도 상기 소자 분리막, 상기 배선 및 상기 확산층을 덮도록 상기 반도체 기판의 상기 한 쪽 주면 상에 절연막을 형성하는 공정과,
(b)상기 절연막 상에 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로 하여 상기 절연막의 일부를 이방성 에칭에 의해서 제거하여, 상기 배선의 적어도 일부를 노출시키는 공정을 포함하고,
상기 절연막 중, 상기 배선의 바로 위에 배치된 부분을 제1 부분으로 하고, 상기 제1 부분에 인접하고, R면을 포함하는 면을 가지고, 또한 상기 소자 분리막의 상기 배선 측의 면 중 상기 배선보다도 상기 확산층 측에 배치된 단차부를 제2 부분으로 하면,
상기 공정(b)에서, 상기 제1 부분의 적어도 일부는 피하고, 상기 절연막 중 상기 제2 부분의 적어도 일부와 상기 확산층의 바로 위에 배치된 부분을 포함하는 영역을 덮도록, 상기 레지스트 패턴을 상기 절연막 상에 형성한다.
상기 반도체 장치 및 그 제조 방법에 의하면, 예컨대, 반도체 기판에서의 소자 분리막의 형성 영역을 줄여 확산층의 형성 영역을 크게 하여도, 에칭에 의한 확산층의 데미지를 회피할 수 있다. 또한, 확산층을 소자 분리막의 보다 가까이에 배치하여도, 에칭에 의한 확산층의 데미지를 회피할 수 있다. 따라서, 반도체 장치의 미세화 또는 고성능화가 가능해진다.
한편, 배선의 측면이란, 배선의 두께를 이루는 면이고, 배선의 확산층측의 측면이란, 복수의 측면 중 확산층에 면하는 면이다.
이하, 본 발명의 실시형태에 관하여 도면을 이용하여 설명한다.
(실시형태 1)
도 1∼도 8은, 본 발명의 반도체 장치의 제조 방법의 일례를 설명하는 일 공정 단면도를 도시하고 있다. 본 실시형태의 반도체 장치는, 구체적으로는, 복수의 화소부(201)를 포함하는 화소 영역(202)과, 화소 영역(202)을 구동시키기 위한 구동 회로를 포함하는 주변 회로 영역(203)을 구비한 이미지 센서이다(도 14 참조). 도 1∼도 7은, 화소부(201)에 포함되는 배선 및 그 주위의 제조 방법을 설명하는 공정 단면도이다. 화소부(201)의 다른 구성에 관해서는, 도 15에 도시한 종래의 이미지 센서의 화소부와 동일하다. 도 8은, 실리사이드화 직후의 화소 영역의 일부, 및 주변 회로 영역의 일부를 도시하는 단면도이다.
도 1에 도시하는 것과 같이, 본 실시형태의 반도체 장치의 제조 방법에서는, 우선, 반도체 기판(100)에, LOCOS(Local Oxidation of Silicon:실리콘 국소 산화 법) 또는 STI(Shallow Trench Isolation : 얕은 홈 분리법)으로써 소자 분리막(4)을 형성한다. 소자 분리막(4)은, 예컨대, SiO2를 포함한다.
다음으로, 반도체 기판(100)에, 비소, 인 등의 불순물 이온을 주입하여, 포토다이오드의 확산층(16)을 형성한다. 포토다이오드의 한 쪽 단부는, 소자 분리막(4)의 근방에 배치된다. 확산층(16)은, 반도체 기판(100)의 한 쪽 표면으로부터 내부로 조금 들어간 개소에 형성한다. 포토다이오드의 확산층(16)의 도전형은, 반도체 기판(100)의 도전형과는 반대이다. 반도체 기판(100)이, 예컨대, P형인 경우, 확산층(16)은 N형이다.
다음으로, 소자 분리막(4) 상에, 배선(1)을 형성한다. 배선(1)의 형성에는, 예컨대, N형의 도전성 폴리실리콘막을 이용한다. 배선(1)은, 배선(1)과 소자 분리막(4)을 배선 측으로부터 평면에서 보았을 때에, 배선의 전체 주위에 소자 분리막(4)이 보이도록 소자 분리막(4) 상에 형성한다. 도 1에서, 배선(1)의 확산층(16) 측의 에지와 소자 분리막(4)의 확산층(16) 측의 에지의 거리(20)는, 예컨대, 0.1㎛로 한다.
또한, 한편, 반도체 기판(100)의 한 쪽 주면 상의 주변 회로 영역(B)이 되는 개소에 MOS형 트랜지스터(28)를 구성하는 게이트 전극(27)을 형성한다(도 8 참조).
다음으로, 도 2에 도시하는 것과 같이, 소자 분리막(4), 배선(1), 확산층(16)을 덮도록, 절연막(8)을 형성한다. 절연막(8)은, 예컨대, 반도체 기판(100)의 한 쪽 주면의 전면을 덮도록 형성한다. 따라서, 절연막(8)은, 상기 게이트 전극(27)(도 8 참조)도 덮고 있다. 절연막(8)은, 예컨대, 실리콘 산화막이다. 절연막 (8)은, 예컨대, CVD법으로써 형성할 수 있다.
이하, 절연막(8) 중, 배선(1)의 바로 위에 배치된 부분을 「제1 부분(8a)」이라고도 한다. 또한, 절연막(8) 중, 제1 부분(8a)에 인접하고 있고, R면(8c)을 포함하는 면을 갖는 단차부를 「제2 부분(8b)」이라고도 한다. 제2 부분(8b)은, 소자 분리막(4)의 배선(1) 측의 면(4a) 중의 배선(1)보다도 확산층(16) 측(4a’)에 배치되어 있다.
도 2에 도시하는 것과 같이, 절연막(8)의 두께는, 제2 부분(8b)(단차부)의 폭(L1)이, 레지스트 패턴(10)(도 3 참조)의 형성에 이용되는 포토마스크의 위치 맞춤의 정밀도(어긋남)의 2배 이상의 길이가 되도록 설정하는 것이 바람직하다. 제2 부분(8b)의 폭(L1)이, 포토마스크의 위치 맞춤의 정밀도의 2배 이상의 길이를 갖고 있으면, 포토마스크의 위치 맞춤의 어긋남에 의해서, 레지스트 패턴(10)(도 3 참조)의 에지(10a)의 배선(1) 측으로의 어긋남이 최대가 되거나, 또는, 에지(10a)의 확산층(16)(도 3에서 우측의 확산층) 측으로의 어긋남이 최대가 되더라도, 에지(10a)가 제2 부분(8b)(단차부) 상에 배치되도록 레지스트 패턴(10)을 형성할 수 있기 때문이다.
한편, 제2 부분(8b)의 폭(L1)은, 후술하는 에칭 공정에서 형성되는 사이드월 스페이서(3)의 폭(L2)과 동일하다(도 4 참조).
다음으로, 도 3에 도시하는 것과 같이, 절연막(8) 상에 레지스트 패턴(10)을 형성한다. 레지스트 패턴(10)은, 절연막(8) 중 제1 부분(8a) 위는 피하고, 절연막(8) 중 제2 부분(8b)의 일부와 확산층(16)의 바로 위에 형성된 부분을 포함하는 영 역을 덮도록, 절연막(8) 상에 형성한다. 레지스트 패턴(10)은, 후술하는 에칭 공정에서, 확산층(16)을 플라즈마로부터 보호한다.
레지스트 패턴(10)의 형성에 이용되는 포토마스크의 레이아웃은, 제2 부분(8b)(단차부)의 폭(L1)의 1/2의 위치에, 레지스트 패턴(10)의 에지(10a)가 배치되도록 이루어지는 것이 바람직하다. 제2 부분(8b)(단차부)의 폭(L1)이, 포토마스크의 위치 맞춤의 정밀도의 2배 이상의 길이를 갖고 있으면, 에지(10a)의 배선(1) 측으로의 어긋남이 최대가 되거나, 또는 에지(10a)의 확산층(16)(도 3에서 우측의 확산층) 측으로의 어긋남이 최대가 되더라도, 에지(10a)가 제2 부분(8b) 상에 배치되도록 레지스트 패턴(10)을 형성할 수 있다.
예컨대, 포토마스크의 위치 맞춤의 정밀도가 100㎚인 경우, 환언하면, 레지스트 패턴(10)의 에지(10a)의 원하는 위치로부터의 어긋남의 최대가 100㎚인 경우, 제2 부분(8b)의 폭(L1)은, 예컨대, 200㎚로 설정된다. 에지(10a)의 원하는 위치는, 예컨대, 레지스트 패턴(10)의 에지(10a)와 제2 부분(8b)(단차부)의 확산층(16) 측의 단 사이의 길이(12)가 100㎚이 되고, 에지(10a)와 배선(1)의 측면(1a) 사이의 길이(13)가 100㎚이 되도록, 설정된다.
본 실시형태의 반도체 장치의 제조 방법에서는, 포토마스크의 위치 맞춤의 어긋남이, 배선(1) 측으로 최대가 되더라도, 레지스트 패턴(10)의 에지(10a)가, 배선(1)(제1 부분(8a))의 바로 위에 배치되는 경우는 없다. 따라서, 후술하는 에칭 공정에서, 배선(1) 상의 절연막(제1 부분(8a))은 모두 제거할 수 있어, 배선(1)의 소자 분리막(4) 측의 면의 반대면의 전면을 실리사이드화할 수 있다.
다음으로, 레지스트 패턴(10)을 마스크로 하여, 절연막(8)의 일부를 이방성 드라이 에칭에 의해서 제거하여, 도 4에 도시하는 것과 같이, 배선(1)의 소자 분리막(4) 측의 면의 반대면을 노출시키고, 또한, 배선(1)의 측면에 접하는 사이드월 스페이서(3)를 형성한다. 단, 레지스트 패턴(10)(도 3 참조)이, 에칭됨으로써 사이드월 스페이서(3)가 되는 절연막(8)(제2 부분(8b))의 일부를 덮고 있기 때문에(도 3 참조), 상기 사이드월 스페이서(3)는, 도 4에 도시하는 것과 같이, 통상적인 사이드월 스페이서(도 15의 103 참조) 위에 뿔 형상부(3a)가 더 형성된 형상이 된다.
또한, 절연막(8)의 일부를 이방성 드라이 에칭에 의해서 제거하여, 배선(1)을 노출시키고, 또 사이드월 스페이서(3)를 형성할 때, 도 8에 도시하는 것과 같이, 주변 회로 영역(B)에 포함되는, 게이트 전극(27)의 반도체 기판 측의 면의 반대면이 노출되고, 또한, 상기 게이트 전극(27)의 측면에 접하여 배치된 사이드월 스페이서(23)도 동시에 형성된다. 상기 게이트 전극(27)은, MOS형 트랜지스터(28)를 구성한다.
또한, 절연막(8) 중 사이드월 스페이서(23)가 되는 개소보다도 화소 영역(A) 측에, 레지스트 패턴의 다른 에지가 배치된다. 이 때문에, 게이트 전극(27)의 측면에 접한 사이드월 스페이서(23)는, 통상적인 형상(도 15의 103 참조)이 된다. 배선(1)의 측면에 접하여 배치된 사이드월 스페이서(3)의 폭(L2)(도 4 참조)과, 상기 사이드월 스페이서(23)의 폭(L3)(도 8 참조)은 같아진다.
다음으로, 도 5에 도시하는 것과 같이, 노출된 배선(1)과 고 융점 금속을 반 응시켜 실리사이드(5)를 형성한다. 실리사이드(5)는, 통상적으로, 배선(1)의 표면에, 증착에 의해 Ti나 Co 등의 금속막을 형성하고, 배선(1)과 금속막을 가열함으로써 형성할 수 있다. 상기 금속막 중 미반응 상태로 남은 부분에 대해서는, 암모니아와 과산화수소를 포함하는 혼합액 등을 이용하여 선택적으로 제거한다.
절연막의 일부를 이방성 에칭에 의해서 제거하였을 때에 형성된, 사이드월 스페이서(3)의 뿔 형상부(3a)는, 실리사이드(5)를 형성하기 직전 또는 직후에 행하여지는 표면 청정 시에 서서히 작아져, 뿔 형상부(3a)의 높이는 문제없을 정도로까지 낮아진다. 표면 청정에 이용되는 청정화제로는, 예컨대, 암모니아와 과산화수소를 포함하는 혼합액이나 플루오르화수소산 등이 이용된다. 이와 같이, 노출된 배선(1)의 표면을, 청정화제를 이용하여 청정화하는 공정에서, 상기 뿔 형상부(3a)의 일부를 상기 청정화제에 의해서 용해하면, 뿔 형상부(3a)가 반도체 장치의 저배화(抵背化)에 방해가 되는 것을 억제할 수 있다. 또한, 나중에 행하는, 절연막(8)의 기계적 화학 연마(CMP) 공정에서, 절연막(8)의 평탄도의 향상이 용이해지고, 그 결과, CMP 공정 후에 행하여지는 리소그래피 공정에서의 패턴 형성도 용이해진다.
도 8은, 실리사이드(5)를 형성하고 표면 청정을 행한 직후의 화소 영역(A)의 일부, 및 주변 회로 영역(B)의 일부를 도시하는 단면도이다. 도 8에서, 배선(1)이, 도 5에 도시한 배선(1)이다.
도 8에 도시하는 것과 같이, 절연층(8)은, MOS형 트랜지스터의 전송 게이트(17)의 확산층(16)에 가까운 단부도 덮도록 형성되어 있다. 레지스트 패턴(10)(도 3 참조)을, 전송 게이트(17)의 확산층(16) 측의 단부도 덮도록 형성하면, 도 8에 서, 배선(1)의 사이드월 스페이서(3), 확산층(16)의 상방에 배치된 절연막(8)의 일부, 및 전송 게이트(17)의 좌측의 단부를 덮는 절연막(8)의 다른 일부는, 1매의 실리콘 산화막으로 이루어진다. 이 실리콘 산화막은, 배선(1)의 측면(1a)으로부터 전송 게이트(17)의 확산층(16) 측까지 연속적으로 반도체 기판(100)을 덮고 있다. 한편, 전송 게이트(17)도 실리사이드화되어 있다.
이와 같이, 레지스트 패턴(10)(도 3 참조)을, 전송 게이트(17)의 확산층(16) 측의 단부도 덮도록 형성하면, 예컨대, 반도체 기판(100)에서의 확산층(16)의 형성 영역을 크게 하거나, 또는, 확산층(16)을 전송 게이트(17)의 보다 더 가까이에 배치하더라도, 에칭에 의한 확산층(16)의 데미지를 회피할 수 있다.
다음으로, 도 6에 도시하는 것과 같이, 실리사이드화된 배선(1) 및 절연막(8) 상에 BPSG(boron Phosphorous silicate glass)막(19)을 CVD법으로써 형성한다. 이어서, 도 7과 같이, 기계적 화학 연마(CMP)법에 의해서, BPSG막(19)의 표면을 평탄화한다. BPSG층(19)의 하층에 대해서 요철이 크면, BPSG층(19)의 요철도 커져, BPSG층(19)의 평탄화에 시간이 걸린다.
본 실시형태에서는, 사이드월 스페이서(3)와, 확산층(16) 상에 설치된 절연막의 일부(도 8 참조)가, 연속한 1매의 실리콘 산화막으로써 형성되어 있다. 이 때문에, 본 실시형태에서는, 예컨대, 도 15에 도시한 종래예와 같이, 사이드월 스페이서(103)와 확산층(116)을 덮도록 설치된 절연막(102)이 떨어진 경우보다도, BPSG막의 하층의 요철은 작다. 따라서, BPSG막의 평탄화도 용이해진다. 그 후의 공정은 종래와 동일하다(예컨대, 일본국 특개평 4-12568호 공보, 일본국 특개 2000-357786호 공보 참조).
이상과 같이, 본 실시형태의 반도체 장치의 제조 방법에서는, 도 2에 도시한 것과 같이, 적어도 배선(1), 소자 분리막(4), 및 포토다이오드의 확산층(16)을 덮도록 절연막(8)을 형성하고, 도 3에 도시한 것과 같이, 제1 부분(8a) 상의 적어도 일부는 피하고, 절연막(8) 중 제2 부분(8b)의 적어도 일부와 확산층(16)의 바로 위에 형성된 부분을 포함하는 영역을 덮도록, 레지스트 패턴(10)을 절연막(8) 상에 형성한다. 그 때문에, 예컨대, 반도체 기판(100)에서의 소자 분리막(4)의 형성 영역을 줄여 확산층(16)의 형성 영역을 크게 하더라도, 에칭에 의한 확산층의 데미지를 회피할 수 있다. 또한, 확산층(16)을 소자 분리막(4)의 보다 가까이에 배치하여도, 에칭에 의한 확산층(16)의 데미지를 회피할 수 있다.
따라서, 본 실시형태의 반도체 장치의 제조 방법에 의하면, 반도체 장치의 미세화 또는 고성능화가 가능해져, 예컨대, 반도체 장치가 이미지 센서인 경우, 입사광 신호에 대한 감도가 우수한 이미지 센서를 제공할 수 있다.
도 13에, 본 실시형태의 반도체 장치의 제조 방법으로 제작된 반도체 장치를 도시하고 있다. 도 13에 도시하는 것과 같이, 본 실시형태의 반도체 장치는, 반도체 기판(100)과, 반도체 기판(100)의 한 쪽 주면에 설치된 소자 분리막(4)과, 소자 분리막(4) 상에 배치된 배선(1)과, 반도체 기판(100) 내에 형성되고 소자 분리막(4)의 근방에 배치된 확산층(16)과, 확산층(16)을 반도체 기판(100)의 상기 한 쪽 주면 측으로부터 덮는 절연막(8)을 구비하고 있다.
또한, 도 13에 도시한 반도체 장치는, 복수의 화소부(201)를 포함하는 화소 영역(202)과, 화소 영역(202)을 구동시키기 위한 구동 회로를 포함하는 주변 회로 영역(203)을 구비한 이미지 센서이다(도 14참조). 도 13에서, 확산층(16)은, 화소부에 포함되는 포토다이오드의 확산층이고, 배선(1)은 화소부에 포함되는 배선이다. 화소부에는, 반도체 기판(100)의 한 쪽 주면 상에 전송 게이트(17)가 설치되어 있다. 전송 게이트(17)는, 확산층(16)을 끼고 배선(1)과는 반대 측에 배치되어 있다.
또한, 도 13에서, 5는 실리사이드이고, 19는 BPSG막이고, 30은 메탈층이고, 31은 보호막(패시베이션막)이고, 32는 아크릴층이고, 33은 컬러 필터이며, 34는 마이크로 렌즈이다.
절연막(8)은, 확산층(16)의 바로 위뿐만 아니라, 소자 분리막(4)의 확산층(16)에 가까운 부분도 더 덮고, 배선(1)의 확산층(16)에 가까운 측면과 접하고 있다. 본 실시형태의 반도체 장치는 게이트 전극(27)과, 게이트 전극(27)의 측면에 접하고 절연막(8)과 동시에 형성된 사이드월 스페이서(23)(도 8 참조)를 포함하고 있다. 따라서, 절연막(8)은, 사이드월 스페이서(23)(도 8 참조)와 동일한 재료로 형성되어 있다.
본 실시형태의 반도체 장치(이미지 센서)는, 상술한 제조 방법으로 제작되어 있으므로, 그 제조 과정에서, 확산층(16)의 열화가 억제되어 있다. 그 때문에, 입사광 신호에 대한 감도가 우수하다.
도 13에 도시하는 것과 같이, 절연막(8)은, 전송 게이트(17)의 반도체 기판(100) 측의 면의 반대면의 일부를 더 덮도록 형성되어 있으면 바람직하다. 반도체 장치의 제조 과정에서, 전송 게이트(17)의 근방에 배치된 확산층(16)의 에칭에 의한 데미지를 억제할 수 있기 때문이다.
도 13에 도시한 예에서는, 절연막(8)은, 배선(1)의 소자 분리막(4) 측의 면의 반대면 상에는 형성되어 있지 않으나, 본 실시형태의 반도체 장치는 이러한 형태에 제한되지 않는다. 절연막(8)은, 배선(1)의 소자 분리막(4) 측의 면의 반대면의 일부를 더 덮도록 형성되어 있어도 된다.
(실시형태 2)
도 9∼도 11을 이용하여, 본 발명의 반도체 장치의 제조 방법의 다른 예를 설명한다. 본 실시형태의 반도체 장치의 제조 방법은, 구체적으로는, 복수의 화소부를 포함하는 화소 영역과, 화소 영역을 구동시키기 위한 구동 회로를 포함하는 주변 회로 영역을 구비한 이미지 센서의 제조 방법이다.
도 9는, 이미지 센서의 제조 방법 중, 레지스트 패턴을 형성하는 공정을, 도 10은, 절연막을 에칭한 후, 실리사이드를 형성하는 공정을 도시하고 있다. 또한, 도 9 및 도 10에서는, 이미지 센서의 화소부에 포함되는 배선 및 그 주위만을 도시하고 있다. 화소부의 다른 구성은, 도 15에 도시한 종래의 이미지 센서와 동일하다. 본 실시형태의 반도체 장치의 제조 방법에서, 레지스트 패턴을 형성하기 전, 및 실리사이드를 형성한 후에 관해서는, 실시형태 1과 동일하다.
도 9에 도시하는 것과 같이, 본 실시형태의 반도체 장치의 제조 방법에서는, 절연막(8) 중의 제2 부분(8b)과 확산층(16)의 바로 위에 형성된 부분을 포함하는 영역뿐만 아니라, 제1 부분(8a)의 일부도 덮도록, 레지스트 패턴(10)을 절연막(8) 상에 연속적으로 형성한다. 또한, 도 9에서, 100은 반도체 기판이고, 4는 소자 분리막이며, 1은 화소부의 배선이다.
레지스트 패턴의 형성에 이용되는 포토마스크의 위치 맞춤의 정밀도가, 예컨대, 100㎚인 경우, 레지스트 패턴(10)의 에지(10a)의 원하는 위치로부터의 어긋남의 최대는, 100㎚이다. 이 경우, 예컨대, 에지(10a)와 배선(1)의 확산층 측의 측면(1a) 사이의 길이(14)가 120㎚, 대향하는 1쌍의 에지(10a)간 거리(15)가 250㎚이 되도록, 레지스트 패턴(10)(포토마스크)의 레이아웃을 한다.
배선(1)의 폭(21)은, 예컨대, 거리(15)와 길이(14)의 2배를 더한 49O㎚이다. 본 실시형태의 반도체 장치의 제조 방법에서는, 한 쌍의 에지(10a)간의 거리(250㎚)는, 디자인 룰에 규정된 게이트 폭(배선 폭)의 최소값과 동일하다. 따라서, 거리(15)와 길이(14)의 2배와의 합인 490㎚은, 디자인 룰에 규정된 게이트 폭의 최소값보다도 크다.
이러한 레이아웃을 하면, 포토마스크(레지스트 패턴(10)의 에지(10a))의 원하는 위치로부터의 어긋남이 최대(예컨대, 100㎚)가 된 경우라도, 레지스트 패턴의 에지(10a)가, 확산층(16)의 바로 위 및 에칭함으로써 사이드월 스페이서가 되는 제2 부분(8b)(단차부) 상에 배치되는 경우는 없다.
또한, 도 9에 도시한 예에서는, 배선(1)의 폭(21)은, 예컨대, 490㎚이지만, 본 실시형태의 반도체 장치의 제조 방법에서, 배선(1)의 폭(21)은 이에 제한되지 않는다. 배선의 폭(21)은, 레지스트 패턴(10)의 에지(10a)의 원하는 위치로부터의 어긋남의 최대의 2배와, 디자인 룰에 규정된 배선 폭의 최소값과의 합 이상인 것이 바람직하다. 또한, 배선의 폭(21)은, 소자 분리막의 폭(22)으로부터, 레지스트 패턴(10)의 에지(10a)의 원하는 위치로부터의 어긋남의 최대의 2배를 뺀 차 이하인 것이 바람직하다. 구체적으로는, 디자인 룰에 규정된 배선 폭의 최소값이, 예컨대, 250㎚이고, 예컨대, 레지스트 패턴(10)의 에지(10a)의 원하는 위치로부터의 어긋남의 최대가 80㎚∼120㎚이며, 또한，1쌍의 에지(10a) 간의 간격(15)을 250㎚으로 하는 경우, 배선의 폭(21)은, 450㎚∼530㎚이면 바람직하다. 배선 폭을 상기 범위 내로 하면, 포토마스크의 원하는 위치로부터의 어긋남이 최대가 되더라도, 에지(10a)는, 절연층(8) 중 제1 부분(8a) 또는 제2 부분(8b) 상에 배치되게 된다. 따라서, 에칭에 의한 확산층(16)의 데미지를 확실하게 회피할 수 있다.
다음으로, 레지스트 패턴(10)을 마스크로 하여, 절연막(8)의 일부를 이방성 드라이 에칭에 의해서 제거하여, 도 10에 도시한 것과 같이, 배선(1)의 일부를 노출시켜, 배선(1)의 측면에 사이드월 스페이서(3)를 형성한다. 사이드월 스페이서(3)의 형성과 동시에, 주변 회로 영역내의 트랜지스터(28)의 게이트 전극(27)의 측면에 접한 사이드월 스페이서(23)(도 8 참조)도 형성된다.
다음으로, 도 10에 도시하는 것과 같이, 배선(1)의 표면과, Ti나 Co 등의 고 융점 금속을 반응시켜, 실리사이드(5)를 형성한다. 동시에, 주변 회로 영역의 트랜지스터(28)(도 8 참조)의 소스 드레인 영역과, Ti나 Co 등의 고 융점 금속을 반응시켜, 실리사이드를 형성한다. 이 때, 포토다이오드의 확산층(16)의 바로 위나 플로팅 디퓨전 앰프(18)(도 8 참조)의 바로 위에는, 절연막(8)이 배치되어 있다. 그 때문에, 확산층(16)이나 플로팅 디퓨전 앰프(18)는 실리사이드화되지 않아, 이 들에 대해서 실리사이드화에 의한 데미지를 회피할 수 있다.
도 9 및 도 10을 이용하여 설명한 예에서는, 레지스트 패턴(10)에 대해서, 1쌍의 에지(10a) 간의 간격(15)(도 9 참조)이, 배선(1)의 폭(21)(도 9 참조)보다도 작지만, 본 실시형태의 반도체 장치의 제조 방법에서는, 이에 제한되지 않는다. 포토마스크의 원하는 위치로부터의 어긋남이 최대가 되더라도, 1쌍의 에지(10a) 중 한 쪽의 에지(10a)가 제2 부분(8b) 상에 배치되는 범위 내에서, 이하와 같이 간격(15)을 넓히고, 예컨대, 간격(15)을 배선(1)의 폭(21)과 거의 동일하게 하여도 된다. 간격(15)을 넓히면, 실리사이드(5)(도 10 참조)의 형성 영역이 넓어져, 배선(1)을 저 저항화할 수 있다.
도 11에, 간격(15)이 배선(1)의 폭과 같아지도록 포토마스크를 레이아웃한 경우를 도시하고 있다. 도 11에 도시한 예에서는, 포토마스크의 위치 맞춤의 어긋남이, 이 도면에서, 오른쪽 방향으로 최대로 되어있다. 도 11에서, 100은 반도체 기판이고, 16은 포토다이오드의 확산층이며, 4는 소자 분리 절연막이다. 이 때, 이 도면에서, 레지스트 패턴(10)의 좌측의 에지(10a)는, 제1 부분(8a) 상에, 우측의 에지(10a)는, 제2 부분(8b) 상에 배치되어 있다.
포토마스크의 위치 맞춤의 어긋남이, 이 도면에서 좌우 어느 방향으로 최대가 되더라도, 제1 부분(8a) 상의 적어도 일부는 피하고, 절연막(8) 중 제2 부분(8b)의 적어도 일부와 확산층(16)의 바로 위에 형성된 부분을 포함하는 영역을 덮도록, 절연막(8) 상에 레지스트 패턴(10)을 형성하기 위해서는, 절연막(8)의 두께, 특히, 제2 부분(8b)의 폭(L1)을 조정하면 된다.
다음으로, 레지스트 패턴(10)을 마스크로 하여, 절연막(8)의 일부를 이방성 드라이 에칭에 의해서 제거하여, 도 12에 도시하는 것과 같이, 배선(1)을 노출시켜, 배선(1)의 측면에 접하는 사이드월 스페이서(3)를 형성한다. 동시에, 주변 회로 영역(B)의 트랜지스터(28)의 게이트 전극(27)의 측면에 접한 사이드월 스페이서(23)(도 8 참조)도 형성된다. 본 실시형태의 반도체 장치의 제조 방법에서는, 실시형태 1의 경우보다도, 사이드월 스페이서(3)를 형성한 직후에서의 절연막(8)의 요철이 크지만, 실리사이드(5)를 형성하기 직전 또는 직후에 행하여지는 표면 청정 시에, 요철은 서서히 작아져 문제없을 정도가 된다.
다음으로, 배선(1)의 표면과, Ti나 Co 등의 고 융점 금속을 반응시켜, 실리사이드(5)를 형성한다. 동시에, 주변 회로 영역의 트랜지스터(28)의 소스 드레인 영역(도 8 참조)과, Ti나 Co 등의 고 융점 금속을 반응시켜, 실리사이드(5)를 형성한다. 본 실시형태에서는, 배선(1)의 소자 분리막(4) 측의 면의 반대면의 일부가 실리사이드화되어, 상기 반대면은, 실리사이드화된 부분과 실리사이드화되지 않은 부분이 포함되게 된다. 다음으로, 실시형태 1과 같이, 절연막(8) 상에 BPSG막을 형성하고, BPSG막을 CMP법으로 평탄화한다. 그 후의 공정은 종래와 동일하다.
이상과 같이, 본 실시형태의 반도체 장치의 제조 방법에서는, 절연막(8)을 에칭하여, 배선(1)의 일부를 노출시키는 공정에서, 도 11에 도시한 것과 같이, 절연막(8) 중의, 제1 부분(8a)의 일부와, 제2 부분(8b)과, 확산층(16)의 바로 위에 형성된 부분을 포함하는 영역을 덮도록, 레지스트 패턴(10)이 절연막(8) 상에 형성되어 있다. 그 때문에, 예컨대, 반도체 기판(100)에서의 소자 분리막(4)의 형성 영역을 줄여 확산층(16)의 형성 영역을 크게 하여도, 에칭에 의한 확산층의 데미지를 회피할 수 있다. 또한, 확산층(16)을 소자 분리막(4)의 보다 가까이에 배치하더라도, 에칭에 의한 확산층(16)의 데미지를 회피할 수 있다. 그 결과로서, 반도체 장치의 미세화 또는 고성능화가 가능해져, 예컨대, 입사광 신호에 대한 감도가 높은 이미지 센서를 제공할 수 있다. 또한, 실리사이드화에 의한 확산층(16)의 특성 열화도 회피할 수 있다.
한편, 실시형태 1 및 실시형태 2에서는, 반도체 장치로서, 이미지 센서를 예로 들어 설명하였으나, 본 발명의 반도체 장치는, 이에 제한되지 않고, 예컨대, MOS시스템LSI, 반도체 기억 장치 등도 가능하다.
또한, 확산층(16)은 포토다이오드의 확산층이 아니라, 일반적인 반도체 집적 회로의 입출력 회로부 등의 확산층도 가능하다. 절연막(8)에는, 실리콘 산화막 외에, SiON, SiN 등을 이용하여도 된다.
발명의 상세한 설명의 항에서 서술한 구체적인 실시형태는, 어디까지나 본 발명의 기술 내용을 밝히는 것으로서, 그와 같은 구체예에만 한정하여 협의로 해석되어야 하는 것이 아니라, 본 발명의 정신과 다음에 기재하는 특허 청구 범위 내에서, 다양하게 변경하여 실시할 수 있는 것이다.
본 발명에 따르면, 예컨대 반도체 기판에서의 소자 분리막의 형성 영역을 줄여 확산층의 형성 영역을 크게 하여도, 에칭에 의한 확산층의 데미지를 회피할 수 있다. 또한, 확산층을 소자 분리막의 보다 가까이에 배치하여도, 에칭에 의한 확 산층의 데미지를 회피할 수 있다. 따라서, 반도체 장치의 미세화 또는 고성능화가 가능해진다.

Claims (14)

  1. 반도체 기판과,
    반도체 기판의 한 쪽 주면에 설치된 소자 분리막과,
    상기 소자 분리막 상에 배치된 배선과,
    상기 반도체 기판 내에 형성되어 상기 소자 분리막의 근방에 배치된 확산층과,
    상기 확산층을 상기 반도체 기판의 상기 한 쪽 주면 측으로부터 덮는 절연막을 구비하고,
    상기 절연막은, 상기 소자 분리막의 상기 확산층에 가까운 부분을 더 덮고, 상기 배선의 상기 확산층에 가까운 측면과 접하고 있는 반도체 장치.
  2. 제1항에 있어서, 상기 배선의 상기 소자 분리막 측의 면의 반대면의 일부를 더 덮도록, 상기 절연막이 형성된 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 장치는, 복수의 화소부를 포함하는 화소 영역과, 상기 화소 영역을 구동시키기 위한 구동 회로를 포함하는 주변 회로 영역을 구비한 이미지 센서인 반도체 장치.
  4. 제3항에 있어서, 상기 확산층은, 각 화소부에 포함되는 포토다이오드의 확산 층이고, 상기 배선은 각 화소부에 포함되는 배선인 반도체 장치.
  5. 제4항에 있어서, 각 화소부는, 상기 확산층의 근방에서 상기 반도체 기판의 한 쪽 주면 상에 설치된 전송 게이트를 포함하고, 상기 전송 게이트의 상기 반도체 기판 측의 면의 반대면의 일부를 더 덮도록, 상기 절연막이 형성된 반도체 장치.
  6. 제3항에 있어서, 상기 주변 회로 영역은, 게이트 전극과, 상기 게이트 전극의 측면에 접하여 배치된 사이드월 스페이서를 포함하는 반도체 장치.
  7. 제1항에 있어서, 상기 배선의 상기 소자 분리막측의 면의 반대면의 일부가 실리사이드화되어 있는 반도체 장치.
  8. (a)반도체 기판의 한 쪽 주면에 소자 분리막을 형성하고, 상기 소자 분리막 상에 배선을 형성하고, 상기 반도체 기판에 불순물 이온을 주입하여 상기 소자 분리막의 근방에 확산층을 형성하고, 적어도 상기 소자 분리막, 상기 배선 및 상기 확산층을 덮도록 상기 반도체 기판의 상기 한 쪽 주면 상에 절연막을 형성하는 공정과,
    (b)상기 절연막 상에 레지스트 패턴을 형성하고, 상기 레지스트 패턴을 마스크로 하여 상기 절연막의 일부를 이방성 에칭에 의해서 제거하여, 상기 배선의 적어도 일부를 노출시키는 공정을 포함하고,
    상기 절연막 중, 상기 배선의 바로 위에 배치된 부분을 제1 부분으로 하고, 상기 제1 부분에 인접하고, R면을 포함하는 면을 가지고, 또한 상기 소자 분리막의 상기 배선 측의 면 중 상기 배선보다도 상기 확산층 측에 배치된 단차부를 제2 부분으로 하면,
    상기 공정(b)에서, 상기 제1 부분의 적어도 일부는 피하고, 상기 절연막 중 상기 제2 부분의 적어도 일부와 상기 확산층의 바로 위에 배치된 부분을 포함하는 영역을 덮도록, 상기 레지스트 패턴을 상기 절연막 상에 형성하는 반도체 장치의 제조 방법.
  9. 제8항에 있어서, 상기 공정(b)에서, 상기 제1 부분의 일부를 더 덮도록, 상기 레지스트 패턴을 상기 절연막 상에 형성하는 반도체 장치의 제조 방법.
  10. 제8항에 있어서, 상기 반도체 장치의 제조 방법은, 복수의 화소부를 포함하는 화소 영역과, 상기 화소 영역을 구동시키기 위한 구동 회로를 포함하는 주변 회로 영역을 구비한 이미지 센서의 제조 방법인 반도체 장치의 제조 방법.
  11. 제10항에 있어서, 상기 확산층은, 각 화소부에 포함되는 포토다이오드의 확산층이고, 상기 배선은 각 화소부에 포함되는 배선인 반도체 장치의 제조 방법.
  12. 제10항에 있어서, 상기 공정(a)에서, 상기 확산층의 근방에서 상기 반도체 기판의 한 쪽 주면 상에 전송 게이트를 형성하고, 상기 전송 게이트를 덮도록 상기 절연막을 형성하고, 상기 공정(b)에서, 상기 전송 게이트의 상기 확산층에 가까운 부분을 덮도록 상기 레지스트 패턴을 상기 절연막 상에 형성하는 반도체 장치의 제조 방법.
  13. 제10항에 있어서, 상기 공정(a)에서, 상기 반도체 기판의 상기 주변 회로 영역이 되는 개소에 게이트 전극을 형성하고, 상기 게이트 전극을 덮도록 상기 절연막을 형성하고, 상기 공정(b)에서, 상기 배선의 적어도 일부를 노출시키는 동시에, 상기 게이트 전극을 노출시키는 반도체 장치의 제조 방법.
  14. 제8항에 있어서, 상기 노출된 상기 배선의 표면을, 청정화제를 이용하여 청정화하는 공정(c)을 더 포함하고, 공정(b)에서 상기 절연막의 일부를 상기 이방성 에칭에 의해서 제거하였을 때에 형성된 뿔 형상부를, 상기 공정(c)에서 상기 청정화제에 의해서 용해하는 반도체 장치의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100773351B1 (ko) 2006-09-20 2007-11-05 삼성전자주식회사 반도체 집적 회로배선들 및 그의 형성방법들

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100984927B1 (ko) 2003-04-29 2010-10-01 크로스텍 캐피탈, 엘엘씨 씨모스 이미지센서의 제조방법
US20070108546A1 (en) * 2005-11-15 2007-05-17 Canon Kabushiki Kaisha Photoelectric converter and imaging system including the same
KR100731099B1 (ko) * 2005-12-28 2007-06-22 동부일렉트로닉스 주식회사 씨모스 이미지 센서 및 그 제조방법
US7611985B2 (en) * 2006-09-20 2009-11-03 Intel Corporation Formation of holes in substrates using dewetting coatings
US7656230B2 (en) * 2008-03-21 2010-02-02 Qualcomm, Incorporated Quadrature output low noise transconductance amplifier having differential input
KR102414038B1 (ko) * 2015-09-16 2022-06-30 에스케이하이닉스 주식회사 수직 전송 게이트를 갖는 이미지 센서 및 그 제조방법
TWI768635B (zh) * 2021-01-04 2022-06-21 力晶積成電子製造股份有限公司 金屬氧化物半導體電晶體的製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2945440B2 (ja) 1990-05-02 1999-09-06 シャープ株式会社 固体撮像装置の製造方法
NL1001657C2 (nl) * 1995-11-15 1997-05-21 Avery Dennison Corp Zelfklevende film.
US6025270A (en) 1997-02-03 2000-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Planarization process using tailored etchback and CMP
KR19980084299A (ko) * 1997-05-22 1998-12-05 윤종용 세정 능력을 갖는 산화막 식각용액 제조방법
JP3410016B2 (ja) * 1998-03-31 2003-05-26 株式会社東芝 増幅型固体撮像装置
US6583438B1 (en) 1999-04-12 2003-06-24 Matsushita Electric Industrial Co., Ltd. Solid-state imaging device
JP2000357786A (ja) 1999-04-12 2000-12-26 Matsushita Electric Ind Co Ltd 固体撮像装置
US6333205B1 (en) 1999-08-16 2001-12-25 Micron Technology, Inc. CMOS imager with selectively silicided gates
US6339248B1 (en) * 1999-11-15 2002-01-15 Omnivision Technologies, Inc. Optimized floating P+ region photodiode for a CMOS image sensor
JP2001217319A (ja) * 2000-02-04 2001-08-10 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP3782297B2 (ja) * 2000-03-28 2006-06-07 株式会社東芝 固体撮像装置及びその製造方法
JP3719939B2 (ja) * 2000-06-02 2005-11-24 シャープ株式会社 アクティブマトリクス基板およびその製造方法ならびに表示装置および撮像装置
JP2002158359A (ja) * 2000-11-21 2002-05-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2002190586A (ja) 2000-12-22 2002-07-05 Mitsubishi Electric Corp 固体撮像装置およびその製造方法
JP2002198443A (ja) * 2000-12-26 2002-07-12 Nec Corp 半導体装置及びその製造方法
JP4541666B2 (ja) 2002-06-20 2010-09-08 三星電子株式会社 イメージセンサ及びその製造方法
KR100512177B1 (ko) * 2002-06-20 2005-09-02 삼성전자주식회사 이미지 센서 및 그 제조방법
US6617241B1 (en) 2003-01-15 2003-09-09 Institute Of Microelectronics Method of thick film planarization

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100773351B1 (ko) 2006-09-20 2007-11-05 삼성전자주식회사 반도체 집적 회로배선들 및 그의 형성방법들
US7659597B2 (en) 2006-09-20 2010-02-09 Samsung Electronics Co., Ltd. Integrated circuit wire patterns including integral plug portions

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Publication number Publication date
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EP1575093B1 (en) 2008-10-01
US7425745B2 (en) 2008-09-16
CN1658396A (zh) 2005-08-24

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