TW200529231A - Latch circuit and synchronous memory including the same - Google Patents

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TW200529231A TW093135960A TW93135960A TW200529231A TW 200529231 A TW200529231 A TW 200529231A TW 093135960 A TW093135960 A TW 093135960A TW 93135960 A TW93135960 A TW 93135960A TW 200529231 A TW200529231 A TW 200529231A
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Description

200529231 九、發明說明： 【發明所屬之技術領域】 本發明有關一種用在同步記憶體中之栓鎖電路，該 鎖電路包括用以產生内部時序 、以王 斤l號的内部時序電路，豆栓 鎖位址信號、命令信號及資 ’ 、卄l唬以和外部時序信號同 y，忒栓鎖電路依據内部時序 了斤1口諕輸出及輸入位址信號、 口一p令k號及資料信號，本發明 +知月也有關於包括此拴鎖電路之 同步記憶體。 【先前技術】 針對現在應用在如同步動態隨機存取記憶體（SDRAM) 之同步記憶體中的检鎖電路，設定時間及輸入信號的維持 ::、輸入及輪出接腳電容以及輸入及輸出放大是根據規 格疋立的以使其能高頻(如：高速)的操作在晶片内部及外 部之間的輸入/輸出界面中。另一方面，為了增加晶片内部 ，操作速度，更細微的製程及更高速的裝置是需要的，但 是操作界面本身很難跟上如此高頻（高速）的操作，因此， 晶片=部操作速度及界面上的操作速度之差將增加，在這 樣的情況下’使用能並列讀寫複數資料的預找取記憶體能 有效的增加晶片内部操作速度。 雙倍速數據傳輸率同步動態隨機存取記憶體（下文簡 稱為MR-SDRAM)為一種習知的預找取記憶體，曰 DDR-SDRAM在外部時脈的上升緣及下降緣#送資料，相 當於在外部時脈的一週期内傳送單一資料之同步操作的兩 倍速度。在DDR-SRAM中，預找取位元數目為2N，N為 2130-6687-PF 5 200529231 資料腳位（DQ)的數量，因此，可達成2N的預找取。另外， 在外部時脈的兩週期内連續傳送資料已實現在ddr_sram 的演進版DDR2-SDRAM中，在這種情況下，預找取位元數 :、 口此，可達成的預找取。藉由增加預找取位 兀數目，資料的傳輪速度將增加，在8(χ8)位元的架構中， N將為8。 在2N的預找取中，2χ8(=16)位元的資料並列讀取及輸 出在兩個分開的時間内即和外部時脈之每週期的上升緣及 下降緣同步，因此，2N的預找取允許晶片中的操作頻率等 於外部時脈之外部操作頻率的1/2。在4N的預找取中， 4 x8(=32)位元的資料並列讀取及輸出在四個分開的時間内 即和外部時脈之每兩週期的上升緣及下降緣同步，因此， 4N的預找取允許晶片内部的操作頻率為外部的1 μ。因 此，這種預找取架構使的晶片内部的操作速度能跟的上界 面的高頻操作。 但是，即使使用上述的預找取架構仍然無法增加外部 輪入k號部份如·從晶片外部抓入晶片内部之命令作號、 位址信號或者資料信號的操作速度。上述的輸入將由检鎖 兒路來貫現，為了使命令信號、位址信號或者資料信號的 輪出及輸入和外部時脈同步，其必須有一個和外部頻 率相同的時脈信號，因此，如果預選取架構被使用的爷丫 同步記憶體的操作頻率被栓鎖電路的性能所限制。
近來，在。^▽至甚至於1>5 ¥的低電壓供應及 小振幅之外部輸入信號下，界面的高頻操作仍然可被實 2130-6687-PF 200529231 現，同樣的，藉由增加預選取位元的數目從2N到4N甚至 方、8N曰曰片内部的操作速度將增加，在這樣的情況下，栓 鎖電路也需要増加操作速度以符合界面的高頻操作。 >考第1圖至第3圖，第1圖至第3圖描述現有的 DDR2-SDRAM。在第丨圖及第2圖中，命令栓鎖電路13〇 包括命令解碼器131、栓鎖電路132及輸出電路133，不同 的外部命令信?虎RASB、CASB、web及CSB經由命令解 碼器131、栓鎖電路132及輸出電路133被送入晶片内部 包路，内邛日^序信號CLKB做為栓鎖的命令信號被送入栓 鎖電路132中。 如第3圖所示，和外部時序信號CK的上升緣同步的 内部％序仏唬CLKB被供應至栓鎖電路丨32，因此，外部 %序h唬ck及内部時序信號CLKB的操作頻率是相同 的，命令栓鎖電路130包括和内部時序信號CLKB相關的 栓鎖電路132且命令栓鎖電路13〇的操作頻率和外部時序 信號CK的外部時序頻率相同。 DDR2-SDRAM的標準操作頻率為667 Mbps，外部時序 信號CK的頻率週期將為3 ns，在這種情況下，内部時序 仏唬CLKB的脈衝將為I·5 ns，相當於DDR2_sdram傳輪 速度的一半即333 Mbps，因此，沒有顯者的改善例如藉由 更細微的製程及更高速的裝置來達成，在抓取或擷取命令 信號時保留足夠的界限將是困難的，在這種情況下，由於 沒有足夠的界限，操作錯誤將發生。 由於晶片内部的操作頻率被栓鎖電路的性能所限制， 2130-6687-PF 7 200529231 即使使用預找取架構， 在栓鎖電路内部的'然難以實現，更甚者， 【發明内容】作引起啟動及維持特性的退化。 有鐘於此，為了奸、士 提供一種栓鎖μ 題’本發明主要目的在於 並改善啟動及維持特性以…界限以滿足南頻操作， 疼狩特性以防止操作錯誤。 本發明的另-個的目的在於提供一 … 統的同步記憶體。 乂栓鎖系 本發明的另一個的目的在於一 一 拴鎖電路。 、，、一種適應高頻操作的 為獲致上述之目的，本發 以使栓鎖命+ Π / &供—種栓鎖系統，其用 信號同步，李^=就或者資料信號以和外部時序 栓鎖電路，該内部時序產 ”路以及-對 做為單穩熊 电 以生兩内部時序信號 由内仰L Ή和外部時序信號同步’ _L述栓鎖電路藉 内=信號检鎖命令信號、位址信號或者資料信號。 作於、位供使用在同步記憶體中的栓鎖電路以栓鎖命令 二I:信以及資料信號並適應高頻操作，本發明之检 有—架構’其根據外部時序信號產生兩内部時序 ^亚且將兩内部時序信號供應至兩栓鎖電路以栓鎖命令 二;τ號以及資料信號，藉由此架構，内部時脈頻 寬；：Γ部時脈頻㈣1/2,因此，内部時序信號的脈衝 、曰加，栓鎖界限也將增加至高頻操作。 因此，對於資料傳輸速度是067 MBPS的 2130-6687-pp 200529231 DDR2_SDRAM，内部時序传#的祕备命 7乜琥的脈衝見度將從現有之同記 憶體的1 · 5 n s增至2.8 n s。 ‘由於栓鎖電路的操作箱峯彳 下鴻羊低至現有之同記憶體的. 1/2 ’在栓鎖電路的内部節點中保留^夠之操作界限將成為 可能，受到操作界限影響的啟動及維持特性將會改善。 内部時序產生電路用以產峰 ^ 座生内邻日守序^唬做為單穩態 脈衝’因此’假設外部時序作卢 、 了斤1°就知止供應，如在自刷新模 式’内部時序信號將重設，因 口化"」避免刼作錯誤。 【實施方式】 並配合所附圖式，作詳細說明。 下文將舉多個實施例 弟一貫施例 一芩考第4圖至第7圖，第4圖至第7圖描述本發明第 -貫施例之具有讀取命令栓鎖電路的同步記憶冑，在下面 的敘述中，只描述和本發明相關之同步記憶體的部份，其 匕的部份將會變省略。 麥考第4圖’同步記憶體包括外部時序輸入電路】 内部時序產生電路2、讀取命令栓销雷 貝π p 7往鎖笔路3、外部信號輸 電路4以及γ串聯電路5。 士本發明之同步記憶體具t4N預選取操作的特性，内部 時序產生電路2用以產生兩個内部時序信号虎cl细及 CLKB2’讀取命令栓鎖電心利用一對栓鎖電路32a及咖 接收内部時序信號CLKB 1及CLKB2。 一外部時^輪入電路】為運算放大器，其接收外部時序 信號CK及茂，並將放大後的信號輸出至内部時序產生電 2130-6687-PF 9 200529231 路2。内部時序產生電路2包括—對脈衝產生電路Μ及 =以及計數器22，脈衝產生電路21A及㈣產生兩個單 穩悲脈衝做為内部時序信號CLKm及clkb2並且將—內部 時序信號CLKB 1及上士 * 及LLKB2运入讀取命令栓鎖電路3。讀 取命令栓鎖電路3包括命令解碼器31、栓鎖電路32入及細 以及輸出電路33’栓鎖電路32A及32b接收由外部信號輸 入電路4經由命令解碼器31送人的命令信號，栓鎖電路 32A及32B根據内部時序作f卢 才厅1口就CLKB1及CLKB2分別栓鎖 中令信號並且經由輸出電路3 區域内…聯電路5。 至在記憶體 麥考弟5圖將更詳細討論内部時序產生電路2，如圖 所示’脈衝產生電路2彳八β & 加认 以及21B包括兩個輸入端反相器、 一個輪出端反相器、一個延遲 I遲電路、兩個NAND栓鎖電路 以及一個輸出電路，輸 兩伽“ 括第一至第三電晶體以及 兩個反相器，第一至當二中 π 弟二电日日體串聯在電源及接地點之 :::個反相器結合成正反器，其具有連結到第一及第二 电日日體的輪入端並產生内 生内 °Μ"序仏號 CLKB1 & CLKB2。 出十端反相^中的-個接收外部時序輸人電路】的輸 :入：反相器中的另一個接收脈衝產生電路21 : :ND栓鎖電路中的-個接收其中-個輸入端反 的輪出以及計數器22的輪出，計數 個信號即不反相 π肖乂產生兩 21Β，斗叙„ 不目仏旒以达至脈衝產生電路21Α及 σ數态22的部份在下文將备 及卜：j+、 胃冉况月。餐由延遲電路 及上迷之NAND栓鎖電路 遂甩路 叛出而，NAND栓鎖電路中的 2130-6687»ρρ 10 200529231 另-個接收到另一個輪 鎖電路的輸出破由_卜 U輪出，廷個NAND栓 ^ 、，二輪山知反相器反相後送至第一電晶體的 τ 口以及第二電晶體 、 時序輸入電…輪出。弟―“體的間極接收外部. 藉由延遲電路延邏輪 .^ , 翰出化唬將可產生具有和延遲時η 相同之脈衝寬度的單稃能 曰’ 3. . t心脈衝，猎由這種架構將產生内部
柃序化唬即具有外部時序 H , 斤乜唬頻率之1/2的單穩態脈衝。 女弟5圖所示之架構， 23A及R T数郎22具有兩個栓鎖電路 及兩個反相器，栓鎖雷 入雷跤1 ,、，Ώ 貞電路23Α接收外部時序輸 入電路1以及拴鎖電路23b 汁别 ^ ^ 〜别出，亚且產生一輸出經由 21Β , , 貞電路23Β以及脈衝產生電路 2 113，栓鎖電路23Β經由 _ ^ 、、由另一個反相器 電路1的輸出，並且產生送至於禮" 〜序輸入 反王k主才王鎖電路23Α以 電路21Α的輪出。 及脈衝產生 内部時序產生電路2具有一對置 生電路以及21Β)以及…“早“產生電路(脈衝產 單产能以+ 计數電路（計數器22)，每一個 吐一斤七唬CK的上升緣同步時產 生早穩怨彳§號’時序計數電路藓由八相从i 生非反相及反相俨_交祛地致At 9 刀ν σΜ寺序信號產 兩個單穩態產生電路，内 口P k序產生電路2用以產生 门 門σΜ守序^號CLKB1及 CLKB2，因此，在和外部時序 ^ ^ 虎的上升緣同步時交 替地產生早穩態信號。 才又 接著，參考第6圖，讀取命八 CM 八人4 7裎鎖包路3包括解碼器 31、π々裎鎖電路32以及輸出電路33。
2130-6687-PF 200529231 解碼器31具有NAND邏輯閘，其接收由外部信號輪入 電路4(第4圖）送出的外部㈣，並且產生一解碼信號以送 至命令栓鎖電路32,要特別注意的是，第6圖中的” ras 丁，， 為列位址選通真（R0W Address Str〇be True)，代表致能時為 高電位。命令栓鎖電路32具有栓鎖電路32八及MB，輸出 電路33具有〇R邏輯閘，其根據栓鎖電路32八及產生 輸出“號MDRDT以輸出至γ串聯電路5(第4圖”栓鎖電 路32A及32B分別接收從内部時序產生電路2送出的^ 吟序“號CLKB1及CLKB2,並且根據内部時序信號clkbi 及CLKB2產生對應的輸出信號mdrdt，每個栓鎖電路似 及32B和第2圖中的栓鎖電路132相同，在此省略詳細的 說明。 在上面的範例中描述了讀取命令栓鎖系統，輸出信號 MDRDT為讀取控制命令信號，命令解碼器3ι包括普通型 式的NAND邏輯閘，並且藉由外部命令信號的組合並參考 規格表以解碼每個命令信號，命令栓鎖電路包括—對栓鎖 電路’其分別和内部時序信號CLKB1及clkb2的下降緣 同步操作，具體來說’在内料序信號CLkbi的下降緣， 栓鎖電路中的-個栓鎖一輸入命令信號，當該輸入命令信 號為讀取命令信號時，將產生輸出信號，接著，在 内部時序信號CLKB2的下降緣，栓鎖電路中的另一個栓鎖 一輸入命令信號，當該輸入命令信號為讀取命令芦號=， 將產生輸出信號MDRDT，栓鎖電路的輪出將由〇议邏°輯閘 所控制以產生輸出信號’具體來說’當任_检鎖電路检鎖 2130-6687-PF 12 200529231 到讀取命令信號時，就會產生輪出信號丁。 由於具有4N預找取的特性’在連續兩個時序信號的上 升緣輸入相同的命令信號是被禁止的，具體來說，假p 取命令信號被内部時序信號CLKB1m栓鎖，讀取命令^ 將不能由接在㈣時序㈣CLKB1《後的㈣時序錢 CLKB2再栓鎖，因此’每個栓鎖電路可操作在外部時序信 號的兩週期内，在外部時序信號CK的週期為3 ns及資‘ 傳輸速度為667 Mbps的例子中，栓鎖電路可操作的週期為 6 ns，因此’栓鎖電路的操作頻率為1/2外部時序信號
的操作頻率。 U 參考第7圖將討論讀取操作，在此假設，讀取命令信 號在上升緣，，〇，，及，，3”時輸入。 σ 5在4Ν的預找取中規定了連續兩個讀取命令信號需間 ::2個或2個以上的時序才能輸入，這是因為晶片内部的 貝取^作將執订兩個時序調期，藉由這種機制的使用，倾 預找取記憶體的操作頻率可為兩倍的冰預找取記憶體，因 此，饭叹取命令信號外部時序信號ck的上升緣，,〇，，時輸 、下個頃取^號需在外部時序信號CK的上升緣”2”或 者以後的上升緣才能輪入，纟此，做為内部時序信號 CLKB1 ’早穩態脈衝會在外部時序信?虎CK的偶數上 產生。 、 另一方面， 在外部時序信號 命令信號藉由使 做為内部時序信號CLKB2，單穩態脈衝會 CK的積數上升緣產生，在此實施例中， 用内部時序信號CLKB1及CLKB2來栓 2130-6687-pp 13 200529231 鎖因此，當DDR2-SDRAM的資料傳輸速度為667 Mbps %，母個内部時序信號CLKB1及CLKB2的脈衝寬度可拉 大j 2·8 ns，由於使用單穩態脈衝，那麼就算在低頻率下 钿作或者是在一個時序中具有兩個相同命令，命令信號依 然可被栓鎖。 一弟一貫施例 在第二實施例中描述了當第一實施例之同步記憶體在 自更新模式時的狀況。 -在自更新模式時，自更新栓鎖電路將取代第4圖之讀 取命令拴鎖電路’帛5圖及第6圖中的電路架構將不做任 何改變。 抑在自更新杈式時，動態隨機存取記憶体（Dram)的記憶 單元將、’隹持在低電源模式，晶片進入自更新模式後不需 要接收任何外部信號，在晶片内部，更新操作會在既定週 J内自動元成以維持記憶體單元内部的資訊，因此，通常 在自更新板式時’會停止輸入外部時序信號到晶片中，具 體來說，從自更新命令SELF輸入的下個週期開始，外部 日守序信號將停止。 二第8圖所示’當自更新命令SELF被外部時序信號 ^王鎖％，時序致能信號CKE將Μ閉以停止輪入外部時 做為内部時序㈣CLKB1之單穩態錢將轉變到清
/狀恶並且自動重設，由於外部時序信號已停止，内旬 時序信號CLKB2將不會產生。 2130-6687-PF 14 200529231 * 1更新模式回到正常操作模式時，時序致能信 :二猎由自更新離開命令EXIT打開以輸入外部時序信 u ’接者’内部時序信號將會產生。 以滿Ϊ = 二部:序產路使用單穩態脈衝 、义具體來5兒，内部時序信號CLKB 1的下 序信號CK的上升緣產生，内部時序㈣ 於外部時序二單， JU 已兮止，内部呀序信號CLKB2將不會 SDRAMS此，在這個實施例中，内部時序信號的狀態在 M操作在自更新模式時將不會重設 將不可能發生。 口此知忭錯祆 w二第一及第二實施例中，和外部命令信號相關之命令 私鎖電路的内部時序頻率為 部時序信號的脈衝寬度將可增加並221/2’因此’内 屬作’由於栓鎖電路的操作頻率低於"2,因此在栓鎖 電路的内部保留足夠之操作界限將Μ可能至 知作界限影響的啟動及維持特性將會改善。η 又 弟二賞施你丨_ 接著，參考第9圖及第1〇圖， DDR-SDRAM的第三實施例。 口弟0圖描述 路nt考至第内1圖士’/部時序信號CK及茂經由時序輪入電 路运至内部時序產生電路12。 电 在接收外部時序信號CK及沅之後，内部時序產生雷 路12產生兩個單穩態脈衝做為内部時序信號CLKB1及
2130-6687-PF 200529231 CLKB2藉由内部知序信號CLKBi及的時間來控 制位址信號、命令信號以及其它内部控制信號。 命令輸入電路13和外部時序信號ck及汊同步地接收 包括1位址選通信號硫、行位址選通信號品、寫入致能 信號麵及日日日片選擇信號_的控制輸人信號，並且將這 些控制輸入信號送至命令检鎖電路14，命令检鎖電路Μ 接收由内部時序產味雷？欠 座生电路12產生的兩個内部時序信號 CLKB1及CLKB2並且栓鎖控制輪入信號。 ”有位址、、爰衝杰功旎的位址（Add)輪入電路1 $經由共 同輸入端位址接收X彳☆丨卩e % 按叹入位址化唬及γ位址信號，位址（Add)
輸入電路15連續地共和外部時序信號ck &⑦同步地將X 位址信號及Y位址作辨译5 唬达至位址（Add)栓鎖電路1 6，位址 (Add)輸入電路15接收的γ ^^ 雖收的X位址&號及丫位址信號將由位 址（Add)栓鎖電路16栓鎖。 位址（綱栓鎖電路16所栓鎖的信號被送入呈 =置編瑪功能的χ冗餘控制電路45，χ冗餘控制電路c 產生-輪出信號送入記憶體區域70中的 產生f元線WL的選擇信號，藉由字元線 d小5貝取“虎會在記憶體陣列71中的互補位元線路 BL中出現也會藉由感應放大器放大。 、另一方面’位址(Add)栓鎖電路〗6所栓鎖的γ全 5虎被达入具有前置編碼功能的Y冗餘控制電路42, &制包路42產生-輪出信.號送入記憶體解 碼器心產生位元線路扯的選擇信號。 中的％
2130-6687-PF 16 200529231 接者’將洋述5己f思體區域7 0的週邊電路。 根據命令栓鎖電路14送入的不同信號，γ控制電路w 經由Υ冗餘控制電路42存取記憶體區域7〇中的γ解碼哭 72，具體來說，γ冗餘控制電路42的行位址緩衝器所抓取 之位址信號會被當成預先調整的資料送入包含¥控制電路 41的行位址記數器中，依照命令信號所指定的操作模式&(於 下文中討論），行位址記數器傳送行位址信號至γ解碼哭 72做為預先調整的資料或者連續行位址信號的增加量。叩 根據命令栓鎖電路14送入的不同信號，χ控制電路们 經由X冗餘控制電路45存取記憶體區域7〇中的χ解碼器 在更新模式下，X几餘控制電路45中的列位址緩衝器 抓取列位址^ ，更新位址信號會由更新計數器Μ產生以 拴制更新刼作，在此以更新位址信號經由内部時序產生電 路12被抓取做為列位址信號為例，但不限制只有這個實施 例。 每個Y冗餘控制電路42及χ冗餘控制電路Μ記憶— J完全的位址並且將該不完全位址和上述所抓取之位址信 唬比較，當二者—樣時，Υ冗餘控制電路42或者X冗餘控 制電路45要、卡v & —一 、丨 解碼斋72或者X解碼器73以選擇空的 \ 或者二的位元線BLj並且禁止正常字元線WL·或 者正2位元線BL的選擇操作。 項取控制雷& 路1 4、、： 1及寫入控制電路6 1接收命令栓鎖電 ^的外部控制信號（例如··時序信號、時序致能信
2130-6687-PF 17 200529231 號、晶片選擇信號、列位址選通信號、行位址選通u 能信號以及資料輪入/輪出掩遮控制信號)做為： 體組的位址信號。根據上述信號的振幅或者週 二 制電…寫入控制電路61產生各種控制信號例二： 制職-SDRAM的操作模式以及不同的相關時序信號，為工 了達成上述目的，每個讀取控制電路5ι I寫入控制電路 6 1具有控制邏輯及模式暫存器。 記憶體區域70中感應放大器放大以及行交換電路(未 顯不）所選擇之記憶資訊連接至共同輸入/輸出線mi〇 迗至主要放大器53，主要放女哭q J二… 王旻敌大态53和記憶體區域7〇内 主要放大器74以及寫入電路中的寫入放大器…實施方 式相同’具體來說，在讀取操作時，經由γ交換電路 之讀取資料信號被放大並且經由做為輸出緩衝器之資：輸 出電路55由外部端點DQ送出，另一方面，在寫作操作時， 經由外部端點DQ送入的耷人咨# p % , 口口 ^ 的冩入貝枓化號經由做為輸入緩衝 器之資料輸入電路64被抓取並且經由寫入電路傳送至丘 同輸入/輸出線副及選取的Μ㈣此，藉由感應心 益的放編乍，寫入資料信號被傳送至選取的位元信號 BL ’記憶單元79的電容根據此寫入資料信號維持電荷。 胃内部電源產生電路80從電壓端接收操作電壓例如電 壓VDD及VSS，並且產生預充電電壓ν_2、屏極電壓 VDD/2、内部升壓電壓vpp、内部降壓電壓vdl及基版2 饋偏壓VBB。 茶考第ίο圖，第10圖描述包括複數記憶體區域7〇的 2130-6687-PF 18 200529231 DDR-SDRAM 晶片 7。 第〇圖所示，記憶體晶片7包括八個記憶體區域 川，因此在這個實施例的SDRAM中，記憶體晶月7包括 複數忑L肢區域或者記憶體組，每個記憶體區域包括記 胆陣列71、γ解碼器72、χ解碼器74以及主要放大器 解馬的74排列在記憶體陣列71的一側，γ解碼器 72以及主要放大！^ 74排列在記憶體晶片7中央附近，並 和X解碼器74垂直。 記憶體組由兩個成對的記憶體區域7〇組成，這兩個記 憶體區域7 0的X解石g哭7 Zl h. 鮮馬74相郇，兩個記憶體組並行排列 在3己憶體晶片7的樺* #绩卜f戸17 1^1 tb ΛΑ ϊ Τ 也、戰綠上（即圖中的水平方向），因此， 四個3己k體區域70將排成一列，週邊電路沿著記憶體晶片 7的橫截線排列在記憶體晶片7的中央。在和記憶體晶片7 橫截線垂直的方向上(即圖中的垂直方向），上排的記憶體 組及下排的記憶體组對稱地排列在週邊電路的兩邊，因 此上排。己丨思體組之記憶體區域70的γ解碼器72和主要 放大器74面對下排記憶體之記憶體區域川的γ解碼器u 和主要放大器74,這八個記憶體區域7()組成單顆記憶體 晶片 7 〇 ——丨而組啦取/〇中 記憶體陣列71具有由字元線WL分割成的複數子陣列及_ 主要^立元線，字元線WL* x解碼器74延著圖令的水平2 向刀軎ί，主要位兀線在複數子陣列中延伸並且連接複數^ 陣列的複數子位元線，因此’這裡採用水平位元線系統。
2130-6687-PF 200529231 在這種架構中，連接至同條子位元線的記憶體單元79數目 '良,’ 口此，这擇子位元線的操作將可在高速下實現。 此外，每個記憶體區域70中的記憶體陣列7〗具有由 γ選擇線分割成的複數子陣列，丫選擇線由γ解碼器π延 著分割，位元線BL被上述子陣列分割，因此，連接至位 2線BL的記憶體單元79數目將減少，因此，可確保由記 fe、肢單兀79讀取至位元線BL之讀取資料電壓。記憶體單 元79包括存在的動態記憶體單元以及在記憶體電容中的 不存在電荷，分別代表資料”丨，，和，，〇”，讀取操作藉由對記 fe、體電谷充電及對位元 '線BL預充電來實行，因此，藉著 減少連接至位元線BL的記憶體單元79之數目，可獲得需 要的信號量。 ' a 子字元驅動器排列在每個子陣列的及右邊，並未顯示 在圖中，感應放大器排列在較高及較低處（位元線的方 向），每個感應放大器對應一行選擇電路及一位元線預充電 电路，稭由選擇字元線（子字元線），資料將由記憶體單元 貝 在此日守’發生在每條位70線的小電壓差將由感應放 大斋彳貞測及放大。 主要輸入/輸出線Ml〇延著水平方向排列在子字元驅 動陣列上如第1 〇圖所示，本地輸入/輸出線延 器排列，本地輸入/輸出線LIO及主要輸入/輸出線;= 遥擇k號連接在一起，週邊電路連著總體輪入/輸出線 GIO，根據被選取的記憶體組，總體輪入/輪出線gi〇連接 至主要輸入/輸出線MI〇，總體輸入/輪出線Gi〇經由做為 2130—6687 — PF 20 200529231 電路及輸入輸出 連接至外部端點 輸入及輸出緩衝器的輸入/輸出先進先出 電路連接至㈣叫⑽，料 DQ。 記憶體晶片7連接至適合的 一 w 0週邊電路，第10圖中未顯 不，攸位址輸入電路15(第9 g ^ β 一 θ )廷入的位址信號和外部時 序k唬CK&CK同步被位址栓 ^ _ π. 貞電路1 6抓取，因此根據命 々化號，在位址多工方式中 止化號被行位址緩衝器以 及列位址緩衝器的電路抓取 议址4唬由數個位址缓衝器 所保存，舉例來說，每個行 y ^ 址綾衝為以及列位址緩衝器 保存超過單個記憶體週期之位 止L 5虎，母個Y冗餘控制電 路42及X冗餘控制電路45呈，曰 -有電日日體（金屬氧化半導體效 應幻或者類似的東西以比較記憶在溶絲内的記憶位址以 及輸入位址’ Y冗餘控制電路42及又冗餘控制電路45也 形成在記憶體晶片的中央。 在本實施例中的DDR-SDRAM中，兩個記憶體陣列71 形成一個記憶體組，八個記憶體陣列71形成四個記憶體 、，且四個5己憶體組的位址利用主要輸入/輸出線ΜΙ〇 Y〇及 Y1的”0”或”1”來表示，位址，，〇，，代表γ〇 = 〇及γι=〇,位址” ρ 代表Y〇=l及Yl=〇，位址”2”代表γ〇 = 〇及γι = 1，位址，，3，， 代表Υ0=1及Yl = l。 在讀取操作的情形下，根據行位址信號，32位元由兩 個§己憶體陣列選取，1 6位元由1個記憶體陣列選取，藉著 使用總體輸入/輸出線GIO，一個3 2位元的資料將被輸出， 因此’可實現4Ν預找取（Ν=8)的操作，具體來說，輸出電 2130-6687-PF 21 200529231 路分別在時序信號CK的第一上升好筮卞政立 昂 上升、、、本、弟一下降緣、第二 上升緣及第二下降έ矣因 降4门步產生位址，，〇，，的8位元，即8位元 產生在4個時間。 具有大記憶體容量例如256百萬位元之ddr_㈣ΑΜ 的把憶體晶片被分割成八個記憶體區域
體區域組成一個纪愔鹖知^ ^ U 區域可分 心、、',如上面所描述的，每個記憶體 乂 一 6的分塊陣列，每個分塊陣列為512χ512 门：口此’ 512個記憶體單元79連接至單條子字元線， =’ 12個記憶體單元79連接至單條位元線 總體輸人/輪㈣輸“ ΜΙ〇將被叫做则線， 印線GIO會被叫做GI0線。 每個主要放大電路、主要放大 及輸出暫存器雷敗扯八 線以 严路破/刀配為位址，，〇”、” ”、 面所描述的，資料怂士西I 2及3 ，如上 、 处主要放大器7 4傳送至給ψ薪六 時完成定址，，〇，，、，”，，，，” 手^至輪出暫存益的同 浐取32 , 2及”3’’ ’具體來說，從MIO線中 ’ 凡的資料的同時被主要放大哭74 &...... 輸出暫存器，依據n ^ 偵測並傳送至 1死據開始位址γ〇或γι，輪 在和外部時序传號 9存口口的負料 此，在這個實:::二^ 可同時操作。 32個主要放大器74及32條仙線 第四實施例 荼考第Π圖及 充電（PRE)命令栓鎖 3被預充電命令拾鎖 :12圖’第四實施例中說明了具有預 包路之同纟圯憶體，㉟了讀取栓鎖電路 兒路3-A取代之外，第四實施例的架 2130-6687-pf 22 200529231 構基本上和第一實施例的架構類似，且… 令栓鎖電踗\Λ 、 a况，預充電命 不具有用以選擇從兩個栓鎖带 的輸出電路，纪产辨4 、暖视 貞电路之一輪出 個輸出令的-個…— …王鎖电路3-八的兩 部 份使用相_:貫施例中和第-實施例相同的 使用相冋的標號，在此不再描述。 ’考第Η圖’同步記憶體包括外部 内部時序產生電踗？猫亡+入人 汁叛入甩路J、 一、預充电咔令栓鎖電路3-A、外$ 輸入電路4以及又串聯電路6。 外Μ说 及32^體來Γ預充電命令检鎖電路包括栓鎖電路32Α 亚且生兩個輸出信號mdprET1及MDpRET2 DDR2-SDRAM中，只要在預充入 在 要在預充“令日守，兩個相同命令的 門隔才此為一個時序，因此 凡 與 假σ又將弟4圖的架構直接來 @〒令拴鎖電路，將可能在輪入連續之命令時造 ^呆作錯誤，因此，利用單個記憶體組中連續兩個預充電 中令間隔為2個或2個以上時序的這個事實，栓鎖電路32Α =32Β發达輸出信號MDpRETi及着处丁2至每個記憶 體組之X串聯電路6，每個記憶體組之χ串聯電路6在預 充電控制電路之輸入位置具有OR邏輯閘。 /考第12圖，假設記憶體組〇及i的預充電命令 MREi分別在外部時信號的上升緣〇及ι連續輸入，在 這種下桂鎖電路32A及32b的輸出信號MDPRET1 及MDPRET2會連績並且分別輸出，但是，同個記憶體組 的預充甩叩令不旎連績輸入’因此，當記憶體、组〇的預充 電弘路由^ #u MDPRET1來操作時，記憶體組i的預充電 2130-6687-PF 23 200529231 電路會由信號MDPRET2來操作。 藉著使用第1 !圖的架構 嗖杲將釦筮一 預充电命令检鎖電路3-A的 效果將和弟一貫施例相同。 弟五貫方合4 再茶考弟13圖至第15 FI /γλ- 弟 圖，弟五實施例中說明了具有 位址栓鎖電路之同步記情許， ^ ^ 心體除了碩取栓鎖電路3或者預 充琶叩令检鎖電路3 _ a被位址於雜 1址彳王鎖電路3-B以及外部信號 輸入電路4被位址信號輪雷 b铷玉路取代之外，第五實施 例的架構基本上和第4圖之裳—每 弟 Η之弟一貝施例及第η圖之第四實 施例的架構類似，具體來說，位址栓鎖電路3_β接收每個 位址但是不編碼，由栓鎖電路輪出所選擇的-個位址被送 ^ X串聯電路或者γ串聯電路，在第五實施例中和第一實 j或者第四貝施例相同的部份使用相同的標號，在此不 再描述。 乂考第13圖，同步記憶體包括外部時序輸入電路工、 内口序產生電路2、A〇位址栓鎖電路位址相關 之A0位址^唬輪入電路4_B、記憶體組相關之γ串聯電路 ^以及X串聯電路6，位址栓鎖電路3-B及位址信號輸入 電路4 B为別相對於第9圖中的位址拴鎖電路1 6及位址輸 入電路15。 ^ 在位址栓鎖系統中，在每個時序週期，位址信號和外 F T序L號的上升緣同步輸入，不像命令信號，因此，第 4圖的架構不能直接拿來應用，A〇位址栓鎖電路％b包括 由才玉鎖電路34A及34B組成之位址栓鎖電路34以及由位 2130—6687-pp 24 200529231 址遠擇電路3 5組成的輸出電路。 茶考第14圖將討論A〇位址栓鎖電路3_b，每個保留 位址提供相同的位址栓鎖電路。 栓鎖電路34A及34R拼姑βπ ^ + 根據内邛呀序信號CLKB1及 CLKB2栓鎖位址信號Α0，位址選摆# & 止k擇電路Μ根據内部時序 信號將由栓鎖電路34入及 ( 保存的位址做為輸出作 號ΡΑΤ0並傳送至記憶體組之週邊電路。 σ ::⑺令栓鎖電路的輸出在每個外部命令信號被編碼 =^有高致能信號之單穩態脈衝產生，因此， 個命令之後’命令检鎖電路的輸出必需為了下個輪入： 設，但是位址栓鎖電路34不需要每個週期重設。 14<這是由於十憶位元组之記憶體的位址信號數量大約為 個且編碼後的信號不能 ”、 俨味产祕s 中級動，由於未編碼之 k唬在編碼之前會直接被 鸽产- 貝卫且傳延，因此位址信號不 …或：位準都為有意義之信號，不需被重設。 參考弟1 5圖’假設外部位 的上升緣。…2及3輸入成功地在外部時序 的 ， 在k種^形下，在外部時序 勺上升、、水〇及2輸入之位址”工 被内邛呀序k號CLKB1所 玉貞亚且鲞送位址輸出信號 在外部時序的上升…：: 或者γ串聯電路， ΓΤ1,Ώ 升♦ 1及3輪入之位址，，〇，，被内部時序作泸 CLKB2所栓鎧廿θ八、名a 丨丁 π 1口现 ★亚且赉达位址輸出信號ΡΑΤ〇 聯電路。 王人 '有γ串 因此，藉著使用第13圖的， 效果將和第—實施例相同。μ木構八0位址栓鎖電路的 2130-5687-pp 25 200529231 達成 第14圖中的電路架構可用具有上述功 能之不同電路 在本發明之栓鎖系統中， 内邛¥序產生電路根據外部 宁序仏號CK產生兩個内立R士广 姑…” 捋序信號CLKB1及CLKB2,根 ,^ 虎、位址信號以及資料信號的 + +只現以輕易貫現雙週期，上述 路以栓鎖位址信號、命令信號及資 科㈣並且需要在高頻時操作之同步裝置。
本發：雖以較佳實施例揭露如上，然其並非用以限定 本叙明的範圍’任何孰習 ^ . , …、白此項技藝者，在不脫離本發明之 伴#鬥本、" 二卉的更動與潤飾’因此本發明之 ;圍μ相之中請專·圍所界定者為準。 【圖式簡單說明】 第1圖表示現有具有命 能方塊圖。 …王鎖電路之同步記憶體的功 弟2圖表示第1圖 ^ ^ 鎖電路的電路方塊圖
弟3圖表不弟！圖中命令栓鎖電路 第4圖表示本發 Η 了序圖 ^ 弟只轭例中具有讀取命令耠 路之同步記憶體的功能方塊圖。 路的電路方塊圖。 路的電路方塊圖。 路操作的時序圖。 圖中讀取命令栓 第5圖表示第4圖中内部時序產生電 第6圖表示第4圖中讀取命令栓鎖電 第7圖表示第6圖中讀取命令栓鎖電 第8圖表示本發明第二實施例即第6 鎖電路操作在自更新模式的時序圖。
2130—6687—PF 26 200529231 第9圖表不本發明第三實施例中具有栓鎖電路之 DDR-SDRAM即同步記憶體的方塊圖。 第1 0圖表示具有八個記憶體區域之Ddr_SDRAM的記 憶體晶片布局圖。 第11圖表不本發明第四實施例中具有預充電命令栓 鎖電路之同步記憶體的功能方塊圖。 第12圖表示第11圖中預充電命令栓鎖電路操作的時 序圖。 第13圖表示本發明第五實施例中具有位址拴鎖電路 之同步記憶體的功能方塊圖。 第14圖表示第13圖中位址栓鎖電路的電路方塊圖。 第1 5圖表示第13圖中位址栓鎖電路操作的時序圖。 【主要元件符號說明】 1〜 外部時序輸 入 電 路； 2〜 内部時序產 生 電 路； 3〜 讀取命令检 鎖 電 路； 3-A 〜預充電命令栓 鎖電 3-B 〜位址栓鎖 電 路 J 4 外部信號輪 入 電 路； 4-B 〜位址信號 輸 入 電路 5〜 γ串聯電路 ; 6〜 X串聯電路 ， 7〜 記憶體晶片 ， 11〜時序輸入電路； 2130-6687-pp 27 200529231 12〜内部時序產生電路； 13〜命令輸入電路； 1 4〜命令栓鎖電路； 1 5〜位址輸入電路； 1 6〜位址栓鎖電路； 21A、21B〜脈衝產生電路； 22〜計數器； 23A、23B〜栓鎖電路；
3 1〜命令解碼器； 32〜命令栓鎖電路； 32A、32B〜栓鎖電路； 33〜輸出電路； 3 4〜位址栓鎖電路； 34A、34B〜栓鎖電路； 35〜位址選擇電路； 4 1〜Y控制電路；
42〜Y冗餘控制電路； 43〜X控制電路； 44〜更新計數器； 45〜X冗餘控制電路； 5 1〜讀取控制電路； 52〜輸出電路； 53〜主要放大器； 54〜先進先出電路；
2130-6687-PF 28 200529231 5 5〜資料輸出電路； 6 1〜寫入控制電路； 62〜輸入電路； 63〜内部時序產生電路； 65〜資料栓鎖電路； 66〜先進先出電路； 67〜寫入放大器； 70〜記憶體區域； 7 1〜記憶體陣列； 72〜Y解碼器； 73〜X解碼器； 74〜主要放大器； 79〜記憶體單元； 80〜内部電源產生電路； 120〜内部時序產生電路； 12 1〜脈衝產生電路； 130〜命令栓鎖電路； 1 3 1〜命令解碼器； 1 3 2〜栓鎖電路； 133〜輸出電路； 153〜命令輸出電路。
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Claims (1)

  1. 200529231 十、申請專利範圍： 1’種栓鎖系統，用以使從外部輸入的一 號和—外部時序信號:同步，該栓鎖系統包括：别信 一内部時序產生電路1以產生兩内部時序 早穩態脈衝以和該外部時序信號同步；以及 U為 對技鎖電路，藉由上述内部時序芦4 k 入信號。 m唬柽鎖料部輪 2.如申請專利範圍第！項所述之栓鎖系統，其中 θ σΜτ序信號的-個和該外部“ 舟，/姑# 了斤就的弟一上升緣同 μ弟-上升緣之後，上述内部時序 該外部時序信號的-第二上升緣同步。 個和 3广申請專利範圍第2項所述之栓鎖系統，其中上 内部時序信號的頻率為該外部時序信號的Μ。 ^ 4·如申請專利範圍第3項所述之检鎖系統，其 "^U * 匕* 一編碼器，用以餅傲或 ^ ^ ,,,,. 為该外。卩輸入信號的一讀取命令 I—編碼讀取命令信號並且將該編馬讀取命 令信號傳送至上述栓鎖電路；以1 %取叩 一輪出電路，和上诚γ 处玄1 这裎鎖電路相連以接收上述拴銷電 生的單穩態信號並產生一輸 、 組的-預設週邊電路。 1出U以輸出至-記憶體 5 ·如申請專利範圍第 括： 固罘3項所述之栓鎖系統，其中更包 一編碼器’用以對做為 Λ 4輸入仏號的一更新命令 2130-6687-PF 30 200529231 信號編碼以產生_ 、、、馬更新命令信號並且將該編碼更新命 令"ί吕號傳送$ μ、+、4人 、至上述栓鎖電路；以及 一輸出雷玫V，4：， °上述栓鎖電路相連以接收上述栓 路產生的單穩自n缺 〜〜ρ 亚產生一輸出信號以輸出至一記憶 組的一預設週邊電路。 士申明專利範圍第3項所述之栓鎖系統，其中 括： 、人。 -編碼器，用以對做為該外部輸入信號的一預充電命 令信號編碼以產峰_绝mΛ Α 、，扁碼預充電命令信號並且將該編碼 充電命令信！虎傳送至上述栓鎖電路；以及 、 -輸出電路’和上述栓鎖電路相連以接收上述栓鎖電 路產生的單穩虎並產生一輪出信號以輸出至一記 組的一預設週邊電路。 。_ 7·如申請專利刪3項所述之栓鎖系統，其 检鎖電路接收-位址信號並且產生複數检鎖輸出信號以做 為單穩態信號，該栓鎖系統更包括·· -選擇電路，用以選擇上述栓鎖電路產生的检鎖 信號並產生-選擇輸出信號以輪出至一記憶體組的—預# 週邊電路。 ^ ^ 8. -種同步記憶體，包括如申請專利範圍第 之栓鎖系統。 貝所述 9. -種同步記憶體，包括如申請專利範圍第 之栓鎖系統。 貝所^ 1〇. 一種同步記憶體，包括如申請專利範圍第3項所述 2130-6687-PF 31 200529231 之栓鎖系統。 11. 一種同步記憶體，包括如申請專利範圍第4項所述 之栓鎖系統。: 1 2. —種同步記憶體，包括如申請專利範圍第5項所述 之栓鎖系統。 1 3 . —種同步記憶體，包括如申請專利範圍第6項所述 之栓鎖系統。 1 4. 一種同步記憶體，包括如申請專利範圍第7項所述 之栓鎖系統。
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