TW200428637A - SOI wafer and production method thereof - Google Patents

SOI wafer and production method thereof Download PDF

Info

Publication number
TW200428637A
TW200428637A TW093101671A TW93101671A TW200428637A TW 200428637 A TW200428637 A TW 200428637A TW 093101671 A TW093101671 A TW 093101671A TW 93101671 A TW93101671 A TW 93101671A TW 200428637 A TW200428637 A TW 200428637A
Authority
TW
Taiwan
Prior art keywords
wafer
region
silicon
oxide film
soi
Prior art date
Application number
TW093101671A
Other languages
English (en)
Other versions
TWI305953B (zh
Inventor
Masahiro Sakurada
Nobuaki Mitamura
Izumi Fusegawa
Original Assignee
Shinetsu Handotai Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2003015396A external-priority patent/JP2004265904A/ja
Priority claimed from JP2003015072A external-priority patent/JP4380162B2/ja
Application filed by Shinetsu Handotai Kk filed Critical Shinetsu Handotai Kk
Publication of TW200428637A publication Critical patent/TW200428637A/zh
Application granted granted Critical
Publication of TWI305953B publication Critical patent/TWI305953B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B15/00—Single-crystal growth by pulling from a melt, e.g. Czochralski method
    • C30B15/20—Controlling or regulating
    • C30B15/203—Controlling or regulating the relationship of pull rate (v) to axial thermal gradient (G)
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Element Separation (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Description

200428637 (1) 玖、發明說明 【發明所屬之技術領域】 本發明係關於矽絕緣（SOI)晶圓；更詳細而言，係關 於電性可靠度極高之高品質的矽絕緣（SOI)晶圓及其製造 方法。 【先前技術】 以ί主’作爲裝置（兀件）用基板’廣泛地利用在支持基 板上形成有矽活性層（SOI層）的SOI晶圓。作爲如此的 S Ο I晶圓的製造方法，例如已知有將2枚的矽晶圓經由氧 化膜而貼合之製造方法亦即所謂的貼合方法。 貼合方法中的一種之離子注入剝離法，係在成爲矽活 性層的矽晶圓（結合晶圓）或是成爲支持基板的矽晶圓（基 底晶圓）的表面，形成作爲絕緣層的氧化膜（也稱爲埋入氧 化膜或層間氧化膜等），再從結合晶圓的一側的表面，將 氫等的離子進行離子注入，而在晶圓內部形成離子注入層 (微小氣泡層）。進而，經由氧化膜，將結合晶圓的離子注 入側的面，貼合在基底晶圓之後，藉由熱處理，使離子注 入層作爲邊界而剝離。藉此，能夠得到：在基底晶圓上， 經由氧化膜，形成有薄的矽活性層的SOI晶圓。再者，剝 離後，也有進行爲了提高矽活性層和基底晶圓之間的結合 力之熱處理（結合熱處理）或用來除去表面的氧化膜之氫氟 酸洗淨等的情況。 作爲使用於此SOI晶圓的製造中的矽晶圓，一般而言 (2) (2)200428637 ，能夠使用藉由切克勞斯基法（CZ法）所育成的矽單結晶 ;但是，近年來，隨著矽活性層或埋入氧化膜的薄膜化要 求，所使用的矽晶圓的品質要求也越來越嚴格。 特別是關於成爲砂活性層的結合晶圓，提出一種育成 缺陷少的矽單結晶’再使用由此所得到的高品質的矽晶圓 之方法。 在此，說明關於藉由切克勞斯基法來育成矽單結晶時 的拉昇速度、及所育成的矽單結晶的缺陷之間的關係。 在使用通常的結晶中固液界面附近的溫度斜度G大 的爐內構造（熱區：HZ)的CZ拉昇機中，往結晶軸方向， 使成長速度V由高速變化成低速的情況，已知會得到如 第9圖所示的缺陷分布圖。 在第9圖中’所S胃的V區域’係空孔（Vacancy)也就 是由於矽原子不足所發生的凹部、穴之類的缺陷多的區域 •，所謂的I區域，則是由於多餘的矽原子亦即晶格間矽存 在所發生的錯位、或是多餘的砂原子塊多的區域。而且， 在V區域和I區域之間，存在沒有（或是很少）原子不足或 過多之情形的中性區域（Neutral，以下簡單表示爲N);又 ，在V區域的邊界附近，被稱爲0 S F (氧化誘導疊層缺陷 、Oxidation Induced Stacking Fault)的缺陷，當在相對方令 結晶成長軸方向之垂直方向的剖面上來觀察時，被確認係 分布成環狀（以下稱爲OSF環）。 而且，在成長速度比較快的情況，空洞型的點缺陷集 中而形成空泡之原因的FPD、LSTD、COP等的成長缺陷 (3) (3)200428637 ，高密度地存在於結晶直徑方向的整個區域，這些缺陷存 在的區域，成爲V區域。又，隨著成長速度的降低，〇SF 環從結晶的周邊發生，在此環的外側（低速側），發生N區 域·，進而，若使成長速度變成低速’則〇 S F環往晶圓的 中心收縮而消滅，整個面變成N區域。若進一步地降低 成長速度，被認爲是晶格間矽集合之差排環的發生原因之 L/D(Large Dislocation :晶格間差排環的簡稱、LSEPD、 LFPD等）的缺陷（大差排群），低密度地存在；存在這些缺 陷的區域成爲I區域（也稱爲L/D區域）。 而且，在V區域和I區域的中間之0 S F環外側的N 區域，成爲沒有存在造成空洞的FPD、LSTD、COP，也沒 有存在造成晶格間矽的LSEPD、LFPD之區域。再者，最 近，若將N區域進一步地分類，如第9圖所示，有鄰接 OSF環的外側之Nv區域（空洞多的區域）和鄰接I區域的 N i區域（晶格間矽多的區域）；已知在Ν ν區域，當熱氧化 處理後，氧析出量多，而在Ni區域，幾乎沒有氧析出。 如此的N區域，以往在晶圓面內，僅存在一部份， 但是利用控制拉昇速度（V)和結晶固液界面軸方向溫度斜 度（G)的比値亦即V/G，結果能夠製造出N區域擴展至橫 方面全面（晶圓全面）的結晶。 於是，在SOI晶圓的製造中，作爲結合晶圓，也提案 出：使用成爲全面N區域的矽單結晶晶圓之方法。例如 ，被提案出：藉由切克勞斯基法（CZ法）拉昇矽單結晶時 ，將拉昇速度V和拉昇軸方向的結晶固液界面的溫度斜 (4) (4)200428637 度G的比値（V/G)，控制在規定範圍內，來拉昇矽單結晶 ;作爲結合晶圓，使用N區域的矽晶圓的S ΟI晶圓（例如 曰本特開平200 1 - 1 46498號公報（第5-8頁）及日本特開平 2001-44398號公報（第2-4頁、第1圖））。 另一方面，關於基底晶圓，本來係用來經由絕緣膜來 支持S Ο I從所需要者；在其表面，並不是直接進行元件形 成。因此，也提案出：將不符合電阻値等的製品規格之仿 真等級（dummy grade)之矽晶圓，作爲基底晶圓來使用之 技術（請參照日本特開平1 1 - 4 0 7 8 6號公報）。 一般而言，作爲基底晶圓，考慮品質和生產性等，係 如第9圖所示般，育成包含一部份的以高速的拉昇速度下 成長的V區域、或者〇 S F區域或Nv區域等之矽單結晶， 而廣泛地使用由此種高速成長的矽單結晶加工成之鏡面狀 的矽晶圓。 在由前述般地高速成長的矽單結晶所得到的矽晶圓的 表面和體積內，高密度地形成由於空孔集中而成的C0P 之類的空孔缺陷；表面則存在多數個5 0nm以上的微小凹 坑缺陷。而且’若將存在有多數如此微小凹坑缺陷之矽晶 圓’作爲基底晶圓來使用，製造出S 01晶圓時，特別是將 埋入氧化膜的厚度如近年來所要求地形成薄厚度的情況， 會發生無法維持高絕緣性而損害電性可靠度的問題。 【發明內容】 -8 - (5) (5)200428637 (發明的揭示） 於是’本發明係鑒於如此的問題點而發明出來，其目 的在於供一種S Ο I晶圓，即使埋入氧化膜的厚度例如係 形成1 0 〇nm以下程度之極薄的情況，高絕緣性被維持， 因而在裝置（元件）製程中的電性可靠度高。 爲了達成上述目的，若根據本發明，提供一種s Ο I晶 圓’係將分別由矽單結晶所形成的基底晶圓和結合晶圓， 經由氧化膜加以貼合之後，藉由使前述結合晶圓薄膜化而 形成有矽活性層的S 01晶圓，其特徵爲： 前述基底晶圓，係由藉由切克勞斯基法所育成的矽單 結晶，該晶圓全面爲Ο S F區域之外側的N區域，且未含 有錯由Cu沉積法而被檢測出來的缺陷區域的砂晶圓；或 是該晶圓全面爲OSF區域之外側，未含有藉由Cu沉積法 而被檢測出來的缺陷區域，且包含存在起因於晶格間矽的 差排群之I區域的矽晶圓所構成。 若是由基底晶圓的全面爲OSF區域之外側的N區域 ，且未含有藉由Cu沉積法而被檢測出來的缺陷區域之CZ 矽單結晶所構成的SOI晶圓，則由於在基底晶圓的表面沒 有存在微小缺陷，即使基底晶圓上的埋入氧化膜的厚度例 如爲比1 〇〇nm薄的薄膜的情況，也不會受到基底晶圓表 面的缺陷的影響而產生絕緣特性破壞，而成爲電性可靠度 極高的S ΟI晶圓。 另一方面，若是由基底晶圓的全面爲 OSF區域之外 側，未含有藉由c U沉積法而被檢測出來的缺陷區域’且 -9- (6) (6)200428637 包含存在起因於晶格間矽的差排群之1區域之CZ矽單結 晶所構成的S 0 I晶圓，則由於在基底晶圓的表面沒有存在 微小的空孔缺陷，即使基底晶圓上的埋入氧化膜的厚度例 如爲比1 0 0 nm薄的薄膜的情況，也不會受到基底晶圓表 面的空孔缺陷的影響而產生絕緣破壞，成爲電性可靠度極 高的S Ο I晶圓。又，由於比較容易製造出構成基底晶圓之 例如晶圓全面爲I區域的砂晶圓，所以價格便宜。 此情況，S ΟI晶圓，理想爲藉由將離子注入前述結合 H 晶圓中，然後利用在形成離子注入層處加以剝離，來進行 前述結合晶圓的薄膜化之離子注入剝離法而被形成。 作爲貼合法，將結合晶圓和基底晶圓貼合之後，也能 夠藉由硏削•硏磨來使結合晶圓薄膜化，而作成SOI晶圓 ;此情況的SOI層的厚度比較厚。另一方面，若藉由離子 注入剝離法，能夠將離子注入層的深度亦即SOI層的厚度 作出近年來所要求的極薄的等級，而能夠作出極高品質的 SOI晶圓。 Φ 前述氧化膜的厚度能夠在1 0〜1 〇〇nm的範圍內。 近年來，埋入氧化膜的厚度例如被要求作成5 Onm程 度，而本發明的SOI晶圓，即使是形成如此薄的氧化膜， 絕緣破壞特性也沒有劣化，而能保持高絕緣性。 又，前述矽活性層，理想爲：係由藉由切克勞斯基法 所育成的矽單結晶，全面爲0 S F區域之外側的N區域， 且未包含藉由Cii沉積法而被檢測出來的缺陷區域者所構 成。 -10- (7) (7)200428637 若是連矽活性層的全面也是由 0 S F區域之外側的N 區域’且未包含藉由C u沉積法而被檢測出來的缺陷區域 的CZ矽單結晶所構成，則在裝置（元件）形成區域沒有缺 陷；又，即使進行氫氟酸洗淨，也沒有起因於矽活性層的 缺陷所導致的矽活性層或埋入氧化膜被破壞的情況，而成 爲極高品質的S ΟI晶圓。 進而，若根據本發明，也提供一種製造上述SOI晶圓 的方法。亦即，係針對至少具有： 將分別由矽單結晶所形成的基底晶圓和結合晶圓之中 的至少一方，形成氧化膜的製程； 藉由將離子注入結合晶圓中來形成離子注入層的製程 5 將該結合晶圓之離子注入側的面，經由前述氧化膜， 與基底晶圓貼合的製程；及 將前述離子注入層作爲邊界來進行剝離的製程之SOI 晶圓的製造方法，其特徵爲： 作爲前述基底晶圓，係使用： 藉由切克勞斯基法育成的矽單結晶，該晶圓全面，當 育成時，在使拉昇速度由高速逐漸地變成低速的情況，爲 比環狀地發生0SF區域更低速側的N區域，且未含有藉 由 Cu沉積法而被檢測出來的缺陷區域之矽晶圓；或是當 育成時，在使拉昇速度由高速逐漸地變成低速的情況，爲 比環狀地發生0SF區域更低速側，未含有藉由Cu沉積法 而被檢測出來的缺陷區域，且包含存在起因於晶格間砂的 -11 - 200428637
差排群之i區域的矽晶圓。 藉由離子注入剝離法來製造SOI晶圓時，作爲基底晶 圓，若使用如上述般的晶圓全面成爲無缺陷的CZ矽單結 晶晶圓，縱使埋入氧化膜形成比1 OOnm薄，在結合熱處 理時，也沒有由於存在於基底晶圓中的缺陷而導致氧化膜 的絕緣破壞特性劣化的情形，而能夠製造出電性可靠度高 之局品質的SOI晶圓。 另一方面，藉由離子注入剝離法來製造S Ο I晶圓時， 作爲基底晶圓，若使用如上述般的未含有藉由CU沉積法 而被檢測出來的缺陷區域，且包含存在起因於晶格間矽的 差排群之I區域的CZ矽單結晶晶圓，縱使埋入氧化膜形 成比1 0 0 n m薄，在結合熱處理時，也沒有由於存在於基 底晶圓中的空孔缺陷而導致氧化膜的絕緣破壞特性劣化的 情形，而能夠製造出電性可靠度高之高品質的SOI晶圓。 又，作爲基底晶圓所使用之例如晶圓全面爲I區域的矽晶 圓，由於能夠使其控制範圍變廣而能夠比較容易地製造， 故能夠容易且低成本地製造出高品質的S 01晶圓。 這些情況，結合晶圓，理想爲使用：藉由切克勞斯基 法育成的矽單結晶，該晶圓全面，當育成時，在使拉昇速 度由高速逐漸地變成低速的情況，爲比環狀地發生OSF 區域更低速側的N區域，且未含有藉由Cu沉積法而被檢 測出來的缺陷區域之矽晶圓。 若如此地使用無缺陷的晶圓作爲結合晶圓來製造S ΟI 晶圓，則被形成在SOI層上的裝置（元件）不會受到不良影 -12- (9) (9)200428637 響’也能夠確實地防止層間絕緣膜的絕緣破壞特性的劣化 ’因而能夠製造出極高品質的s Ο I晶圓。 又’最近也提出一種當利用離子注入剝離法來製造 S Ο I晶圓的情況，將剝離後的結合晶圓（剝離晶圓）加以再 生處理來作爲基底晶圓（或結合晶圓）來使用的再利用的方 法（例如參照日本特開平1 1 - 2 9 7 5 8 3號公報。）。因此，使 用上述般的無缺陷的結合晶圓，若將之後的剝離晶圓再生 處理’作爲基底晶圓或結合晶圓來加以再利用，能夠降低 製造成本並能夠製造出高品質的S 01晶圓。 如以上所述，若根據本發明，可以提供一種由基底晶 圓的全面爲N區域且未含有藉由Cu沉積法而被檢測出來 的缺陷區域的矽晶圓所構成的SOI晶圓。若爲如此的SOI 晶圓，縱使埋入氧化膜的厚度爲l〇〇nm以下，也保有優 異的絕緣特性，若將其使用於製造裝置（元件），則能夠以 高良率製造出電氣特性優異的裝置（元件）。 又，若根據本發明，可以提供一種由基底晶圓的全面 爲OSF區域之外側，未含有藉由Cu沉積法而被檢測出來 的缺陷區域，且包含存在起因於晶格間砂的差排群之1區 域的矽晶圓所構成的S01晶圓。此情況’由於基底晶圓比 較容易製造’故能夠降低製造成本（將製造成本抑制在低 成本範圍）。 【實施方式】 (實施發明的最佳形態） -13- (10) (10)200428637 以下，進一步地說明本發明。 本發明的發明人，詳細地進行調查關於藉由貼合法來 製造的SOI晶圓之基底晶圓，對於埋入氧化膜的影響。得 知若使用習知一般所使用的高速成長之矽單結晶亦即表面 存有 50nm以上的空孔型的微小缺陷之矽晶圓，來製造 SOI晶圓時，當埋入氧化膜具有數百nm以上之充分的厚 度的情況，難以發生由於基底晶圓的影響所造成之絕緣破 壞特性的劣化之類的問題；但是，若爲1 〇 〇nm以下的薄 膜的情況，則有可能由於基底晶圓的影響而在絕緣性的維 持方面發生問題。特別是形成近年來一直被要求的50nm 等級的埋入氧化膜的情況，以往的富含V區域（V rich)的 基底晶圓，當結合熱處理等之時，會影響埋入氧化膜，因 而無法維持高絕緣性，極有可能損害電性可靠度。 因此，本發明的發明人，考量利用減少基底晶圓的微 小缺陷，即使形成100nm以下的埋入氧化膜，也不會發 生絕緣破壞特性的劣化，而作出電性可靠度高的SOI晶圓 ，進而進行進行以下的調查和檢討。 首先，當拉昇矽單結晶時，從結晶肩部至晶錠軀體尾 部，由高速漸漸地變低速的情況，如前述般地，當到達某 一成長速度時，〇 S F收縮；然後，在更低速區域中，已知 各相會依照Nv、Ni、1(大差排群發生）區域的順序，依次 地被形成。又，最近，如第2圖（A)所示，在N v區域，於 OSF剛消滅之後，已知有部分存在藉由Cu沉積法而被檢 測出缺陷的區域（以下也有稱爲C u沉積缺陷區域）（例如請 (11) (11)200428637 參照日本特開2002-20 1 093號公報）。 再者，所謂的Cu沉積法，係正確地測量出半導體晶 圓的缺陷的位置，提高對於半導體晶圓的缺陷之檢測限度 ，並且能夠對於更微小的缺陷加以正確地測量、分析之晶 圓的評價法。 具體的晶圓的評價方法，係在晶圓表面上形成規定厚 度的絕緣膜，再破壞被形成在前述晶圓表面附近的缺陷部 位上的絕緣膜，使位於缺陷部位的Cu等的電解物質析出（ 沉積）的方法。也就是說，Cu沉積法，係利用在溶解Cu 離子的液體中，若對形成在晶圓表面上的氧化膜施加電位 ，電流會流過氧化膜已經劣化的部位，則Cu離子會析出 而變成Cu的原理之評價法。在氧化膜容易劣化的部分， 己知存在COP等的缺陷。 被Cu沉積之晶圓的缺陷部位，能夠在聚光燈下或直 接以肉眼來分析，評價其分布或密度，進而也能夠利用顯 微鏡觀察、透過型電子顯微鏡（TEM ; Transmission Electron Microscope)、或掃描型電子顯微鏡（SEM ; Scanning Electron Microscope)等加以確認。 而且，本發明的發明人，進一步地進行關於這些區域 中的缺陷之調查。 具體而言，砂單結晶成長之由高速漸漸地變低速的時 候，藉由表面檢查裝置（MAGICS ;商品名）進行座標定位 之後，將OSF剛要消滅前的V區域，施行FIB (聚焦離子 束）加工，當進行該點的TEM觀察的時候，確認有大約 (12) (12)200428637 2 Onm的微小凹坑缺陷存在。又，在 V區域中，越靠近 〇 S F消滅前的區域，空洞越微細化；但是V區域的微小 凹坑缺陷，即使相當地微細，會使初期氧化膜耐壓（TZDB ;Time Zero Dielectric Breakdown)特性顯著地劣化。 另一方面，關於矽單結晶成長由高速漸漸地變低速時 之O S F剛消滅後的C u沉積缺陷區域，並沒有如V區域般 的顯著的耐（電）壓程度的劣化，TZDB特性在晶圓面內大 約1 0 0 %的區域中，雖然顯示爲C狀態，但是長期絕緣破 馨 壞（TDDB; Time Dependent Dielectric Breakdown)特性， 僅稍微地劣化。 如此的調查、檢討的結果，最近當符合一部份的裝置 (元件）的要求而使埋入氧化膜薄膜化時’結合晶圓亦即矽 活性層，不僅是由以往所使用的V區域或OSF區域或是 N區域之存在Cu沉積缺陷區域的矽單結晶晶圓所構成的 情況，即使將如此的矽晶圓作爲基底晶圓來使用，得知會 對於氧化膜的絕緣性產生妨礙，而造成電性不良。 馨 又，存在於這些區域的空孔型缺陷，在結合熱處理時 ，會有招致埋入氧化膜的膜質劣化的危險性，特別是當膜 厚爲1 0 0 n m以下的薄膜的情況，不僅無法維持優異的絕 緣性，導致電性方面的故障，成爲嚴重地損害可靠度的原 因。 因此，本發明的發明人，爲了避免如此的電性不良， 硏究出若使SOI晶圓的基底晶圓，爲沒有存在藉由Cu沉 積法而被檢測出缺陷區域的N區域的鏡面晶圓的話，即 -16- (13) (13)200428637 使埋入氧化膜的厚度爲1 00nm以下，也能夠作出電氣特 性優異的SOI晶圓。 但是，當要育成N區域且未存在c u沉積缺陷區域的 矽單結晶時，成長速度被限定在狹小範圍內；又，由於要 求將V/G保持在規定的値之高度的結晶成長技術，生產 性及製造良率低，結果將導致成本上升。 因此，本發明的發明人，經過進一步地硏究的結果， 硏究出即使不使用高度結晶成長技術，在低速側也能夠容 肇 易地製造，而將含有I區域的c Z矽晶圓作爲基底晶圓來 使用的情況，縱使埋入氧化膜的厚度爲1 0 0 n m以下，也 能夠以低成本製造出電性優異的S 0 I晶圓，而完成本發明 〇 以下，一邊參照圖面一邊具體地說明本發明的實施形 態，但是本發明並不被限定於此實施形態。 第1圖係表示藉由離子注入剝離法來製造關於本發明 的S 01晶圓的製程之一例的流程圖。 Φ 首先，在最初的製程（a)中，準備2枚的矽鏡面晶圓 ，亦即準備構成SOI層的結合晶圓2 1和構成支持基板的 基底晶圓22。在此，本發明中，作爲基底晶圓22，係使 用： 當藉由切克勞斯基法育成時，在拉昇速度由高速逐漸 地變成低速的情況，爲比環狀地發生〇SF區域更低速側 的N區域，且未含有藉由Cu沉積法而被檢測出來的缺陷 區域之矽晶圓（第1形態）；或是當育成時，在使拉昇速度 -17- (14) (14)200428637 由高速逐漸地變成低速的情況，爲比環狀地發生〇SF區 域更低速側，未含有藉由Cu沉積法而被檢測出來的缺陷 區域，且含有存在起因於晶格間矽的差排群之I區域的矽 晶圓（第2形態）。 首先，作爲第1形態，爲上述的N區域之沒有Cii沉 積缺陷區域的矽單結晶，例如，能夠使用第3圖所示的單 結晶製造設備，一邊控制V / G —邊育成。 此單結晶拉昇裝置3 0，具備：拉昇室3 1、被設置在 拉昇室3 1中的坩堝3 2、被設置在坩堝3 2周圍的加熱器 3 4、使坩堝3 2旋轉的坩堝保持軸3 3和其旋轉機構（未圖 示）、保持著矽的種晶之種晶夾頭6、拉昇種晶夾頭6的 吊線7、及使吊線7旋轉或捲繞的捲繞機構（未圖示）。又 ，在加熱器3 4的外側周圍，設置絕熱材3 5。 坩堝3 2，其石英坩堝被設置在其內側之收容矽熔液（ 湯）2側，而石墨坩堝則被設置在其外側。 再者，最近也常在拉昇室3 1的水平方向的外側，設 置未圖示的磁石，藉由對矽熔液2施加水平方向或垂直方 向等的磁場，抑制熔液的對流，以謀求單結晶的安定成長 ，也就是使用所謂的M C Z法。 又，設置將育成的矽單結晶1加以包圍之筒狀的石墨 筒（隔熱板）1 2 ;進而，分別在結晶的固液界面4附近的外 周，設置環狀的外側絕熱材1 〇。再者，也有在石墨筒1 2 的內側設置內側絕熱材的情況。如此的絕熱材1 0，係被 設置成：其下端與矽熔液2的湯面3之間，隔開2〜20cm -18- (15) (15)200428637 的間隔。若如此地設置，結晶中心部分的溫度斜度G c〔 °C /cm〕和結晶周邊部分的溫度斜度Ge之間的差異變小， 例如能夠將爐內溫度控制成可以使結晶周邊的溫度斜度比 結晶中心低。 又，在石墨筒1 2上，有冷卻筒1 4，使冷卻媒體流過 而進行強制冷卻。進而’也可以設置噴出冷卻氣體、或是 設置遮住輻射熱來冷卻單結晶的筒狀冷卻手段。 當使用如此的單結晶拉昇裝置3 0來製造砍單結晶時 ，首先，在坩堝3 2內，將矽的高純度多結晶原料加熱至 熔點（大約1 42 0 °C )以上使其熔解。接著，藉由將吊線捲出 ，而使種晶的前端接觸或浸在熔液2的表面大約中心部。 然後，使坩堝保持軸3 3旋轉，同時一邊使吊線旋轉一邊 捲取。藉此，種晶也一邊旋轉一邊被拉昇，於是單結晶開 始被育成，以後，只要藉由適當地調整拉昇速度和溫度， 便能夠得到大約圓柱形狀的單結晶棒1。 而且，當要育成N區域之未含有Cu沉積缺陷區域的 石夕卓結晶時，例如，在使拉昇中的砂早結晶的成長速度（ 拉昇速度）由高速逐漸地變成低速的情況，係將成長速度 控制在：殘留在環狀地發生OSF區域消滅後之被Cii沉積 法檢測出來的缺陷區域消滅之邊界的成長速度；以及當使 成長速度進一步地減少時，發生晶格間差排環之邊界的成 長速度之間；以此方式來育成結晶。 亦即，使拉昇中的矽單結晶的成長速度，從結晶肩部 至晶錠軀體尾部，由高速逐漸地變低速的情況，如第2圖 -19- (16) (16)200428637 (A)所示，對應成長速度V，依照V區域、OSF環區域、 Cu沉積缺陷區域、Nv區域、Ni區域、I區域（大差排群發 生區域）的順序，各相依序地被形成；N區域之中，係將 成長速度控制在：殘留在0 S F環消滅後之被Cu沉積法檢 測出來的缺陷區域消滅之邊界的成長速度；以及當使成長 速度進一步地減少時，發生I區域的成長速度之間；以此 方式來育成單結晶。若根據如此的方法，能夠育成N區 域的矽單結晶，此單結晶不含FPD等的V區域缺陷、大 差排群（LSEPD、LFPD)等的I區域缺陷、0SF缺陷，而且 也沒有藉由Cu沉積法而被檢測出來的缺陷。 而且，將上述育成的矽單結晶，加工成鏡面硏磨晶圓 (PW)之後，從每一晶錠塊的單位批量，任意地選取PW， 然後藉由Cu沉積法來進行評價，只要在沒有缺陷的情況 下，便可以將其作爲基底晶圓22來加以採用。 再者，關於結合晶圓2 1，只要使用對應矽活性層所 要求的品質便可以，但是結合晶圓21若也使用與基底晶 圓22同樣的晶圓亦即晶圓全面爲比環狀地發生0SF區域 更低速側的N區域，且未含有藉由Cu沉積法而被檢測出 來的缺陷區域之矽晶圓，則在矽活性層變成未存在微小缺 陷，不但能夠提昇所形成的裝置（元件）特性，且即使埋入 氧化膜形成5 0nm程度，在接下來的結合熱處理等之中， 也能夠確實地防止由於基底晶圓的影響所造成的絕緣破壞 特性的劣化，能夠使電性可靠度變成極高。 進而，結合晶圓2 1也使用與基底晶圓2 2相同的晶圓 -20- (17) (17)200428637 ，如後所述地將剝離後的結合晶圓進行再生處理而再利用 ，便能夠以低成本地製造出電性可靠度高的S 01晶圓。 但是，當要製造如此的晶圓全面爲無缺陷的矽晶圓時 ，在整個矽單結晶的全體育成製程中，必須均勻地控制 V/G使得在結晶徑方向可以成爲N區域，且成長速度的設 定範圍被限制在非常嚴格範圍內，需要非常高的結晶成長 技術，結果也有製造成本上升的情況。 因此，在本發明中，作爲第2形態，作爲基底晶圓 22，如前所述，也可以使用一種由CZ矽單結晶所形成的 矽晶圓，該CZ矽單結晶爲：當育成時，在使拉昇速度由 高速逐漸地變成低速的情況，爲比環狀地發生OSF區域 更低速側，未含有藉由Cu沉積法而被檢測出來的缺陷區 域，且含有起因於晶格間砂的差排群之I區域的CZ ί夕單 結晶。 若爲此種矽單結晶，能夠不使用如同要育成晶圓全面 成爲無缺陷的矽單結晶時般的高度結晶成長技術。例如， 當要育成全面I區域的矽單結晶時’結晶成長時，結晶徑 方向的 V/G不用受到要均勻地控制之限制，在低速側能 夠比較容易地育成。假設即使結晶徑方向的V/G不均勻 ，I區域結晶製造的情況，比Ν區域結晶製造時所使用的 熱區高的G，亦即結晶中固液界面附近的溫度斜度大的熱 區的使用是可能的。因此，根據熱區的設計順序，可以將 全面成爲I區域的單結晶，以比育成全面成爲Ν區域的單 結晶之情況更高速地拉昇。這是由於結晶面內的V/G値 -21 - (18) (18)200428637 不需要均一的緣故。 再者，作爲本發明的第2形態的基底晶圓22，不被 限疋於全面成爲I區域的晶圓，如第2圖（B)所不’除了 I 區域以外，也可以使用由包含晶格間矽多的N i區域且未 含有Cu沉積缺陷的矽單結晶所形成的晶圓。由於在如此 的晶圓的面內也沒有空孔起因的缺陷，所以即使埋入氧化 膜薄，也不會使其絕緣破壞特性劣化。 另一方面，關於結合晶圓2 1，與第1形態相同，只 要使用對應矽活性層所要求的品質便可以，但是由於在矽 活矽層上形成裝置（元件），所以若在矽活性層存在缺陷， 則會影響裝置（元件）的品質。所以，作爲結合晶圓21，理 想爲使用由沒有存在微小缺陷的矽單結晶所形成的晶圓。 因此，作爲結合晶圓2 1，理想爲使用：晶圓全面爲比環 狀地發生OSF區域更低速側的N區域，且未含有藉由Cu 沉積法而被檢測出來的缺陷區域之矽晶圓。 接著，在第1圖的製程（b)中，氧化結合晶圓21和基 底晶圓22之中的至少一方的晶圓的表面。在此，將結合 晶圓21熱氧化，在其表面形成氧化膜23。此時，氧化膜 23係作成保有所要求的絕緣性之厚度，在本發明中，能 夠形成厚度爲10〜l〇〇nm的範圍內之極薄的氧化膜。 作爲基底晶圓，若使用以往所使用之例如在表面存在 多數5 Onm以上的空孔型微小缺陷之矽晶圓，來製造將埋 入氧化膜的厚度作成100nm以下的SOI晶圓，則氧化膜 受到存在於基底晶圓的表面之空孔缺陷的影響，在之後的 -22- (19) (19)200428637 結合熱處理或裝置（元件）製程中，有可能由於熱處理而被 破壞。但是，在本發明中’作爲基底晶圓22 ’由於使用 :N區域，且連存在於c u沉積缺陷區域中的極微小的缺 陷也不存在的矽晶圓（第1形態）；或是未含有藉由Cu沉 積法而被檢測出來的缺陷區域，且含有由存在起因於晶格 間矽的差排群之I區域的c z矽單結晶所形成的矽晶圓（第 2形態）；所以即使利用Cii沉積法來進行評價’也不會發 生氧化膜破壞，例如即使將氧化膜23的厚度作成1 00 nm 以下，也沒有絕緣破壞特性的劣化之類的問題。 再者，若使氧化膜2 3的厚度不到1 0 n m，則雖然氧化 膜的形成時間減少，但是卻有可能無法保有足夠的絕緣性 ，所以理想爲作成1 〇 n m以上。 在製程（C)中，將氫離子，從已經形成氧化膜23的結 合晶圓2 1的單側的表面，離子注入表面中。再者，也可 以將稀有氣體離子或氫離子和稀有氣體的混合氣體離子， 進行離子注入。藉此，能夠在晶圓內部，於離子的平均進 入深度，形成與表面平行的離子注入層24。再者，此時 的離子注入層的深度，係被反映到最終被形成的SOI層的 厚度。因此，藉由控制離子注入的注入能量等，能夠控制 S Ο I層的厚度，例如也可以做出2 0 0 n m以下厚度的s Ο I層 〇 在製程（d)中，將結合晶圓2 1的離子注入側的表面和 基底晶圓2 2的表面，經由氧化膜2 3，加以貼合。例如， 在常溫的潔淨環境下，藉由使2枚的晶圓2 1、22的表面 -23- (20) (20)200428637 接觸，沒有使用黏著劑等，來黏著晶圓之間。 接著，在製程（e)中，藉由熱處理，在離子注入層24 ，將結合晶圓2 1的一部份加以剝離。例如，對於將結合 晶圓2 1和基底晶圓2 2加以貼合而黏著後之物，若利用在 非活性氣體下大約50(TC以上的溫度，施以熱處理，則藉 由結晶的再配列和氣泡的凝集，被分離成剝離晶圓2 5和 SOI晶圓26(SOI層27 +埋入氧化膜23+基底晶圓22)。 在此，關於副產物剝離晶圓2 5，最近提出一種對剝 離面施以硏磨等的再生處理，而將其作爲基底晶圓或結合 晶圓來使用的再利用方法。如前所述，結合晶圓2 1係使 用N區域且未含有Cu沉積缺陷區域的矽晶圓，所以將剝 離晶圓2 5進行再生處理所得到的矽晶圓，可以使用於基 底晶圓和結合晶圓的任一種之中。因此，例如將剝離晶圓 25作爲基底晶圓22來加以再利用，變成能夠製造出同樣 的咼品質之S 01晶圓。亦即，關於本發明的s 01晶圓， 由於實質上由1枚矽晶圓製造出來，所以能夠降低製造成 本。 在製程（f)中，對於SOI晶圓26，施以結合熱處理。 此製程（f)，係由於在前述製程（d)、（e)的貼合製程及剝離 熱處理製程中使晶圓之間密接的結合力，若以此狀態下在 元件製作製程中使用，則其結合力弱，所以作爲結合熱處 理’對SOI晶圓26施以高溫的熱處理，使結合強度成爲 充分。例如，此熱處理能夠在非活性氣體的環境下，以 1 G 5 G °C〜1 2 0 0 °C，在3 0分鐘至2小時的範圍內進行。 (21) (21)200428637 即使以此高溫來進行熱處理，由於基底晶圓2 2的晶 圓全面爲無缺陷、或是在晶圓全面未存在空孔型的微小缺 陷，所以埋入氧化膜23的絕緣破壞特性沒有被劣化，能 夠維持高絕緣性。 工程（g)係藉由氫氟酸洗淨來除去被形成SOI晶圓26 表面上的氧化膜之製程。此時，若在矽活性層2 7存在空 孔型缺陷，則由於HF通過缺陷到達埋入氧化膜，而有可 能發生微小凹坑；但是由於矽活性層2 7係由全面爲N區 域，且未含有藉由C u沉積法而被檢測出來的缺陷區域之 矽單結晶所構成，所以即使進行氫氟酸洗淨，也不會發生 凹坑擴大而破壞SOI層27和埋入氧化膜23的情形。 進而，在製程（h)中，根據需要，進行用來調整SOI 層27的厚度之氧化；接著，在製程（I)中，藉由氫氟酸洗 淨，進行除去氧化膜28之所謂的犧牲氧化。 經過以上製程（a)〜（I)而製造出來的SOI晶圓26，其 基底晶圓2 2，係由：晶圓全面爲〇 S F區域的外側的N區 域，且未含有藉由C u沉積法而被檢測出來的缺陷區域的 CZ矽單結晶；或是晶圓全面爲〇SF區域的外側，未含有 錯由Cu沉積法而被檢測出來的缺陷區域，且含有存在起 因於晶格間矽的差排群之I區域的矽單結晶所構成。 另一方面，矽活性層2 7，係由全面爲0 S F外側的N 區域且未含有藉由Cu沉積法而被檢測出來的缺陷區域的 C Z矽單結晶所構成。亦即，由於在基底晶圓2 2的表面上 沒有存在空孔型的微小缺陷，即使埋入氧化膜2 3非常薄 -25- (22) (22)200428637 ，高絕緣性被維持，電性可靠度極高。除此以外，由於 SOI層27爲無缺陷，當進行裝置（元件）形成時，能夠達成 極高的良率。 以下，舉出實施例來更加具體地說明本發明，但是本 發明並非限定於這些實施例。 (實施例1 ) (實驗1 ):拉昇條件的確認 使用第3圖的單結晶拉昇裝置3 0，如以下般地進行 結晶成長速度漸減的實驗，調查在各區域的邊界之成長速 度。 首先，將1 5 0 K g之作爲原料的多結晶砂放入直徑2 4 吋（600mm)的石英坩堝內，來育成直徑21 0mm的5夕單結晶 。氧氣濃度則控制在23〜26ppma(ASTM，79値）。當育成 單結晶時，如第4圖（A)所示，控制成長速度，使其從結 晶頭部至尾部，由0.70mm/min線性地漸減至〇.3〇mm/min 〇 而且，如第4圖（A)( B )所示，將拉昇後的單結晶頭部 至尾部，往結晶軸方向，縱剖地切斷，然後，製作出直徑 2 0 0mm之晶圓形狀的鏡面精加工後的試樣。 試樣中的一枚，藉由氧析出熱處理後的晶圓生命週期 (WLT)測量（測量儀器：SEMILAB WT-85)，確認出v區域 、〇 S F區域、I區域的各區域之分布狀況和各區域邊界的 成長速度。進而，另外的其中一枚則施以熱氧化膜形成後 •26- (23) (23)200428637
Cu沉積處理，確認出氧化膜缺陷的分布狀況。再者，本 實驗中的詳細評價方法，如以下所示。 (a) 將直徑2 1 0 m m的晶錠，以結晶軸方向每1 〇 c m的 長度’塊狀地切斷之後，往結晶軸方向進行縱剖切斷加工 ’如之後的第5圖所示，在相對於結晶軸的垂直方向，精 加工成直徑200mm(8吋）之晶圓形狀的鏡面加工試樣。
(b) 上述試樣中的第1枚，施行晶圓熱處理爐內620 °C • 2小時（氮氣環境）熱處理後、8 0 0 °C · 4小時（氮氣環境） 和1 000°C · 16小時（乾燥氧氣環境）的2段熱處理之後， 加以冷卻，然後藉由SEMILAB WT_85，製作出WLT圖。 (c) 第2枚試樣，則在晶圓表面上，施以熱氧化膜形 成後Cu沉積處理，確認出氧化膜的分布狀況。評價條件 如以下所述： 氧化膜：2 5 n m 電場強度：6MV/cm 電場施加時間：5分鐘 實驗結果 根據上述實驗，可以得到如第6圖（A)(B )所示的結果 ，而確認了 V區域、Ο S F區域、N區域、I區域的各區域 邊界的成長速度。 V區域/OSF區域邊界：〇.523 mm/min OSF 消滅邊界：〇.510mm/min Cu沉積缺陷消滅邊界·· 〇.5〇6mm/min (24) (24)200428637 析出N區域/非析出n區域邊界：0.497mm/min 非析出N區域/1區域邊界：〇.48 8mm/min (實驗2 ) SOI晶圓的製造 藉由與第3圖所示之實驗1相同的拉昇裝置，將 1 5 0 K g之作爲原料的多結晶砂放入直徑2 4时的石英i甘禍 內，此次，如第7圖所示地使成長速度在0.55 mm/min至 0.45mm/min的範圍內，從直徑2 1 0mm的晶錠之結晶頭部 φ 往尾部，比實驗1更緩慢地漸減，而控制成可以在結晶軀 體部的40cm至70cm的區域中，形成含有Cu沉積缺陷的 N區域和沒有含有Cu沉積缺陷的N區域。又，氧氣濃度 則控制在24〜26ppma(ASTM ‘79)。而且，根據以下的次 序，來進行品質評價和S 0 I加工。 (1) 結晶拉昇之後，在各結晶塊的結晶軸方向，從頭 部開始依序地將晶圓切斷，爲了得知其切斷順序，利用雷 射打印標上號碼，再加工成鏡面晶圓。 鲁
(2) 各塊單位的頭側第1枚PW，分割成1/4尺寸，調 查FPD、LFPD、LSEP、0SF。接著，各塊單位的頭側第2 枚，則確認其Cu沉積缺陷分布。而且，各塊單位的頭側 第3枚至第7枚的總共5枚，則投入S ΟI晶圓製造過程 (SOI製程）中。再次以頭側第8枚評價FPD、LFPD、LSEP 、O S F，第9枚確認其C u沉積缺陷分布，第1 〇枚至第1 4 枚的總共5枚則投入S Ο I製程中的方式，將結晶軸方向每 7枚當作一個單位的頭側2枚，進行品質評價，剩下的5 -28- (25) (25)200428637 枚則加工成s O I晶圓。 (3) 上述評價的結果爲：從結晶軀體部的大約4〇cm至 5 0 c m的區塊的中央處，爲V區域和〇 S F區域；至結晶軀 體部的5 0 c m附近爲C u沉積缺陷發生的n區域；從結晶 軀體部的大約50cm至70cm附近，爲沒有發生Cu沉積缺 陷的N區域；而從結晶軀體部的7 0 c m附近至尾部爲止的 區域則爲I區域。 (4) 將上述（1)的每5枚一批的鏡面晶圓，使用在結合 馨 晶圓和基底晶圓，根據第1圖所示的製程之離子注入剝離 法，將離子注入結合晶圓，然後與基底晶圓貼合後，經過 剝離熱處理、結合熱處理（貼合氧化）等，製作出具有厚度 爲7 Onm的絕緣氧化膜和20 Onm的矽活性層之SOI晶圓。 對於上述製造的SOI晶圓，利用氫氧化鈉溶液進行選 擇蝕刻來除去活性層。接著，對於具有殘留絕緣氧化膜層 的基底晶圓，以6MV/cm的電場強度，藉由Cu沉積法來 進行評價。 Φ 結果，在進行貼合氧化後的絕緣氧化膜的情況，V區 域、Ο S F區域及發生C u沉積缺陷區域的N區域之基底晶 圓，雖然確認了氧化膜的破壞（參照第8圖（A)、（B))，但 是未含有Cu沉積缺陷區域的N區域之基底晶圓，則沒有 發生氧化膜的破壞（參照第8圖（C))。 (實施例2 ) (實驗3 ):拉昇條件的確認 -29- (26) (26) 200428637 使用第3圖的單結晶拉昇裝置3 0，如以下般地進行 結晶成長速度漸減的實驗，調查在各區域的邊界之成長速 度。 首先，將1 5 OKg之作爲原料的多結晶矽放入直徑24 吋（6 0 0 m m)的石英坦渦內，來育成直徑2 1 0 m m的砂單結晶 。氧氣濃度則控制在23〜26ppma(ASTM’ 79値）。當育成 單結晶時，如第1 〇圖（A)所示，控制成長速度，使其從結 晶頭部至尾部，由0.8 0 m m / m i η線性地漸減至0.4 0 m m / m i η ο 而且，如第10圖（A)(B)所示，將拉昇後的單結晶頭 部至尾部，往結晶軸方向，縱剖地切斷，然後，製作出直 徑20 0mm之晶圓形狀的鏡面精加工後的試樣。 試樣中的一枚，藉由氧析出熱處理後的晶圓生命週期 (WLT)測量（測量儀器：SEMILAB WT-85)，確認出V區域 、Ο S F區域、I區域的各區域之分布狀況和各區域邊界的 成長速度。再者，本實驗中的詳細評價方法，如以下所示 〇 (a)將直徑210mm的晶錠，以結晶軸方向每1〇cm的 長度’塊狀地切斷之後，往結晶軸方向進行縱剖切斷加工 ，如之後的第5圖所示，在相對於結晶軸的垂直方向，精 加工成直徑2〇〇mm(8吋）之晶圓形狀的鏡面加工試樣。 (b )上述試樣中的第丨枚，施行晶圓熱處理爐內6 2 〇。〇 • 2小時（氮氣環境）熱處理後、8001 . 4小時（氮氣環境） 和1〇〇〇 °C · 16小時（乾燥氧氣環境）的2段熱處理之後， (27) (27)200428637 加以冷卻，然後藉由SEMILAB WT-85，製作出WLT圖。 實驗結果 根據上述實驗，確認了 V區域、Ο S F區域、N區域、 I區域的各區域邊界的成長速度。 V區域/OSF區域邊界：〇.595mm/min OSF/N 區域邊界：〇.5 8 7mm/min N區域/1區域邊界：〇.579mm/min (實驗4 ) SOI晶圓的製造 藉由與第3圖所示之實驗3相同的拉昇裝置，將 1 5 0 K g之作爲原料的多結晶矽放入直徑2 4吋的石英坩堝 內，根據實驗3的結果拉昇2根直徑2 1 0mm的晶錠。 此時，如第1 1圖所示，第1根係將成長速度從結晶 頭部至尾邰設定爲一定的 0.65mm/min，以此速度來進行 拉昇，使得在面內區形成 V區域。又，第2根係將成長 速度從結晶頭邰至尾邰設定爲一定的0.5 5 m m / m i η，以此 速度來進行拉昇，此次使得在面內區形成I區域。氧氣濃 度則控制在23〜26ppma(ASTM，79値）來進行製作。而且 ，將由各晶錠製作成的鏡面晶圓，作爲基底晶圓來使用。 另一方面，作爲結合晶圓，係利用相異的熱區來育成 N區域且未含有藉由C11沉積法而被檢測出缺陷區域的矽 單結晶，而使用由此單結晶所得到的鏡面晶圓。 使用上述般的晶圓全面爲V區域或I區域的基底晶圓 -31 - (28) (28)200428637 、及無缺陷的結合晶圓，分別製作出絕緣氧化膜的厚度爲 70nm、矽活性層的厚度爲20〇nm的SOI晶圓。 對於上述製造的S 0 1晶圓，利用氫氧化鈉溶液進行選 擇蝕刻來除去矽活性層。接著’對於具有殘留絕緣氧化膜 層的基底晶圓，以6MV/cm的電場強度，藉由Cu沉積法 來進行評價。 結果，在進行貼合氧化後的絕緣氧化膜的情況，如第 1 2圖（A)所示，面內全部區域爲V區域的基底晶圓側，確 認了氧化膜的破壞。另一方面，面內全部區域爲I區域的 結合晶圓側，如第1 2圖（B)所示，並沒有發生氧化膜的破 壞。 再者，本發明並不被限定於上述實施形態。上述實施 形態僅是例示而已，凡是具有與本發明的申請專利範圍中 所記載的技術思想實質上相同的構成，而具有相同的作用 效果者，無論爲何者，均被包含在本發明的技術範圍內。 例如，在上述實施形態中，係說明關於使用2枚的矽 晶圓，藉由離子注入剝離法來製造S 0 I晶圓的情況；但是 本發明也可以應用於在貼合後，藉由硏削·硏磨來使結合 晶圓的背面側薄膜化而製造的S 01晶圓。 【圖式簡單說明】 第1圖係表示關於本發明的S ο I晶圓的製造過程之一 例的流程圖。 第2圖（A)係表示在製造關於本發明的SOI晶圓時所 •32- (29) (29)200428637 使用的結晶區域之一例的說明圖。 第2圖（B )係表示在製造關於本發明的S 〇 I晶圓時所 使用的結晶區域之其他例的說明圖。 第3圖係在本發明中能夠使用的c z矽單結晶製造裝 置的一例。 第4圖（A)係表示單結晶成長速度和結晶切斷位置的 關係之關係圖。 第4圖（B)係表示成長速度和各區域的說明圖。 馨 第5圖係表示Cu沉積評價試樣的製作方法的說明圖 〇 第6圖係表示結晶縱剖加工剖面的（A)晶圓生命週期 及（B ) C 11沉積缺陷的圖。 第7圖係表示在實驗2中的成長速度和結晶切斷速度 的圖。 第8圖係表示藉由Cll沉積法所得到的各結晶區域之 缺陷分布的圖。 φ (A) V區域 (B) N區域（發生Cll沉積缺陷） (C) N區域（無cu沉積缺陷） 第9圖係說明結晶區域的說明圖。 第1 〇圖（A)係表示單結晶成長速度和結晶切斷位置的 關係之關係圖。 弟10 0(B)係表不成長速度和各區域的說明圖。 m 1 1圖係表示所育成的各矽單結晶的成長速度的說 -33- (30) (30)200428637 明圖。 第1 2圖係表示藉由Cu沉積法所得到的缺陷分布的圖 〇 (A) V區域的基底晶圓 (B) I區域的基底晶圓（無Cu沉積缺陷） 【符號說明】 1 :矽單結晶 · 2 :矽熔液（湯） 3 :湯面 4 :結晶的固液界面 6 :種晶夾頭 7 :吊線 1 〇 :絕熱材 12 :石墨筒（隔熱板） 1 4 :冷卻筒 0 2 1 :結合晶圓 2 2 :基底晶圓 23 :氧化膜 2 4 :離子注入層 2 5 :剝離晶圓 26 : SOI晶圓 27 ： SOI 層 2 8 :氧化膜 -34- (31) (31)200428637 3 0 :單結晶拉昇裝置 3 1 :拉昇室 3 2 :坩堝 3 3 :坩堝保持軸 3 4 :加熱器 3 5 :絕熱材
-35-

Claims (1)

  1. (1) (1)200428637 拾、申請專利範圍 1 · 一種sοι晶圓，係將分別由矽單結晶所形成的基 底晶圓和結合晶圓，經由氧化膜加以貼合之後，藉由使前 述結合晶圓薄膜化而形成有矽活性層的SOI晶圓，其特徵 爲 . 前述基底晶圓，係由藉由切克勞斯基法所育成的矽單 結晶，該晶圓全面爲0 S F區域之外側的N區域，且未含 有藉由Cu沉積法而被檢測出來的缺陷區域的矽晶圓；或 是該晶圓全面爲0SF區域之外側，未含有藉由Cu沉積法 而被檢測出來的缺陷區域，且包含存在起因於晶格間矽的 差排群之I區域的矽晶圓所構成。 2 .如申請專利範圍第1項所述的SOI晶圓，其中前 述SOI晶圓，係藉由將離子注入前述結合晶圓中，然後利 用在形成離子注入層處加以剝離，來進行前述結合晶圓的 薄膜化之離子注入剝離法而被形成。 3 ·如申請專利範圍第1項所述的SOI晶圓，其中前 述氧化膜的厚度係在1 〇〜1 〇 〇 n m的範圍內。 4 ·如申請專利範圍第2項所述的SOI晶圓，其中前 述氧化膜的厚度係在1 〇〜1 〇〇nm的範圍內。 5 ·如申請專利範圍第1、2、3或4項所述的S ΟI晶 圓，其中前述矽活性層，係由藉由切克勞斯基法所育成的 矽單結晶，全面爲0 S F區域之外側的N區域，且未含有 藉由C u沉積法而被檢測出來的缺陷區域者所構成。 6 · —種S ΟI晶圓的製造方法，係針對至少具有： (2) (2)200428637 將分別由矽單結晶所形成的基底晶圓和結合晶圓之中 的至少一方，形成氧化膜的製程； 錯由11¾'離子注入結合晶圓中來形成離子注入層的製手壬 將該結合晶圓之離子注入側的面，經由前述氧化膜’ 與基底晶圓貼合的製程；及 將前述離子注入層作爲邊界來進行剝離的製程之S CH 晶圓的製造方法，其特徵爲： β 作爲前述基底晶圓，係使用： 藉由切克勞斯基法育成的矽單結晶，該晶圓全面，當 育成時，在使拉昇速度由高速逐漸地變成低速的情況，爲 比環狀地發生〇 s F區域更低速側的Ν區域，且未含有藉 由Cu沉積法而被檢測出來的缺陷區域之矽晶圓；或是當 育成時，在使拉昇速度由高速逐漸地變成低速的情況，爲 比環狀地發生OSF區域更低速側，未含有藉由Cu沉積法 而被檢測出來的缺陷區域，且含有存在起因於晶格間矽的 β 差排群之I區域的矽晶圓。 7 ·如申請專利範圍第6項所述之SOI晶圓的製造方 法，其中作爲前述結合晶圓，係使用藉由切克勞斯基法育 成的矽單結晶，該晶圓全面，當育成時，在使拉昇速度由 高速逐漸地變成低速的情況，爲比環狀地發生OSF區域 更低速側的N區域，且未包含藉由Cu沉積法而被檢測出 來的缺陷區域之矽晶圓。 -37-
TW093101671A 2003-01-23 2004-01-20 SOI wafer and production method thereof TW200428637A (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003015396A JP2004265904A (ja) 2003-01-23 2003-01-23 Ｓｏｉウエーハ及びその製造方法
JP2003015072A JP4380162B2 (ja) 2003-01-23 2003-01-23 Ｓｏｉウエーハ及びその製造方法

Publications (2)

Publication Number Publication Date
TW200428637A true TW200428637A (en) 2004-12-16
TWI305953B TWI305953B (zh) 2009-02-01

Family

ID=32775181

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093101671A TW200428637A (en) 2003-01-23 2004-01-20 SOI wafer and production method thereof

Country Status (5)

Country Link
US (1) US7407866B2 (zh)
EP (1) EP1589580B1 (zh)
KR (1) KR20050088493A (zh)
TW (1) TW200428637A (zh)
WO (1) WO2004066390A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI463564B (zh) * 2008-10-30 2014-12-01 Soitec Silicon On Insulator 製造半導體薄膜之堆疊的方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7813634B2 (en) 2005-02-28 2010-10-12 Tessera MEMS Technologies, Inc. Autofocus camera
TW200428637A (en) * 2003-01-23 2004-12-16 Shinetsu Handotai Kk SOI wafer and production method thereof
WO2005024918A1 (ja) * 2003-09-08 2005-03-17 Sumco Corporation Ｓｏｉウェーハおよびその製造方法
FR2881573B1 (fr) 2005-01-31 2008-07-11 Soitec Silicon On Insulator Procede de transfert d'une couche mince formee dans un substrat presentant des amas de lacunes
US7838322B1 (en) * 2005-02-28 2010-11-23 Tessera MEMS Technologies, Inc. Method of enhancing an etch system
CN103147122B (zh) * 2006-05-19 2016-01-20 Memc电子材料有限公司 控制cz生长过程中由硅单晶侧面诱发的附聚点缺陷和氧簇的形成
JP2008016534A (ja) * 2006-07-04 2008-01-24 Sumco Corp 貼り合わせウェーハの製造方法
CN112735964B (zh) * 2020-12-23 2023-12-22 武汉新芯集成电路制造有限公司 晶圆表面缺陷检测及表面修复方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5037503A (en) * 1988-05-31 1991-08-06 Osaka Titanium Co., Ltd. Method for growing silicon single crystal
JPH0719738B2 (ja) * 1990-09-06 1995-03-06 信越半導体株式会社 接合ウェーハ及びその製造方法
JPH08337490A (ja) * 1995-06-09 1996-12-24 Shin Etsu Handotai Co Ltd 結晶欠陥の少ないシリコン単結晶及びその製造方法
JPH1140786A (ja) 1997-07-18 1999-02-12 Denso Corp 半導体基板及びその製造方法
JP3955375B2 (ja) * 1998-01-19 2007-08-08 信越半導体株式会社 シリコン単結晶の製造方法およびシリコン単結晶ウエーハ
JP3932369B2 (ja) 1998-04-09 2007-06-20 信越半導体株式会社 剥離ウエーハを再利用する方法および再利用に供されるシリコンウエーハ
JP3943717B2 (ja) * 1998-06-11 2007-07-11 信越半導体株式会社 シリコン単結晶ウエーハ及びその製造方法
JP3762144B2 (ja) * 1998-06-18 2006-04-05 キヤノン株式会社 Ｓｏｉ基板の作製方法
JP3358550B2 (ja) * 1998-07-07 2002-12-24 信越半導体株式会社 Ｓｏｉウエーハの製造方法ならびにこの方法で製造されるｓｏｉウエーハ
JP3601340B2 (ja) * 1999-02-01 2004-12-15 信越半導体株式会社 エピタキシャルシリコンウエーハおよびその製造方法並びにエピタキシャルシリコンウエーハ用基板
JP3911901B2 (ja) 1999-04-09 2007-05-09 信越半導体株式会社 Ｓｏｉウエーハおよびｓｏｉウエーハの製造方法
JP2001044398A (ja) 1999-07-30 2001-02-16 Mitsubishi Materials Silicon Corp 張り合わせ基板およびその製造方法
JP3994602B2 (ja) * 1999-11-12 2007-10-24 信越半導体株式会社 シリコン単結晶ウエーハおよびその製造方法並びにｓｏｉウエーハ
EP1310583B1 (en) * 2000-06-30 2008-10-01 Shin-Etsu Handotai Co., Ltd Method for manufacturing of silicon single crystal wafer
JP3994665B2 (ja) 2000-12-28 2007-10-24 信越半導体株式会社 シリコン単結晶ウエーハおよびシリコン単結晶の製造方法
JP4092946B2 (ja) * 2002-05-09 2008-05-28 信越半導体株式会社 シリコン単結晶ウエーハ及びエピタキシャルウエーハ並びにシリコン単結晶の製造方法
US7129123B2 (en) * 2002-08-27 2006-10-31 Shin-Etsu Handotai Co., Ltd. SOI wafer and a method for producing an SOI wafer
JP4699675B2 (ja) * 2002-10-08 2011-06-15 信越半導体株式会社 アニールウェーハの製造方法
EP1598451A4 (en) * 2002-12-27 2011-03-30 Shinetsu Handotai Kk GRAPHITE HEATING DEVICE FOR CRYSTAL PRODUCTION, CRYSTAL PRODUCTION SYSTEM AND CRYSTAL PRODUCTION PROCESS
JP4207577B2 (ja) * 2003-01-17 2009-01-14 信越半導体株式会社 Ｐドープシリコン単結晶の製造方法
TW200428637A (en) * 2003-01-23 2004-12-16 Shinetsu Handotai Kk SOI wafer and production method thereof
JP2004259970A (ja) * 2003-02-26 2004-09-16 Shin Etsu Handotai Co Ltd Ｓｏｉウエーハの製造方法及びｓｏｉウエーハ
JP4854917B2 (ja) * 2003-03-18 2012-01-18 信越半導体株式会社 Ｓｏｉウェーハ及びその製造方法
JP4193610B2 (ja) * 2003-06-27 2008-12-10 信越半導体株式会社 単結晶の製造方法
JP2005015312A (ja) * 2003-06-27 2005-01-20 Shin Etsu Handotai Co Ltd 単結晶の製造方法及び単結晶
JP2005015313A (ja) * 2003-06-27 2005-01-20 Shin Etsu Handotai Co Ltd 単結晶の製造方法及び単結晶
US20080035050A1 (en) * 2004-10-13 2008-02-14 Shin-Etsu Handotai Co., Ltd. An Apparatus for Producing a Single Crystal

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI463564B (zh) * 2008-10-30 2014-12-01 Soitec Silicon On Insulator 製造半導體薄膜之堆疊的方法

Also Published As

Publication number Publication date
US7407866B2 (en) 2008-08-05
WO2004066390A1 (ja) 2004-08-05
EP1589580B1 (en) 2012-08-15
EP1589580A1 (en) 2005-10-26
KR20050088493A (ko) 2005-09-06
US20060113594A1 (en) 2006-06-01
EP1589580A4 (en) 2010-01-20
TWI305953B (zh) 2009-02-01

Similar Documents

Publication Publication Date Title
KR101102336B1 (ko) 실리콘 웨이퍼 및 그 제조 방법
JP3624827B2 (ja) シリコン単結晶の製造方法
US20130323153A1 (en) Silicon single crystal wafer
US7129123B2 (en) SOI wafer and a method for producing an SOI wafer
JP2011029429A (ja) シリコンウェーハの熱処理方法
TW200401053A (en) Silicon single crystal wafer and epitaxial wafer, and method for producing silicon single crystal
TWI338058B (zh)
TW200428637A (en) SOI wafer and production method thereof
WO2002103091A1 (fr) Plaquette de monocristal de silicium presentant une zone denudee vide sur la surface et un diametre superieur a 300 mm et son procede de production
JP4380141B2 (ja) シリコンウェーハの評価方法
TWI334217B (zh)
KR101001981B1 (ko) 에피텍셜 성장용 실리콘 웨이퍼 및 에피텍셜 웨이퍼 및 그제조방법
JP4228419B2 (ja) Ｓｏｉウエーハの製造方法およびｓｏｉウエーハ
TW201000690A (en) Silicon single crystal wafer, method for fabricating silicon single crystal or method for fabricating silicon single crystal wafer, and semiconductor device
JP5565079B2 (ja) Ｓｏｉウェーハの製造方法
JP4380162B2 (ja) Ｓｏｉウエーハ及びその製造方法
JPH11186184A (ja) 高品質シリコンウェーハの製造方法
CN100452407C (zh) Soi晶片及其制造方法
JP2007067321A (ja) Ｓｉｍｏｘ基板およびその製造方法
JP2001185708A (ja) Ｓｏｉ基板の製造方法
JP2005072108A (ja) Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP2010003764A (ja) シリコンウェーハの製造方法
KR20190002673A (ko) 실리콘 웨이퍼의 제조 방법

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent