KR20050088493A - Ｓｏｉ웨이퍼 및 그 제조 방법 - Google Patents

Abstract

각각의 실리콘 단결정으로 이루어진 베이스 웨이퍼와 본드 웨이퍼를, 산화막을 매개로 접합한 뒤, 상기 본드 웨이퍼를 박막화하는 것에 의해 실리콘 활성층이 형성된 SOI웨이퍼이고, 상기 베이스 웨이퍼가, 초크랄스키법에 의해 육성된 실리콘 단결정이며, 이 웨이퍼 전면이 OSF영역의 외측의 N영역이고, 또한 Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않는 것, 또는, 상기 웨이퍼 전면이 OSF외측으로서, Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않고, 또한 격자간 실리콘에 기인한 전위 클러스터가 존재하는 I영역을 포함하는 것으로 된 것을 특징으로 하는 SOI웨이퍼. 이것에 의해, 층간 절연산화막의 두께가 예를 들면 100nm이하가 될 정도의 극히 얇게 형성된 경우라 해도,고절연성이 유지되고, 디바이스 제작 공정에 있어서 전기적 신뢰성이 높은 SOI웨이퍼가 제공된다.

Description

ＳＯＩ웨이퍼 및 그 제조 방법{SOI Wafer and Production Method Therefor}

본 발명은 SOI웨이퍼, 특히 전기적 신뢰성이 극히 높은 고품질의 SOI웨이퍼 및 그 제조 방법에 관한 것이다.

종래, 디바이스용 기판으로,지지기판상에 실리콘 활성층(SOI층)이 형성된 SOI웨이퍼가 널리 이용되고 있다. 이러한 SOI웨이퍼의 제조 방법으로, 예를 들면, 2장의 실리콘웨이퍼를 산화막을 매개로 접합하여 제조하는, 이른바 접합식 방법이 알려져 있다.

접합법의 하나인 이온주입 박리법에서는, 실리콘 활성층이 되는 실리콘웨이퍼(본드웨이퍼) 또는 지지기판이 되는 실리콘 웨이퍼(베이스 웨이퍼)의 표면에 절연층으로서 산화막(매입 산화막,층간절연 산화막 등으로도 불림)을 형성해,본드웨이퍼의 한쪽표면에서 수소등의 이온을 이온 주입하여 웨이퍼 내부에 이온 주입층(미소기포층)을 형성한다. 그리고, 본드 웨이퍼의 이온 주입한 쪽의 면을 산화막을 매개로 베이스 웨이퍼와 접합시킨 후, 열처리에 의해 이온 주입층을 경계로 박리한다. 이것에 의해 베이스 웨이퍼상에 산화막을 매개로 얇은 실리콘 활성층이 형성된 SOI웨이퍼를 얻는 것이 가능하다. 또한, 박리후 실리콘 활성층과 베이스 웨이퍼와의 결합력을 높이기 위한 열처리(결합열처리)나, 표면의 산화막을 제거하기 위한 불산세정 등을 행하는 경우도 있다.

이와 같은 SOI웨이퍼의 제조에 사용하는 실리콘 웨이퍼로는, 일반적으로, 초크랄스키법(CZ법)에 의해 육성된 실리콘 단결정을 이용하는 것이 가능하나, 근래, 실리콘 활성층이나 매입 산화막의 박막화요구가 증가하여, 사용하는 실리콘 웨이퍼의 품질요구가 엄격해지고 있다.

특히, 실리콘 활성층인 본드 웨이퍼에 대해서는, 결함이 적은 실리콘 단결정을 육성해,이것에서 얻은 고품질의 실리콘 웨이퍼를 사용하는 것이 제안되고 있다.

여기서, 초코랄스키법에 의해 실리콘 단결정을 육성할 때 인상 속도와, 육성되는 실리콘 단결정의 결함과의 관계에 대해 설명한다.

통상의 결정중 고액계면 근방의 온도구배G가 큰 로내구조(hot zone :HZ)를 사용한 CZ인상기에서 결정축 방향에 성장속도V를 고속에서 저속으로 변화시켰을 경우, 도9에 나타낸 바와 같은 결함 분포도를 얻을 수 있는 것이 알려졌다.

도9에 있어서 V영역이라는 것은, 공공(vacancy),즉 실리콘 원자의 부족에서 발생하는 함몰부, 구멍과 같은 것이 많은 영역이며, I영역이라는 것은 여분의 실리콘 원자인 격자간 실리콘이 존재함으로써 발생하는 전위나 여분의 실리콘원자의 덩어리가 많은 영역을 말하는 것이다.그리고, V영역과 I영역 사이에는, 원자의 부족이나 여분이 없는(적은)뉴트럴(Neutral,이하N으로 약식 표기될 수 있음)영역이 존재하고, 또한, V영역의 경계주변에는 OSF(산화유기적층결함,Oxidation Induced Stacking Fault)라 불리는 결함이, 결정 성장축에 대한 수직 방향의 단면에서 봤을 때, 링 상으로 분포(이하,OSF링이라 표기하기도 함)하고 있는 것도 확인되고 있다.

그리고, 성장속도가 비교적 고속인 경우에는, 공공형의 점 결함이 집합한 보이드 기인이라 여겨지는 FPD,LSTD,COP 등의 글론인 결함이 결정지름방향 전역에 고밀도로 존재하며, 이것들의 결함이 존재하는 영역은 V영역이 된다. 또, 성장속도의 저하에 따라서 OSF링이 결정 주변에서 발생해 이 링의 외측(저속측)에 N영역이 발생하고 더욱 성장속도를 저속으로 하면 OSF링이 웨이퍼 중심으로 수축해 소멸하여 전면이 N영역이 된다. 거기에 더욱 저속으로 하면, 격자간 실리콘이 집합한 전위 루프 기인이라 생각되고 있는 L/D(Large Dislocation :격자간 전위루프의 약호, LSEPD,LFPD 등)의 결함(거대전위 클러스터)가 저밀도로 존재해, 이것들의 결함이 존재하는 영역은 I영역(L/D영역이라 하는 경우가 있음)이 된다.

그리고, V영역과 I영역의 중간으로 OSF링 외측의 N영역은, 공공 기인의 FPD,LSTD,COP도, 격자간 실리콘 기인의 LSEPD,LFPD도 존재하지 않는 영역이 된다. 또한, 최근에는, N영역을 더 분류하여, 도9에서 표시하고 있는 바와 같이, OSF링의 외측에 인접하는 Nv영역(공공이 많은 영역)과 I영역에 인접하는 Ni영역(격자간 실리콘이 많은 영역)이 있어, Nv영역에서는 열산화처리했을 때에 산소 석출량이 많고, Ni영역에서는 산소 석출이 거의 없는 것이 알려져 있다.

이러한 N영역은, 종래, 웨이퍼면내에서는 일부분에서만 존재했으나, 인상 속도(V)와 결정고액계면축방향 온도구배(G)의 비인 V/G를 제어함으로써 도9에 표시된 바와 같이 N영역이 가로 전면(웨이퍼전면)에 퍼진 결정도 제조 가능하게 되어 있다.

그래서, SOI웨이퍼의 제조에 있어서도, 본드 웨이퍼로서 전면 N영역이 되는 실리콘 단결정 웨이퍼를 이용하는 방법이 제안되고 있다. 예를 들면, 초크랄스키법에 의해 실리콘 단결정을 인상 시킬 때, 인상 속도V와 인상축 방향의 결정고액계면의 온도 구배G와의 비(V/G)를 소정의 범위내로 제어하여 실리콘 단결정을 인상시켜, 본드 웨이퍼로서 N영역의 실리콘 웨이퍼를 사용한 SOI웨이퍼가 제안되고 있다(예를 들면, 특개2001-146498호 공보(제 5-8항) 및 특개 2001-44398호 공보(제2-4항,도1)참조).

한 편, 베이스 웨이퍼에 대해서는, 본래 절연막을 통한 SOI층을 지지하기 위해 필요한 것으로, 그 표면에 직접 소자 형성이 행해지는 것은 아니다. 그렇기 때문에, 저항치 등이 제품규격에서 벗어난 더미그레이드 실리콘 웨이퍼를 베이스 웨이퍼로 사용하는 것도 제안 되고 있다(일본 특개평11-40786호 공보참조).

일반적으로는, 베이스 웨이퍼로는, 품질과 생산성의 향상 등을 고려해, 도9에 표시된 것과 같이 고속의 인상 속도로 성장시킨 V영역, 또는 OSF영역이나 Nv영역을 일부 포함하는 정도의 실리콘 단결정을 육성해서, 이와 같이 고속 성장시킨 실리콘 단결정에서 경면상으로 가공한 실리콘 웨이퍼가 널리 사용되고 있다.

상기와 같이 고속 성장시킨 실리콘 단결정에서 얻은 실리콘 웨이퍼의 표면 및 벌크내는 공공이 집합한 COP와 같은 공공 결함이 고밀도로 형성되어 있고, 표면에 사이즈가 50nm이상인 미소피트 결함이 다수 존재하고 있다. 그리고 이와 같은 미소피트 결함이 다수 존재하는 실리콘 웨이퍼를 베이스 웨이퍼로 사용하여 SOI웨이퍼를 제조하면, 특히, 근래 요구되고 있는 매입 산화막의 두께를 얇게 형성한 경우, 고절연성이 유지되지 않고, 전기적 신뢰성을 훼손한다는 문제가 발생하여 왔다.

도1은, 본 발명에 관련한 SOI웨이퍼의 제조공정의 일례를 나타내는 공정 순서도이다.

도2(A)는, 본 발명에 관련한 SOI웨이퍼를 제조할 때에 사용하는 결정의 영역 의 일례를 나타내는 설명도이다.

도2(B)는, 본 발명에 관련한 SOI웨이퍼를 제조할 때에 사용하는 결정의 영역의 다른 예를 나타내는 설명도이다.

도3은, 본 발명에서 사용 가능한 CZ실리콘 단결정 제조 장치의 일례도이다.

도4(A)는, 단결정 성장 속도와 결정 절단 위치의 관계를 나타내는 관계도이다.

도4(B)는, 성장속도와 각 영역을 나타내는 설명도이다.

도5는, Cu데포지션 평가시료의 제작 방법을 나타내는 설명도이다.

도6은, 결정 세로절단 가공 단면의 (A)웨이퍼 라이프타임 및 (B)Cu데포지션 결함을 나타내는 도면이다.

도7은, 실험2에 있어서 성장 속도와 결정 절단 위치를 나타내는 도면이다.

도8은, Cu데포지션 법에 의해 각 결정 영역의 결함 분포를 나타내는 도면이다.

(A)V영역

(B)N영역(Cu데포지션 결함 발생)

(C)N영역(Cu데포지션 결함 없음)

도9는, 결정 영역을 설명하는 설명도이다.

도10(A)는, 단결정 성장 속도와 결정 절단위치의 관계를 나타내는 관계도이다.

도10(B)는, 성장 속도와 각 영역을 나타내는 설명도이다.

도11은, 육성한 각 실리콘 단결정의 성장 속도를 나타내는 설명도이다.

도12는, Cu데포지션법에 의한 결함 분포를 나타내는 도면이다.

(A)V영역의 베이스 웨이퍼

(B)I영역의 베이스 웨이퍼(Cu데포지션 결함 없음)

그리하여, 본 발명은 이러한 문제를 감안해 이루어진것으로서, 매입 산화막의 두께가 예를 들어 100nm이하가 되는 정도로 극히 얇게 형성된 경우라 하더라도, 고절연성이 유지되어, 디바이스 제작 공정에 있어서의 전기적 신뢰성이 높은 SOI웨이퍼를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해, 본 발명에 의하면, 각각 실리콘 단결정으로 된 베이스 웨이퍼와 본드웨이퍼를, 산화막을 매개로 접합 후, 상기 본드 웨이퍼를 박막화 함으로써 실리콘 활성층이 형성된 SOI웨이퍼로서, 상기 베이스 웨이퍼가, 초크랄스키 법에 의해 육성된 실리콘 단결정이고, 이 웨이퍼 전면이 OSF영역의 외측의 N영역이며, 또한 Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않는 것, 또는 이 웨이퍼 전면이 OSF영역의 외측이고, Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않고, 또한 격자간 실리콘에 기인한 전위 클러스터가 존재하는 I영역을 포함하는 것으로 되어 있는 것을 특징으로 하는 SOI웨이퍼가 제공된다.

이와 같이 베이스 웨이퍼의 전면이 OSF영역의 외측의 N영역이며, 또한 Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않는 CZ실리콘 단결정으로 되어 있는 SOI웨이퍼라면, 베이스 웨이퍼의 표면에 미소결함이 존재하지 않기 때문에, 베이스 웨이퍼 상의 매입 산화막의 두께가 예를 들면 100nm를 밑도는 얇은 것의 경우에도, 베이스 웨이퍼 표면 결함의 영향을 받아서 절연파괴특성의 열화가 발생하는 일 없이, 전기적 신뢰성이 극히 높은 SOI웨이퍼가 된다.

한편, 베이스 웨이퍼의 전면이 OSF영역의 외측으로서, Cu데포지션법에 의해 검출되는 결함영역을 포함하지 않으면서 격자간 실리콘에 기인한 전위 클러스터가 존재하는 I영역을 포함하는 CZ실리콘 단결정으로 되어 있는 SOI웨이퍼인 경우에는,베이스 웨이퍼의 표면에 미소한 공공결함이 존재하지 않으므로, 베이스 웨이퍼 상의 매입 산화막의 두께가 예를 들어 100nm를 밑도는 얇은 경우에도, 베이스 웨이퍼 표면의 공공 결함의 영향을 받아 절연파괴되는 경우가 없이, 전기적 신뢰성이 극히 높은 SOI웨이퍼가 된다. 또한, 베이스 웨이퍼를 구성하는, 예를 들어 웨이퍼 전면이 I영역이 되는 실리콘 웨이퍼는 비교적 용이하게 제조하는 것이 가능하므로, 가격이 저렴하다.

이 경우, SOI웨이퍼는 상기 본드 웨이퍼에 이온 주입을 행하고, 형성된 이온주입층에서 박리하는 것으로 상기 본드 웨이퍼의 박막화를 행하는 이온 주입 박리법에 의해 형성되는 것이 바람직하다.

접합법으로는, 본드 웨이퍼와 베이스 웨이퍼를 접합 후, 본드 웨이퍼를 연삭, 연마에 의해 박막화하여 SOI웨이퍼로 하는 것도 가능하나, 이 경우, SOI층의 두께는 비교적 두꺼워 진다. 한편, 이온 주입 박리법에 의하면, 이온 주입층의 깊이, 다시 말해 SOI층의 두께를 근래 요구되고 있는 극히 얇은 레벨로 실현 하는 것이 가능해져, 극히 고품질의 SOI웨이퍼로 제조하는 것이 가능하다.

상기한 산화막의 두께는, 10~100nm의 범위로 하는 것이 가능하다.

근래, 매입 산화막의 두께를 예를 들면 50nm정도로 하는 것이 요구되고 있으나,본 발명의 SOI웨이퍼는, 이와 같이 극히 얇은 산화막을 형성한 것이라 하더라도, 절연파괴특성이 열화되지 않고, 고절연성이 유지된다.

또한, 상기 실리콘 활성층은, 초크랄스키법에 의해 육성된 실리콘 단결정으로, 전면에 걸쳐서 OSF영역의 외측의 N영역이 있고 Cu데포지션법에 의해 검출된 결함영역을 포함하지 않는 것으로 이루어진 것이 바람직하다.

이와 같이 실리콘 활성층도 전면이 OSF영역의 외측의 N영역이고 , 또한 Cu데포지션법에 의해 검출된 결함 영역을 포함하지 않는 CZ실리콘 단결정으로 이루어진 것이라면, 디바이스 형성 영역에 결함이 없게 되며, 또한, 불산세정을 하여도 실리콘 활성층의 결함에 기인해 실리콘 활성층이나 매입 산화막이 파괴되는 일도 없이, 극히 고품질의 SOI웨이퍼가 된다.

또한 본 발명에 의하면, 상기와 같은 SOI웨이퍼를 제조하는 방법도 제공된다. 다시 말해, 적어도, 각각 실리콘 단결정으로 되어 있는 베이스 웨이퍼와 본드웨이퍼 중에서 적어도 한 쪽에 산화막을 형성하는 공정과, 본드 웨이퍼에 이온 주입을 함으로써 이온 주입층을 형성하는 공정과, 상기 본드 웨이퍼의 이온 주입한 측의 면을, 상기 산화막을 매개로 베이스 웨이퍼와 접합하는 공정과, 상기 이온 주입층을 경계로 해서 박리를 행하는 공정등을 가지는 SOI웨이퍼의 제조 방법에 있어서, 상기 베이스 웨이퍼로서, 초크랄스키법에 의해 육성된 실리콘 단결정이며, 이 웨이퍼 전면이, 육성 시에 인상 속도를 고속에서 저속으로 점차 감소시켰을 때. 링 형태로 발생하는 OSF영역보다 저속측의 N영역이며, 또한 Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않는 것, 또는 육성 시에 인상 속도를 고속에서 저속으로 점차 감소시켰을 때, 링 형태로 발생하는 OSF영역보다 저속측이고, Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않고, 또한 격자간 실리콘에 기인한 전위 클러스터가 존재하는 I영역을 포함하는 것을 사용하는 것을 특징으로 하는 SOI웨이퍼의 제조 방법이 제공된다.

이온 주입 박리법에 의해 SOI웨이퍼를 제조할 때, 베이스 웨이퍼로서, 상기와 같이 웨이퍼 전면이 무결함이 되는 CZ실리콘 단결정 웨이퍼를 사용하면, 아무리 매입 산화막이 100nm를 밑도는 두께로 형성되어도, 결합 열처리 등이 가해질 경우에 베이스 웨이퍼에 존재하는 결함에 기인해서 산화막의 절연 파괴 특성이 열화되는 일은 없으며, 전기적 신뢰성이 높은 고품질의 SOI웨이퍼를 제조하는 것이 가능하다.

한편, 이온 주입 박리법에 의해 SOI웨이퍼를 제조할 때, 베이스 웨이퍼로서, 상기와 같이 Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않고, 또한 격자간 실리콘에 기인한 전위 클러스터가 존재하는 I영역을 포함하는 CZ실리콘 단결정 웨이퍼를 사용하면, 아무리 매입 산화막이 100nm을 밑도는 두께로 형성된다 하더라도, 결합 열처리등이 가해지는 경우에 베이스 웨이퍼에 존재하는 공공 결함에 기인해 산화막의 절연파괴 특성이 열화 되는 일이 없고, 전기적 신뢰성이 높은 고품질의 SOI웨이퍼를 제조하는 일이 가능하다. 또한, 베이스 웨이퍼로 사용하는, 예를 들어 웨이퍼 전면이 I영역이 되는 실리콘 웨이퍼는 제어 범위를 넓게 할 수 있고 비교적 용이하게 제조하는 것이 가능하므로, 고품질의 SOI웨이퍼를 용이하면서도 낮은 비용으로 제조하는 것이 가능하다.

이것들의 경우, 본드 웨이퍼는, 초크랄스키법에 의해 육성된 실리콘 단결정이며, 이 웨이퍼 전면이, 육성 시에 인상 속도를 고속에서 저속으로 점차 감소시켰을 경우에, 링 형태에서 발생하는 OSF영역보다 저속측인 N영역이며, 또한 Cu데포지션 법에 의해 검출되는 결함영역을 포함하지 않는 것을 사용하는 것이 바람직하다.

이와 같이 본드 웨이퍼로써 무결함의 것을 사용하여 SOI웨이퍼를 제조하면, SOI층에서 형성되는 디바이스에 악영향을 미치는 일이 없고, 층간 산화막의 절연파괴특성의 열화도 확실히 방지할 수 있는 극히 고품질의 SOI웨이퍼를 제조하는 것이 가능하다.

또한, 최근, 이온 주입 박리법으로 SOI웨이퍼를 제조했을 때, 박리된 본드 웨이퍼(박리 웨이퍼)를 재생처리해서 베이스 웨이퍼(또는 본드 웨이퍼)로서 재이용하는 방법이 제안되고 있다.(예를 들면, 특개평 11-297583호 공보 참조).따라서 위와 같은 무결함의 본드 웨이퍼를 사용해, 그 후 박리 웨이퍼를 재생처리해서 베이스 웨이퍼 또는 본드 웨이퍼로 재이용하면, 제조 비용을 낮추고 고품질의 SOI웨이퍼를 제조하는 것이 가능하다.

이상과 같이, 본 발명에 의하면, 베이스 웨이퍼의 전면이 N영역이며, 또한 Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않는 것으로 이루어진 SOI웨이퍼가 제공된다. 이와 같은 SOI웨이퍼라면, 아무리 매입 산화막의 두께가 100nm이하라고 해도 뛰어난 절연 특성을 유지하고 있으므로, 이것을 사용해서 디바이스를 제작하면, 전기 특성이 뛰어난 디바이스를 높은 수율로 제작하는 것이 가능하다.

또, 본 발명에 의하면,베이스 웨이퍼의 전면이 OSF영역의 외측으로서, Cu데포지션 법에 의해 검출되는 결함 영역을 포함하지 않으면서 격자간 실리콘에 기인한 전위 클러스터가 존재하는 I영역을 포함하는 SOI웨이퍼가 제공된다. 이 경우, 베이스 웨이퍼는 비교적 용이하게 제조하는 것이 가능하므로, 제조 비용을 저렴하게 하는 것도 가능하다.

이하, 본 발명에 대하여 보다 상세하게 설명한다.

본 발명자들은, 접합법에 의한 SOI웨이퍼의 베이스 웨이퍼가 매입 산화막에 미치는 영향에 대해서 상세한 조사를 행하였다. 그 결과, 종래 일반적으로 사용되고 있는 고속 성장시킨 실리콘 단결정, 즉 표면에 50nm이상의 공공형의 미소 결함이 다수 존재하는 것과 같은 실리콘 웨이퍼를 사용해서 SOI웨이퍼를 제조하면, 매입 산화막이 수 백nm이상이라는 충분한 두께를 가질 경우에는 베이스 웨이퍼의 영향에 의한 절연 파괴 특징의 열화와 같은 문제는 발생하기 어려우나, 100nm를 밑도는 박막인 경우에는 베이스 웨이퍼의 영향에 의해 절연성의 유지에 장해가 발생할 염려가 있는 것을 알게 되었다. 특히, 근래 요구 되고 있는 50nm레벨의 매입 산화막인 경우, 종래의 V리치 베이스 웨이퍼에서는, 결합 열처리 등의 경우에 매입 산화막에 영향을 주어, 고절연성이 유지되지 못하고, 전기적 신뢰성을 잃을 가능성이 극히 높은 것을 알았다.

그래서, 본 발명자들은, 베이스 웨이퍼의 미세 결함을 감소 시키는 것에 의해 매입 산화막을 100nm이하로 형성 했을 때에도 절연성 파괴 특성의 열화가 생기지 않는 전기적 신뢰성이 높은 SOI웨이퍼가 가능할 것으로 생각하고, 이하와 같은 조사 및 검토를 행하였다.

우선, 실리콘 단결정을 인상 시킬 때, 결정의 견부에서 직통 끝부분에 걸쳐 고속에서 저속으로 점차 감소 시켰을 때, 상기한 바와 같이, 어느 성장 속도에 도달했을 때에 OSF가 슈링크하고, 그 후, 더욱 저속 영역에서 Nv,Ni,I(거대 전위 클러스터 발생) 영역의 순으로 각 상이 형성되는 것이 알려져 있다. 또, 최근에는, 도2(A)에 표기된 것과 같이, Nv영역에서는 OSF소멸 직후에 Cu데포지션법에 의해 결함이 검출되는 영역(이하, Cu데포지션 결함 영역이라고도 함.)이 일부 존재하는 것도 알았다(예를 들면,일본 특개 2002-201093호 공보 참조).

또한, Cu데포지션법이라는 것은, 반도체 웨이퍼의 결함의 위치를 정확히 측정하고 반도체 웨이퍼의 결함에 대한 검출 한도를 향상시켜, 보다 미세한 결함에 대해서도 정확하게 측정하고, 분석할 수 있는 웨이퍼 평가법이다.

구체적인 웨이퍼의 평가 방법은, 웨이퍼 표면 상에 소정 두께의 절연막을 형성시키고, 상기 웨이퍼의 표면 가까이에 형성된 결함 부위상의 절연막을 전기적으로 파괴하여 결함부위에 Cu 등의 전해물질을 석출(데포지션)하는 것이다. 즉, Cu데포지션법은, Cu이온이 용존하는 액체 안에서, 웨이퍼 표면에 형성한 산화막에 전위를 인가하면, 산화막이 열화해 있는 부위에 전류가 흘러 Cu이온이 Cu로 되어 석출되는 것을 이용한 평가법이다. 산화막이 열화하기 쉬운 부분에는 COP 등의 결함이 존재하고 있는 것이 알려져 있다.

Cu데포지션된 웨이퍼의 결함 부위는, 집광등 하에서나 직접 육안으로 분석해서 그 분포나 밀도를 평가하는 것이 가능하고, 더욱이 현미경 관찰, 투과전자현미경(TEM; Transmission Electron Microscope) 또는 주사전자현미경(SEM; Scanning Electron Microscope) 등에서도 확인하는 것이 가능하다.

그리고 본 발명자들은,이것들의 영역에서의 결함에 대해 더 많은 조사를 행하였다.

구체적으로는, 실리콘 단결정 성장이 고속에서 저속으로 점차 감소할 때, OSF소멸 직전의 V영역을 표면검사장치(MAGICS;상품명)에 의한 좌표동정 후, 집속이온빔(FIB; Focused Ion Beam)가공을 실시하고 그 포인트의 TEM관찰을 행한 결과, 약 20nm의 미세 피트 결함의 존재가 확인되었다. 또, V영역은 OSF소멸 직전의 영역이라도 보이드가 미세화하지만, V영역의 미세 피트 결함은, 상당히 미세한 것이라 하더라도 초기 산화막내압(TZDB;Time Zero Dielectric Breakdown) 특성을 현저히 열화시킨다.

한편, 실리콘 단결정 성장이 고속에서 저속으로 점차 감소 할 때, OSF소멸 직후의 Cu데포지션 결함 영역에 대해서는, V영역과 같이 현저한 내압 레벨의 열화는 없고, TZDB특성이 면 내에 거의 100%의 영역에서 C모드를 나타내지만, 경시절연파괴(TDDB; Time Dependent Dielectric Breakdown) 특성에 있어서 약간 열화가 보였다.

이와 같은 조사, 검토의 결과, 최근, 일부의 디바이스용으로 요구되고 있는 매입 산화막의 박막화가 진행되면, 본드웨이퍼, 즉 실리콘 활성층이, 종래 사용되고 있는 V영역이나 OSF영역 또는 N영역에서도 Cu데포지션 결함 영역이 존재하는 실리콘 단결정 웨이퍼로 되어 있는 경우에만 한하지 않고, 그와 같은 실리콘 웨이퍼를 베이스 웨이퍼로 이용한 경우에도, 산화막의 절연성에 대한 장해가 되어, 전기 특성에 관련한 불량이 생길 수 있는 것을 알았다.

또한, 이것들의 영역에 존재하는 공공형 결함은, 결함 열처리의 경우에 매입 산화막의 막질의 열화를 초래할 위험성이 있고, 특히 그 막의 두께가 100nm를 밑도는 박막의 경우, 뛰어난 절연성을 유지하는 것이 불가능하고, 전기적 장해를 일으켜, 현저하게 신뢰성을 손상시키는 원인이 되는 것을 알았다.

여기서 본 발명자들은, 그와 같은 전기적 불량을 피하기 위해, SOI웨이퍼의 베이스 웨이퍼를, Cu데포지션법에 의해 검출 되는 결함 영역도 존재하지 않는 N영역의 경면 웨이퍼로 하면, 매입 산화막의 두께가 아무리 100nm이하로 되어도, 전기 특성이 뛰어난 SOI웨이퍼로 할 수 있다는 것을 알아 냈다.

그러나 N영역이면서 또한 Cu데포지션 결함 영역이 존재하지 않는 실리콘 단결정을 육성하는 데는, 성장 속도가 좁은 범위에 한정되어 있고 또 V/G를 소정의 값으로 유지하는 등 고도의 결정 성장 기술이 요구되기 때문에, 생산성 및 수득율이 낮고, 결과적으로 비용 상승을 초래하는 경우도 있다.

그래서 본 발명자들은, 더욱 연구를 거듭한 결과, 고도의 결정 성장 기술을 이용하지 않아도 저속측에서 용이하게 제조하는 것이 가능한, I영역을 포함한 CZ실리콘 웨이퍼를 베이스 웨이퍼로서 사용한 경우, 매입 산화막의 두께를 아무리 100nm이하로 해도, 전기 특성이 뛰어난 SOI웨이퍼를 저비용으로 제조하는 것이 가능한 것을 알아내, 본발명의 완성에 이르렀다.

이하, 첨부한 도면을 참조하면서 본 발명의 실시 형태에 대해 구체적인 설명을 하지만, 본 발명은 이것에 한정되는 것은 아니다.

도1은, 이온 주입 박리법에 의해 본 발명에 관련한 SOI웨이퍼를 제조하는 공정의 일례를 표현한 공정 순서도이다.

우선, 최초의 공정(a)에서는, 2장의 실리콘 경면 웨이퍼, 즉 SOI층이 되는 본드 웨이퍼 21과, 지지 기판이 되는 베이스 웨이퍼 22를 함께 준비한다. 여기서 본 발명에서는, 베이스 웨이퍼22로서, 웨이퍼 전면이, 초크랄스키법에 의해 육성 시, 인상 속도를 고속에서 저속으로 점차 감소시켰을 때에 링 형태로 발생하는 OSF영역보다 저속측의 N영역이면서 Cu데포지션법에 의해 검출되는 결함영역을 포함하지 않는 실리콘 웨이퍼(제1의 태양) 또는 육성 시에 인상속도를 고속에서 저속으로 점차 감소시켰을 경우에 링 형태로 발생하는 OSF영역보다 저속측에 있고 Cu데포지션 법에 의해 검출되는 결함 영역을 포함하지 않으며, 또한 격자간 실리콘에 기인한 전위 클러스터가 존재하는 I영역을 포함하는 실리콘 웨이퍼(제2의 상태)를 사용한다.

우선, 제1의 태양으로서, 상기와 같은 N영역이면서 Cu데포지션 결함 영역이 없는 실리콘 단결정은, 도3에 나타난 바와 같은 단결정 제조 장치30을 사용하여, V/G를 제어하면서 육성하는 것이 가능하다.

이 단결정 인상 장치30은,인상실 31과, 인상실 31 안에 설치된 도가니32와, 도가니32의 주위에 배치된 히터34와, 도가니32를 회전시킨 도가니 유지축33 및 그 회전기구(미도시)와, 실리콘의 종결정을 지지하는 시드척6과, 시드척6을 인상하는 와이어7과, 와이어7을 회전 또는 감아올리는 권취기구(미도시)를 구비하고 있다. 또한 히터 34의 외측 주위에는 단열재35가 배치되어 있다.

도가니32는, 그 내측의 실리콘 융액(탕)2를 수용하는 측에는 석영 도가니가 설치되고, 그 외측에는 흑연 도가니가 설치되어 있다.

또한, 최근에는 인상실31의 수평 방향 외측에, 도시하지 않은 자석을 설치해, 실리콘 융액2에 수평방향 또는 수직 방향 등의 자장을 인가함으로써 융액의 대류를 억제해 단결정의 안정 성장을 도모하는, 이른바 MCZ법이 이용되는 경우도 많다.

또한, 육성한 실리콘 단결정1을 둘러싸듯이 통 모양의 흑연통(단열판)12가 설치되어 있고, 더욱이 결정의 고액계면4근방의 외주에 환상의 외측단열재10이 설치되어 있다. 또한, 흑연통12의 내측에도 내측 단열재를 설치할 수도 있다. 이와 같은 단열재 10은, 그 하단과 실리콘 융액2의 탕면3과의 사이에 2~20cm의 간격을 두고 설치되어 있다. 이렇게 하면, 결정 중심 부분의 온도구배Gc［℃/cm］와 결정주변 부분의 온도 구배Ge와의 차이가 작아져, 예를 들면 결정 주변의 온도 구배가 결정 중심 보다 낮아지도록 용기내 온도를 제어하는 것도 가능하다.

또한, 흑연통12의 위에는 냉각통14가 있어서 냉각매체를 흐르게 하여 강제 냉각을 하고 있다. 게다가, 냉각가스를 내뿜거나, 복사열을 차단해서 단결정을 냉각하는 통 모양의 냉각 수단을 설치할 수도 있다.

이와 같은 단결정의 인상 장치30을 이용하여 실리콘 단결정을 제조하는 데는, 우선, 도가니32 내에서 실리콘의 고순도 다결정 원료를 융점(약 1420℃)이상으로 가열하여 융해시킨다. 다음으로, 와이어7을 풀어냄으로써 융액2 표면의 거의 중심부에 종결정 선단을 접촉 또는 침지 한다. 그 후, 도가니 유지축33을 회전 시킴과 동시에, 와이어7을 회전시키면서 권취한다. 이것에 의해 종결정도 회전하면서 인상되어져, 단결정의 육성이 개시되고, 이 후, 인상 속도와 온도를 적절히 조절함으로써 거의 원주형상인 단결정봉 1을 얻는 것이 가능하다.

그리고, N영역으로서, Cu데포지션 결함 영역을 포함하지 않은 실리콘 단결정을 육성하는데는, 예를 들면 인상중의 실리콘 단결정의 성장 속도(인상 속도)를 고속에서 저속으로 점차 감소시켰을 경우에, 링 형태로 발생하는 OSF영역이 소멸한 뒤에 잔존하는, Cu데포지션 법에 의해 검출되는 결함 영역이 소멸하는 경계의 성장 속도와, 더욱이 성장 속도를 점차 감소시켰을 때 격자간 전위 루프가 발생하는 경계의 성장 속도 사이의 성장 속도로 제어해서 결정을 육성한다.

즉, 인상 중의 실리콘 단결정의 성장 속도를 결정견부에서 직통 끝부분에 걸쳐서 고속에서 저속으로 점차 감소 시켰을 때,도2(A)에 나타난 바와 같이, 성장속도V에 따라서 V영역, OSF링 영역, Cu데포지션 결함 영역, Nv영역, Ni영역, I영역(거대전위 클러스터 발생영역)의 순으로 각 상이 형성되는데, N영역 중에서 OSF링 소멸 후에 잔존하는 Cu데포지션에 의해 검출되는 결함 영역이 소멸하는 경계의 성장 속도와, 더욱이 성장 속도를 점차 감소시켰을 경우에 I영역이 발생하는 성장 속도 사이의 성장속도로 제어하여 단결정을 육성한다. 이와 같은 방법에 의하면, FPD 등의 V영역 결함,거대 전위 클러스터(LSEPD,LFPD) 등의 I영역 결함, OSF결함을 포함하지 않고, 또한 Cu데포지션 법에 의해 검출되는 결함도 없는 N영역의 실리콘 단결정을 육성하는 것이 가능하다.

그리고, 상기와 같이 육성한 실리콘 단결정을 경면 연마한 웨이퍼(PW)로 가공한 다음, 잉곳 블록 마다 단위로트에서 PW를 임의로 발취한 후에 Cu데포지션법에 의한 평가를 행하여, 결함이 없을 경우에 베이스 웨이퍼 22로 채용하면 된다.

또한, 본드웨이퍼21에 대해서는 실리콘 활성층에서 요구되는 품질에 상응하는 것을 사용하면 되지만, 본드 웨이퍼 21도, 베이스 웨이퍼22와 같은 것, 즉 웨이퍼 전면이, 링 형태로 발생하는 OSF영역 보다 저속측의 N영역이며, 또한 Cu데포지션 법에 의해 검출되는 결함 영역을 포함하지 않는 것을 사용하면, 실리콘 활성층에 미세 결함이 존재하지 않게 되므로, 형성된 디바이스 특성을 향상시키는 것이 가능하며, 만일 매입 산화막이 두께 50nm정도로 형성된다 해도, 후의 결합 열처리 등에 있어서 베이스 웨이퍼의 영향에 의한 절연 파괴 특성의 열화를 확실히 방지하는 것이 가능해, 전기적 신뢰성을 극히 높게 하는 것이 가능하다.

게다가, 본드 웨이퍼 21도 베이스 웨이퍼 22와 같은 것을 사용해, 후술하는 것과 같이 박리 후의 본드 웨이퍼를 재생 처리해서 재이용하면, 전기적 신뢰성이 높은 SOI웨이퍼를 낮은 비용으로 제조하는 것이 가능해진다.

그러나, 이와 같은 웨이퍼 전면이 무결함인 실리콘 웨이퍼를 제조하는데는, 실리콘 단결정의 육성 공정 전체에 걸쳐서, 결정 지름 방향으로 N영역이 되도록 V/G를 균일하게 제어하지 않으면 안되고, 성장 속도의 설정 범위가 무척 제한되면서, 매우 고도의 결정 성장 기술이 필요하게 되고, 결과적으로 제조 비용이 상승하게 되는 경우도 있다.

그래서, 본 발명에서는, 제2의 태양으로, 베이스 웨이퍼 22로서, 상기한 바와 같이, 육성 시에 인상 속도를 고속에서 저속으로 점차 감소 시켰을 경우에, 링 형태로 발생하는 OSF영역보다 저속측이고, Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않으면서 격자간 실리콘에 기인한 전위 클러스터가 존재하는 I영역을 포함하는 CZ실리콘 단결정으로 되어 있는 실리콘 웨이퍼를 사용할 수 있다.

이와 같은 실리콘 단결정이면, 웨이퍼 전면이 무결함이 되는 실리콘 단결정을 육성하는 경우 만큼 고도의 결정 성장 기술을 사용하지 않고 육성하는 것이 가능하다. 예를 들면, 전면 I영역이 되는 실리콘 단결정을 육성하는 데는, 결정 성장 시에 결정 지름 방향의 V/G를 균일하게 제어하는 것과 같은 제약을 받지 않고, 저속측에서 비교적 용이하게 육성하는 것이 가능하다. 만일 결정 지름 방향의 V/G가 불균일하여도, I영역 결정 제조의 경우, N영역 결정 제조 때에 사용하는 핫존보다 높은G, 즉 결정중 고액계면 근방의 온도 구배가 큰 핫 존의 사용이 가능해진다. 따라서, 핫 존 설계를 어떻게 하느냐에 따라, 전면 I영역이 될 단결정을,전면 N영역이 되는 단결정을 육성하는 경우 보다도 고속으로 인상시키는 것도 가능하다. 결정면 내의 V/G치를 균일하게 할 필요가 없기 때문이다.

또한, 본 발명의 제2의 태양의 베이스 웨이퍼 22로서는, 전면이 I영역이 되는 웨이퍼에 한하지 않고, 도2(B)에 나타난 바와 같이, I영역 외에 격자간 실리콘이 우세한 Ni영역도 포함하고, 또한 Cu데포지션 결함 영역을 포함하지 않은 실리콘 단결정으로 된 웨이퍼를 사용해도 된다. 이와 같은 웨이퍼도 면내에 공공 기인의 결함을 가지고 있지 않기 때문에, 매입 산화막이 얇아도 그 절연 파괴 특성을 열화시키는 일은 없다.

한편, 본드 웨이퍼 21에 대해서는, 상기 제1 태양과 마찬가지로, 실리콘 활성층에서 요구되는 품질을 만족하는 것을 사용하면 되지만, 실리콘 활성층 상에 디바이스가 형성되기 때문에 실리콘 활성층에 결함이 존재하면 디바이스의 품질에 영향을 주게 된다. 따라서 본드 웨이퍼 21로서는, 미세 결함이 존재하지 않는 실리콘 단결정으로 이루어진 것을 사용하는 것이 바람직하다. 그러므로 본드 웨이퍼 21로는, 웨이퍼 전면이 링 형태로 발생하는 OSF영역보다 저속측의 N영역이고, 또한 Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않는 웨이퍼를 사용하는 것이 바람직하다.

이어서 도1의 공정(b)에서는, 본드 웨이퍼 21과 베이스 웨이퍼 22 중에서 적어도 한 쪽의 웨이퍼 표면을 산화시킨다. 여기서는 본드 웨이퍼 21을 열산화시키고, 그 표면에 산화막 23을 형성하고 있다. 이 때, 산화막 23은, 요구되는 절연성이 유지되는 두께로 하지만, 본 발명에서는 두께가 10~100nm 범위가 되는 극히 얇은 산화막을 형성시키는 것도 가능하다.

베이스 웨이퍼로서, 종래 사용되고 있던 예컨대 표면에 50nm이상의 공공형 미세 결함이 다수 존재하는 실리콘 웨이퍼를 사용하고, 매입 산화막의 두께를 100nm이하로 해서 SOI웨이퍼를 제조하면, 산화막은 베이스 웨이퍼의 표면에 존재하는 공공 결함의 영향을 받아, 이후 결합 열처리나 디바이스 공정에 있어서 열처리에 의해 파괴될 우려가 있다. 그러나 본 발명에서는, 베이스 웨이퍼 22로서, N영역이고, Cu데포지션 결함 영역에 존재하는 극히 미세한 결함도 존재하지 않는 실리콘 웨이퍼(제1의 태양), 또는 Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않으면서 격자간 실리콘에 기인한 전위 클러스터가 존재하는 I영역을 포함한 CZ실리콘 단결정으로 이루어진 실리콘 웨이퍼(제2의 태양)를 사용하고 있으므로, Cu데포지션 법에 의한 평가를 행하여도 산화막 파괴가 발생하지 않고, 예를 들면 산화막 23의 두께를 100nm 이하로 하여도 절연 파괴 특성의 열화와 같은 문제가 발생하는 일이 없다.

또한, 산화막23의 두께를 10nm 미만으로 하면, 산화막의 형성 시간이 단축 되지만 절연성을 유지할 수 없게 될 우려가 있으므로 10nm 이상으로 하는 것이 바람직하다.

공정(c)에서는, 표면에 산화막 23을 형성한 본드 웨이퍼 21의 한 쪽 표면에서 수소이온을 이온주입시킨다. 또한, 희소가스이온 또는 수소이온과 희소가스이온의 혼합 가스 이온을 이온주입해도 된다. 이것에 의해, 웨이퍼 내부에 이온의 평균 진입 깊이에 있어서 표면에 평행한 이온 주입층 24를 형성하는 것이 가능하다. 또한 이 때의 이온 주입층의 깊이는 최종적으로 형성되는 SOI층의 두께에 반영된다. 따라서 주입 에너지 등을 제어해서 이온 주입함으로써, SOI층의 두께를 제어할 수 있고, 예를 들면 200nm이하의 두께의 SOI층으로 하는 것도 가능하다.

공정(d)는, 본드 웨이퍼 21의 이온 주입된 측의 표면과 베이스 웨이퍼 22의 표면을 산화막23을 매개로 접합한다. 예를 들면, 상온의 청정한 분위기하에서 2장의 웨이퍼 21,22의 표면끼리 접촉시킴으로써 접착제 등을 사용하는 일 없이 웨이퍼끼리 접착된다.

다음으로 공정(e)에서는, 열처리에 의해 본드 웨이퍼21의 일부를 이온 주입층 24로 박리한다. 예를 들면, 본드 웨이퍼 21과 베이스 웨이퍼 22를 접합한 것에 , 불활성 가스 분위기하 약 500℃이상의 온도로 열처리를 가하면, 결정의 재배열과 기포의 응집에 의해 박리 웨이퍼 25와 SOI웨이퍼 26(SOI층27+매입 산화막23+베이스 웨이퍼22)으로 분리된다.

여기서, 부생된 박리 웨이퍼 25에 대해서는, 최근 박리면에 연마 등의 재생처리를 하여, 베이스 웨이퍼 또는 본드 웨이퍼로서 재이용하는 방법이 제안되고 있다. 상기한 바와 같이, 본드 웨이퍼 21은, N영역이고, Cu데포지션 결함 영역을 포함하지 않는 실리콘 웨이퍼를 사용하고 있으므로, 박리 웨이퍼 25를 재생 처리해서 얻은 실리콘 웨이퍼는 베이스 웨이퍼와 본드 웨이퍼 어느쪽에서도 사용 가능하게 된다. 따라서 박리 웨이퍼 25를 예를 들면 베이스 웨이퍼 22로 재이용함으로써, 같은 고품질의 SOI웨이퍼를 제조하는 것이 가능하게 된다. 즉, 본 발명에 관련한 SOI웨이퍼가, 실질적으로 한 장의 실리콘 웨이퍼로부터 제조 되어, 제조 비용을 저렴하게 낮출 수가 있다.

공정(f)에서는, SOI웨이퍼 26에 결합 열처리를 가한다. 이 공정(f)는, 상기 공정(d),(e)의 접합 공정 및 박리 열처리 공정에서 밀착시킨 웨이퍼끼리의 결합력으로는, 그 상태로 디바이스 제작 공정에 사용하기에는 약하기 때문에, 결합열처리로 SOI웨이퍼 26에 고온의 열처리를 실시해서 결합 강도를 충분하게 한다. 예를 들면, 이 열처리는 불활성 가스 분위기 하, 1050℃~1200℃에서 30분에서 2시간의 범위에서 행하는 것이 가능하다.

이와 같은 고온 열처리를 실시하여도, 베이스 웨이퍼 22의 웨이퍼 전면이 무결함으로 되어 있거나, 또는 웨이퍼 전면에 공공형의 미세 결함이 존재하지 않으므로, 매입 산화막23의 절연 파괴 특성은 열화되지 않고, 고절연성을 유지하는 것이 가능하다.

공정(g)에서는, SOI웨이퍼26 표면에 형성된 산화막을 불산세정에 의해 제거하는 것이다. 이 때, 실리콘 활성층 27에 공공형 결함이 존재하면 결함을 통해 HF가 매입 산화막에 도달함으로써 미세피트가 발생하게 될 우려가 있으나, 실리콘 활성층 27은, 전면에 걸쳐서 N영역이고, 또한 Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않는 실리콘 단결정으로 구성되어 있으므로, 불산 세정을 하여도 피트가 확대하여 SOI층 27 및 매입 산화막 23이 파괴되는 일도 없다.

게다가 공정(h)에서는 필요에 따라, SOI층 27의 두께를 조정하기 위해 산화를 행하고 이어서 (I)공정에서는 불산 세정에 의해 산화막 28을 제거하는 이른바 희생산화를 행한다.

이상과 같은 공정(a)~(I)를 거쳐서 제조된 SOI웨이퍼 26은, 베이스 웨이퍼22는, 웨이퍼 전면이 OSF영역 외측의 N영역이며, 또한 Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않는 CZ실리콘 단결정, 또는 웨이퍼 전면이 OSF 영역 외측으로서, Cu데포지션 법에 의해 검출되는 결함 영역을 포함하지 않으며, 또한 격자간 실리콘에 기인한 전위 클러스터가 존재하는 I영역을 포함하는 CZ실리콘 단결정으로 구성되어 있다.

한편, 실리콘 활성층 27은, 전면에 걸쳐서 OSF영역 외측의 N영역이면서 Cu데포지션 법에 의해 검출되는 결함 영역을 포함하지 않는 CZ실리콘 단결정으로 구성되어 있다. 즉, 베이스 웨이퍼 22의 표면상에 공공형의 미세 결함이 존재하지 않으므로, 매입 산화막 23이 극히 얇음에도 불구하고, 고절연성이 유지되어, 전기적 신뢰성이 극히 높은 것이 된다. 또한 SOI층 27은 무결함이기 때문에, 디바이스 형성을 행하였을 경우 극히 높은 수율을 달성하는 것이 가능하다.

이하, 실시예를 통하여 본 발명을 보다 구체적으로 설명하지만, 본 발명은 이것들에 한정되는 것은 아니다.

(실시예1)

(실험1): 인상 조건의 확인

도3의 단결정 제조 장치 30을 이용하여, 이하와 같이 결정 성장 속도를 점점 감소시키는 실험을 행하여, 각 영역의 경계에 있어서의 성장 속도를 조사했다.

우선, 24인치(600mm)지름의 석영 도가니에 원료가 되는 다결정 실리콘을 150kg을 넣어, 직경210mm의 실리콘 단결정을 육성하였다. 산소 농도는 23~26ppma(ASTM'79치)가 되도록 하였다. 단결정을 육성할 때, 도4(A)에 표시된 것과 같이, 성장 속도를 결정 두부에서 미부에 걸쳐서 0.70mm/min에서0.30mm/min의 범위에서 직선적으로 차츰 감소되도록 제어하였다.

그리고, 도4(A)(B)에 표시한 대로, 상승한 단결정의 두부에서 미부에 걸쳐 결정축 방향으로 세로로 절단하고, 그 후 직경 200mm의 웨이퍼 형상의 경면 가공 마무리한 샘플을 제작하였다.

샘플 중 한 장은, 산소 석출 열 처리후의 웨이퍼 라이프 타임(WLT)측정(측정치:SEMILAB WT-85)에 의해 V영역, OSF영역, I영역의 각 영역의 분포상황 및 각 영역 경계의 성장 속도를 확인했다. 다른 한 장은 열산화막 형성후 Cu데포지션 처리를 실시해, 산화막 결함의 분포 상황을 확인했다. 또한 본 실험에 있어서의 상세한 평가 방법은, 아래와 같다.

(a)직경 210mm의 잉곳을 결정축 방향 10cm씩의 길이로 블록이 되게 절단한 뒤, 결정축 방향에 세로로 절단 가공하여, 그 뒤 도5에 표기된 것과 같이 결정 축에 대해 수직 방향으로 직경 200mm(8인치)의 웨이퍼 형상의 경면 가공 샘플을 완성하였다.

(b)상기 샘플 중 한 장째는, 웨이퍼 열처리 도가니 내 620℃ㆍ2시간(질소분위기)열처리 후, 800℃ㆍ4시간(질소분위기)와 1000℃ㆍ16시간(드라이 질소 분위기)의 2단 열처리를 실시한 뒤 냉각시켜, SEMILAB WT-85에 의한 WLT지도를 작성하였다.

(c)2장째는 웨이퍼 표면에 열산화막 형성후 Cu데포지션 처리를 실시하고, 산화막 결함의 분포상황을 확인하였다. 평가 조건은 다음과 같다.

1)산화막 : 25nm

2)전해강도 : 6MV/cm

3)전압인가 시간 : 5분간

실험 결과

상기 실험으로부터, 도6(A)(B)에 표시된 것과 같은 결과를 얻을 수 있고, V영역, OSF영역, N영역, I영역의 각 영역 경계의 성장 속도를 확인했다.

V영역/OSF영역 경계 : 0.523mm/min

OSF소멸 경계 : 0.510mm/min

Cu데포지션 결함 소멸 경계 : 0.506mm/min

석출N영역/비석출N영역 경계 : 0.497mm/min

비석출N영역/I영역 경계 : 0.488mm/min

(실험2): SOI웨이퍼의 제조

도3에 표시한 실험1과 같은 인상장치에 의해, 24인치 석영 도가니에 원료 다결정 실리콘을 150kg을 넣고, 이번에는 도7에 표시된 것과 같이 성장 속도를 0.55mm/min에서 0.45mm/min의 범위로 직경 210mm의 잉곳의 결정 두부에서 미부에 걸쳐 실험1보다 천천히 감소시켜, 결정 직통부위의 40cm에서 70cm의 영역에 Cu데포지션 결함을 포함한 N영역 및 Cu데포지션 결함을 포함하지 않는 N영역이 형성되도록 콘트롤 하였다, 또 산소농도는 24~26ppma(ASTM'79)로 되도록 제조하였다, 그리고 이하의 수단에 따라서 품질 평가 및 SOI가공을 행하였다.

(1) 결정 인상 후, 각 결정 블록의 결정축 방향에 두부에서 순서대로 웨이퍼를 절단해, 절단 순서를 알 수 있도록 레이저 마킹에 의해 번호를 표시하고, 경면 웨이퍼로 가공하였다.

(2) 각 블록 단위의 두측 1장째의 PW는 1/4사이즈로 분할해, FPD,LFPD,LSEP,OSF를 조사했다. 계속해서 각 블록 단위의 두측 2장째는 Cu데포지션 결함분포를 확인했다. 그리고 각 블록 단위의 두측 3장에서 7장째 까지의 합계 5장은 SOI웨이퍼의 제조 공정(SOI공정)에 투입하였다. 다시 두측 8장째는 FPD,LFPD,LSEP,OSF를 평가하고, 9장째는 Cu데포지션 결함분포를, 10장에서 14장째의 합계 5장은 SOI공정에 투입하는 식으로, 결정축 방향 7장 단위의 두측 2장을 품질 평가하고, 나머지 5장을 SOI 웨이퍼로 가공시켰다. (3) 상기 평가의 결과, 결정 몸통부위 약 40cm에서 50cm의 블록의 중간까지가 V영역 및 OSF영역, 결정 몸통부위의 50cm부근 까지가 Cu데포지션 결함이 발생하는 N영역, 결정 몸통 부위의 약 50cm에서 70cm부근 까지가 Cu데포지션 결함이 발생하지 않는 N영역, 결정 몸통 부의 70cm부근에서 테일측의 영역은 I영역 이었다.

(4) 상기(1)의 5장씩의 단위의 경면 웨이퍼를 본드 웨이퍼와 베이스 웨이퍼에 사용하여, 도1에 표시한 공정에 기초한 이온주입 박리법에 의해, 본드 웨이퍼에 대한 이온 주입, 베이스 웨이퍼와의 접합, 박리열처리, 결합열처리(접착산화) 등을 거쳐, 두께가 70nm인 절연산화막과, 200nm인 실리콘 활성층을 가지는 SOI웨이퍼를 제조하였다.

상기와 같이 제조된 SOI웨이퍼에 대해, 활성층을 수산화칼륨 용액에서 선택 에칭하여 제거했다. 계속해서, 남은 절연산화막층을 가지는 베이스 웨이퍼에 대해, 6MV/cm의 전해강도로 Cu데포지션법에 의한 평가를 행하였다.

그 결과, 접합산화를 행한 후의 절연산화막의 경우, V영역, OSF영역, 및 Cu데포지션 결함이 발생하는 N영역의 베이스 웨이퍼 쪽에서는 산화막의 파괴가 확인 되었지만(도8(A),(B)참조), Cu데포지션 결함 영역을 포함하지 않는 N영역의 베이스 웨이퍼 쪽에서는 산화막 파괴는 발생하지 않았다(도8(C)참조).

(실시예2)

(실험3): 인상조건의 확인

도3의 단결정 제조장치 30을 이용하여, 이하와 같이 결정 성장 속도를 점차 감소시키는 실험을 행하여, 각 영역의 경계에 있어서의 성장 속도를 조사하였다.

우선, 24인치(600mm)지름의 석영 도가니에 원료가 되는 다결정 실리콘을 150kg 넣고, 직경 210mm의 실리콘 단결정을 육성시킨다. 산소 농도는 23~26ppma(ASTM'79치)가 되도록 했다. 단결정을 육성할 때, 도10(A)에 표시된 것과 같이, 성장 속도를 결정 두부에서 미부에 걸쳐 0.80mm/min에서 0.40mm/min의 범위에서 직선으로 차츰 감소되도록 제어하였다.

그리고, 도10(A)(B)에서 표시한 대로, 인상한 단결정의 두부에서 미부에 걸쳐 결정축 방향에 세로로 절단하고, 그 후, 직경 200mm의 웨이퍼 형상의 경면가공 마무리의 샘플을 제작했다.

샘플 중 한 장은, 산소 석출 열처리 후의 웨이퍼 라이프 타임(WLT)측정(측정기: SEMILAB WT-85)에 의해 V영역, OSF영역, I영역의 각 영역의 분포 상황 및 각 영역 경계의 성장 속도를 확인했다. 또한, 본 실험에 있어서의 자세한 평가 방법은, 이하와 같다.

(a) 직경 210mm의 잉곳을 결정축 방향 10cm씩의 길이로 블록으로 절단한 뒤, 결정축 방향에 세로로 절단 가공하고, 그 뒤 도5에 표시된 것과 같이 결정축에 대해 수직 방향으로 직경 200mm(8인치)의 웨이퍼 형상의 경면 가공 샘플을 완성하였다.

(b) 상기 샘플 중 한 장 째는, 웨이퍼 열처리 도가니내 620℃ㆍ2시간(질소분위기) 열처리후, 800℃ㆍ4시간(질소분위기)와 1000℃ㆍ16시간(드라이 산소 분위기)의 2단열처리를 실시한 뒤에 냉각시켜, SEMILAB WT-85에 의한 WLT지도를 작성하였다.

실험 결과

상기 실험에서, V영역, OSF영역, N영역, I영역의 각 영역 경계의 성장 속도를 확인했다.

V영역/OSF영역 경계 : 0.595mm/min

OSF영역/N영역 경계 : 0.587mm/min

N영역/I영역 경계 : 0.579mm/min

(실험4) : SOI웨이퍼의 제조

도3에 표시한 것과 같은 실험3과 같은 인상 장치에 의해, 24인치 석영 도가니에 원료 다결정 실리콘을 150kg 넣고, 실험 3의 결과를 바탕으로 2개의 직경 210mm인 잉곳을 인상시켰다.

그 때, 도11에 표시한 것과 같이, 한 개 째는 성장 속도를 결정 두부에서 미부에 걸쳐서 0.65mm/min으로 일정하게 되도록 설정하고, 면내 전역에 V영역이 형성 되도록 인상시켰다. 또한 두 개째는 성장 속도를 결정 두부에서 미부에 걸쳐서 0.55mm/min에서 일정하게 되도록 설정하고, 이번에는 면내 전역에 I영역이 형성되도록 인상시켰다. 산소 농도는 24~26ppma(ASTM'79)를 목표로 제작하였다. 그리고 각 잉곳에서 가공한 경면 웨이퍼를 베이스 웨이퍼로 사용하였다.

한편, 본드 웨이퍼로는, 다른 핫 존에서 N영역이고 또한 Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않는 실리콘 단결정을 육성해, 이 단결정에서 얻은 경면 웨이퍼를 이용하였다.

상기와 같은 웨이퍼 전면이 V영역 또는 I영역의 베이스 웨이퍼와 무결함의 본드 웨이퍼를 이용해서, 절연 산화막의 두께가 70nm, 실리콘 활성층의 두께가 200nm가 되는 SOI웨이퍼를 각각 제조하였다.

이와 같이 제조된 SOI웨이퍼에 대해, 실리콘 활성층을 수산화칼륨 용액으로 선택 에칭하여 제거했다. 이어서, 남은 절연산화막층을 갖는 베이스 웨이퍼에 대해, 6MV/cm의 전해강도에서 Cu데포지션법에 의한 평가를 행하였다.

그 결과, 접합산화를 행한 후의 절연산화막인 경우, 도12(A)에 보이는 것과 같이 면내 전역이 V영역인 베이스 웨이퍼 쪽에서는 산화막의 파괴가 확인되었다. 한 편, 면내 전역이 I영역인 베이스 웨이퍼 쪽에서는, 도12(B)에서 보이는 것과 같이 산화막 파괴는 발생하지 않았다.

그리고, 본 발명은, 상기 실시 형태에 한정되는 것은 아니다. 상기 실시 형태는 예시이며, 본 발명의 특허 청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 가지며 같은 작용 효과를 나타내는 것은, 어떠한 것이라도 본 발명의 기술적 범위에 포함된다.

예를 들면, 상기 실시 형태에서는, 2장의 실리콘 웨이퍼를 이용해서 이온주입 박리법에 의해 SOI웨이퍼를 제조하는 경우에 대해 설명 했으나, 본 발명은, 접합후, 본드 웨이퍼의 뒷면을 연삭, 연마 등에 의해 박막화하여 제조된 SOI웨이퍼에도 적용하는 것이 가능하다.

Claims (6)

1. 각각 실리콘 단결정으로 된 베이스 웨이퍼와 본드 웨이퍼를, 산화막을 매개로 접합한 후, 상기 본드웨이퍼를 박막화함으로써 실리콘 활성층이 형성된 SOI웨이퍼로서, 상기 베이스 웨이퍼가, 초크랄스키 법에 의해 육성된 실리콘 단결정이고, 상기 웨이퍼 전면이 OSF영역의 외측의 N영역이고, 또한 Cu데포지션 법에 의해 검출되는 결함 영역을 포함하지 않는 것, 또는 상기 웨이퍼 전면이 OSF영역의 외측으로서, Cu데포지션 법에 의해 검출되는 결함 영역을 포함하지 않고, 또한 격자간 실리콘에 기인한 전위 클러스터가 존재하는 I영역을 포함하는 것으로 이루어지는 것을 특징으로 하는 SOI웨이퍼.
2. 제1항에 있어서, 상기 SOI웨이퍼가, 상기 본드 웨이퍼에 이온 주입을 행하고, 형성된 이온 주입층에서 박리되는 것으로 상기 본드 웨이퍼의 박막화를 행하는 이온 주입 박리법에 의해 형성된 것임을 특징으로 하는 SOI웨이퍼.
3. 제1항 또는 제2항에 있어서, 상기 산화막의 두께가, 10~100nm의 범위에 있는 것을 특징으로 하는 SOI웨이퍼.
4. 제1항 내지 제3항 중 어느 한항에 있어서, 상기 실리콘 활성층이, 초크랄스키법에 의해 육성된 실리콘 단결정이며, 전면에 걸쳐 OSF영역 외측의 N영역이고, 또한 Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않는 것으로 이루어진 것을 특징으로 하는 SOI웨이퍼.
5. 적어도, 각각 실리콘 단결정으로 되어 있는 베이스 웨이퍼와 본드 웨이퍼 중 적어도 한 쪽에 산화막을 형성하는 공정과, 본드 웨이퍼에 이온 주입함으로써 이온 주입층을 형성하는 공정과, 이 본드 웨이퍼의 이온 주입한 측의 면을, 상기 산화막을 매개로 베이스 웨이퍼와 접합하는 공정과, 상기 이온 주입층을 경계로 하여 박리를 행하는 공정을 포함하는 SOI웨이퍼의 제조 방법에 있어서, 상기 베이스 웨이퍼로서, 초크랄스키법에 의해 육성된 실리콘 단결정이며, 이 웨이퍼 전면이, 육성 시에 인상 속도를 고속에서 저속으로 점차 감소시켰을 경우에 링 상으로 발생하는 OSF영역보다 저속측의 N영역이고, 또한 Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않는 것, 또는 육성 시에 인상 속도를 고속에서 저속으로 점차 감소시켰을 때에 링 상으로 발생하는 OSF영역보다 저속측으로서, Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않고, 또한 격자간 실리콘에 기인한 전위 클러스터가 존재하는 I영역을 포함하는 것을 사용하는 것을 특징으로 하는 SOI웨이퍼의 제조방법.
6. 제5항에 있어서, 상기 본드 웨이퍼로서, 초크랄스키법에 의해 육성된 실리콘 단결정이고, 상기 웨이퍼 전면이, 육성 시에 인상 속도를 고속에서 저속으로 차츰 감소시켰을 경우에 링 상으로 발생하는 OSF영역보다 저속측의 N영역이고, 또한 Cu데포지션법에 의해 검출되는 결함 영역을 포함하지 않는 것을 사용하는 것을 특징으로 하는 SOI웨이퍼의 제조방법.