TW200418145A - Semiconductor memory device and the manufacturing method thereof - Google Patents

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Manabu Nakamura
Kentaro Sera
Hiroyuki Nansei
Yukihiro Utsuno
Takagi Hideo
Kajita Tatsuya
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Description

200418145 玖、發明說明： 【明戶斤屬$員】 發明領域 本發明係有關於一種具備含有氮化膜之閘極絕緣膜， 5且可藉著於該氮化膜儲存電荷以保持資訊的半導體記憶裝 置及其製造方法。 I[先前 發明背景
近年來，可改寫之半導體記憶裝置，很多是利用所謂 10的快閃記憶體。其中又以使用浮閘者為主流，但是，在這 種類型之記憶體中，因通道絕緣膜難以薄膜化，遂成為記 憶容量增大的障礙。因此，有人提出一種控制寫入時通向 浮閘之電荷量以改變電晶體之閾值，使丨個記憶胞記憶多值 資料的多值記憶胞。 15 這種類型與浮閘型不一樣，其提倡的係於閘極正下方
之閘極絕緣膜，應用氧化膜/氮化膜（ON)之2層構造，即’ 由基板側觀之，為氧化膜上積層氮化膜之構造，或者應用 氧化膜/氮化膜/氧化膜（ΟΝΟ)之3層構造，即，由基板側 觀之，為氧化膜上依序積層氮化膜、氧化膜之構造，俾分 20 別於電晶體之源極/汲極附近之氮化膜局部地儲存電荷，以 於1個記憶胞可記憶2位元之資料之MNOS構造或SONOS構 造的新多值記憶胞。 這種多值記憶胞與浮閘型之記憶胞相較下，具有構造 簡單，每位元之記憶胞面積變為約1/2的優點。此外，目前 5 也在研討使用源極/汲極作為位元線（埋入式位元線），即， 藉著將位元線形成於？元線之下，以構成雖為NQR型記憶 體但部疋各電晶體不具有位元線之接觸孔之有利於細微 化的記憶胞陣列構造者。 右要於W述MNOS構造或SONOS構造之記憶胞中形成 閘極絕緣膜，首先藉熱氧化法形成膜厚7nm左右之下部氧化 膜（通暹氧化膜）之後，再藉CVD法沉積膜厚1〇nm左右之 氮化膜，以形成ON膜。然後，若是要形成S0N0S構造時， 更進-步地使氮化膜之上部熱氧化形成上部氧化膜，以藉 氧化膜上下挾持氮化膜而形成〇N〇膜。 藉CVD法形成前述氮化膜時，係加熱65(rc至85〇^& 右另，藉该氮化膜之熱氧化形成上部氧化膜時，需要1〇〇〇 °C以上之熱處理。又，若欲形成高品質之下部氧化膜，則 需900°C以上之溫度條件。 如前述’藉CVD法形成〇N膜和〇N〇膜時，需要長時間 之咼溫熱處理，所以會產生與記憶胞周邊電路區域之半導 體零件，尤其是電晶體之細微化之間整合性極低的問題。 再者，於使用埋入式位元線之記憶胞陣列構造中，由於高 溫熱處理，會導致位元線之不純物會擴散。然而，若為避 免此問題而在形成ON膜或0N0膜之後，才形成位元線，卻 又會有對ON膜或ΟΝΟ膜造成損傷，耐壓降低的問題。 又’藉CVD法形成之氮化膜（CVD氮化膜）具有多數 N空孔，由於其可構成電荷捕獲中心，所以該膜可使用作為 MNOS構造和SONOS構造等之電晶體的電荷捕獲膜。但 200418145 是’形成CVD氮化膜時如前述般需要高溫，此外，若為讀 取與改寫源極/汲極時，係切換地將電荷僅注入個別之邊緣 部’俾每1記憶胞可記憶2位元的高積體tMN〇s、s〇N〇s 等時’在如CVD氮化膜般N空孔大致均一地形成之氮化膜 5中，因為連欲避免電荷注入之部位都有電荷捕獲中心存 在，所以對元件動作而言，將產生不順。 舉例而言，當氮化膜之注入、儲存電子或電洞之處（汲 極之邊緣附近）以外的部位，特別是通道中央部有電子注 入、儲存時，不論向汲極之邊緣附近之電子或電洞的注入 · H)狀態如何，都將使電晶體之閾值上升，相對應地，低闊值 狀態之範圍會不利地減少。 本發明係有鑑於前述課題而作成者，目的在於提供一 種可在低溫條件下形成高品質之氮化膜，並且利用該氮化 膜作為具有可充分因應近來細微化和高積體化要求之電荷 15捕獲功能之電荷捕獲膜的高可靠性半導體記憶裝置及其製 造方法。 L發明内容3 · 發明概要 本發明人致力檢討，結果發明以下所示之發明諸態樣。 20 树明之半導體記憶裝置，包含有：半導體基板；絕 緣膜:係形成於該半導體基板上，且含有具備電荷捕獲機 能之氮化膜者；’，係隔著該絕緣膜形成於該半導體基 板上者；及-對不純物擴散層，係形成於該半導體基板者， 又，前述氮化膜係具有於其特定部位形成有晶格缺陷之電 7 200418145 荷捕獲中心者。 本發明之半導體記憶裝置之製造方法，包含有：藉電 漿氮化法，於半導體基板上形成氮化膜，且形成含有該氮 化膜之絶緣膜的步驟，將不純物導入該半導體基板之表層 5以形成一對不純物擴散層的步驟；在形成前述不純物擴散 層之前或之後，至少於前述氮化膜之相當於前述不純物擴 散層上之部位賦與晶格缺陷以形成電荷捕獲中心的步驟； 及隔者该絶緣膜形成閘極，俾與前述不純物擴散層交又的 步驟。 10 本發明之半導體記憶裝置之製造方法之其他態樣，包 含有：藉電漿氮化法，於半導體基板上形成氮化膜，且形 成含有該氮化膜之絕緣膜的步驟；於前述絕緣膜上形成閘 極的步驟；至少以前述閘極作為遮罩，將不純物導入該半 導體基板之表層以形成一對不純物擴散層的步驟；及在形 15成前述不純物擴散層之前或之後，至少以前述閘極作為遮 罩，於前述氮化膜之至少相當於前述不純物擴散層上之部 位賦與晶格缺陷以形成電荷捕獲中心的步驟。 前述製造方法係在含有氮原子之來源氣體環境中，藉 微波激發電漿以產生氮化物自由基，並進行氮化處理來; 20 成前述氮化膜。 前述製造方法係藉著將不純物導入前述氮化膜，或者 對前述氮化膜施行使用惰性氣體之高頻處理以於前述气化 膜賦與前述晶格缺陷。 圖式簡單說明 8 200418145 第1A圖〜第ID圖係依步驟順序來顯示第1實施形態之 包含有埋入式位元線型SONOS電晶體之半導體記憶裝置之 製造方法的概略截面圖。 第2A圖〜第2D圖係延續第1D圖，依步驟順序來顯示第1 5 實施形態之包含有埋入式位元線型SONOS電晶體之半導體 記憶裝置之製造方法的概略截面圖。
第3A圖、第3B圖係延續第2D圖，依步驟順序來顯示第 1實施形態之包含有埋入式位元線型SONOS電晶體之半導 體記憶裝置之製造方法的模式圖。 10 第4圖係顯示諸實施形態中所用之具有輻射線槽孔天 線之電漿處理裝置之概略結構的模式圖。 第5圖係顯示第1實施形態之變形例1之半導體記憶裝 置之製造方法之主要步驟的概略截面圖。 第6A圖〜第6C圖係顯示第1實施形態之變形例2之半導 15 體記憶裝置之製造方法之主要步驟的概略截面圖。
第7A圖〜第7D圖係依步驟順序來顯示第2實施形態之 包含有MONOS電晶體之半導體記憶裝置之製造方法的概 略截面圖。 第8A圖、第8B圖係延續第7D圖，依步驟順序顯示第2 20 實施形態之包含有MONOS電晶體之半導體記憶裝置之製 造方法的概略截面圖。 第9A圖〜第9D圖係顯示第3實施形態之包含有埋入式 位元線型SNOS電晶體之半導體記憶裝置之主要步驟的概 略截面圖。 9 200418145 第10圖係顯示第3實施形態之另一例之包含有埋入式 位元線型SNOS電晶體之半導體記憶裝置之主要步驟的概 略截面圖。 第11A圖、第11B圖係顯示第3實施形態之再另一例之 5 包含有埋入式位元線型SNOS電晶體之半導體記憶裝置之 主要步驟的概略截面圖。
第12A圖、第12B圖係顯示第3實施形態之再另一例之 包含有MNOS電晶體之半導體記憶裝置之主要步驟的概略 截面圖。 10 第13A圖〜第13D圖係顯示第4實施形態之包含有埋入 式位元線型SNS電晶體之半導體記憶裝置之主要步驟的概 略截面圖。 第14圖係顯示第4實施形態之另一例之包含有埋入式 位元線型SNS電晶體之半導體記憶裝置之主要步驟的概略 15 截面圖。
第15A圖、第15B圖係顯示第4實施形態之再另一例之 包含有埋入式位元線型SNS電晶體之半導體記憶裝置之主 要步驟的概略截面圖。 第15A圖、第15B圖係顯示第4實施形態之再另一例之 20 包含有埋入式位元線型SNS電晶體之半導體記憶裝置之主 要步驟的概略截面圖。 第16A圖、第16B圖係顯示第4實施形態之再另一例之 包含有MNS電晶體之半導體記憶裝置之主要步驟的概略截 面圖。 10 200418145 第17圖係顯示第5實施形態之半導體記憶裝置之製造 方法之RF處理步驟的概略截面圖。 第18A圖、第18B圖係顯示諸實施形態之電漿矽氮化膜 之其他形成方法的概略截面圖。 5 【實施方式】 用以實施發明之最佳形態 一本發明之基本綱要一 首先，說明本發明之基本綱要。
本發明係全製程皆在低溫條件，具體而言係除了進行 10 RTA等1分鐘以内左右之急速升溫、降溫處理以外，關於數 分鐘左右以上之加熱處理而言，慮及須在600°C以下之低溫 條件下製造半導體記憶裝置，還要可獲得緻密且良質之氮 化膜（電荷捕獲膜），所以當欲形成該氮化膜時，係採用利 用藉激發之電漿形成之氮化物自由基的氮化處理（電漿氮 15 化法），以取代需高温之CVD法等。進而，不僅氮化膜，同 樣地亦藉電漿處理形成ON膜中之下層的氧化膜、ΟΝΟ膜中 之氮化膜之上下層的氧化膜（電毁氧化法），則更可減少製 程熱預算，且提高與周邊電路區域之整合性。 該電漿氮化法係在含有氮原子之來源氣體，例如選自 20 於ΝΗ3氣體、Ν2與Η2之混合氣體、及Ν2氣體之1種，或ΝΗ3 氣體與ν2之混合氣體，或νη3氣體、ν2、及η2之混合氣體 的環境中，藉微波激發電漿以產生氮化物自由基（ΝΗ*自 由基或Ν*自由基），並進行氮化處理的方法。若藉該方法， 便可在200°C〜600°C左右之低溫下獲得緻密且良質之電漿 11 5 【化=、’濃氮化膜係僅藉電漿氮化法或包括電漿 所以乃1 =步驟形成者，不過以下為方便說明起見， 乃5己載成「藉電漿氮化法」形成。 ^卜’ •電錢倾驗教“之氮 極少，因此n空孔少，所以就欲避免電荷 ’此乃非常優異之氮化膜。然而，反過來 ^何儲存之特定部位（例㈣極 何儲存必然極為困難。 10 15 之！^發明人考細__氮化法形賴密且良質 將也要僅於其特定部位進行電荷儲存，所以想出 =猎0氮化法形錢化_外，並且於魏化膜之特 ^位’例如汲極之邊緣附近選擇性地賦與晶格缺陷，以 於该特定部位形成電荷捕射心。$，相當然爾，此時 ’、可於電漿氮化膜全面地賦與晶格缺陷。 於電漿鼠化膜之特定部位賦與晶格缺陷的方法，有效 者有藉離子注入將不純物導入該特定部位，與對該特定部 位施行使用惰性氣體之高頻處理⑽處理）。具體而言，係 1成僅於電$氮化膜之該特定部位開口的抗姓圖案，再以 此遮罩進行離子注入4RF處理即可。 20 此時，若要製造具有埋入式位元線型 s〇N〇S/S卿SNS構造之電㈣，即，若要製造具有兼為 埋入式位7〇線之源極/沒極，且具備與字元線（閘極）平行 之通道之氮化膜電荷儲存記憶體時，係可並用用以形成源 極/沒極之抗#圖案作為遮罩。另—方面，若要製造具有傳 12 200418145 統MONOS/MNOS/MNS構造之電晶體，即，若要製造具有 藉與字元線（閘極）之自我整合而形成之源極/没極，且具 備與字元線垂直之通道之氮化膜電荷儲存記憶體時，並用 用以形成源極/汲極之閘極作為遮罩係可較佳地使步驟減 5 少。 —具體之諸實施形態一 以下，依據前述之本發明之基本綱要，說明具體之諸 實施形態。 (第1實施形態） 10 在本實施形態中，半導體記憶裝置係揭示埋入式位元 線型SONOS構造的電晶體。另，方便起見，同時也說明該 電晶體之構造與其製造方法。 孩半導體圮憶裝置，係記憶胞陣列區域之s〇N〇s電晶 體為平面型，而其周邊電路區域則形成CM〇s電晶體者。 15 第1A圖〜第1D圖及第2A圖〜第2D圖係依步驟順序來顯 不本貫施形態之包含有埋入式位元線型s〇N〇s電晶體之半 導體記憶裝置之製造方法的概略截面圖，第3B圖係對應於 第3A圖之概略平面圖。在此，第3A圖 '第3B圖中僅顯示纪 憶胞陣列區域(核心區域)，分別地，沿第3B圖之邮 2〇之截面係對應於第⑽之核心X，沿I!攝截取之截面係對 應於第3A圖之核心γ。 首先，如第1A圖所示’於周邊電路區域12形成井3、4。 具體而言，係於p型料導體基板k表面形成膜厚 2〇咖左右切氧化膜2,且藉微影成像法及後繼之乾餘刻法 13 將石夕氧化朗彡錢案，卿成將周邊t路區域12之預定部 位開口之形狀的遮罩。利用該遮罩，將η型不純物離子注 此處為石外（Ρ) ’離子注入該開口部位之後，藉退火處 =使不純物熱擴散’以於周邊電路區域_成各井3。此 亦可更進一步離子注入ρ型不純物，例如將蝴⑻離 子/主入井3，以形成三重井4。 接著，如第1Β圖所示，於周邊電路區域12形成元件分 籬構k。在此’係藉所謂^LQCQs祕周邊電路區域⑽ 成场氧化膜14，以界定元件活性區域。另，亦可進行例& φ 於半導體基板之兀件分離區域形成槽，再用絕緣物充填該 曰以七成元件分離構造的STI(淺溝絕緣）法，以取代l〇c〇s •具體言之，係於矽氧化膜2上形成膜厚1〇〇nm左右之 他膜（未圖示），且將該咖膜形成圖案，以加工成僅將周 邊電路區域12之元件分離區域開口的形狀。然後，使石夕氧 化膜2自前述開口露出之部位氧化，俾僅於該元件分離區域 也成厚之場氧倾14，以界定元件活㈣域。 % 然後’如第1C圖所示，除去石夕氧化膜2之後，依序分別 成膜厚7nm左右之作為通道絕緣膜之下部矽氧化膜21，膜 旱l〇nm左右之作為電荷捕獲膜之石夕氮化膜”，及膜厚ι〇· 右之上σ卩石夕氧化膜23，以構成ΟΝΟ膜15。 在此，矽氮化膜22係藉微波激發之電漿氮化法形成。 而言’係利用第4圖所示之具有㈣線槽孔天線之 電水處理衣置來進行電聚氮化處理。該電漿處理裝置⑽包 14 200418145 含有：連通於集束型製程設備101之閘閥102 ;可收納用以 載置被處理體W (本實施形態中為半導體基板丨），且具有 在電漿處理時用以冷卻被處理體…之冷卻套103之支持座 104的處理室105 ;與處理室1〇5連接之高真空泵1〇6 ;微波 5源11();天線構件12〇 ;與該天線構件120—起構成離子鍍之 偏壓用高頻電源107及匹配箱1〇8;具有氣體供給環131、141 之氣體供給系統130、140 ;及可控制被處理體w之溫度之 溫度控制部150。 微波源110係例如由磁控管構成，且通常可產生 10 2.45GHz之微波（例如5kW)。然後，微波可藉波形轉換器 112將傳送形態轉換為tm、TE或TEM形式等。 天線構件120具有調溫板122、收納構件123、及介電 板。調溫板122係與溫度控制裝置121連接，而收納構件123 收納有慢波材124及可與慢波材124接觸之槽孔電極（未圖 15示）。該槽孔電極稱為輻射線槽孔天線（RLSA)或超高效 率平面天線。不過，在本實施形態中，也可應用其他形式 之天線，例如，單層構造導波管平面天線、介電體基板平 行板槽孔陣列等。 藉前述結構之電漿處理裝置，使用Ar、N2、及H2作為 20 來源氣體，且在450°C之溫度條件下進行氮化處理，將氧化 膜表層20nm左右置換成膜厚27nm之氮化膜，俾於下部矽氧 化膜21上形成矽氮化膜22。 又，下部矽氧化膜21及上部矽氧化膜23亦同樣地係藉 電漿氧化處理來形成。此時，來源氣體使用Ar及〇2，以產 15 200418145 生氧自由基（Ο* )來進行氧化處理，在45〇之溫度條件下 將氧化膜表層l〇nm左右置換成膜厚2〇11111左右之氧化祺。 另，下部矽氧化膜21及上部矽氧化膜23亦可藉熱氧化法或 CVD氧化法形成，以取代電漿氧化處理。 5 接下來，如第1D圖所示，全面地塗布光阻，並藉微警 成像法形成僅於記憶胞陣列區域丨丨之位元線形成部位開口 之形狀的抗>1虫圖案16。 其次，以抗蝕圖案16作為遮罩，進行離子注入，於記 憶胞陣列區域11形成位元線擴散層17之後，再藉離子注 10 入，於矽氮化膜22賦與晶格缺陷。 具體而言，如第2A圖所示，首先，利用抗蝕圖案16作 為遮罩，以加速能源70keV，劑量2·0χ 1015/cm2的條件，離 子注入η型不純物，在此為砷（As)，以於半導體基板丨表層 之相當於自抗蝕圖案16之開口部露出之ΟΝΟ膜15的位置， 15 形成作為源極/没極之位元線擴散層17。 接著，如第2Β圖所示，再度利用抗蝕圖案16作為遮罩， 由與半導體基板1表面垂直之方向傾斜預定角度，在此為45 。之傾斜角度，並以加速能源1〇]^¥〜2〇keV，劑量1·〇χ 10 /cm2〜2·0χ l〇15/cm2的條件，離子注入坤，以於石夕氮化 2〇 膜U之相當於抗姓圖案16之開口部16a的部位，即，於石夕氮 化膜22之相當於位元線擴散層17之上部的部位選擇性地賦 與晶格缺陷22a，以形成電荷捕獲中心。藉賦與傾斜角度之 離子注入，可實現熱電子主要注入於由位元線擴散層17之 接合部進至通道内部3〇nm〜50nm左右之處的記憶胞構造。 16 200418145 例如，IEEE ELECTRON DEVICE LETTERS, VOL.22, NO. 11, NOVEMBER 2001 vvCharacterization of Channel Hot Electron Injection by the Subthreshould Slope of NROM™ Device"中提及若將熱電子注入由位元線擴散層之接合部 5 進至通道内部40nm之處時，則實際之元件特性與模擬結果 係相符一致的。
用以對矽氮化膜22造成損傷之不純物離子注入，宜選 擇盡可能不會對底層之通道絕緣膜之下部石夕氧化膜21造成 損傷的加速能源。在本實施形態中，係設定為離子注入時 10 之砷之濃度峰值存在於矽氮化膜22與上部矽氧化膜23之界 面附近，且可朝下部矽氧化膜21穿過之砷之比例為整體離 子注入量的15%以下。 此外，在本實施形態中，係例舉進行過用以形成位元 線擴散層17之離子注入之後，再進行用以於矽氮化膜22賦 15與晶格缺陷22a之離子注入的情形，不過，亦可將順序顛 倒，在後者之離子注入之後，才進行前者之離子注入。
然後，如第2C圖所示，藉灰化處理等除去抗敍圖案“ 之後，再藉圖案化將周邊電路區域12上之ΟΝΟ膜15除去。 接著，於周邊電路區域12形成閘極絕緣膜。在此，係形成 2〇膜厚不同之2種閘極絕緣膜31、32。 具體而言，首先，在1000。〇下進行第1次熱氧化，於周 邊電路區域12之各元件活性區域形成膜厚8nm左右之矽氧 化膜。其次，進行過微影成像法及1117處理之後，在1〇〇〇它 下進行第2次熱氧化，形成膜厚10nm左右之矽氧化膜。藉 17 200418145 此，分別地，於周邊電路區域12—邊之元件活性區域（井3 區域）形成膜厚l〇nm左右之閘極絕緣膜31，於另一邊之元 件活性區域（井4區域）形成膜厚13nm左右之閘極絕緣膜32。 接著，於記憶胞陣列區域11及周邊電路區域12，分別 5 地形成閘極18圖案。
具體而言，係如第2D圖所示，藉熱CVD法，於半導體 基板1全面地積層形成由膜厚lOOnm左右之多晶矽膜及 150nm左右之鎢矽化物膜所構成的積層膜19。然後，如第3A 圖、第3B圖所示，藉微影成像法及後繼之乾蝕刻法將積層 10 膜19、ΟΝΟ膜15 (及閘極絕緣膜31、32)形成圖案，俾分 別地，於記憶胞陣列區域11形成隔著ΟΝΟ膜15與位元線擴 散層17交叉（在此為直交）並可發揮字元線功能的閘極18， 於周邊電路區域12形成隔著閘極絕緣膜31、32在半導體基 板1上延伸之閘極（未圖示）。 15 接下來，於周邊電路區域12形成源極/汲極，具體而言
係分別地，將Ρ型不純物離子注入井3形成ρ型源極/汲極， 將η型不純物離子注入井4形成η型源極/汲極（皆未圖示）。 之後，再經過形成層間絕緣膜和配線層、接觸孔（皆 未圖示）等之步驟，而完成SONOS電晶體。 20 該SONOS電晶體係如下動作。 寫入資料時，於可發揮汲極功能之位元線擴散層17之 附近產生通道熱電子，刪除資料時，因帶間穿隧效應產生 熱電洞。此時產生之電子和電洞可於矽氮化膜22捕獲。又， 讀取資料時切換源極與汲極之功能，檢測因所捕獲之電荷 18 200418145 之正負量差異導致閾值的不同。 如以上所說明’藉本實施形態，可實現可藉電聚氮化 法在低溫條件下形成高品質切氮倾22，紅利用該石夕 氮化膜22作為具有可充分因應近來細微化和高積體化要求 5之電荷捕獲功能之電荷捕獲_高可靠性s〇N〇St晶體。 一變形例一 在此，說明本實施形態之諸變形例。在該等變形例中， 係例舉與本實施形態一樣地包含有埋入式位元線型§⑽ 電晶體之半導體記憶裝置，差異在於其一部分主要步驟是 φ 10 不同的。 〔變形例1〕 第5圖係顯示變形例丨之半導體記憶裝置之製造方法之 主要步驟的概略截面圖。 在該變形例1中，與本實施形態一樣地經過第1八圖〜第 15 1D圖之各步驟以形成位元線擴散層π之後，如第5圖所示， 對抗蝕圖案16施行抗蝕膜修整，使抗蝕圖案16之開口部16& 擴大（後退），以形成較位元線擴散層17寬之開口部16b。 | 然後，利用具有該已擴大之開口部16b之抗蝕圖案16 作為遮罩，與形成位元線擴散層17時一樣地由與半導體基 20板1表面垂直之方向離子注入不純物（在此為砷），以於矽 氣化膜22賦與晶格缺陷22a而形成電荷捕獲中心。 此時，由於開口部16b之寬度較位元線擴散層17寬，所 以即使是一般角度（傾斜角度〇。）之離子注入，依舊可實 現熱電子主要注入於由位元線擴散層17之接合部進至通道 19 内部30nm〜50nm左右之處的優異記憶胞構造。 之後，再與本實施形態一樣地經過第2C圖〜第3A圖、 第3B圖之各步驟，而完成半導體記憶裝置。 藉本變形例，可實現可藉電漿氮化法在低溫條件下形 5 成高品質之石夕氮化膜22，並且利用該石夕氮化膜22作為具有 可充分因應近來細微化和高積體化要求之電荷捕獲功能之 電荷捕獲膜的高可靠性半導體記憶裝置。 〔變形例2〕 第6A圖〜第6C圖係顯示變形例2之半導體記憶裝置之 10 製造方法之主要步驟的概略截面圖。 在該變形例2中，在與本實施形態一樣地經過第1A圖、 第1B圖之各步驟以於周邊電路區域12界定元件活性區域之 後，且在形成ΟΝΟ膜15之前，如第6A圖所示，全面地塗布 光阻，並藉微影成像法形成僅於記憶胞陣列區域Η之位元 15線形成部位開口之形狀的抗姓圖案16，再以該抗姓圖案16 作為遮罩進行離子注入以形成位元線擴散層17。 其次，如第6Β圖所示，藉灰化處理等除去抗蝕圖案16， 也除去矽氧化膜2之後，與本實施形態一樣地依序形成下部 矽氧化膜21，前述藉電漿氮化法形成之矽氮化膜，及上 20部矽氧化膜23，以構成ΟΝΟ膜15。 然後，如第6C圖所示，全面地塗布光阻，並藉微影成 像法形成僅於記憶胞陣列區域π之位元線形成部位開口之 形狀的抗钱圖案51。在此，如圖所示，抗侧_宜形成 具有較位元線擴散層17寬之開口部51a的形狀。 20 然後’利用抗蝕圖案51作為遮罩，進行離子注入，以 於砂氮化膜22賦與晶格缺陷22a而形成電荷捕獲中心。 具體而言’由與半導體基板1表面垂直之方向，以加速 能源 lOkeV 〜20keV，劑量 ι·0χ 1〇i2/cm2 〜2·〇χ i〇15/cm2 的條 件’離子注入砷，以於矽氮化膜22之相當於抗蝕圖案51之 開口部51a的部位，即，於矽氮化膜22之相當於位元線擴散 層17之上部的部位選擇性地賦與晶格缺陷22&。 在此’亦可不如本變形例般形成具有較位元線擴散層 17寬之開口部51a的抗蝕圖案51，而是形成具有與位元線擴 散層17大致等寬之開口的抗蝕圖案，並與本實施形態一樣 地由與半導體基板1表面垂直之方向賦與預定角度（例如傾 斜角度45° )來進行離子注入。 之後，再與本實施形態一樣地經過第2C圖〜第3A圖、 第3B圖之各步驟，而完成半導體記憶裝置。 藉本變形例’可實現可藉電漿氮化法在低溫條件下形 成咼品質之氮化膜22，並且利用該氮化膜22作為具有可充 分因應近來細微化和高積體化要求之電荷捕獲功能之電荷 捕獲膜的高可靠性半導體記憶裝置。 此外，藉本變形例，由於是在形成〇N〇膜15之前就進 行用以形成埋入式位元線17之離子注入，所以可防止不純 物貫通0>10膜15時造成之損傷，可確保充分位元線一字元 線之間的耐壓。 (第2實施形態） 在本實施形態中，半導體記憶裴置係揭示於記憶胞陣 200418145 引區域形成元件分離構造而構成之傳統MONOS構造的電 曰曰體，而非埋入式位元線型。另，方便起見，同時也說明 該電晶體之構造與其製造方法。 °亥半導體記憶裝置，係記憶胞陣列區域之MONOS電晶 5體具有與子元線垂直之通道，而其周邊電路區域則形成 CMOS電晶體者。 第7A圖〜第7；0圖，第8八圖 '第8β圖係依步驟順序來顯 示本實施形態之包含有MONOS電晶體之半導體記憶裝置 之製造方法的概略截面圖。 10 在此係與第3八圖一樣地，各圖中，記憶胞陣列區域（核 心區域）U左側之核心x表示的部位為沿閘極之長向截取的 截面’而右側之核心γ表示的部位為與閘極之長向直交的截 面。另，可與第1實施形態對應之構成構件等則標示相同標 號並省略說明。 15 首先，如第7A圖所示，與第1實施形態一樣地，於周邊 電路區域12形成井3、4。 接著，藉所謂的LOCOS法分別於記憶胞陣列區域丨丨及 _ 周邊電路區域12界定元件活性區域。 具體言之，係於矽氧化膜2上形成膜厚1〇〇nm左右之 2〇 SiN膜（未圖示），且將該SiN膜形成圖案，以加工成僅將a 憶胞陣顺域U及周邊電路之各元件分離區域開°口 的形狀。然後，使石夕氧化膜2自前述開口露出之部位氧化， 俾僅於該S件分離區域形成厚之場氧化賴，以界定元 活性區域。 22 200418145 …然後，如第7B圖所示，除去石夕氧化膜2之後，依序分別 形成膜厚7//m左右之作為通道絕緣膜之下部矽氧化膜u， 膜厚10// m左右之作為電荷捕獲膜之矽氮化膜22，及膜厚⑺ 左右之上部矽氧化膜23，以構成〇^^〇膜15。在此，矽 5氮化膜22係與第1貫施形態一樣地藉前述電漿氮化法形 成’而下部矽氧化膜21及上部矽氧化膜23係藉電漿氧化處 理或熱氧化法和CVD氧化法形成。 然後’將ΟΝΟ膜15形成圖案以除去周邊電路區域12之 ΟΝΟ膜15之後，與第丨實施形態一樣地，藉2次熱氧化於周 10邊電路區域12形成膜厚不同之2種閘極絕緣膜31、32。 接下來，如第7C圖所示，與第1實施形態一樣地，形成 由多晶矽膜及鎢矽化物膜所構成的積層膜之後，將該積層 膜（及閘極絕緣膜31、32)形成圖案，以分別地於記憶胞 陣列區域11之ΟΝΟ膜15上及周邊電路區域12之閘極絕緣膜 15 31、32上形成閘極53圖案。 然後’如弟7D圖所示，全面地塗布光阻，並藉微影成 像法形成覆蓋周邊電路區域12且於記憶胞陣列區域11開口 之形狀的抗蝕圖案52。 接著，以抗蝕圖案52及閘極53作為遮罩進行離子注 20入’以於冗憶胞陣列區域11形成源極/汲極54之後，再藉離 子注入，於矽氮化膜22賦與晶格缺陷。 具體而言，如第8Α圖所示，首先，利用抗蝕圖案52及 閘極53作為遮罩，以加速能源4〇keV，劑量2.0x l〇15/cm2的 條件，離子注入η型不純物，在此為砷（As)，以於半導體 23 200418145 基板1表層之相當於自抗蝕圖案52之開口部52a露出之ΟΝΟ 膜15之位置的閘極53兩側部位，形成源極/汲極54。 之後，如第8Β圖所示，再度利用抗蝕圖案52作為遮罩， 由與半導體基板1表面垂直之方向傾斜預定角度，在此為45 5 。之傾斜角度，並以加速能源10keV〜20keV，劑量ΐ·〇χ 1012/cm2〜2·0χ l〇15/cm2的條件，離子注入石申，以於石夕氮化 膜22之相當於抗姓圖案52之開口部52a的部位，即，於石夕氮 化膜22之相當於源極/汲極54之上部的部位選擇性地賦與 晶格缺陷22a，以形成電荷捕獲中心。 10 此外，在本實施形態中，係例舉進行過用以形成源極/ 汲極54之離子注入之後，再進行用以於矽氮化膜22賦與晶 格缺陷22a之離子注入的情形，不過，亦可將順序顛倒，在 後者之離子注入之後，才進行前者之離子注入。 然後，藉灰化處理等除去抗蝕圖案52之後，與第1實施 15形態一樣地，分別地，於周邊電路區域12 —邊之元件活性 區域形成η型源極/汲極，於另一邊之元件活性區域形成？型 源極/;及極（皆未圖示）。 之後，與第1實施形態一樣地，再經過形成層間絕緣膜 和各種接觸孔、配線層等之步驟，而完成1^1〇]^〇8電晶體。 2〇 如以上所說明，藉本實施形態，可實現可藉電漿氮化 法在低溫條件下形成高品質之矽氮化膜22，並且利用該矽 氮化膜22作為具有可充分因應近來細微化和高積體化要求 之電荷捕獲功能之電荷捕獲膜的高可靠性M〇N〇s電晶體。 (第3實施形態） 24 200418145 在本實施形態中，半導體記憶裝置係揭示埋入式位元 線型SNOS構造的電晶體。另，方便起見，同時也說明該電 晶體之構造與其製造方法。又，可與第1實施形態對應之構 成構件等則標示相同標號並省略說明。 5 該半導體記憶裝置，係記憶胞陣列區域之SNOS電晶體 為平面型，而其周邊電路區域則形成CMOS電晶體者。 第9A圖〜第9D圖係依步驟順序來顯示本實施形態之包 含有埋入式位元線型SNOS電晶體之半導體記憶裝置之主 要步驟的概略截面圖。 · 10 在本實施形態中，係形成由矽氧化膜61和矽氮化膜62 積成而構成之ON膜63，以取代弟1貫施形態中形成之όνο 膜15。 首先，與第1實施形態一樣地經過第1Α、第1Β圖各步 驟之後，再如第9Α圖所示，除去殘存在記憶胞陣列區域11 15之矽氧化膜2之後，依序分別形成膜厚7/zm左右之作為通道 絕緣膜之下部砍氧化膜61及膜厚1〇 # m左右之作為電荷捕 獲膜之石夕氮化膜62 ’以構成on膜63。在此，石夕氮化膜62係 _ 與第1實施形態一樣地藉前述電漿氮化法形成，而下部矽氧 化膜61係藉電漿氧化處理或熱氧化法和CVD氧化法形成。 2〇 ㉟後’如第9關所示，全面地塗布光阻，並藉微影成 像法形成僅於記憶胞陣列區域丨丨之位元線形成部位開口之 形狀的抗蝕圖案16。 其次，以抗蝕圖案16作為遮罩，進行離子注入，於記 憶胞陣列區域11形成位元線擴散層17之後，再藉離子注 25 200418145 入’於矽氮化膜62賦與晶格缺陷。 具體而言，如第9C圖所示，首先，利用抗蝕圖案16作 為遮罩，以加速能源70keV，劑量2_0x l〇15/cm2的條件，離 子注入η型不純物，在此為砷（As)，以於半導體基板丨表層 5 之相當於自抗#圖案16之開口部16a露出之on膜63的位 置，形成作為源極/汲極之位元線擴散層17。 接者，如弟9D圖所不，再度利用抗虫圖案16作為遮罩， 由與半導體基板1表面垂直之方向傾斜預定角度，在此為45 。之傾斜角度，並以加速能*10keV〜2〇keV，劑量ι·0χ 10 /cm2〜2·0χ 1015/cm2的條件，離子注入珅，以於石夕氮化 膜62之相當於抗姓圖案16之開口部16a的部位，即，於石夕氮 化膜62之相當於位元線擴散層17之上部的部位選擇性地賦 與晶格缺陷62a，以形成電荷捕獲中心。 此外，在本實施形態中，係例舉進行過用以形成位元 15線擴散層17之離子注入之後，再進行用以於石夕氮化膜62賦 與晶格缺陷62a之離子注入的情形，不過，亦可將順序顛 倒，在後者之離子注入之後，才進行前者之離子注入。 之後，再與第1實施形態一樣地經過相當於第2C圖〜第 3A圖、第3B圖之各步驟，而完成SN〇s電晶體。 20 如以上所說明，藉本實施形態，可實現可藉電漿氮化 法在低溫條件下形成高品質之矽氮化膜62，並且利用該矽 氮化膜62作為具有可充分因應近來細微化和高積體化要求 之電荷捕獲功能之電荷捕獲膜的高可靠性81^〇§電晶體。 此外，在本實施形態中，亦可與第丨實施形態之變形例 26 200418145 1-樣地’如第10圖所示’在形成位元線擴散層17之後對抗 蝕圖案16施行抗蝕膜修整，使抗蝕圖案16之開口擴大（開 口 i6b)，再以此為遮罩進行離子注入，以於石夕氮化膜&賦 與晶格缺陷62a。
5 又，亦可與第1實施形態之變形例2—樣地，如第11A 圖所示，以抗蝕圖案16作為遮罩進行離子注入以形成位元 線擴散層17之後，再形成0N膜63，接著如第UB圖所示， 除去抗蝕圖案16並形成抗蝕圖案51，再利用此作為遮罩， 進行離子注入，以於矽氮化膜62賦與晶格缺陷62a。 · 10 此外，與第2實施形態一樣地，本發明亦適用於非埋入 式位元線型，而疋於記憶胞陣列區域形成元件分離構造， 且具有與閘極垂直之通道之傳統MNOS構造的電晶體。此 時，如第12A圖所示，以抗蝕圖案52及閘極53作為遮罩進行 離子注入，以於記憶胞陣列區域11形成源極/汲極54之後， 15如第12B圖所示，再藉離子注入，於ON膜63之矽氮化膜62 賦與晶格缺陷62a。然後，於周邊電路區域12形成p型及11型 之源極/汲極，且經過形成層間絕緣膜和各種接觸孔 '配線 g 層等之步驟，而完成半導體記憶裝置。 (第4實施形態） 20 在本實施形態中，半導體記憶裝置係揭示埋入式位元 線型SNS構造的電晶體。另，方便起見，同時也說明該電 晶體之構造與其製造方法。又，可與第1實施形態對應之構 成構件等則標示相同標號並省略說明。 该半導體記憶裝置，係記憶胞陣列區域之SNS電晶體 27 200418145 為平面型，而其周邊電路區域則形成CM〇s電晶體者。 第13A圖〜第13D圖係顯示本實施形態之包含有埋入式 位元線型SNS電晶體之半導體記憶裝置之主要步驟的概略 截面圖。 5 在本實施形態中，係形成單層矽氮化膜71，以取代第工 實施形態中形成之ΟΝΟ膜15。 首先，與第1實施形態一樣地經過第1Α、第1Β圖各步 驟之後，再如第13Α圖所示，除去殘存在記憶胞陣列區域u 之石夕氧化膜2之後，與第1貫施形態一樣地藉前述之電漿氮 10 化法形成膜厚20nm左右之秒氮化膜71。 接著，如第13B圖所示，全面地塗布光阻，並藉微影成 像法形成僅於記憶胞陣列區域丨丨之位元線形成部位開口之 形狀的抗姓圖案16。 其次，以抗蝕圖案16作為遮罩，進行離子注入，於記 15憶胞陣列區域11形成位元線擴散層17之後，再藉離子注 入’於矽氮化膜71賦與晶格缺陷。 具體而言，如第13C圖所示，首先，利用抗蝕圖案“ 作為遮罩，以加速能源70keV，劑量2·0χ l〇15/cm2的條件， 離子注入n型不純物，在此為砷（As)，以於半導體基板丄 2〇表層之相當於自抗蝕圖案16之開口部16a露出之矽氮化膜 71的位置，形成作為源極/；;及極之位元線擴散層丨7。 接著，如第13D圖所示，再度利用抗蝕圖案16作為遮 罩，由與半導體基板1表面垂直之方向傾斜預定角度，在此 為45°之傾斜角度，並以加速能源10keV〜20keV，劑量i 〇 28 200418145 x l〇12/cm2〜2·0χ 1015/cm2的條件，離子注入砷，以於矽氮化 膜71之相當於抗姓圖案16之開口部i6a的部位，即，於矽氮 化膜71之相當於位元線擴散層17之上部的部位選擇性地賦 與晶格缺陷71a，以形成電荷捕獲中心。 5 此外，在本實施形態中，係例舉進行過用以形成位元 線擴散層17之離子注入之後，再進行用以於矽氮化膜71賦 與晶格缺陷71a之離子注入的情形，不過，亦可將順序顛 倒，在後者之離子注入之後，才進行前者之離子注入。 之後，再與第1實施形態一樣地經過相當於第2(：圖〜第 馨 10 3A圖、第3B圖之各步驟，而完成SNS電晶體。 如以上所說明，藉本實施形態，可實現可藉電漿氮化 法在低溫條件下形成高品質之矽氮化膜71，並且利用該矽 氮化膜71作為具有可充分因應近來細微化和高積體化要求 之電荷捕獲功能之電荷捕獲膜的高可靠性SNS電晶體。 15 此外，在本實施形態中，亦可與第1實施形態之變形例 1樣地如第丨4圖所示，在形成位元線擴散層17之後對抗 姓圖案16施行抗餘膜修整，使抗姓圖案I6之開口擴大（開 · 口 16b)，再以此為遮罩進行離子注入，以於矽氮化膜71賦 與晶格缺陷71 a。
2〇 又，亦可與第1實施形態之變形例2—樣地，如第15A 圖所不’在形成石夕氮化膜71之前，以抗餘圖案16作為遮罩 進订離子注入以形成位元線擴散層17之後，再如第l5B圖所 示除去抗蝕圖案16並形成抗蝕圖案51，再利用此作為遮 罩進订離子注入，以於石夕氮化膜71賦與晶格缺陷7h。 29 此外，與第2實施形態一樣地，本發明亦適用於非埋入 式位7G線型，而是於記憶胞陣列區域形成元件分離構造而 構成之傳統MNS構造的電晶體。此時，如第16八圖所示， 以抗蝕圖案52及閘極53作為遮罩進行離子注入，以於記憶 胞陣列區域11形成源極/汲極54之後，如第16B圖所示，再 藉離子注入，於矽氮化膜71賦與晶格缺陷71a。然後，於周 邊電路區域12形成p型及n型之源極/汲極，且經過形成層間 系巴緣膜和各種接觸孔、配線層等之步驟，而完成MNS電晶 體。 如以上所說明，藉本實施形態，可實現可藉電漿氮化 法在低溫條件下形成高品質之矽氮化膜71，並且利用該矽 氮化膜71作為具有可充分因應近來細微化和高積體化要求 之電荷捕獲功能之電荷捕獲膜的高可靠性MNS電晶體。 在此，由單層氮化膜構成之電荷儲存記憶體，要求氮 化膜須具有作為與半導體基板之介面態密度低的閘極絕緣 膜性質。因此，這種元件以現今技術而言，必須使用電漿 氮化法才可形成。 (第5實施形態） 第1〜第4實施形態，係藉離子注入由電漿氮化法形成且 成為電荷捕獲膜之矽氮化膜以形成電荷捕獲中心，不過， 本實施形態則係進行使用惰性氣體2RF (高頻）處理，例 如RF噴濺蝕刻，以取代離子注入。 在此，係例舉與第3實施形態一樣地具有埋入式位元線 型SNOS構造之記憶胞的情形。 200418145 、第17圖係顯示本實施形態之半導體記憶裝置之製造方 法之RF處理步驟的概略截面圖。 灵施幵v恶中，與第3貫施形態一樣地經過第ία、第 剛及第9A圖〜第9C圖之各步驟之後，如第㈣所示再 5度以抗姓圖案16為遮軍，使用氬（Ar)和氣（㈤等惰性 氣體’在此為氬氣，進行RF處理，於石夕氮化膜a之相當於 抗敍圖案16之開口部16a的部位，即，於魏化膜Μ之相當 於位元線擴散層17之上部的部位選擇性地賦與晶格缺陷 62b，以形成電荷捕獲中心。 φ 〇 在此，由於RF處理之能源較小，所以宜如本實施形態 般直接對露出之石夕氮化膜施行好處理，而不隔著石夕氧化膜 等。 之後，與第2實施形態一樣地，經過相當於第2(：圖〜第 3A圖、第3B圖之各步驟，而完成半導體記憶裝置。 5 如以上所說明，藉本實施形態，可實現可藉電漿氮化 法在低度條件下形成高品質之矽氮化膜22，並且利用該矽 氮化膜22作為具有可充分因應近來細微化和高積體化要求 續| 之電荷捕獲功能之電荷捕獲膜的高可靠性半導體記憶裝 置。 ’ ° 此外，在前述第1〜第3及第5實施形態中，係例舉當欲 形成ΟΝΟ膜或0N膜時，藉電漿氮化法直接將矽氧化膜表層 置換成矽氮化膜的情形，不過亦可於矽氧化膜上先形成矽 膜，再將該矽膜電漿氮化。 以第3貫施形態為例而言，如第18B圖所示，形成作為 31 200418145 通道絕緣膜之下部矽氧化膜61之後，於該下部♦氧化膜61 上形成膜厚5nm左右之非晶石夕膜81，之後，如第Mg圖所 示’對非晶矽膜81施行前述電漿氮化，形成作為電荷捕獲 膜之膜厚iOnm左右之矽氮化膜82，以構成on膜83。此時， 5 亦可較佳地形成多晶矽膜，以取代非晶矽膜。 又，透過第1〜第5實施形態，顯示了於前述藉電椠氮化 法形成之矽氮化膜之特定部位賦與晶格缺陷，以於該特定 部位形成電荷捕獲中心的例子，不過本發明並不限於此， 亦可因應需要而例如於前述石夕氮化膜大致全面地賦與晶格 10 缺陷。 非專利文獻1 IEEE ELECTRON DEVICE LETTERS，VOL.22, NO. 11， NOVEMBER 200 Γ、Characterization of Ch疆el Hot Electron
Injection by the Subthreshould Slope of NROM™ Device77 15 產業上可利用性 藉本發明，可實現可在低溫條件下形成高品質之氮化 膜，並且利用該氮化膜作為具有可充分因應近來細微化和 高積體化要求之電荷捕獲功能之電荷捕獲膜的高可靠性半 導體記憶裝置。 20 【圖式簡單說明】 第1A圖〜第id圖係依步驟順序來顯示第丨實施形態之 包含有埋入式位元線型S0N0S電晶體之半導體記憶裝置之 製造方法的概略截面圖。 第2A圖〜第2D圖係延續第1£)圖，依步驟順序來顯示第1 32 200418145 實施形態之包含有埋入式位元線型SONOS電晶體之半導體 記憶裝置之製造方法的概略截面圖。 第3A圖、第3B圖係延續第2D圖，依步驟順序來顯示第 1實施形態之包含有埋入式位元線型SONOS電晶體之半導 5 體記憶裝置之製造方法的模式圖。 第4圖係顯示諸實施形態中所用之具有輻射線槽孔天 線之電漿處理裝置之概略結構的模式圖。
第5圖係顯示第1實施形態之變形例1之半導體記憶裝 置之製造方法之主要步驟的概略截面圖。 10 第6A圖〜第6C圖係顯示第1實施形態之變形例2之半導 體記憶裝置之製造方法之主要步驟的概略截面圖。 第7A圖〜第7D圖係依步驟順序來顯示第2實施形態之 包含有MONOS電晶體之半導體記憶裝置之製造方法的概 略截面圖。 15 第8A圖、第8B圖係延續第7D圖，依步驟順序顯示第2
實施形態之包含有MONOS電晶體之半導體記憶裝置之製 造方法的概略截面圖。 第9A圖〜第9D圖係顯示第3實施形態之包含有埋入式 位元線型SNOS電晶體之半導體記憶裝置之主要步驟的概 20 略截面圖。 第10圖係顯示第3實施形態之另一例之包含有埋入式 位元線型SNOS電晶體之半導體記憶裝置之主要步驟的概 略截面圖。 第11A圖、第11B圖係顯示第3實施形態之再另一例之 33 200418145 包含有埋入式位元線型SNOS電晶體之半導體記憶裝置之 主要步驟的概略截面圖。 第12A圖、第12B圖係顯示第3實施形態之再另一例之 包含有MN0S電晶體之半導體記憶裝置之主要步驟的概略 5 截面圖。 第13A圖〜第13D圖係顯示第4實施形態之包含有埋入 式位元線型SNS電晶體之半導體記憶裝置之主要步驟的概 略截面圖。
第14圖係顯示第4實施形態之另一例之包含有埋入式 10 位元線型SNS電晶體之半導體記憶裝置之主要步驟的概略 截面圖。 第15A圖、第15B圖係顯示第4實施形態之再另一例之 包含有埋入式位元線型SNS電晶體之半導體記憶裝置之主 要步驟的概略截面圖。 15 第15A圖、第15B圖係顯示第4實施形態之再另一例之
包含有埋入式位元線型SNS電晶體之半導體記憶裝置之主 要步驟的概略截面圖。 第16A圖、第16B圖係顯示第4實施形態之再另一例之 包含有MNS電晶體之半導體記憶裝置之主要步驟的概略截 20 面圖。 第17圖係顯示第5實施形態之半導體記憶裝置之製造 方法之RF處理步驟的概略截面圖。 第18A圖、第18B圖係顯示諸實施形態之電漿矽氮化膜 之其他形成方法的概略截面圖。 34 200418145 【圖式之主要元件代表符號表】 1.. .半導體基板 2.. .石夕氧化膜 3,4···井 11.. .記憶胞陣列區域 12.. .周邊電路區域 14…場氧化膜 15."ΟΝΟ 膜 16,51，52…抗蝕圖案 16\1613,513...開口部 17.. .位元線擴散層 18.53.. .閘極 19.. .積層膜 21，61·.·下部矽氧化膜 22,62,71，82···矽氮化膜 22a，62a，71 a...晶格缺陷 23.. .上部矽氧化膜 31.32.. .閘極絕緣膜 54.. .源極/汲極 63,83.··ΟΝ 膜 81…非晶矽膜 100.. .電漿處理裝置 101.. .集束型製程設備 102.. .閘閥 103.. .冷卻套 108.. .匹配箱 110.. .彳敗波源 112.. .波形轉換器 120.. .天線構件 121.. .溫度控制裝置 122.. .調溫板 123.. .收納構件 124.. .慢波材 130,140…氣體供給系統 131.141.. .氣體供給環 150.. .溫度控制部
104.. .支持座 105.. .處理室 106…高真空泵 107.. .高頻電源 35

Claims (1)

  1. 200418145 拾、申請專利範圍： I 一種半導體記憶裝置，包含有： 半導體基板； 絕緣膜，係形成於該半導體基板上，且含有具 備電荷捕獲機能之氮化膜者； 閘極，係隔著該絕緣膜形成於該半導體基板上 者；及
    一對不純物擴散層，係形成於該半導體基板者， 又，前述氮化膜係具有於其特定部位形成有晶格缺 陷之電荷捕獲中心者。 2·如申請專利範圍第1項之半導體記憶裝置，其中前 述氮化膜係僅藉微波激發之電漿氮化法或包括該電 漿氮化法之一連串步驟而形成之緻密構造的電漿氮 化膜。 * 3. 如申請專利範圍帛i項之半導體記憶裝置，其中前 述絕緣膜係於氧化膜上形成有前述氮化膜之積声
    膜。 、臼 4. 如申請專利範圍H i項之半導體記憶裝置，其中前 述絕緣膜係分別以氧化膜上下包夹前述氮化膜之= 層膜。 、 ’其中前 ’其中前 I如申請專利範圍帛1項之半導體記憶裝置 述絕緣膜係僅由前述氮化膜構成者。 6·如申請專利範圍第3項之半導體記憶袭置 述不純物擴散層兼為位元線。 36 7. 如申請專利範圍第4項之半導體記憶裝置，其中前 述不純物擴散層兼為位元線。 8. 如申請專利範圍第5項之半導體記憶裝置，其中前 述不純物擴散層兼為位元線。 9. 如申請專利範圍第3項之半導體記憶裝置，其中於 前述不純物擴散層之上部設有與前述不純物擴散層 電氣連接之位元線。 如申請專利範圍第4項之半導體記憶裝置，其中於 可述不純物擴散層之上部設有與前述不純物擴散層 電氣連接之位元線。 11 ·如申請專利範圍第5項之半導體記憶裝置，其中於 w述不純物擴散層之上部設有與前述不純物擴散層 電氣連接之位元線。 !2·—種半導體記憶裝置之製造方法，包含有： 僅藉電漿氮化法或包括電聚氮化法之一連串步 驟’於半導體基板上形成氮化膜，且形成含有該氮 化膜之絕緣膜的步驟； 將不純物導入該半導體基板之表層以形成一對 不純物擴散層的步驟； 在形成前述不純物擴散層之前或之後，至少於 河述氮化膜之相當於前述不純物擴散層上之部位賦 與晶格缺陷以形成電荷捕獲中心的步驟；及 隔者ΰ亥纟巴緣膜形成閘極，俾與前述不純物擴散 層氺的步驟。 37 13·如申請專利範圍第12項之半導體記憶裝置之製造方 法’其中當形成前述電荷捕獲中心時，僅於前述氮 化膜之相當於前述不純物擴散層上之部位選擇性地 賦與晶格缺陷。 14·如申請專利範圍第12項之半導體記憶裝置之製造方 去’其中當形成前述電荷捕獲中心時，於前述氮化 膜全面地賦與晶格缺陷。 15·如申請專利範圍第12項之半導體記憶裝置之製造方 法’其中係藉著將不純物導入前述氮化膜以賦與前 述晶格缺陷。 16·如申請專利範圍第15項之半導體記憶裝置之製造方 法，其中係於形成前述不純物擴散層之後，再度使 用形成前述不純物擴散層時所用之抗蝕遮罩，且從 相對於前述抗蝕遮罩為傾斜之方向，將前述不純物 導入前述氮化膜以賦與前述晶格缺陷。 17·如申請專利範圍第15項之半導體記憶裝置之製造方 法，其中係於形成前述不純物擴散層之後，對形成 前述不純物擴散層時所用之抗蝕遮罩施行修整，再 利用已擴大開口之前述抗姓遮罩而將前述不純物導 入前述氮化膜以賦與前述晶格缺陷。 18·如申請專利範圍第15項之半導體記憶裝置之製造方 法，其中係於形成前述不純物擴散層之後，形成含 有蝻述氮化膜之前述絕緣膜的全部或一部分。 19·如申請專利範圍第15項之半導體記憶裝置之製造方 法’其中導入前述氮化膜之前述不純物係選自於 矽、氧、氮、氬、氟、硼、磷、砷、銦、鍺、及銻 中之1種或組合多種者。 2〇·如申請專利範圍第12項之半導體記憶裝置之製造方 去’其中係藉著對前述氮化膜施行使用惰性氣體之 高頻處理以賦與前述晶格缺陷。 21·如申請專利範圍第12項之半導體記憶裝置之製造方 法’其中係在含有氮原子之來源氣體環境中，藉微 波激發電漿以產生氮化物自由基，並進行氮化處理 來形成前述氮化膜。 22.如申請專利範圍第21項之半導體記憶裝置之製造方 法’其中前述來源氣體係選自於NH3氣體、n2與 H2之混合氣體、及&氣體之1種，或NH3氣體與 爲之混合氣體，或NH3氣體、N2、及Η:之混合氣 體。 ° ” 23·如申晴專利範圍第12項之半導體記憶裝置之製造方 去其中將别述絕緣膜構造成於氧化膜上形成有前 述氮化膜之積層膜。 24·如申請專利範圍第12項之半導體記憶裝置之製造方 法，其中將前述絕緣膜構造成分別以氧化膜上下包 夾前述氮化膜之積層膜。 25.如申請專利範圍第12項之半導體記憶裝置之製造方 法，其中將前述絕緣膜構造成僅有前述氮化膜之單 層構造。 39 26·如申請專利範圍第23項之半導體記憶裝置之製造彳 ， ^，其中係藉選自於熱氧化法、電漿氧化法、熱CVD ^ 气匕法中之1種或組合多種之方法來形成前述氮化 膜下之前述氧化膜。 27·如申請專利範圍第24項之半導體記憶裝置之製造方 ^ ’其中係藉選自於熱氧化法、電漿氧化法、熱cvd 氧化法中之1種或組合多種之方法來形成前述氮化 膜下之前述氧化膜。 28. 如申請專利範圍第25項之半導體記憶裝置之製造方 # 法，其中係藉選自於熱氧化法、電聚氧化法、熱CVD 氧化法中之1種或組合多種之方法來形成前述氮化 膜上之前述氧化膜。 29. —種半導體記憶裝置之製造方法，包含有： 僅藉電漿氮化法或包括電漿氮化法之一連串步 ’於半導體基板上形成氮化膜’且形成含有該氮 化膜之絕緣膜的步驟； 於别述絕緣膜上形成閘極的步驟； 鲁 至少以前述閘極作為遮罩，將不純物導入該半 V體基板之表層以形成一對不純物擴散層的步驟； 及 在形成前述不純物擴散層之前或之後，至少以 别述閘極作為遮罩，於前述氮化膜之至少相當於前 述不純物擴散層上之部位賦與晶格缺陷以形成電荷 · 捕獲中心的步驟。 40 200418145 30·如申請專利範圍第29項之半導體記憶裝置之製造方 法，其中當形成前述電荷捕獲中心時，僅於前述氮 化膜之相當於前述不純物擴散層上之部位選擇性地 賦與晶格缺陷。 31. 如申請專利範圍第29項之半導體記憶裝置之製造方 法’其中係藉著將不純物導人前述氮化膜以賦與前 述晶格缺陷。 32. 如申請專利範圍第31項之半導體記憶裝置之製造方 法，其中係從相對於前述半導體基板為傾斜之方 向，將前述不純物導入前述氮化膜。 33. 如申請專利範圍第31項之半導體記憶裝置之製造方 中V入别述氮化膜之前述不純物係選自於 夕氧、氮、氬、t、硼、石粦、砷、銦、鍺、及銻 中之1種或組合多種者。 34. 如申請專利範圍第31項之半導體記憶裝置之製造方 法’其中係藉著對前述氮化膜施行使用惰性氣體之 鬲頻處理以賦與前述晶格缺陷。 35. 如申請專利範圍第29項之半導體記憶裝置之製造方 法：其中將前述絕緣膜構造成於氧化膜上形成有前 述氮化膜之積層膜。 36·如申請專利範圍第29項之半導體記憶裝置之製造方 法，其中將前述絕緣膜構造成分別以氧化膜上下包 失前述氮化膜之積層膜。 37·如申請專利範圍第29項之半導體記憶裝置之製造方 41 丽述氮化膜之單 法，其令將前述絕緣膜構造成僅有 層構造。 38.如申請專利範圍第35項之半導體記憶裝置之製造方 法，其令係藉選自於熱氧化法、電漿氧化法、熱CVD 氧化法中之i種或組合多種之方法來形成前述氣化 膜下之前述氧化膜。 39·如申請專利範圍第36項之半導體記憶裝置之製造方 法，其中係藉選自於熱氧化法、電漿氧化法、熱cVD 氧化法中之1種或組合多種之方法來形成前述氮化 膜下之前述氧化膜。 40·如申請專利範圍第37項之半導體記憶裝置之製造方 法，其中係藉選自於熱氧化法、電漿氧化法、熱cVD 氧化法中之1種或組合多種之方法來形成前述氮化 膜上之前述氧化膜。 41· 一種半導體記憶裝置之製造方法，係用以製造包含 有·半導體基板；形成於該半導體基板上，且含有 具備電荷捕獲機能之氮化膜之絕緣膜；隔著該絕緣 膜形成於該半導體基板上之閘極；及形成於該半導 體基板之一對不純物擴散層的半導體記憶裝置， 又’該半導體記憶裝置之製造方法係在藉電漿氮化 法形成前述氮化膜之後，對前述氮化膜之一部份或 正體賦與晶格缺陷以形成電荷捕獲中心。 42·如申請專利範圍第41項之半導體記憶裝置之製造方 法’其中係於形成前述不純物擴散層之前或之後， 200418145 形成前述電荷捕獲 藉著將不純物導入前述氮化膜以 中心〇 43·如申請專利範圍第41項之半導體記憶裝置之製造方 法，其中係於形成前述不純物擴散層之前或之後， 藉著對4述氮化膜施行使用惰性氣體之高頻處理以 賦與前述晶格缺陷。
    44.如申請專利範圍第41項之半導體記憶裝置之製造方 法’其中係在含有氮原子之來源氣體環境中，藉微 波激發電漿以產生氮化物自由基，並進行氮化處理 來形成前述氮化膜。
    43
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