TW200303611A - Semiconductor memory, its fabrication process, its operation method and portable electronic equipment - Google Patents

Semiconductor memory, its fabrication process, its operation method and portable electronic equipment Download PDF

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Description

200303611
玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明) 技術領域 本發明係關於半導體記憶裝置、其製造方法及動作方法 、以及可攜式電子機器。更詳細而言，係關於由具有將電 荷量之變化變換為電流量之功能之元件所成的半導體記憶 衣置、及其製造方法、動作方法、以及使用此種半導體記 憶裝置之可攜式電子機器。 技術背景 習知將可變電阻體之電阻值作為記憶資訊、藉由改變其 電阻值以改寫記憶資訊、藉由檢出其電阻值以讀取記憶資 Λ之非揮舍性5己憶體有MRAM(Magnetic Random Access
Memory)-4 (M. Durlam et al.? Nonvolatile Ram Based on
Magnetic Tunnel Junction Elements, International Solid-State
Circuits Conference Digest of Technical Papers, PP130-13i5 Feb. 2000) 〇 ’ 構成此種MRAM之1個記憶胞之模式化剖面圖示於圖 36(a)、等效電路圖示於圖36(b)。 記憶胞係經由金屬配線917及接觸插頭918連接可變電阻 911及選擇電晶體912而構成。又，可變電阻911之一端係連 接於位元線914。 可變電阻 9U 係由 MTJ(Magnetic Tunnel Juncti〇n)所構成 ，於對位元線9丨4垂直相交之方向上延伸設置之改寫字元線 913與位元線之交點上，夾於兩者之中。 選擇電晶體912係由形成於半導體基板919上之一對擴散 (2) 200303611
區域920與閘電極構成，擴散區域㈣之一方係經由金屬配 線917及接觸插頭918連接於可變電阻9ΐι，他方係連接於源 線915。又，閘電極係構成選擇字元線916。 ★ MRAM之改寫動作係藉由位元線914及改寫字元線“^上 w動的電流所產生的合成磁場使可變電阻9丨1之電阻值變 、進行另方面’讀取動作係藉由在使選擇電晶體912 成接通狀態下，檢知可變電阻911上流動的電流值，即，可 變電阻911之電阻值而進行。 如此，MRAM之記憶胞係由3端子元件可變電阻911及3端 一牛k擇電曰曰體9 12等2個元件所構成。因此在實現記憶 一更加极、''田化或更加大容量化上有其界限，極為困難。 元 裝 裝 本&明之目的係提供可選擇之記憶胞係由實質上1個 件所構成且可充分對應微細化及高積體化之+導體記憶 置、其製造方法及動作方法、以及具有此種半導體記憶 置之可攜式電子機器。 、首即，依據本發明，提供一半導體記憶裝置，其具有：第！ 導電型區域，其形成於半導體層内；第2導電型之區域，其 成；半導體層内且與該第i導電型區域相*妾；記憶體功能 其跨於前述第i及第2導電型區域之邊界配置於前述半 、:_运上，及電極，其與該記憶體功能體相接且隔著絕緣 膜設置於第1導電型區域上。 又，、提供一半導體記憶裝置，其具有：第1導電型區域， 其形成於半導體層内；2個第2導電型之區域，其於半導體 200303611
(3) 層内形成於該第1導電型區域之兩側；2個記憶體功能體， 其跨於前述第1及第2導電型區域之邊界各別配置於前述半 ‘體層上，及電極，其與該等記憶體功能體各別相接且隔 著、纟巴緣膜設置於第1導電型區域上。 進而’提供一半導體記憶裝置，其具有··通道區域，其 形成於半導體層内；可變電阻區域，其設置於該通道區域 ,兩側；2個擴散區域，其隔著該可變電阻區域設置於通道 區域之兩側；閘電極，其隔著閘絕緣膜設置於通道區域上 ，及2個圮憶體功能體，其以跨於可變電阻區域與擴散區域 之一部份之方式配置於該閘電極之兩側。 又，提供一半導體記憶裝置，其具有：閘電極，其隔著 閘、、、巴緣膜形成於半導體層上；通道區域，其配置於該閘電 極下，擴散區域，其配置於該通道區域之兩側，具有與該 通迢區域相反的導電型；及記憶體功能體，其形成於該閘 電極之兩側且與前述擴散區域重疊，用以保持電荷。 進而，提供一半導體記憶裝置，其具有1個以上之記憶胞 ，忒Λ憶胞具有：半導體層，其配置於半導體基板、半導 f基板内所設置之井區域或絕緣體上；單一閘電極，其隔 著閘絕緣膜形成於該半導體基板或半導體層上；通道區域 ，、其配置於該閘電極下；2個擴散區域，其形成於該通道區 域之兩側，及2個圮憶體功能體，其前述形成於閘電極之兩 側且與前述擴散區域重疊。 長：i、半‘體5己憶裝置，其具有1個以上之記憶胞， 该#憶胞具有··半導體層’纟配置於半導體基板、半導體 200303611 (4) 基板内所設置之井區域或絕緣體上；閘絕緣臈，其形成於 配置於+導體基板、+導體基板内所設置《井區域或絕緣 體上之半導體層上；單一間電極，其形成於該間絕緣膜上 ，通迢區域，其配置於該閘電極正下方；2個擴散區域，其 配=於該通道區域之兩側；及側壁絕緣膜，其形成於前述 :極之兩側且與刖述擴散區域重疊；且前述側壁絕緣膜 具有保持電荷之功能。 、 進提供一半導體記憶裝置，其具有··半導體基板，· ^電型之井區域’其形成於該半導體基板内，·閉絕緣膜 缘膜=成於該井區域上；複數之字元線，其形成於該閘絕 複數以2導電型之擴散區域，其各形成於該字元 m側’、電何保持膜，其係至少跨於該擴散區域之-部 或跨於自刖述井區域之-部份至擴散區域之一部 =上^前述複數之字元線之兩側，對前述字 ^之=區域直接或隔著絕緣膜形成，具有蓄積或捕獲 ，及複數之位元線，其連接於前述擴散區域， 於與刚述字元線交又的方向上延伸。 門又’提供一半導體記憶裝置，其具有：閘電極，A隔著 閘絕緣膜形成於丰莫骑μ ’、者 間電極之兩側，、且有二二:記憶體功能體，其形觸 配置於兮计持電何之功能；2個擴散區域，其各 域，其配置於前述閘雷^ !極之相反侧；及通道區 具有伴# „ ,且剛述記憶體功能體係包含 ，、另保符電何功能的膜，呈 一部份係以盘前述㈣η 持電荷功能的膜之至少 边擴政區域之―部份重疊之方式形成。 -9- 200303611
(5)
進而，提供一半導體記憶裝置，其具有：第1導電型之半 導體層；閘絕緣膜，其形成於該第1導電型之半導體層上· 閘電極，其形成於該閘絕緣膜上；記憶體功能體，其形成 於該閘電極之兩側，具有保持電荷之功能；及2個第2導電 型之擴散區域，其各配置於該記憶體功能體之前述閘電極 =相反側·，且前述記憶體功能體係包含具有保持電荷的功 旎之膜，該具有保持電荷的功能之膜之至少一部份係與擴 =區域之至少一部份重疊；前述第1導電型之半導體層i系於 岫述纪憶體功能體之下且前述擴散區域附近，具有比上述 閘電極下之第1導電型之半導體層表面附近更高濃度之第1 導電型之高濃度區域。 又，提供一半導體記憶裝置，其具有：閘絕緣膜；閘 極’其形成於該閉絕緣膜上；記憶體功能體，其形成於 閘電極之兩側’具有保持電荷之功能；2個擴散區域，其 配置於該記憶體功能體之前述閘電極之相反側；及通道 域’其配置於前述閉電極下；且在設通道長方向之前述
電極長為A、W述擴散區域間之通道長為B、自前述一方 :憶體功能體之端至他方之記憶體功能體之端為止之距彳 為C時，A<B<C之關係成立。 ’其具有：閘絕緣膜；閘 記憶體功能體，其形成於 之功能；2個N型擴散區域 前述閑電極之相反側；及 下；且在將電子植入前述 進而，提供一半導體記憶裝置 電極，其形成於該閘絕緣膜上； 該閘電極之兩側，具有保持電荷 ，其各配置於該記憶體功能體之 通道區域，其配置於前述閘電極 ' 10. 200303611 (6)
§己憶體功能體使記憶狀態變化時，及在讀取該記憶體功能 體之記憶狀態時，係將施加至上述擴散區域之一方及他方 之電屋之大小關係設定為相反。 又，提供一半導體記憶裝置，其具有：閘絕緣膜；閘電 極，其形成於該閘絕緣膜上；記憶體功能體，其形成於該 閘電極之兩侧，具有保持電荷之功能；2個p型擴散區域， 其各配置於該記憶體功能體之前述閘電極之相反側；及通 道區域，其配置於前述閘電極下；且在將電子植入前述記 憶體功能體使記憶狀態變化時，及在讀取該記憶體功能體 之記憶狀態時，係將施加至上述源/汲區域之一方及他方之 電壓之大小關係設定為相反。
“進而，本發明提供一半導體記憶裝置之製造方法，其於 半導體基板上形成閘絕緣膜及閘電極；於基板上全面堆積 具有蓄積或捕獲電荷功能之絕緣膜；及選擇㈣刻該絕緣 膜’於閘電極之側壁形成側壁絕緣膜。 又， 方法， 為基準 將形成 區域或 壓，將 半導體 體層高 半導體 自另一觀點，本發明提供 午導體記憶裝置之動 其對於半導體記憶裝置，藉由將一方之源/汲區域 電壓’將前述閘電極設定為比基準電壓低的電屡 於前述半導體基板、半導體基板中所形成之前述 絕緣體上的前述半導體層設定為基比準電壓高的 他方之源/汲區域設定為比形成於前述半 基板中所形成之前述井區域或絕緣體上之前半 的電壓，以將電洞植入前述記憶體功能體；且前 記憶裝置係具有：w閘電極，其形成於p型半導
-11 - 200303611 卿猶頁 基板、半導體基板中所形成的P型井區域或絕緣體上所配置 的P型半導體層上；通道區域，其配置於該丨個閘電極下方 ;2個N型源/汲區域，其位於該通道區域之兩側；及記憶體 功此體，其存在於該源/沒區域附近。 — 進而’提供一半導體記憶裝置之動作方法，其對於半導 體記憶裝置，藉由將一方之源/汲區域設為基準電壓，將前 述閘電極設定為比基準電壓高的電壓，將形成於前述半導 體基板、半導體基板中所形成之前述井區域或絕緣體上的 則述半導體層設定為基比準電壓低的電壓，將他方之源/ 汲區域設定為比形成於前述半導體基板、半導體基板中所 形成之前述井區域或絕緣體上之前述半導體層低的電壓， 以將電子植入前述記憶體功能體；且前述半導體記憶裝置 係具有：1個閘電極，其形成於N型半導體基板、半導體基 板中所形成的N型井區域或絕緣體上所配置的N型半導體 層上；通道區域，其配置於該1個閘電極下方；2個P型源/ 汲區域，其位於該通道區域之兩侧；及記憶體功能體，其 存在於該源/汲區域附近。 又，本發明提供一可攜式電子機器，其具備前述半導體 記憶裝置。 圖式之簡單說明 圖1係本發明之半導體記憶裝置（實施形態丨）之要部的概 略剖面圖及等效電路圖。 圖2係表示本發明之半導體記憶裝置（實施形態1)之變形 之要部的概略剖面圖。 -12- 200303611 發靜明靡 圖3係本發明之丰道^ _ 千¥體兄憶裝置（實施形態2)之要部的概 略剖面圖。 圖4係本發明之车 導體兄憶I置（實施形態3)之要部的概 略剖面圖。 制圖5係用以說明本發明之半導體記憶裝置（實施形㈣之 衣造方法之要部的概略剖面步驟圖。 圖+ 6係用以祝明本發明之半導體記憶裝置（實施形態4)之 電荷保持膜之功能的電路圖。 圖7係表不本發明之半導體記憶裝置（實施形態之要部 的概略剖面圖。 圖8係表不本發明之半導體記憶裝置（實施形態6)之要部 的概略剖面圖。 圖9係用以祝明本發明之半導體記憶裝置（實施形態6)之 寫入動作之要部的概略剖面圖。 ^圖10係用以祝明本發明之半導體記憶裝置〈實施形態6)之 頃取動作之要部的概略剖面圖。 圖11係用以既明本發明之半導體記憶裝置（實施形態6)之 抹除動作之要部的概略剖面圖。 圖12係表不本發明之半導體記憶裝置（實施形態7)之要部 的概略剖面圖。 圖1 3係表不本發明之半導體記憶裝置（實施形態μ之要部 的概略剖面圖。 圖W係表示本發明之半導體記憶裝置（實施形態9)之要部 的概略剖面圖。 -13- (9) 200303611 圖15係表示本發明之束 部的概略剖面圖。 千導體記憶裝置（實施形態10)之要 圖16係用以說明本發 之製造方法之月之半導體記憶裝置（實施形態10) 017孫主步驟圖。 圖17係表示本發明之主、* 部的概略剖面圖。 體記憶裝置（實施形態11)之要 之；1二：以°兄明本發明之半導體記憶裝置(實施形態11) 之m之要部的概略剖面步驟圖。 部的概略剖面圖。體記憶裝置(實施形態⑺之要 圖2 0係表示本|日月 立 月+導體記憶裝置（實施形態I3)之要 邛的概略剖面圖。 :21及圖22係用以說明本發明之半導體記憶裝置(實施 〜13)之衣造方法之要部的概略剖面步驟圖。 圖23係本务明之半導體記憶裝置（實施形態μ)之要部的 概略剖面圖。
圖24係本發明之半導體記憶裝置（實施形態15)之要部的 概略剖面圖。 圖25及圖26係圖24之要部的放大概略剖面圖。 圖27係本發明之半導體記憶裝置（實施形態} 5)的電性特 性表示圖。 圖28係本發明之半導體記憶裝置（實施形態15)之變形之 要部的概略剖面圖。 圖29係本發明之半導體記憶裝置（實施形態16)之要部的 -14- 200303611 f明晒 (ίο) 概略剖面圖。 圖30係本發明之半導體記憶裝置（實施形態i7)之要部的 概略剖面圖。 圖3 1係本發明之半導體記憶裝置（實施形態1 8)之要部的 概略剖面圖。 圖3 2係本發明之半導體記 概略剖面圖。 憶裝置（實施形態19)之要部的 圖33係本發明之半導體記憶裝置（實施形態20)之要部 概略剖面圖。 圖34係本發明之半導體記憶裝置(實施形態川之要部 概略剖面圖。 圖3 5係將本發明之半導㈣兰〖 〜干夺篮。己fe、裝置予以組入之可攜式 子機器的概略構成圖。 圖3 6係表示習知半導體記 具體實施方式 的 的 憶裝置之要部的概略剖面 圖 二下’基於圖式詳細說明本發明之半導體記憶裝置、i 摞式電子機器。又，以下說明中之導電型； 反ί:各實施形態中所說明之構成要件亦可適用於 其他實施形態中。 實施形態1 本實施形態之半導體言己憶震置係具有可 1個3端子元件構成者。 圖1 (a)係本發明之半導齅 一一 體饫裝置之一例，係液晶TPT 不兀件之玻璃面板上所形成 ’、 翔 屺U衣置之記憶胞的概略剖 變電阻由實質上 顯 -15- 200303611 (1} [Wmmr 面圖。此記憶裝置係使用於圖像調整用。又，圖1(b)係士己 憶胞之等效電路圖。 此記憶胞係如圖1(a)所示，具有：P型擴散區域6〇3，其形 成於玻璃面板601上之半導體層602内；N型擴散區域6〇4f 其形成於半導體層602内與P型擴散區域603相接；記憶體功 能體605，其配置於半導體層602上，跨於p型擴散區域6〇3 與N型擴散區域6〇4之邊界；及單一之電極6 〇7，其與此吃 憶體功能體605相接，於p型擴散區域603上與隔著絕緣膜 6〇6所形成之p型擴散區域603相絕緣。進而，p型擴散區域 6〇3之表面形成有高熔點金屬矽化物膜6〇8，此高熔點金屬 石夕化物膜608係連接有配線609a。又，N型擴散區域6〇4之表 面亦形成有高熔點金屬矽化物膜608此高熔點金屬矽化物 膜608係連接有配線609b。配線6〇9a , 6〇9b係經由埋住各層 間絕緣膜610上開口的接觸孔之接觸插頭612而與高熔點金 屬石夕化物608連接。 又，圖1(b)所示，P型擴散區域603之表面附近電極607下 之部分係具有開關功能，P型擴散區域603之表面附近記憶 體功此體605之下之部分係成為可變電阻a。電極607係具 有將開關予以切換之輸入端子之功能。開關及可變電阻A 係與電極607及與此電極607相鄰接形成（形成於電極6〇7之 側壁）之記憶體功能體6〇5之下相鄰接而形成。即，開關與 可、交電阻A係於電極607及記憶體功能體6〇5之邊界所規定 的位置中相互鄰接形成，實質上為一體。故，開關與可變 電阻與電極607係由1個元件631所構成。 -16- (12) 200303611
將電 ，在將複數個記憶胞配列構成記憶胞陣列之情況下， 線623即可 極607連接於字元線622，將元件631之一端連接於位 3即可。 此胞係藉由對P型擴散區域6〇3、N型擴散區域⑽4、
及具選擇字元線功能之電極6〇7別施予特定之電壓，可 讀取及改寫。 T 例如，設Ρ型擴散區域6〇3之電壓為基準電位，對ν型擴散 區域604施加對基準電位為正方向之電麼。此時，若將電^ 6〇7設定為非選擇狀態(例如，基準電壓施加狀態），則電極 607之下係為ρ型之原狀。因此ρ型擴散區域與ν型擴散 區或604之ΡΝ接合成逆偏壓狀態，配線6〇9&與配線外之 間僅有PN逆方向電流流動，電流值幾乎可忽視。相對於此 ，若將電極607設定為選擇狀態（例如，對基準電壓於正方 向施加電壓），電極607之下係反轉成N型之故，有與可變電 A之電阻值相依的電流流動。故，藉由檢知此電流，可 讀取記憶體資訊。 可變電阻A之電阻值係可依據記憶體功能體6〇5内所蓄積 之電荷量而變〖，即係可進行改寫。為了於記憶體功能體 6〇5内蓄積電荷，將P型擴散區域6〇3設為基準電壓，藉由施 加與對N型擴散區域604讀取時相比較為非常大的逆偏壓 電壓（例如’讀取時之電位差之3倍以上），以利用帶域間隧 穿，流。即，以電極607為基準電壓，若對其正向施加則電 子蓄積於記憶體功能體605内，若對其負向施加則電洞蓄積 記憶體功能體605内。又，若將p型擴散區域6〇3設為基準電 -17- (13) 200303611 _顧明靖責 藉由對Ν型擴散區域604施加比較大的逆偏壓（例如，讀 守之2 3七私度）’同時對電極607施加正電壓，藉由通 運熱電子將電荷蓄積於記憶體功能體6〇5内亦可，藉由該等 兩者’將電荷蓄積記憶體功能體6〇5内亦可。 又，Ν型擴散區域604與ρ型擴散區域6〇3為逆導電型之情 況下，藉由使上述施加電壓之符號全部相反，可同樣的進 行改寫動作。 7
σ此，此實施形態之記憶胞係由實質上丨個元件所構成 1個元件係只具有僅僅3端子。古丈，可實現半導體記憶裝 之微細化及高積體化。
記憶體功能體605係至少包含保持電荷之區域或具有」 ，'保持電何之功能之膜而構成。進而，記憶體功能體以 2以包含電荷不易逃逸之區域或具有使電荷不易逃逸之〕 能之膜者為較佳。例士口，記憶體功能體6〇5之中，藉由使) Ρ型擴散區域603、Ν型擴散區域6〇4及電極6〇7接觸9之面j 電何不易逃逸之區域等所構成，们呆持電荷之區域不 與P型擴散區域603、N型擴散區域6〇4及電極6〇7接觸，^ 3 =昇記憶保持時間之信賴性。♦，記憶體功能體6〇 呆持電何之區域等係跨於P型擴散區域6〇3 域604之邊界而配置乙節，在提昇讀取速度上非常重= —電極607係以只形成於記憶體功能體6〇5之侧壁， 1記憶體功能體605之上部較佳。藉由此種配置，將接射 f 12與電極6G7或將接觸插頭612與記憶體功能體奶之^ 碓接近或重疊配置，在其達成微細化之情況中，亦可防』 -18- 200303611
(14) 電極607與配線609b短路。 高溶點金屬石夕化物膜608可藉由鈦、鈕、翻、鎮等高炫點 金屬形成金屬石夕化物，P型擴散區域603及N型擴散區域604 與高溶點金屬石夕化物膜608可為歐姆連接或短鍵（short key) 連接。 又’配線6 0 9 a與P型擴散區域6 0 3之連接係如圖2所示，不 形成高溶點金屬石夕化物膜608，而於P型擴散區域603之中形 成N型擴散區域611，經由此N型擴散區域進行亦可。 實施形態2 本發明之半導體記憶裝置係如圖3所示，於電極807之兩 側形成記憶體功能膜805亦可。即，除了將實施形態！所示 之記憶胞之電極607為中心左右對稱以外，作成與實施形態 1之記憶胞實質上同樣的構成亦可。 依此種構成，與實施形態1相比，可進一步提昇積體度。 即’藉由電極807，可將與2個記憶體功能體805之記憶資 訊（記憶體功能體805内所蓄積之電荷量所對應之可變電阻 A之電阻資訊）作為在2個n型擴散區域8〇4間流動的電流量 ’予以各別獨立讀取。例如，以2個N型擴散區域8〇4之一 方為基準電壓’對電極8〇7施加正電壓，於p型擴散區域8〇3 形成反轉層。此時進而對他方之N型擴散區域804施加可使 反轉層之一部份消失（成為空乏層）之充分的正電壓。依此 ’反轉層消失之側之可變電阻A藉由空乏化而實質上喪失 可變電阻功能。故，可只將一方之N型擴散區域8〇4之側的 可變電阻A之資訊，作為2個N型擴散區域804間流動的電流 -19- 200303611 I發明gg 量予以讀取。 *藉由此種方法’藉由各別對2個記憶體功能體805，獨立 f積電荷’獨立讀取’可用1個記憶胞記憶2位元（4值）之資 訊。 進而藉由使各記憶體功能體所蓄積之電荷量多值化（3 值以上），可增大勺柃旦 ，， ^ 5己置。例如，若使各記憶體功能體805 進行3值之記憶，則每1個記憶胞可進行9值之記憶，若使} 個f憶體功能體進行4值之記憶，則共可記憶16值（4位元） ，若使1個記憶體功能體進行8值之記憶、，則共可記憶64值 (6位元）。 實施形態3 此貝施幵y恶之5己憶胞係如圖4所示，係於sqj基板9〇〇上將 避輯LSI與非揮發性記憶體混載構成FPGA(Field Pfogiammable Gate Array)者，係另外形成可變電阻區域9〇2。 即’此記憶胞係包含：N型矽層所形成之通道區域9(H、 形成於此通這區域901兩側之可變電阻區域9〇2、經由該等 可變電阻區域902設置於通道區域9〇1兩側之N型之擴散區 域903、隔著閘絕緣膜9〇4設置於通道區域9〇1上之閘電極 905、及配置於此閘電極9〇5兩側且跨於可變電阻區域9〇2 與擴散區域903之一部份之2個記憶體功能體9〇6。 可變電阻區域902係被支配性導入p型雜質，即，係為被 ‘入P型雜質》辰度比N型雜質濃度高之石夕層，被夾於通道區 域901與擴散區域903之間之故被空乏化。此空乏化係亦可 為完全空乏化或亦可為部分空乏化。 -20- 200303611 (16) 類_賣貧, fcl_ 丨丨 —-- '··- 記憶體功能體906係由ΟΝΟ膜（矽氧化膜9061，矽氮化膜 9062，石夕氧化膜9063)所形成，係使用l字狀之石夕氮化膜作 為具有蓄積電荷保持功能之膜。 又，通道£域901與擴散區域903為不同導電型亦可。重 點在於，對可變電阻區域902導入與擴散區域成逆導電型之 雜質比同導電型之雜質多。 此記憶胞係，可依據記憶體功能體9〇6所蓄積之電荷，使 可變電阻區域902之電阻變化。具體上係依據記憶體功能體 906所蓄積之電荷，使可變電阻區域9〇2之中ρ型之性質變強 ，或使Ν型之性質變強。藉由對閘電極9〇5施加正電壓，依 據閘電極905側壁產生之環繞電場，可變電阻區域9〇2與擴 政903之卩羊壁降低，擴散區域903與通道區域9〇1之間電流流 動。藉由其電流依據可變電阻區域902之電阻值而變化，產 生記憶體效果。 例如，以一方之擴散區域9 〇 3之電壓為基準電位，對閘電 極905施加正方向之電壓。此時，將對他方之擴散區域9〇3 %加之電壓對基準電位成正方向施加。將對他方之擴散區 或9 0 3 %加之電壓於他方之擴散區域9 〇 3側之中將電壓增高 ’直至來自閘電極905側壁之環繞電場比來自他方之擴散區 域903之電場具支配性，使可變電阻區域9〇2空乏化為止。 若為此種電壓施加條件，施加正電壓之他方之擴散區域9〇3 侧之可變電阻區域9〇2之中，擴散區域電場之影響變化為具 支配性的空乏層，可變電阻功能消失。故，可只以一方之 擴散區域903侧（基準電壓施加）之可變電阻區域9〇2之資訊 -21 - 200303611
為記憶資訊，即，可將可變電阻區域902之記憶資訊獨立的 作為2個區域903間流動的電流量予以讀取。此處，可變電 阻區域902為N型具支配性的情況，即擴散區域為p型之情 况藉由將上述施加電壓之符號全部相反，便可同樣的進 行項取動作。 又，此貫施形態係將閘電極下之電流流動的區域定義為 通道區域。 貫施形態4 此實施形態之構成半導體記憶裝置之記憶胞係可記憶2 位元之非揮發性記憶胞，如圖5(c)所示，於半導體基板1上 ，隔著閘絕緣膜2,形成具有與通常之電晶體同程度之閘長 之閘電極3，於閘絕緣膜2及閘電極3之側壁，形成側壁間隔 件（側壁絕緣膜）形狀之記憶體功能體之電荷保持膜4而構 成。閘電極下之半導體基板表面係成為通道區域6。又，通 道區域6之兩側係為通道區域之導電型，即，此實施形態係 形成有與半導體基板表面之導電型成逆導電型之雜質擴散 區域所成之源/汲區域。源/汲區域係由高濃度雜質擴散區域 7與低濃度雜質擴散區域8所構成，於通道區域6附近配置低 濃度雜質擴散區域8。 記憶體功能體係形成於源/汲區域 功能體下之助^域之-部料為低濃㈣ 2為較佳，此低濃度雜質擴散區域8係依記憶體功能體中所 蓄積之電荷之多寡，设定為空乏化或使導電型逆轉者為較 佳0 -22- (18) (18) 200303611 _鐘酵陶|ϊ 此兄憶胞中，記情艚雷a挪 膜猫## Λ、 ^體電阳體之記憶體功能體係與閘絕緣 〇 L、體功此體所負擔之記憶體功能，係 == 所負擔的電晶體動作功能分離。故，記憶體功 -體之電何保亡夺膜4係可用適於記憶體功能之材料形成。 藉由使回/辰度雜質擴散區域7自μ電極3偏移出 ’可使對閘電極3施加電壓時之成在# & 也、放區域8之反轉容易性，得以依據 :為記憶體功能體之電荷保持膜4所蓄積之電荷量而大幅 、交化，可增大記憶體效果。 此記憶胞係於對記憶體功能體進行電子植入(N通道型元 件之情況係定義為寫入)時’低濃度雜質擴散區域8空乏化 或反轉。因此’外觀上與源/汲區域對閘電極偏移之ΜοπΕτ 成等效之構造，源/汲區域間之電流量極端減少。相對於此 ，在對記憶體功能體植入電洞⑺通道型元件之情況係定 為抹除)時，因原本即形成有低濃度雜質擴散區域8之故， 與初始狀態(電子及電洞皆未蓄積於記憶體功能體之狀態 ，或熱平衡狀態）比較，源/汲區域間之電流並不會大幅變 化° 故，此記憶胞並不會產生非揮發性記憶體（例如，EEpR〇M 或FLASH)之中造成大問題之過抹除情況，而具有不須設 置過抹除對策週邊電路之大優點。 、 此記憶胞係可經與通常之邏輯電晶體同樣之步驟形成。 首先，如圖5⑷所示，於半導體基板^，形成間電極材 料膜，其包含··膜厚1〜6 11111程度之矽酸氮化膜所成之閘絕 -23- 200303611
(19) 緣膜2及膜厚50〜400 nm程度之多晶矽、多晶矽與高熔點金 屬矽化物之積層膜或多晶矽與金屬之積層膜，藉由圖案化 成所期望之形狀以形成閘電極3。 又，閘絕緣膜及閘電極之材料係如上所述，只要使用依 其時代之尺度規則之邏輯製程中所使用之材料即可，並不 限定於上述材料。 接著，與閘絕緣膜2完全分離，如圖5(b)所示，於所得半
導體基板1上全面形成膜厚20〜100 nm程度之矽氮化膜所 成膜，藉由各向異性蝕刻回蝕，將最適於記憶之電荷保持 膜4於閘電極之側壁形成為側壁間隔件狀。又，取代矽氮化 膜，順次堆積膜厚2〜20 nm程度之矽氧化膜與膜厚2〜ι⑽ nm程度之矽氮化膜，藉由各向異性蝕刻回蝕，將最適於記 憶之電荷保持膜4於閘電極之侧壁形成為側壁間隔件 為更佳者。
其後，如圖5(c)所示，藉由將閘電極3及電荷保持膜々作 掩模進行離子植人，形成源/汲區域（高濃度雜質擴散區域 及低濃度雜質擴散區域8)。低濃度雜質擴散區域8係亦可; 形成圮憶體功能體4之步驟之前藉由離子植入 浪度雜質擴散區域8係以具有與形成通道之雜質成逆曾， 型，且為 lxl〇16/cm3 〜lxl〇18/cm3，甚至 m〇i6/c二 5xl〇17/cm3之範圍之雜質濃度為較佳者。 m产 如此，藉由將閘絕緣膜2與作為記憶體功能體之電荷 膜4分離配置，可依與通常之電晶體相同之製造步驟，形、、 具有相同程度之短通道效果之記憶胞電晶體。故， 成 °」依上 -24- (20) (20)200303611 ΐί順一晶片上形成的電晶體之一部份構成邏輯電 :)此产:兄之電晶體構成記憶體部(例如，細 豆 月，，只要使邏輯電路部在記憶體功能體内未有雷 氩乾圍下動作，可防止電晶體之特性之變化， 記憶體部#由對記憶體功能體植入電荷時施加充分的電壓 即可進仃改寫。即’可將邏輯電路與非揮發性 極簡單的步驟予以混載。 殷以 習知技術所示之可變電阻型2元件/胞型非揮發性記憶體 (MRAM)以外’具代表的非揮發性記憶體有EEPROM。 EEPROM係如_6(a)所示，藉由連接於控制閑線（咖）之 選擇電晶體（STr)，與連接於字元線（WL)具有電荷保持膜 (MFh己憶體電晶體（仙)之2個電晶體，構成記憶胞。相對 的，上述構造之記憶胞係如圖6(b)所示，依據2個記憶體功 旎體之2個可變電阻效果，可以丨個閘電極（即，丨條之字元 線，WL)，構成具備選擇電晶體與記憶體電晶體功能之記 憶胞。即，於源/汲區域間且通道區域兩端之中，閘電極兩 側之记憶體功能體下所配置之可變電阻，可視為與通道區 域相連接。記憶體功能體係對應於該記憶體功能體所保持 之電何之夕养’依據對閘電極之電壓施加，使位於記憶體 功能體下之擴散區域之電阻變化，使自一方之擴散區域至 他方之擴散區域之電流量變化而構成。又，1個記憶胞係只 由連接於半導體基板之1個端子、連接於2個擴散區域之2 個端子、及連接於閘電極之1個端子之4個端子所構成。進 而’此半導體記憶裝置係只藉由對半導體基板施予之電壓 -25- (21) (21)200303611 _續頁 之4種之及對2個擴散區域各別施予之電壓 之4種之電壓施加，進行讀取、寫入或抹除動作之任^ 依此’為了選擇！個記憶胞’只要選擇1條連接 者極 或具有閘電極本身之功能的字元線即可。又 、 個電晶體，可更加高積體化。換言之， 而形成2 、本或子疋線之條數增加而胞面積不變小之圖6( 發明係可依1條字元線使1個胞動作。例如，將字元線以ΐ 小力二尺寸（最小之配線寬幅與最小之配線間隔）予以^
舖汉於s己憶胞區域内，除可構《！個記憶胞之外，H 條t字元線即可之情況係與需要11條字元線之情況相比、，具 可縮小1/n之胞占有面積之效果。（以圖6(a)為例，在構成記 憶胞時，需要2條字元線，每H@記憶胞記憶i位元(2幻之 資訊。相對於此，圖6(b)則係以i條字元線構成i個記情胞 ’每1個記憶胞，記憶2位元（因i個閘電極（字元線）兩側且電 荷保持膜）4值之資訊。gp，記憶胞成為1/2(字元線為2條對} 條）之占有面積’具有每！位元係可縮小至1/4之占有面積為 止之效果。 實施形態5 可取代實施形態4之矽氮化膜之記憶體功能體（電荷保持 膜4) 1¾如圖7(a)〜（e)所示，採用各種各樣的記憶體功能 體。 例如圖7 (a)所示，記憶體功能體係由膜厚約1〜2 0 n m程度 之矽氧化膜41、膜厚約2〜1〇〇 nm程度之矽氮化膜42、膜約 5〜100 nm程度之矽氧化膜43所成之〇N〇膜所形成。 -26- (22) 200303611 又，記憶體功能體係如圖7(b)所示，亦可由膜厚约卜⑼ nm程度之梦氧化膜44、膜厚約2〜⑽咖程度之梦氮化膜 45所成之ON膜所形成。 進而’記憶體功能體係如圖7(c)所示，由膜厚約卜2〇⑽ ::之石夕氧化膜46、膜厚約5〜1〇〇⑽程度之石夕氮化膜ο 斤成之0職所形成，錢化膜47與半導體基板接觸亦可。 又，以矽氧化膜46與矽氮化膜47予以替換亦可。 又’記憶體功能體係如圖7⑷所示，經由膜厚約i 〜2〇 請程度之梦氧化膜所成之絕緣膜“形成膜厚㈣〜_ 之：晶矽所成之浮動閘導電膜49亦可。又，在使用 電膜之情況下，記愔、辦胺本a % + 一 覆蓋為較佳者。”、、 回不’但以由絕緣膜 進而’記憶體功能體係如圖7⑷，由膜厚約5〜ι〇〇η峰 f之石夕氧化膜、石夕氮化膜、高介電體膜等之絕緣體材料所 成之絕緣膜481所形成，其絕緣膜481中，矽等之導電體所 ，之點（dot)狀（直徑i〜8 nm程度）之浮動閘導電膜49ι^分 月文為1個以上。 』上述構成之記憶體功能體，特別是若使用石夕氮化 之 吕己憶體功能體’則易導入量產工薇非常理想，但並不限 於上述膜構成及材料，只要係具有電荷保持功能之膜或具 有電荷保持功能之材料(例如矽氮化膜、包含磷·硼等雜質 ^矽玻璃（silicate glass)、碳化矽、鋁、氧化铪、氧化锆 氧化Μ、氧化亞㉟、高介電體材料等）與絕緣膜之積芦以 膜、或於絕緣體中離散的包含具有電荷保持功能之^^ -27- 200303611 (23) 發明說明續頁 基本上即可實施本發明之半導體記憶裝置。 實施形態6 構成此實施形態之半導體記憶裝置之記憶胞係如圖8所 示，於半導體基板中所形成之P型井u之表面，形成有^^型 之第1擴散區域12與第2擴散區域13，於該等擴散區域12、 1 3之間，井11之最上層部形成通道區域。於此通道區域上 ，經由膜厚1〜6 nm程度之矽氧化膜或矽酸氮化膜所成之閘 絕緣膜14形成閘電極17。閘電極17係不與擴散區域丨2、i 3 相重疊，僅僅殘留些許未由閘電極17覆蓋之通道區域（圖8 中之71)。於閘電極17之兩端，為藉由蓄積或捕獲電荷而記 憶貪訊之故，配置膜厚1〇〜1〇〇 nm程度（半導體基板之水平 方向之寬幅）之矽氮化膜所成之作為記憶體功能體之電荷 保持膜15、16,未由閘電極17覆蓋之通道區域乃係由電荷 保持膜15、16所覆蓋。此處重要處在於擴散區域12、。與 作為Z憶體功犯體之電荷保持膜係至少一部份重疊。 次之，以下說明此半導體記憶裝置之動作原理。以下之 動作原理係不限於本實施形態之半導體記憶裝置，亦適用 於本發明之其他實施形態之半導體記憶裝置之中。 使用圖9⑷及圖9(b)說明此半導體記憶裝置之寫入動作 原理。 此處，寫入係意味將電子植入電荷保持膜。 為了將電子植入（寫入）作為記憶體功能體之電荷保持膜 16’如圖9⑷所示，將第i擴散區域以作為源電極，將第； 擴散區域U作為汲電極。例如，對第i擴散區域以及井" -28- (24) 200303611
鉍加0 V，對第2擴散區域13施加+6 v，對閘電極17施加+2 v 即可。依據此種電壓條件，反轉層4丨〇雖自第丨擴散區域^ 2 (源電極）延伸，但不會達抵第2擴散區域13(汲電極），而會 產生夾止點。電子係自夾止點至第2擴散區域13(汲電極）為 止由高電場加速，成為所謂之熱電子。藉由將此熱電子植 入電何保持膜1 6而進行寫入。 又，於電荷保持膜15附近不產生熱電子之故，*進行寫 入。又，即使在擴散區域12、13與成為記憶體功能體之電 保持膜完全不重疊之情況，亦抑制熱電子之產生，故於 實用的施加電壓範圍(電壓差2〇 V以下)下難以進行寫入。 如此纟，對成為記憶體功能體之電荷保持膜工6植入電 子，即可進行寫入。 另-方面’為了對成為記憶體功能體之電荷保持膜15植 =寫入）電子’係如圖9(b)所示，將第2擴散區如作為源 電極’將第1擴散區域j2作為汲雷 域13及井U施力一，對第Γ二極二 I、政E«域12施加+ 6 V，對雷 極1 7施加+ 2 V即可。如沐 ju 样、.一 、了如此，在對電荷保持膜16植入電子之 障況’藉由將源/汲區域子以妹施 入電子，可進行寫入 曰換，即可對電荷保持膜15植 理次之，使用圖Η)說明上述半導體記憶裝置之讀取動作原 之i:取能體之電荷保持膜15所記憶之資訊 ^ / 放區域12作為源電極，將第2擴散區域13 -汲極，使電晶體進行飽和區域動作。例如，對第^ -29- (25) (25)200303611 擴散區域12及井u施加G ν，對第2擴散區_施加+2 ν， 對問電極η施加+ 1 v即可。此時，在電荷保持㈣未蓄積 有電子之情況下，;及電流易於流動。另一方面，在區域15 畜積有電子之情況’於電荷保持膜15附近難以形成反轉層 410之故’汲電流係難以流動。故，藉由檢出汲電流，可讀 取電何保持膜15之記憶資訊。此時，無論電荷保持膜16有 無電荷蓄#，汲極附近被夾止之故，對汲電流不造成影塑 。如此’藉由在讀取時使電晶體進行飽和區域動作（使汲極 附近夾止），則無論電荷保持膜16之記憶狀況如何，皆可感 度良好的檢出電荷保持膜15之記憶資訊。此點成為可進行2 位元動作之主要要因。 由以上之說明可知’在對成為記憶體功能體之電荷保持 膜15植入（寫入）電子之情況，與讀取電荷保持膜丨5之記憶 資訊之情況，係將源電極與汲電極之角色予以替換。換^ 之，在對記憶體功能體植入電子使記憶狀態變化時，與讀 取記憶體功能體之記憶狀態時’對第丨及第2擴散區域/('源'/ 没區域）之-方及他方施加之電壓之大小關係係成相反。因 此如以下所述，亦可獲得提昇對讀取干擾之耐受性之六文果。 例如，為了讀取電荷保持膜15之記憶資訊，將第2擴散區 域13作為源電極’將第1擴散區域丨2作為汲電極（即，於寫 入動作時與讀取動作時使源/汲電極之功能相同）之情況 於每次讀取動作僅將些許電子植入電荷保持膜15。I係因 即使依據讀取動作小的汲電壓’於汲電極側電子亦具比較 高的能量之故。因此在不進行改寫動作而進行多數 -30- (26) (26)200303611
之h況了，電荷保持膜15之記憶資訊有被改寫之虞。 、惟，若於寫入動作時與讀取動作時將源/汲電極之功能予 以替換，則於讀取動作時電荷保持膜15係成為源電極側之 故：〇：無此種誤寫入之虞。故，提昇了對讀取干擾之财受 、在讀取電荷保持膜16所記憶之資訊之情況，將第2擴散區 域1/作為源電極，將第1擴散區域12作為汲電極，使電晶體 進行2和區域動作。例如，對第2擴散區域13及井U施加〇 v 對第1擴散區域12施加+2 V，對閘電極1 7施加+丨v即可。 如此，在讀取電荷保持膜15所記憶之資訊之情況，藉由將 源/汲區域予以替換，可進行電荷保持膜丨6所記憶之資訊之 讀取。 、 又在以留有未由閘電極17覆蓋之通道區域71之情況， 於未由閘電極17所覆蓋之通道區域之中，係依據電荷保持 膜15、16有無剩餘電子而使反轉層消失或形成，其結果， 可得大的遲沛（臨限值之變化）。惟，若未由閘電極〗7覆蓋 之通道區域71之寬幅過大，則汲電流大幅減少，使讀取速 度大幅變慢。特別在電荷保持膜15、16與第丨、第2擴散區 域完全未重疊之情況，讀取速度係變慢到不具作為實用性 記憶裝置之功能之程度。故，以可獲得充分的遲滯與讀取 速度之方式’決定未由閘電極17覆蓋之通道區域？！之寬幅 為佳。 即使在擴散區域12、1 3抵達閘電極17端之情況，即，擴 散區域12、13與閘電極17重疊之情況，寫入動作之電晶體 -31 - 200303611 (27) |Μϋ^ 之限值雖係幾乎不變，但源/汲端之寄生電阻大幅改變， 及電流係大幅減少（1位數以上）（本實施形態係擴散區域i2 、13之濃度變濃，並未如實施形態4通道附近之濃度變薄之 故，導電型不至於反轉，臨限值係幾乎不變）。故，藉由汲 電流之檢出可進行讀取，可獲得作為記憶體之功能。惟， 在需更大的記憶體遲滯效果之情況，以使擴散區域12、u 與閘電極1 7重疊較佳。 且，擴政區域12、1 3偏移至閘電極17端（即，不重疊）之情 况下，與通常之邏輯電晶體相比較，可強力防止短通道效 果，可期更進一層之閘長之微細化。又，因構造上適於抑 制短通道效果之故，可採用與邏輯電晶體相比較膜厚較厚 的閘絕緣膜，可提昇信賴性。 無論採任一者，藉由使電荷保持膜15、16與第丨、第2擴 散區域相重疊，依據電荷保持膜15、16所蓄積之電荷之有 …、可使未由閘電極1 7覆蓋之通道區域71之電阻大幅變化 之故，可使實施形態4之圖6(b)之2個可變電阻之電阻獨立 變化。 進而，說明上述半導體記憶裝置之抹除動作原理。 首先第1方法，在將成為記憶體功能體之電荷保持膜J 5 所記憶之資訊予以抹除之情況’對第散區域邮加正電 壓（例如，+6 v)，對井11施加〇 V，對第1擴散區域12與井n 之PN接合施加逆偏壓，進而對閘電極厂施加負電壓（例如， 5 V)即可。此時’上述間絕緣膜附近之PN接合，依被施加 負電壓之間電極之影響，特別是能位之分布變急峻。因此 -32- (28) (28)200303611
依帶域間隧穿而於PN接合之井區域n側產生熱電洞。此熱 電洞具負之電位而被引往閘電極17方向，其結果，對 保持膜15進行電洞植人。如此，進行電荷保持膜η之抹除 •此日$對第2擴散區域1 3施加〇 V即可。 、 :將：荷保持膜16所記憶之資訊予以抹除之情況係將上 中之弟1擴散區域與第2擴散區域之電位予以替換即可。 第2方法，在將圖…斤示之成為記憶體功能體之電 ㈣所記憶之資訊Μ抹除之情況，對第丨擴散區如施加 正電壓（例如，+5 ν)，對第2擴散區域13施加〇ν， ⑽加負電壓（例如，-4V)，對井u施加正電糊如 即可。此時，對井U與第2擴散區域13之間施加順方向電壓 =井11植人電子。被植人之電子係擴散至扣與第i擴散 £域12之PN接合為止，於此處藉由強電場加速成為孰電子 。此熱電子係於PN接合之中產生電子-電洞對。於pN接合 所產生之熱電洞係具負電位而被引往閘電極17方向，盆妹 果，對電荷保持膜15進行電洞植入。 /、、'、° 依據此第2方法，於井U與第1擴散區域12之？]^接合之中 ’即使在施加不足以依帶域間隧穿產生熱電洞之電壓之 清況中藉由自第2擴散區域13所植入之電子，亦可產生熱 電洞。故，可降低抹除動作時之電壓。 …、 又’在將電荷保持膜15所記憶之資訊予以抹除之情況， 第U未除方法係必須對第1擴散區域12施加+6 V,但第2抹除 :法係：只需+5V即可。如此，依據第2方法，可減低抹： 時之電壓之故，可減低消費電力，可抑制熱載體造成之半 -33- (29) 200303611 ' Τ、，i、 Λ - 發明說明續] 導體記憶裝置之劣化。 藉由以上之動作方法，每j電晶體可進行選擇性2位元 )之寫入及抹除。因此，可使每】位元之占有面積減小， :低+導體記憶褒置之製造成本。χ，於快閃記憶體等 用之多值化技術之中，需要極精緻的臨限值控制，但 於本發明之半導體記憶裝置使用上述動作方法之情況則不 必進行此種臨限值控制。 3 又，上述動作方法係藉由將源電極與汲電極替換而使每i 電曰曰體可進行2位元之寫入及抹除，但亦可將源電極盥汲電 極固定作為git記憶體動作。此情況可將源/汲區域之一 方作為共通固定電壓，可使源/汲區域所連接之位元 數減半。 、又，上述碩取、寫入及抹除之各動作係對N通道元件之情 況二作之Λ明，但在p通道元件之情況，，藉由使全部之施加 電壓之符號成相反，即可進行同樣之動作。 實施形態7 此實施形態之半導體記憶裝置係如圖12所示，除了將實 施形態6之半導體基板以〇n insuiat〇r)基板取代 以外’實質上具有同樣之構成。 此半導體記憶裝置係於半導體基板8丨上形成埋入氧化膜 83，進而於其上形成观層。s〇I層内形成有擴散區域u、 13，其以外之區域係成為本體區域82。 依據此半導體記憶裝置，亦可奏與實施形態6之半導體記 裝置同樣之作用效果。進而’可使擴散區域12、13與本 -34- 200303611
(30) 體區域82之接合容量顯著減小之故，可達元件之高速化或 低消費電力化。 實施形態8 此貫施形態之半導體記憶裝置係如圖13所示，除了於電 荷保持膜15、16與井11及擴散區域、13之間延伸設置有 閘絕緣膜14以外，具有與實施形態6之半導體記憶裝置實質 上同樣之構成。 即’電荷保持膜至少於閘電極附近，經由絕緣膜與擴散 區域及/或井區域或本體區域（使用s〇I基板之情況）相接。 依據此半導體記憶裝置，亦可奏與實施形態6之半導體記 憶裝置同樣之作用效果。進而，藉由電荷保持膜15、“與 井11及擴散區域12、13之間之閘絕緣膜14，抑制保持電荷 之漏沒’可提昇保持特性。此外，通道區域之全面被閑絕 緣膜14覆盍之故，藉由抑制反轉層載體之界面散亂，增加 汲電流，且可提昇讀取速度。 又’電何保持膜下之絕緣膜係亦可與閘絕緣膜分別設計 ίϊ持Γ極係以短通道效果之抑制為優先而設計，將電 :二緣膜形成為比I絕緣膜厚或薄皆可。又， 電荷保持膜係無限定於石夕氮彳 、材料之膜。 以化㉒之必要，亦可為上述構成 實施形態9 化膜所成之電荷保持膜19構成；=:14所示’除了梦氮 外，係與實施形態8之半導?二之閘側壁絕緣膜以 千V體圮憶裝置實質上同樣。 ' 35 - 200303611
此半導體記憶裝晉 ^ 被仵持< _ # ，霄際上電荷被蓄積或捕 俽你符之處係電荷保 獲、記憶 〇 半導體記 係由閘側 荷保持膜 入，則較 僅殘留些 膜19，可 輕易製作 依攄中之區域20、21部分 依據此+ v體記憶裝詈， 憶裝置同樣之作用4 亦可奏與貫施形態8之 热沪此 用效果。進而，閘電極17之側壁 土、、、巴緣膜狀之電荷伴牲 一电仃保持勝19所被覆之故，若以電 1 *進行用以形成擴散區域12、13之離子植 夺易控制擴散區域12、13之端部之位置。例如， 又’電荷保持膜19下之絕緣膜亦可與閘絕緣膜分別設計 。閘電極係以短通道效果之抑制為優“設計，將電荷保 持膜下之絕緣膜形成為比閘絕緣膜厚或薄皆可。 實施形態10 :未_極17覆蓋之通道區域，依據電荷保持 輕易覆盍未由閘電極17覆蓋之通道區域。故，可 具有大的遲滯(臨限值之變化)之半導體記憶裝置。 此貫施形態之半導體記憶裝置係如圖丨5所示，除了電荷 保持膜22於閘絕緣膜14上形成為：字型，被矽氧化膜所成之 閘側壁絕緣膜2 5被覆以外，係與實施形態9之半導體記憶裝 置實質上同樣。 此半導體記憶裝置中，實際上電荷被蓄積或捕獲、記憶 被保持之處係電荷保持膜22中之區域23、24部分。 此實施形態之半導體記憶裝置係可奏與實施形態9之半 導體s己憶裝置同樣之作用效果。又，電荷保持膜2 2係被閘 絕緣膜14與閘侧壁絕緣膜25夾住之故成為0N0膜構造，可 提南電子或電洞之植入效率，加速動作速度。 -36- 200303611 屮’ 發明說明續頁 基於圖16說明此半導體記憶裝置之製造方法。又，省略 元件分離區域等之形成。 首先，如圖16(a)所示，於ρ型之井11上，形成膜厚i〜6nm 程度之矽氧化膜或矽酸氮化膜、或膜厚1〜1〇〇11111程度之高 介電膜等所成之閘絕緣膜14,進而將閘電極17圖案化。 次之，如圖16(b)所示，於所得之半導體基板全面上，藉 由CVD法將膜厚5〜20 11111程度之矽氮化膜53及膜厚2〇〜 100 nm程度之矽氧化膜54依此順序堆積。 又，若係為會使在圖16(a)之閘電極17之圖案化步驟之際 路出之閘絕緣膜受到損傷之圖案化步驟（蝕刻步驟），則在 將閘電極下以外之露出之閘絕緣膜予以除去後，可將氧化 或CVD法之矽氧化膜或矽酸氮化膜，或CVD法等之高介電 膜，預先形成於矽氮化膜53之下亦可。 接著，如圖16(c)所示，將矽氧化膜54及矽氮化膜53對閘 電極17及半導體基板進行選擇性回蝕。依此，形成L字型之 矽氮化膜53所成之電荷保持膜22，與被覆此電荷保持膜22 之閘側壁絕緣膜2 5。其後，形成擴散區域丨2、〗3。 如此，此實施形態之半導體記憶裝置可只藉由絕緣膜形 成步驟與回蝕步驟之簡單的步驟予以製作。 實施形態11 此實施形態之半導體記憶裝置係如圖17所示，除了閘電 極17於兩下端具有凹部，於此凹部内埋設有矽氮化獏所成 之電荷保持膜19之至少一部份，電荷保持膜19與閘電極17 係藉由矽氧化膜8 1隔開而構成以外，係與實施形態9之半導 -37- 200303611
(33) 體δ己憶裝置實質上同樣。 依據此半導體|己愔梦罢 情狀詈ni“从心農 亦可奏與實施形態9之半導體記 隱衣置同樣之作用效果。 進而’於抹除動作時，圖 技 一 所產生之熱電洞被引至負電位之=71所表示之區域附近 、電位之閘電極，如箭號72，可有 效：的=荷保持膜19,因此可高速進行抹除動作。 ^ 厂導體'己憶裝置中，實際上電荷被蓄積或捕#、 ::憶被保持之處，係為電荷保持膜19 埋： 極之凹部之部分(箭號72之前端附近)。 又於問- 基於圖1 8說明此丰導驹 元件分離區域等之=仏裝置之製造方法。又，省略 首先，如圖1 8(a)所示，於p j 及閘電極17後，將全面^ ’形成閘絕緣膜14 石夕氧化膜厚係可為例如予5=广夕氧化㈣。此時之 」nm〜20 nm。此時，蘭雷托】7 之兩下端係形成楔狀之高嘴 去:之…刻除 域（源/汲區域）隔開之絕 、汁匕次）及擴政& 限定，但依半導體記憶穿置之石夕氧化膜厚雖未特別 之觀點，以4麵〜20峨為^改寫特性及保持特性之兩立 次之，如圖18(c)所示，蕻 2〇 _〜20〇 nm)後進行_由=氮化膜於全面堆積（例如 保持膜19。其後，》成閉側壁絕緣膜狀之電荷 曰由以電荷保持膜19為掩模進行雜質離 -38- (34) 200303611
而完成半導體記憶 子植入及熱處理形成擴散區域12、13 裝置（省略上部配線等）。 實施形態12 此實施形態之半導體記憶裝置，係如圖19所示，除了至 少其-部份埋設於間電極17之凹部内之石夕氮化膜所成之電 荷保持膜82係被錢化膜81、83夾住而構成以外，係盘實 施形態11之半導體記憶裝置實質上同樣。 、、 依據此半導體記憶裝置，亦可奏與實施形態半導體 記憶裝置同樣之作用效果。χ，電荷保持膜82係為被矽氧 化膜81、83夾住之0Ν0膜構造之故，可提高電子或電洞之 植入效率，加速動作速度。 此半導體記憶裝置係於例如形成實施形態丨丨之半導體記 憶裝置之方法之中，於圖18(b)之狀態之後，將矽氮化膜（例 如，5 nm〜15 nm)與矽氧化膜（例如20 nm〜2⑻nm)以此順 序堆積’可藉由將石夕氧化膜及石夕氮化膜予以回姓而形成。 實施形態13 此只施开> 悲之半導體記憶裝置，係如圖2 〇所示，於具有 元件分離區域31之半導體基板中所形成之p型井η上，經由 膜厚1〜6 nm程度之矽氧化膜所成之閘絕緣膜14形成閘電 極17。閘電極17之側壁係形成膜厚20〜1〇〇 nm程度之矽氮 化膜所成之電荷保持膜32。又，電荷保持膜之形態係不限 於本貫施例之形態而可為至此為止所示之各種形態。電荷 保持膜32之側壁係進而形成多晶矽所成之側壁26、27。又 ’此側壁26、27之正下方之井11表面係雜有N型之雜質而各 -39- (35) 200303611
形成N型區域28、29。側壁26與N型區域28係一體構成為第 1擴散區域，同樣的側壁27*N型區域29係構成第2擴散區 域。元件分離區域31之表面係由矽氮化膜3〇覆蓋。 、此半導體記憶裝置中，實際上電荷被蓄積或捕獲、記憶 被保持之處，係電荷保持膜32中之區域23、24部分。^ 此半導體記憶裝置係擴散區域為多晶矽所成之^ <又、卜、 構造之故，淺接合化極容易。故，可極有效果的抑制短通 道效果，可期達成元件之微細化。 雖未圖示，可將於擴散區域設置接觸點之際之範圍 ^成比不具7 <又卜構造之情況下小。依&，可使擴散區 f與井之接合面積顯著減小，使接合容量減小。依此，可 雨速動作，且可抑制消費電力。 進而’此半導體記憶裝置係若以無法寫入之程度之低電 壓動作，則可構成低消費電力化、高速動作化及微細化之 。乍為般屯场效果電晶體之邏輯電路。即，具完全共通 之構造之元件，可作為邏輯電路之構成元件，亦可 憶體電^之構成元件使用H非常簡單的進行邏輯電 路與圮憶體電路之混載製程。 使用圖21及圖22說明此半導體記憶裝置之形成方法。 百，，如圖21(a)所示，於半導體基板内形成p型之井u 接著使用例如STI法形成元件分離區域3丨。 井11上形成膜— 吓獲付之 i 4。4 、 、 6 nm程度之矽氧化膜所成之閘絕緣膜 一入之:將成為閘電極之多晶矽膜與絕緣膜55依此順序 隹積其後’將特定形狀之光阻圖案作為掩模使用，將多 •40- (36)200303611
晶矽膜及絕緣臈55予 將絕緣膜5 5圖案化， 模蝕刻多晶矽膜亦可 頂之閘電極1 7。 以圖案化。又，以光阻圖案為掩模只 在將光阻圖案除去後以絕緣膜55為掩 。依此，形成具有絕緣膜55所成之覆 二，，如圖21(b)所示，於所獲得之半導體基板上全面轉 、―鼠化膜58，將70件分離區域31上以光阻圖案56掩蓋。 著士圖21(c)所示，將光阻圖案“作為掩模使用，藉
产回姓石夕II化膜58，於間電極17及絕緣膜55之側壁形成石夕 ，化膜之電荷保_32，並且於元件分㈣域31上殘留石夕 =“膜3 〇石夕氮化膜3 0係於其後步驟之餘刻步驟之中，保 叹半V體基板及疋件分離區域3丨。特別是在後述形成多晶 石夕之侧壁26 ’ 27之際之㈣步驟，與用以除去絕緣膜55之 1虫亥〗步驟’及於擴散區域上形成接觸孔之際之蝕刻步驟中 極為重要。 -人之，如圖22(d)所示，於所獲得之半導體基板上全面堆 積多晶矽膜57。
次之，回蝕多晶矽膜57至絕緣膜55露出為止。此時，多 =矽膜57係以其一部份被覆矽氮化膜3〇上為止，及依據該 等將元件分離區域3丨完全被覆者為較佳。 其後’如圖22(e)所示，將絕緣膜55藉由等方性蝕刻予以 除去。又，於該等之蝕刻之際，矽氮化膜3〇成為擋止層， 凡件分離區域31可防止過度蝕刻。接著，將特定形狀之光 阻圖案作為掩模使用，將多晶石夕膜5 7之一部份以各向異性 姓刻予以除去，形成相互分離之側壁26、27。依此，於側 -41 - 200303611
(37) 壁2 6、2 7 ’植入雜質後，各構成擴散區域（源區域或汲區 域）〇 -欠之，於閘電極17及側壁2 6、2 7將雜質予以離子植入， 進行用以使雜質活性化之退火。依此，雜質離子係擴散於 井11中形成區域28、29，與側壁26、27成為一體，各形成 擴散區域。
依據此半導體記憶裝置，每1電晶體可實現2位元之記憶 ’且可極度抑制短通道效果，可達成微細化。又，可達成 高速動作、低消費電力化。 進而，此半導體記憶裝置係，依其原狀亦可作為構成邏 輯電路之電晶體使用之故，可非常簡單的進行邏輯電路與 呂己憶體電路之混載製程。 此外，藉由使植入於側壁26、27之雜質離子向井丨i固 擴散，可形成具非常急峻之分布之源/汲區域與井區域之 合。3即，於具102Gcm·3以上之雜質濃度之源/汲區域與具1C cm·3以上之雜質濃度之井之間可形成急峻分布接合、，/、在 閘電極施加IV時之汲耐壓可為3 V以下。因此，只要設定 電極為3 V、N型之源/汲區域之一方及井為gnd、n型之 /汲區域之他方為3 V，即可於設定為3 V者之源/汲區域附 之電荷保持膜植入電子。又，相反的，只要設定閘電極 -2 V、N型之源/汲區域之一方為gnd、井為〇 8 v(比p队 :之内建能位程度之電壓或叫接合之内建能位稍高的, 壓）、N型之源/汲區域他 X炙他万為3 v，即可於設定為3 V者. 源/汲區域附近之雷荇仅姓 冤何保持膜植入電洞。如此，藉由將满 -42- (38) (38)200303611
汲區域與井區域之接合設計為急峻的分布，即可將汲耐壓 設定為較低，依據此效果，可將寫入抹除電壓設定為較低。 實施形態14 說明本發明之半導體記憶裝置之新的寫入、抹除方法。 此寫入、抹除方法係如以下所示，利用位元線與字元線 間之電場之故，例如實施形態13之構造為有效，但亦可使 用其他實施形態之構造。又，此情況，藉由將與閘電極相 連接或具有閘電極本身之功能之字元線，以及與源/汲區域 相連接之位元線于以交叉設置，可只對所選擇之電荷保持 膜施加大的電場。 设選擇位元線為基準電位（例如，〇 V)。此時，對選擇字 元線施加+VDD、對非選擇位元線施加+2/3 vdD、對非選 擇字元線施加+1/3 VDD。依此，對以選擇字元線與選擇位 元線作為對向電極之電荷保持膜施加電場差，對其他 之電荷保持膜係全部施加電場差1/3 VDD。若使用可依電 場差VDD進行寫入、抹除，而於電場差1/3 VDD無法進行 寫入、抹除之電荷保持膜，則可進行隨機存取寫入、抹除 。此方法係依據隧穿電流直接進行寫入、抹除之故，可依 低電流進行寫入抹除，可達成低消費電力化之效果。 又’使用體（bulk)基板之大規模積體記憶體係如圖23(心 及圖23(b)如所示，包含：形成於半導體基板内（半導體基板 表面）之第1導電型之井區域19〇1、形成於該井區域19〇1上 之閘絕緣膜1 902、形成於該閘絕緣膜上之複數之字元線 1903、各別形成於前述複數之字元線19〇3兩側之複數之第2 -43- (39) 200303611 導電型之擴散區域19〇5、跨於至少前述擴散區域之一部份 之上或前述井區域之一部份及擴散區域之一部份之上，於 韵述複數之子元線之兩侧，對前述字元線、井區域、擴散 區域直接或經由絕緣膜而形成之具有蓄積或捕獲電荷功能 之2荷保持膜1904、以及連接於前述複數之擴散區域，於 與别述子7G線相交又的方向延伸之複數之位元線（未圖示） 囷2 3(a)之中，1910係表示元件分離區域。又，圖23(b) 係表示圖23(a)之Α-Α，線之剖面圖。將位元線（未圖示）與第2 導電型之擴散區域（源/汲區域）19〇5予以連接之端子（亦可 為位元線本身）1907與字元線（閘電極）1903間夾有電荷保持 膜1904為較佳者。此情況，於閘電極與端子間施加直接電 %，於所璉擇之2個節點間可進行電子或電洞之植入、電子 或電洞拉拔，肖熱電子或熱電洞植入相比較，可提昇寫入 抹除效率。 u從幵馬入 又，記憶胞未如圖23所示般密集之情況，將第2導電型之 擴散區域㈤汲區域）19G5予以連接之端子19電 膜19°4之間係介存有層間絕緣膜。此情況之寫入、抹： 法係，使用實施形離6之古土 /、 + ^ 心6之方法比使用本實施形態所記述之方 法佳。 7 實施形態1 5
此實施形態之半導I# # P ¥體S己隐叙置係，記憶體功能體1 61、i 6 2 糸’、寺電何之區域（為蓄積電荷之區域 荷功能之膜亦可）盥雷荇I且u 勹八男保持包 易逃逸之功能上:易逃逸之區域(或為具有電荷不 膜亦可）所構成。例如圖24所示，具有〇N〇 -44- 200303611
(40) 構造。即，於矽氧化膜141與矽氧化膜143之間夾有矽氮化 膜142，·構成記憶體功能體161、162。此處，矽氮化膜係具 保持電荷之功能。又，矽氧化膜141，143係為具有使矽氮 化膜中所蓄積之電荷不易逃逸之功能之膜。 又’記憶體功能體161、162之電荷保持區域（矽氮化膜142) 係各與擴散區域112，113重疊。此處，重疊係意味，於擴 散區域112、113之至少一部份之區域上，存在有電荷保持 區域（矽氮化膜142)之至少一部份。又，U1係半導體基板 ，114係閘絕緣膜，117係閘電極，171係（閘電極與擴散區 域之）偏移區域。雖未圖示，閘絕緣膜114下之半導體基板 111最表面部係為通道區域。 以下說明記憶體功能體16卜162之電荷保持區域142與擴 散區域112、11 3重疊之效果。 圖25係圖24之右侧之記憶體功能體ι62週邊部之放大圖。 wi係表示閘電極114與擴散區域丨13之偏移量。又，W2雖係 表示閘電極之通道長方向之剖面之記憶體功能體162之寬 幅’但因記憶體功能體162之中離開矽氮化膜142之閘電極 117之側之端，與離開閘電極117之側之記憶體功能體162 之端一致之故，將記憶體功能體162之寬幅以W2予以定義 。5己憶體功能體1 62與擴散區域π 3之重疊量係以W2- W1表 示。特別重要者係，記憶體功能體1 62之中石夕氮化膜142係 與擴散區域113重疊，即，成為W2>…^之關係。 又，如圖26所示，記憶體功能體162&之中離開矽氮化膜 142a之閘電極之側之端，與離開閘電極之側之記憶體功能 -45- 200303611
(41) 體162a之端不一致之情況，只要將W2定義為自閘電極端至 矽氮化膜142a之閘電極與遠侧之端為止即可。 圖27係表示於圖25之構造之中，將記憶體功能體162之幅 W2固定為1 〇〇 ηΐη，使偏移量W1變化時之汲電流id。此處， 沒電流係將記憶體功能體162設為抹除狀態（蓄積有電洞） ，將擴散區域112、113各設為源電極、汲電極，藉由裝置 模擬而求得。 如由圖27可知，W1在100 nm以上（即，石夕氮化膜142與擴 散區域113不重疊），則汲電流急速減少。汲電流值係約與 頃取動作速度成比例之故，W1在100 nm以上則記憶體之性 能急速劣化。另一方面，矽氮化膜142與擴散區域11 3重疊 之範圍之中，汲電流之減少缓和。故，具有電荷保持功能 之膜之矽氮化膜142之至少一部份係以與源/汲區域重疊為 較佳。 依上述裝置模擬之結果，將W2固定為1〇〇 nm，將W1設為 60 nm及100 nm作為設計值，製作記憶胞陣列。在〜1為6〇 nm之情況，矽氮化膜142與擴散區域ι12、113作為設計值 係重疊40 nm，W1為100 nm之情況，設計值係不重疊。測 定該等之記憶胞陣列之讀取時間之結果，與顧及誤差之最 差情況相比較，以W1設計值為60 nm之情況，讀取存取時 間為1〇〇倍高速。實用上，讀取存取時間係每1位元1〇〇ns(1〇 億分之一秒）以下為較佳者，W1 W2則已知根本無法達成 此條件。又，在甚至顧及製造誤差之情況，已知WW2_Wi > 10 nm為較佳者。 -46- 200303611 (42) 轉，續頁: 記憶體功能體161(區域181)内所記憶之資訊之讀取係與 實施形態6同樣的，將擴散區域112作為源電極，將擴散區 域11 3作為汲區域，於通道區域中之接近汲區域之側形成夾 止點為較佳者。即，在讀取2個記憶體功能體中之一方所記 憶之資訊時，夾止點係以形成於通道區域内接近他方之記 憶體功能體之區域為較佳者。依此，無論記憶體功能體1 62 之記憶狀況如何，皆可感度良好的檢出記憶體功能體16 J 之記憶資訊，而為可進行2位元動作之重要因素。 另一方面，於使2個記憶體功能體之單側只記憶資訊情況 或使2個纪憶體功能體成相同記憶狀態使用之情況下，讀取 時亦可不形成夾止點。 又，圖24雖未圖示，但以於半導體基板lu之表面形成井 區域（N通道元件之情況係為p型井）為較佳者。藉由形成井 區域可使通道區域之雜質濃度最適於記憶體動作（改寫動 作及頃取動作），且可輕易控制其他之電性特性（耐壓，接 合容量，短通道效果 記憶體功能體依提昇記憶體之保持特性之觀點，係以勺 :具有電荷保持功能之電荷保持膜與絕緣膜為較佳者。： 實施形態中，使用且古雪μ 4去说、、隹 r样括眩 獲準之錢化膜142作為電 何保持膜’以可防止電荷保持膜所蓄積之電荷 化膜⑷、⑷作為絕緣膜。藉由記憶體功 ;： 持膜與絕緣膜，可防止電荷散逸並提昇保持特性。2保 與記憶體功能體只由雷荇 進而’ 度減小電荷保持膜之俨并^ ^ ^ 比可適 ❿之體積。糟由適度減小電荷 -47- (43) 200303611 2¾¾ 可抑制記憶保持 積可限制電荷保持膜内之電荷之移動 中因電荷移動所造成之特性變化。 hm體係以包含與閘絕緣膜表 置之電荷保持膜者 成略平行配 ^ L 〇己丨思體功能體之雷荇你# 之上面係以配置於自閘絕緣膜 何保持膜 閘、、、巴緣膜上面起等距離之位 广八體上係如圖28所示’記憶體功能體16 拄較 ⑷咕有與閘絕緣膜114表面成略平行的面。換言二保持? 保持膜142a係以自i ^ ^ 1 ^ 4 # 、 電荷 ..^ 一閘、、巴緣膜114表面對應的高度起來出 …、二一的兩度者為較佳。藉由記憶體功鱼 絕緣膜m表面成略平行的電荷保持膜 ；=閑 之反轉上 的控制偏移區域171 ，轉層之形成易度，且可增大記憶體效果。χ，藉 電2保持膜142a與閘絕緣膜114之表面成略平行，即使在偏 移量（W1)有偏差之情況亦可使記憶體效果之變化較小， :制記憶體效果之偏差。且’可抑制向電荷保持膜i仏上 部方向之電荷之移動，可抑制記憶保持中因電荷移動所造 成之特性變化。 ° 進而，記憶體功能體162係以包含將與閘絕緣膜丨14之表 面成略平行的電荷保持膜142a及通道區域（或井區域）隔開 的絕緣膜（例如，矽氧化膜144之中偏移區域171上的部分） 者為較佳。藉由此絕緣膜，可抑制電荷保持膜所蓄積之電 荷之散逸’進而可獲得保持特性良好的半導體記憶裝置。 又’藉由控制電荷保持膜丨42a之膜厚，並且將電荷保持 膜142a下之絕緣膜（矽氧化膜144之中偏移區域ι71上之部 -48- 200303611 u __續曼 分）之膜厚控制成-定，可將自半導體基板表面至電荷保持 膜中所蓄積之電荷為止之距離概略保持為一定。即，可將 自半導體基板表面至電荷保持膜中所蓄積之電荷為止之距 離，控制為自電荷保持膜142a下之絕緣膜之最小膜厚值至 電荷保持膜142a下之絕緣膜之最大膜厚值與電荷保持膜 142a之最大膜厚值之和為止之間。依此，可概略控制電荷 保持膜142a所蓄積之電荷所產生的電力線之密度，可使記 憶體元件之記憶體效果之大小差別非常小。 實施形態1 6 此實施形態中，記憶體功能體162之電荷保持膜142係如 圖29所不，具有略均一的膜厚，配置為與閘絕緣膜ιΐ4之表 面成略平行（箭號181)，進而，配置為與閘電極117側面成 略平行（箭號182)之形狀。 在對閘電極117施加正電壓之情況下，記憶體功能體162 中之電力線係如箭號183 ,通過矽氮化膜142兩次（箭號182 及箭號181所示部分）。又，在對閘電極117施加負電壓時係 電力線之方向係成相反。此處，矽氮化膜142之比介電率係 約6，矽氧化膜141、143之比介電率係約4。故，與只有箭 號181所表示之電荷保持膜存在之情況相比，可使電力線 183方向之記憶體功能體162之實效性比介電率變大，電力 線之兩端之電位差變小。即，施加至閘電極丨丨7之電壓之大 部分’係用於使偏移區域17丨之電場增強。 於改寫動作時電荷會被植入矽氮化膜142，係因為所產生 之電荷被偏移區域171之電場所拉入之故。故，藉由包含箭 -49- (45) 200303611
號m所示之電荷保制，於改寫動 體162之電荷增加，改寫速度增大。 匕體功月匕 #又在石夕乳化膜143之部分亦為石夕氮化膜之情況，即 :保持膜對閑絕緣膜114之表面所對應之高度並不均 ::況，向石夕氮化膜上方向之電荷移動變顯著，保持特性惡 電荷保持膜係以取代錢化膜而以 化铪等高介電體形成者為較佳。 …大的乳 2而，記憶體功能體係以進而包含將與_緣膜表 略平^之電荷保持膜及通道區域（或井區域）隔開的絕緣膜 (石夕乳化膜⑷之中偏移區域171上之部分）為較佳者。藉由 此絕緣膜，可抑制電荷保持膜所蓄積之電荷逸失，進 提昇保持特性。 面己憶體功能體係以進而包含將閘電極及向閘電極側 成略平打方向延伸之電荷保持膜隔開之絕緣膜(矽氧化 之中與閉電極117相接的部分）為較佳者。藉由此絕緣 、，可防止電荷自閘電極向電荷保持膜植入而產生電性特 性變化，可提昇半導體記憶裝置之信賴性。 進而，與實施形態15同樣的，以將電荷保持膜142下之絕 (石夕乳化膜141之中偏移區域171上之部分）之膜厚控制 為—定’ it而將f《電極侧面上所配置之絕緣膜（石夕氧化膜 之中與閘電極117相接之部分）之膜厚控制為一定者為 車父佳。依此’彳概略控制電荷保持膜142所蓄積之電荷所發 生之電力線之密度，並且可防止電荷沒漏。 -50- 200303611
(46) 實施形態17 此實施形態係關於閘電極、記憶體功能體及源/汲區域間 距離之最佳化。 如圖30所示’ A係通道長方向之切剖面之閘電極長，b係 源/沒區域間之距離（通道長），C係自一方之記憶體功能體 之端至他方之記憶體功能體之端為止之距離，即，係表示 自通道長方向之切剖面之一方之記憶體功能體内之具有保 持電荷功能的膜的端（與閘電極分離之側）至他方之記憶體 功能體内之具有保持電荷功能的膜的端（與閘電極分離之 側）為止之距離。 首先’以B< C為較佳者。通道區域之中閘電極117下之部 分與源/没區域112、113之間係存有偏移區域171。藉由b< c，藉由記憶體功能體161、162(矽氮化膜142)所蓄積之電 荷，偏移區域1 71之全區域之中，反轉之容易性有效的變動 。故’記憶體效果增大，特別是可實現讀取動作之高速化。 又，閘電極117與源/汲區域112、113偏移之情況，即，A < B成立之情況下，對閘電極施加電壓時之偏移區域之反轉 之容易性，依據記憶體功能體所蓄積之電'荷量而大幅變化 ，"己憶體效果增大，並且短通道效果可減低。惟，在可發 現圮憶體效果之範圍之中，並不一定必須存在。即使在無 偏移區域171之情況中，只要源/汲區域112、113之雜質濃 度夠薄’亦可發現記憶體功能體161、162(矽氮化膜142)之 中記憶體效果。 故，以A< B< C為最佳者。 -51- 200303611
實施形態18 此實施形態之半導體記憶裝置係如圖31所示’除了將實 施形態15之半導體基板採用s〇I基板以外，具有實質上同樣 之構造。 此半導體記憶裝置係於半導體基板181上形成埋入氧化 膜183,進而於其上形成則層。⑽層内形成有擴散區域ιΐ2 、11 3 ,其以外之區域係成為本體區域丨82。 依據此半導體記憶裝置，亦可奏與實施形態15之半導體 記憶裝置同樣之作用效果。進而，可使擴散區域丨12、工13 與本體區域182之接合容量顯著減小之故，可達元件之高速 化或低消費電力化。 實施形態19 此實施形態之半導體記憶裝置係如圖32所示，除了在實 施形態15之中追加一於N型之源/汲區域112、113之通道側 相鄰接之P型高濃度區域191以外，具有實質上同樣之構造。 即，P型尚濃度區域19 1之賦予P型之雜質（例如硼）濃度， 比區域192之賦予P型之雜質濃度高。p型高濃度區域ΐ9ι之p 型雜質濃度係以例如5xl〇17〜ix10i9cm-3程度為適當。又， 區域192之P型之雜質濃度係可為例如5χ1〇16〜 1χΐ〇18 cm_3。 如此，藉由設置p型高濃度區域191，擴散區域112、ιΐ3 與半導體基板ill之接合於記憶體功能體16卜162之正下方 文急峻。因此於寫入及抹除動作時易產生熱載體，可降低 寫入動作及抹除動作之電壓，或使寫入動作及抹除動作高 速化。進而，因區域192之雜質濃度係比較薄之故，記憶體 -52- 200303611
在抹除狀態時之臨限值變低，汲電流變大。因此讀取速度 提昇。故’可獲得改寫電壓低或改寫速度高，且讀取速度 高之半導體記憶裝置。 又’圖32之中，源/汲區域附近之記憶體功能體之下（即， 並非閘電極之正下方）之中，藉由設置p型高濃度區域191 ，電晶體全體之臨限值係顯著上昇。此上昇之程度係與p 型回/辰度區域1 9 1在閘電極之正下方之情況下相比顯著變 大。在記憶體功能體蓄積有寫入電荷（在電晶體為N通道型 之情況係為電子）之情況係，此差變為更大。另一方面，在 記憶體功能體蓄積有充分的抹除電荷（在電晶體為N通道型 之情況係為電洞）之情況，電晶體全體之臨限值係降低至閘 電極下之通道區域（區域192)之雜質濃度所決定之臨限值 為止。即，抹除時之臨限值係不依存於p型高濃度區域191 之雜質濃度，另一方面，寫入時之臨限值係受到非常大的 影響。故，藉由將P型高濃度區域191配置於記憶體功能體 之下之源/汲區域附近，只有寫入時之臨限值有非常大的變 動，可使圮憶體效果（寫入時與抹除時之臨限值之差）顯著 增大。 、 實施形態20 此貝知心恶之半導體記憶裝置係如圖3 3所示，除了於實 施开^ ® 15之中，將電荷保持膜（矽氮化膜142)與通道區域或 井區域隔開的絕緣膜之厚度（丁丨）比閘絕緣膜之厚度（丁2)薄 以外，具有實質上同樣之構造。 閘絶緣膜11 4係因記憶體之改寫動作時之耐壓之需要，其 -53- (49) 200303611 厚度T2有下限值存在。惟，絕緣膜 要無關，可比Τ2薄。藉由使T1較薄:度了1係與耐屋之需 荷植入成為較容易，可使寫入動作及枯憶體功能體之電 ，或可使寫入動作及抹除動作高速化，：動：：，降低 :42蓄：有電荷時於通道區域或井區域所激發 加之故，可增大記憶體效果。 放毛之電何I增 故，藉由使ΤΙ < T2，不合吹把』L 使寫入動作及抹除動作之。降壓性能，而可 動作高速化，進而可使記憶體效中Γ增I戈使寫入動作及抹除 又，絕緣膜之厚度T1係以可將依梦 持於一定之水準，且在β製表之均一性或膜質維 ⑽以上為㈣i。在料特性*會極料化之限界之〇.8 實施形態21 此實施形態之半導體記憶裝置係如 施形態1 5之中，蔣雪尹,口+ 丨示Γ於貫 井區域隔開之絕緣膜膜142)與通道區μ 厚以外’具有實質上同樣之構造β ㈣ 閉絕緣膜m係因防止元件之短通道效果之需要，其尸产 存在。惟，絕緣膜之厚度T1係與防止短= 效果之$要無關’可比了2厚。藉由扣較厚 體功能體所蓄積之電荷逸失，可改善記憶體之保持特性。 故藉Φ使Τ1 > T2，不會使記憶體之短通道效 而可改善保持特性。 f心& ’ 又’考慮到改寫速度之降低，絕緣膜之厚度丁1係以20 nm -54- 200303611
(50) 以下為較佳者。 貫施形態22 圖3 5表不組入有上述半導體記憶裝置之可攜式電子機器 之可攜式電話。 此可攜式電話係主要由控制電路211、電池212、RF(無線 頻率）電路213、顯示部214、天線215、信號線216及電源線 2 17等所構成，於控制電路211上組入有上述本發明之半導 體記憶裝置。又，控制電路211係以如實施形態1〇所說明之 將同一構造之元件兼用作為記憶體電路元件及邏輯電路元 件之積體電路者為較佳。依此，積體電路之製造較容易， 特別是可減低可攜式電子機器之製造成本。 發明之效果 一如此，藉由將每1電晶體可記憶2位元、且容易微細化之 半導體記憶裝置使用於可攜式電子機器，可提昇可攜式電 子機之功能與動作速度，可減低製造成本。 斤、尽發明之半導體記憶裝置主要係包含：擴散區域即 第1‘電型區域、第2導電型區域、跨於第！及第2導電型區 域之邊界所配置之記憶體功能體、及隔著絕緣膜所設置之 電極，或主要係包含：閘絕緣膜、閘絕緣膜上所形成之閘 電極、閘電極之兩側所形成之記憶體功能體、分別配置^ 記憶體功能體 < 閘電極及其相反側之源/汲區域（擴散區域 、及閘電極下所配置之通道區域。 此半導體記憶襄置係，藉由在電荷保持膜記 其以上之資訊，可具有作為記憶4值或其以上之資^之記憶 -55- (51) 200303611 __續頁' :元件之功能’又’藉由記憶體功能體之可變電 =有作為兼具傷選擇電晶體與記憶體:之 圮憶胞之功能。 々此之 係裝置係以形成於半導體基板上，較佳者 =於+導體基板内所形成之第1導電型之井區域上為
體基板”要係半導體裝置所使用者即可並不特^ 疋’可為例如々、鍺等之元素半導體1化鍺、⑽心⑽ 、ZnSe、GaN等之化合物半導體之 半導體層者可使用SOTrsn. τ 表面具^ 日書了使用S0I(S山con on Insulat〇r)基板或多層％ 土板專之各種基板、使用玻璃或塑膠基板上具有 =可。其中㈣基板或表面上形成切層之則基板等^ :佳者、:：導體基板或半導體層係雖多少會產生在内部法 曰Hfi，但亦可為單結晶(例如’磊晶成長者)，多舞 曰日戈非日日貝之任一者。
此半導體基板或半導體層上係以形成有元件分離區域為 較佳者，it而亦可為電晶體、電容器、電阻等之元件、該 ^之電路、半導體裝置或層間絕緣膜所組合形成為勺層或 夕層構仏°又’元件分離區域係可由、LQCOS膜、溝道氧 化膜’ STI膜等各種元件分離膜所形成。半導體基板係亦可 有31或N 3L之導電型，半導體基板係以形成有至少1個 第！導電型(P型❹型)之井區域為較佳者。彻基板及井 區域之雜質濃度係可使用該技術領域公知之範圍者。又， 在半導體基板係使用S0I基板之情況下，表面半導體層亦可 -56- (52) (52)200303611 形成有井區域，但亦可於通道區域下具有本體區域。 、，^ '、、巴緣膜或絕緣膜通常只要係半導體裝置所使用者即可 並無特別限定，可使用例如石夕氧化膜、石夕氣化膜等之絕緣 膝、氧化鋁膜、氧化鈦膜、氧化鈕膜、氧化铪膜等之$介 ，體膜之單層膜或積層膜。#中㈣氧化膜為較佳者^ 虼緣膜係以例如i〜2 〇 _程度、較佳者為i〜6咖程度之: 厚為適§。閘絕緣膜係亦可，只形成於閘電極正下方，亦 可形成為比閘電極大（寬幅）。 閘電極或電極係於閘絕緣膜上形成為通常半導體裝置 使用之形狀或下端部具有凹部之形狀。又，單一之閘電極 之閘電極並非w種或2種以上之導電膜所分離，而係音味 形成為-體形狀之閘電極。x ’閘電極係亦可於侧 =絕緣膜。閘電極只要係通常半導體裝置所使用者即可 、'，、、特別限定，導電膜可為例如多晶矽、銅、鋁等之全屬 =、鈦、组等之高熔點金屬、與高炫點金屬之金屬石夕化 为專之单層膜或積層膜等。閘電極之膜厚係以形成為例如 程度之膜厚為適當…閘電極之下係形成有 ^體功能體係包含’至少具有，保持電荷或蓄積並保 =電何之功能’或具有捕獲電荷或保持電荷分極狀態之功 =之m域而構成。可實現該等功能者有：石夕氮化物； :·;包含鱗、辦雜質之料璃（仙eategiass);碳化石夕； :丄乳化給、氧化結、氧化组等之高介電體；氧化亞錯； 強"電體；金屬等。記憶體功能體可為例如··包含石夕氮化 -57- (53) (53)200303611 膜之絕緣體膜；内部包含導電膜或半導體層之絕緣體獏； 包含1個以上之導電體或半導體點之絕緣體膜；包含^由電 場㈣部電荷分極並保持其狀態之強介電體膜之絕、^膜二 之單層或積層構造。其中，矽氮化膜係，存在有多數的捕 獲電荷之準位之故，可獲得大的遲滯特性，又，電荷保持 時間長，不會有因茂漏通路之發生所造成之電荷茂漏^問 通之故，保持特性良好，進而，係為LSI製程中標準使 料之故，為較佳者。 +便用材 藉由使用内部包含矽氮化膜等之具有電荷保持功能 緣膜之絕緣膜作為記憶體功能體，可提高記憶保持賴 ==膜係絕緣體之故，即使在其一部份有電荷；漏 X生之情況’亦不會有矽氮化膜全體之電荷喪失之 進而為了提高信賴性’具有電荷保持功能之絕緣膜二定 =為膜狀’而係以使具有電荷保持功能之絕緣體離散的 子在於絕緣膜為較佳者。具體上，使不易 以例如點狀分散於錢化物中為較佳者。$何之材科 記二含導電膜或半導體層之絕緣體膜作為 =:力：體使用’可自由控制對導電體或半導體中之電 何之植入1之故，具有易於多值化之效果。 :而’藉由將包含㈣以上導電體或半 :=Γ:Γ用，可易於進行電荷之直接 馬入抹除，具有低消費電力化之效果。 憶體功能體亦可使用藉由電場使分極方向變化之 ζτ專強介電體膜。此情況，藉由分極使強介電體 -58- (54) 200303611 膜之表面實質上產生雷尹 被自呈古々a 並保持其狀態。故，可驊;η 被自具有4體功能之膜外供了獲传與 的遲滯特性，且，強介雷辦ρ 了捕獲電何之膜同樣 膜外夕η 犋之電荷保持係，不需要决白 胲外之電何植入，而只依據 而要末自 滯特性之故，具有可高速電何之刀極即可獲得遲 .^ 迓寫入、抹除之效果。 即，兄憶體功能體係以進而 具有電荷不易逃逸之功能之 、逸之區域或 易逃逸之功能者有石夕氧化膜等:乂土者。可貫現使電荷不 記憶體功能體所包含之雷冬 + 形成於間電極之兩側，又，：：持：係直接或隔著絕緣膜 膜配置於半導M 或隔著閘絕緣膜或絕緣 、 土板（井區域、本體區域或源/汲區械式娘 散：域)上。間電極兩側之電荷保持 接
=覆::_之侧壁全部或-部份為較佳者在I 為直ί^ 於下端部具有凹部之情況下，亦可形成 為直接或隔者絕緣膜將凹部完全埋入或將凹部之一部份埋 =但=況製造步驟較複雜之故，在工業上係如前所述 α °己匕體功能體只覆蓋閘電極側壁，閘電極覆蓋至記 =體^體之上部為止之構造為較佳者。在使用導電膜作 為電荷保持膜之情況下，使電荷保持膜不與半導體基板 (井區域、本體區域或源/汲區域或擴散區域）或閘電極直接 =觸γ而係隔著絕緣膜配置為較佳者。有例如：導電膜與 、、巴緣膜之積層構造’於絕緣膜内使導電膜成點狀等分散之 構造’配置於問之侧壁所形成之側壁絕緣膜内之一部份之 構造等。 -59- (55) 200303611 轉聲月 擴散區域或源/汲區域係各配置於電荷保持 的相反側，作為與半導體基板或井區域成逆導電型:^ 區域。源/汲區域與半導體基板或記憶體功能 ：： 接合係以雜質濃度急峻者為較佳者。此乃因執電子^ 洞在低電屢下可效率良好的產生，在更低電μ下可ί電 速動作。源/汲區域之接合深度係並 I南 欲獲得之半導體記憶裝置之性能等，予的：：應所 ’在使請1基板作為半導體基板之情況下 具有比表面半導體層之膜厚小的接合深度，：Π 面+導體層之膜厚大致同程度之接合深度為較佳纟… 源/汲區域係可配置為與閘電極端相重疊 閘電極端成一！夂，亦可配置為對^、 移之情況下二對閉電極施加電塵時之電膜;寺 £域之反轉谷易度’依據記憶體功能體所蓄積之 大幅變化，記憶體效果增大， 诗 。里 ΐ:對偏移，則源/汲間之驅動電流顯著變小 二ΓΓ 方向之電荷保持膜之厚度不若偏 里要，Ρ，自閘長方向之一方之閘電極端至較近者之 源/汲區域為止之距離係以較短者為較佳者。較 =It體功月b體中之電荷蓄積區域之至少一部份係與擴散區 域之源/汲區域之-部份相重疊。此乃因本發明之記㈣之 ，質係依«由只存在於記憶體功能體之側 ㈣ 舆= 區域間之電遷差將記憶體功能體予以橫切之電場 ，將圯憶予以改寫。 -60- (56) 200303611 轉轉 源/汲區域之-部份係亦可延伸設置於通道區域表面，即 =絕緣膜下面高的位置。此情況下，於半導體基板内所 乂成之源/汲區域上，積層構成與此源/汲區 膜為適當者。導電膜可為例如：多晶石夕、非晶質：：：： W夕化物、上述金屬、高炫點金屬等 = 佳者。多晶矽之雜質擴散速度比半導體基板大非 =之故’可容易使半導體基板内之源/沒區域之接合深产 作成較淺，可易於抑制短 又 -F ,, ^ 、退议禾。又，此情況下，此源/ 份係以夹持閑電極以及記憶體功能體之至少 邛伤之方式配置為較佳者。 例導體記憶裝置係可依據通常之半導體製程， :隔==極之側壁上形成單層或積層構造之側 W件之方法冋樣之方法形成。具 法·形成閘電極或電極後，m人，—〜以下各方 持膜/絕緣膜、喝緣膜成包含電4保持膜、電荷保 緣膜等之電^ΓΓ 持膜、絕緣膜/電荷保持膜/絕 钱而將該等之單層膜或積層膜，在適當條件下回 電荷保持膜，在適狀^法，形成絕緣膜或 進而形成電荷保持膜或絕緣膜二;=侧壁間隔件狀， 側壁間隔件狀之方法.蚀* 、 °樣6進仃回蝕而殘留為 緣膜材料中，將其塗布^子狀之電荷保持材料分散於絕 上，在適當條件下回蝕=冑於包含閘電極之半導體基板 形狀之方法；形成閘電極^絕緣膜材料殘留為側壁間隔件 使用掩模予以圖案化之方:等形成上述單層膜或積層膜’ 万去4。又，可列舉下述方法：在 -61 - 200303611 =成，電極或電極前’形成電荷保持膜、電荷保持膜/絕緣 \ 緣膜/電何保持膜、絕緣膜/電荷保持膜/絕緣膜等， 於忒等之膜之成為通道區域之區域上形成開口，於其上全 面形成閘電極材料膜’將此閘電極材料膜以包含開口且比 開口大的形狀予以圖案化之方法等。 “本卷月之半；體纪憶裝置係可使用於電池驅動之可攜式 電子機π特別是可攜式資訊端末。可攜式電子機器可為 •可攜式貢訊端末、可攜式電話、遊戲機器等。 依據本發明，相對於習知技術iMRAM之記憶胞由2個元 件所構成，本發明可實質上由1個元件構成記憶胞，可實現 更加微細化及高積體化。 ^，、1個兀件之構成較簡單，即，可由半導體層内所形成 之苐1導電型之區域、其所鄰接之第2導電型之區域、跨於 上述半導體層表面之上述第丨及第2導電型之區域之邊界而 配置之記憶體功能體、及與該記憶體功能體相接且隔著絕 緣膜而設置於第蹲電型之區域上之電極所構成之故，可期 使占有面積更加縮小化，並可提昇半導體記憶裝置之讀取 速度。 進而，因具有半導體層内所形成之第丨導電型之區域、其 所鄰接之2個第2導電型之區域、跨於上述半導體層表面之 上述第1及第2導電型之區域之邊界而各別配置之2個記憶 體功能體、及與記憶體功能體各別相接且隔著絕緣膜設置 於第1導電型之區域上之電極之故，可提昇半導體記憶裝置 之瀆取速度’並可進而提昇積體度。 -62- (58) (58)200303611 又，藉由使2個記憶體功能體各別獨立蓄積電荷，在記憶 2位元以上之資訊之情況，可使每丨位元之元件面積減小， 故可減低半導體記憶裝置之製造成本。 依別的觀點，藉由具備通道區域、設置於該通道區域兩 側之可變電阻區域、隔著該可變電阻區域設置於通道區域 兩側之擴散區域、隔著閘絕緣膜設置於通道區域上之閘電 極、及於該閘電極之兩侧跨於可變電阻區域友擴散區域之 一部份而配置之2個記憶體功能體，可提昇半導體記憶記憶 裝置之讀取動作速度。 又，在頃取2個記憶體功能體之中之一方所記憶之資訊時 ，若將夾止點形成於前述通道區域内接近他方之記憶體功 能體之區域内，則無論他方之記憶體功能體之記憶狀^如 何，皆可感度良好的檢出一方之記憶體功能體之記憶資訊 。此乃係可進行2位元動作之極重要原因。 進而因5己丨思體功能體並非配置於閘電極下，而係配置 於閘電極兩側之故，並不需使閘絕緣膜具備記憶體功能體 之功能，而可使閘絕緣臈與記憶體功能體分離，使其僅單 純作為閘絕緣膜之功能使用，可因應於LSI之尺度規則進行 設計。因此，不必如快閃記憶體將浮動閘插入通道與控制 閘之間，進而，亦不需採用具有記憶體功能之〇N〇膜作為 閘絕緣膜，而可採用能對應於微細化之閘絕緣膜，並且閘 電極，電場對通道之影響增強，可實現具有較強短通道效 果,:己憶體功能之半導體記憶裝置。&，可提供可微細化 並提昇積體度、且廉價之半導體記憶裝置。 -63 - (59) (59)200303611
又，關於對1個記憶胞必要之與閘電極相連接或具有閘電 極本身之功能之字元線，只配置丨條，即可兼具習:選^電 曰曰體與記憶胞電晶體之功能之故’可使半導體記憶裝置更 加高積體化。 進而，若藉由依自源/汲區域之一方至源/汲區域之他方流 動之電流量之變化，來檢知記憶體功能體中之電荷之多寡 ，即可將記憶體功能體中之些許的電荷之差異判別為大的 電流差。 ' ' 又，位於記憶體功能體下之可變電阻部之電阻值，係依 電荷記憶體功能體中之電荷之多寡而變化，若藉由依自源^ 汲區域之一方至源/汲區域之他方流動之電流量之變化，來 檢知記憶體功能體中之電荷之有無，即可將記憶體功能體 中之些許的電荷之差異判別為大的電流差。 且 進而，每1個記憶胞，單一之閘電極係由其兩侧所形成之 2個記憶體功能體所夾住之構造，係為使記憶體功能體之電 荷量變化而將電極數設為最低限。故，可使記憶胞占有面 積減小。 又，每1個記憶胞，單一之閘電極係由其兩側所形成之2 個記憶體功能體所夾住之構造，將藉由依自源/汲區域之一 方至源/汲區域之他方流動之電流量之變化，來檢知記憶體 功能體中之電荷之多募之檢知方法，即，將可將記憶體功 能體中之些許的電荷之差異判別為大的電流差之檢知方法 所必要之電極數設為最低限。故，可使記憶胞占有面積減 yj、〇 -64- (60) 200303611
又，每1個記憶胞，單—之間電極係由其兩侧 個記憶體功能體所夹住之構造，使位於該記憶體 下之可變電阻部之電阻值依記憶體功能體中之電荷^ 而變化，藉由依自源/沒區域之—方至源/汲區域之他動 之電流量之變化’來檢知記憶體功能體中之電荷之多窠： 檢知方法’即，將可將記憶體功能體中之些許的電荷:差 異判別為大的電流差之檢知方法& 万奢所必要之電極數設為最低 限。故，可使記憶胞占有面積減小。 - 又’與位於半導體基板或井區域或絕緣體膜上之半導體 層相連接之1個端子、與源/汲區域相連接之2個端子、及盥 閉：極相連接之1個端子’係構成自複數之記憶胞選擇⑽ =胞進行寫入、抹除、讀取之記憶胞所必要的最低限之 '子。故，可用最少的端子數構成!個記憶胞。 進而’藉由只施予對位於半導體基板或井區域或絕緣體 之+導體層所施予之電壓、對單_之閘電極所施予之電 ^對2個源/沒電極各別施予之電壓之合計4個電壓，可進 :1，個記憶胞之讀取、寫入、或抹除動作之任-者之動作方 係可用最}的#點進行i個記憶胞動作。 i l使早一之閘電極之兩側所形成之閘電極侧壁絕緣膜 所Μ己^體功月匕體之功能之故，可容易進行與邏輯電晶體 成之電路及記憶體記憶裝置之混載。 —而^吏具有電荷保持功能之閘電極側壁絕緣膜之至少 :部份與源/汲區域相重疊之故，可抑制讀取電流之減少。 可使半&體s己憶記憶裝置之讀取動作速度高速化。 -65- (61) (61)200303611
又，依據1個半導體記憶裝置，可蓄積2位元之資訊，且 ，1個閘電極之兩側所配置之記憶體功能體係由閘電極相互 完全分離之故，可避免彼此之記憶體功能體間之電性干涉 ，可實現更加微細化，並可實現可記憶多值資訊 記憶裝置。 、=外。，本發明之半導體記憶裝置係，可依其原狀作為構 成遴輯電路之電晶體使用之故，可非常簡單的進行與邏輯 電路及記憶體電路之混載製程。 ”源/汲區域之一部份係延伸設置於比通道區域表面或閘 絕緣膜下面高的位置，且記憶體功能體之至少一部份係^ 閘電極與前述源/汲區域之一部份所夾持之情況下，^實現 源/，區域之淺接合化，並可實現接合部分之中急峻的:質 之濃度分布。故，可極有效的抑制短通道效果，可實現元 件之更加微細化，進而，可減低汲耐壓，可減低電子植入 或電洞植入之寫入、抹除電壓。 又，藉由依閘電極與源/汲區域夾持記憶體功能體，可對 閘電極與源/汲區域間施加直接電場，於所選擇之2個節點 間進行電子或電洞之植入、電子或電洞之拔除，與熱電子 或熱電洞植入相比較，可提昇寫入、抹除效率。 在源/汲區域係對閘電極端偏移配置之情況下，可使對閘 電極施加電壓時之記憶體功能體下之偏移區域之寄生電^ ，依記憶體功能體所蓄積之電荷量而大幅變化，可增大兮 憶體效果。 & 於本發明中，在源/汲區域為由Ν型半導體所成之情況下 -66- 200303611
(62) ，藉由將一方之源/汲區域設定為基準電壓，將他方之源/ 汲區域及閘電極設定為比基準電壓高的電壓，或藉由將一 方之源/汲區域設定為基準電壓，將他方之源/汲區域設定為 比基準電壓南的電壓’將閘電極設定為比基準電壓低的電 壓’即’只要設定3個電極之相對電位，可對記憶體功能體 選擇性植入電子或電洞之故，可使半導體記憶裝置之每一 記憶胞之電極數減少，可實現胞面積之更加縮小化。 同樣的，在源/汲區域為由P型半導體所成之情況下，藉 由將一方之源/汲區域設定為基準電壓，將他方之源/汲區域 及閘電極設定為比基準電壓低的電壓，或藉由將一方之源/ 汲區域設定為基準電壓，將他方之源/汲區域設定為比基準 電壓低的電壓，將閘電極設定為比基準電壓高的電壓，即 可對記憶體功能體選擇性植入電子或電洞之故，可使半導 體記憶裝置之每-記憶胞之電極數減少，可實現胞面積之 更加縮小化。 在井區域或擴散區域上，於閘電極之兩端直接或隔著絕 緣㈣成電荷保持膜之情況τ，可因應電荷保持膜之電荷 之多寡而控制反轉層。& ’可獲得大的遲滞（臨限值之變化） ，可獲得具良好特性之半導體記憶裝置。 在半導體基板由具有表面半導體層之s〇i基板所成，第i 導電型之井區域形成於前述表面半導體層作為本體區域之 情況下’可使擴散區域與本體區域之接合容量顯著減小， 而可達兀件之高速化及低消費電力化。 在電何保持膜於閘雷極總 ^ 1电位鈿附近，隔者絕緣膜與擴散區域 -67- (63) (63)200303611 及/或井區域或本體區域相接之情況下， 茂漏，可提昇電荷之保持特性。 卩制保持電何之 在閘電極於下端部具有凹部，電荷保持 直接匕著絕緣膜埋入前述凹部内之情況下，電 =載係被閑電極所覆蓋之故，可特別在抹除時改 一、載體之植入效率’故，可實現高速的抹除動作。 - 叫側壁絕緣膜，將該側壁絕緣膜之 壁絕緣膜作為掩模形成擴散區域之離子植人，·可容易= 域端之位置。故，可使擴散區域不會達閘電極之下 ::止彳將井區域或本體區域形成與電荷保持膜直接或 隔者絕緣膜相接之區域。故，可獲得具有 導 體記憶裝置。 心千¥ 抑又’依據本發明之半導體記憶裝置之製造方法， :的步驟，可製造可高性能化、高積體，化之半導體記 置0 進而，在本發明之半導體裝置之井區域或本體區域具有p =之導電型之情況下，#由將一方之擴散區域設定為基準 電壓’、閘電極設定為比基準電廢低的電壓，將井區域或本 體區域設定為比基準電|高的電塵，將他方之擴散區域設 定為比井區域或本體區域之電壓高的電塵，則自p型井區域 或本體區域對固定為基準電壓之擴散區域有順方向電流流 =口此於？型井區域或本體區域與他方之擴散區域之接 。中，即使在只施加無法藉由帶域間隧穿發生熱電洞之電 -68- 200303611 (64) 發明說明縳费 壓差之情況中，亦可使自固定為基準電壓之擴散區域植入 井區域或本體區域之電子產生熱電洞。故，可使對他方之 擴散區域所鄰接之記憶體功能體植入電洞之效果增大，可 降低電洞植入時之動作時之電壓。
又，在本發明之半導體裝置之井區域或本體區域具有N 型之導電型n兄下，自N型井區域或本體區域對固定為 基準電壓之擴散區域有順方向電流流動。因此，於井區域
或f體區域與他方之擴散區域之接合中，即使在只施加無 法藉由帶域間隧穿發生熱電洞之電壓差之情況中，亦可使 自固定為基準電壓之擴散區域植入丼區域或本體區域之電 洞產生熱電子。故，可使對他方之擴散區域所鄰接之記憶 體功能體植人電子之效果增大，可降低電子植人時之料 時之電壓。
上述之記憶體功能體係由具有蓄積或捕獲電荷或保持電 荷分極狀態之魏之膜所形成，例如，包切氮化膜之絕 緣體肤、内部包含導電膜或半導體層之絕緣體膜、包含] 個以上之導電體或半導體點之絕緣體膜等之單層或積層構 造所形成。在包切氮化膜之絕緣體膜之情況，碎氮 係存在多數捕獲電荷之準位之故，可獲得大的遲滯特性，、 又’因電荷保持時間長’不會有因鴻漏通路之發生所 之電何Ά漏之問題之故，伴拉拉柯自
制立， 保持特性良好，進而，係使用LSI 衣程之標準材料之故，„於導人量產1之效果。又， 在内部包含導電膜或半導體層之絕緣體膜之情況，可 控制對導電體或半導體中之電荷 电订 < 植入里之故，具易多值 -69- (65) 200303611 之絕緣 抹除， 形態之 強介電 產生電 之膜外 介電體 膜内之 寫入、 上之導電體或半導體點 隧穿化易於進行寫入、 而’上述電荷保持膜之 向變化之PZT、PLZT等 介電體膜之表面實質上 得與自具有記憶體功能 樣的遲滯特性，且，強 進行電荷植入，只依據 性之故，具可高速進行 化之效果。又，在包含1個以 體膜之情況，依電荷之直接 具低消費電力化之效果。進 一係可使用依電場使分極方 體膜。此情況，依分極於強 荷’保持其狀態。故，可獲 供給電荷、捕獲電荷之膜同 膜之電荷保持係不需自膜外 電荷之分極即可獲得遲滯特 抹除之效果。 又’記憶體功能體包含具有電荷保持功能之膜，呈有電 荷保持功能之膜之至少一部份係與源/没區域相重疊之故 ’：抑制讀取電流之減少。&，可使半導體記憶記憶裝置 之讀取動作速度高速化。 進而，在s〇I層所成之半導體層上，形成有間絕緣膜1 電極、及記憶體功能體之情況下，可使擴散區域與本體區 域之接合容量顯著減小，可達S件之高速化及低;肖費^力 又，在使用含井區域之半導體層之情況下，可容易使閘 絕緣膜正了方之# f濃度最適於記憶㈣作（改寫動作及 靖取動作），且可控制其他之電性特性（耐壓、接合容量、 短通道效果）。 U 里 進而，記憶體功能體若包含具有電荷保持功能之電荷保 持膜及絕緣膜，則可防止電荷之散逸並提昇保持特性。又 -70- (66) 200303611
’與記憶體功能體只由電荷保持膜所構成之情況下 可適度減小電荷保持膜之體積。藉由適度減小n @ 之體積’可限制電荷保持膜内之電荷之移動，並:、 記憶保持中之電荷移動所引起之特性變化。故，可呈: 憶體之保持特性。藉由在記憶體功能體内具有與成為^己 緣膜之面成略平行之電荷保持膜，可藉由電荷保持膜戶^ 寡’有效的控制偏移區域之反轉層之形成的 谷=度:因此可增大記憶體效果。又，電荷保持膜係 絕緣膜表面成略平行配置之故，即使在偏移量不均之h J =使記憶體效果之變化較小。因此可抑制記憶二 果之不均。進而，電荷保持膜係為與間絕緣膜表面成 打配置之膜狀之故，可抑制向上方向之電荷之移動。此外 ’可抑制因記憶保持中之電荷移動所造成之特性變化。故 ’可使記憶體效果增大且不均減少’可獲 之半導體記憶裝置。 于行往良好 又在6己丨思體功能體進而包含與閘電極侧面成略平 荷保持膜之情況，可防止半導體記憶裝置之保持特 性心化，亚可使改寫速度高速化。 又，在進一步包含將閘電極及與閘電極側面成略平 伸：：何保持膜隔開的絕緣膜之情況，可抑制與閘電極側 面 平行延伸的電荷保持膜及閘電極之間之電荷出入。 故，可提高半導體記憶裝置之可靠性。 — 在進步包含將與閘絕緣膜表面成略平行延伸之電 荷”寺膜及通道區域或半導體層隔開的絕緣膜之情況，可 •71 - 200303611 (67) •明說 抑制與閘絕緣膜表面成略平行的電荷保持膜所蓄積之電荷 之逸失之故’可進而獲得保持特性佳之半導體記憶裝置。 在將電荷保持膜與通道區域或半導體層隔開的絕緣膜之 膜厚比閘絕緣臈之膜厚薄的情況，可不使記憶體之耐壓性 月b降低而使寫入動作及抹除動作之電壓降低，或可使寫入 動作及抹除動作高速化，可增大記憶體效果。 又’在將電荷保持膜與通道區域或半導體層隔開的絕緣 膜之膜厚比閘絕緣膜之膜厚厚的情況，可不使記憶體之短 通道效果惡化而可改善保持特性。 進而’前述第1導電型之半導體層係於記憶體功能體之下 且源/沒區域附近，具有比閘電極下之第1導電型之半導體 層表面附近之第1導電性之雜質濃度濃的區域之故，擴散區 域與半導體層之接合在記憶體功能體之正下方變急峻。因 此於寫入及抹除動作時易發生熱載體，可降低寫入動作及 抹除動作之電壓，或使寫入動作及抹除動作高速化。又， 閑絕緣膜正下方之雜質濃度係比較薄之故，記憶體在抹除 狀態時之臨限值低，汲電流變大。因此讀取速度提昇。故 ’可獲得改寫電壓低或改寫速度高，且讀取速度高的半導 體記憶裝置。 又’在設通道長方向之切剖面之閘電極長為A、設源/汲 區域間之通道長為B、設自一方之記憶體功能體之端至他方 之兄憶體功能體之端為止之距離為C時，因a < B < C之關係 成立之故，可實現記憶體效果之增大、讀取動作之高速化 及短通道效果之減低。 -72- 200303611 (68) 發明說明ϊ 進而’在S己憶體功能體之閘電極與其相反側所分別配置 之源/汲區域為N型（P型）之情況，在將電子（電洞）植入記憶 體功能體使記憶狀態發生變化時，及在讀取出記憶體功能 體之記憶狀態時， 對源/>及區域之一方及他方所施加之電壓 之大小關係成相反 。因此可感度良好的檢測出所期望之記 k體功能體之記憶狀況。進而可提昇對於讀取干擾之耐 性。 又’藉由可攜式電子機器具備本發明之半導體記憶裝置 ，可提昇功能及動作速度，並且隨著製造成本之減低，可 獲得廉價的可攜式電子機器。 圖式代表符號說明 1 半導體基板 2 閘絕緣膜 3 閘電極 4 電荷保持膜 5 源/汲區域 6 形成有閘電極之區域 11 井 12 第1擴散區域 13 第2擴散區域 14 閘絕緣膜 15，16 電荷保持膜 17 閘電極 18 矽氧化膜 -73- 200303611 (69) 發明說明續頁 19，25 閘侧壁絕緣膜 20 ， 21 ， 22 ， 32 電荷保持膜 23，24 電荷被蓄積或捕獲之區域 26，27 側壁 28，29 N型區域 30 矽氮化膜 31 元件分離區域 41 ， 43 ， 44 ， 46 矽氧化膜 42 ， 45 ， 47 矽氮化膜 48 ， 491 絕緣膜 49 ， 481 浮動閘導電膜 51 矽氮化膜 52 光阻圖案 53 矽氮化膜 54 矽氧化膜 55 絕緣膜 56 光阻圖案 57 多晶碎腰 71 未被閘電極覆蓋之通道區域 72 熱電洞之移動方向 81 半導體基板 82 本體區域 83 埋入氧化膜 211 控制電路 (70) 發明說明續頁 電池 RF(無線頻率）電路 顯示部 天線 信號線 電源線 反轉層 位於半導體基板、半導體基板内所設置 之井區域或絕緣體上之半導體層 閘絕緣膜 字元線（閘電極） 電荷保持膜 源/ >及區域 絕緣膜 將位元線與源/汲區域予以連接之端子 -75>

Claims (1)

  1. 200303611 拾、申請專利範圍 一種_半導體記憶裝置，其特徵在於具有： 弟1導電型區域，其形成於半導體層内；第2導電型之 區域，其形成於半導體層内且與該第❻電型區域相接 ’ °己^體功能體，其跨於前述P及第2導電型區域之邊 界配置於前述半導艚^ t 層及電極，其與該記憶體功能 豆相接且隔著絕緣膜設置於第i導電型區域上。 2. 一種半導體記憶裝置，其特徵在於具有·· 第1導電型區域，其形成於半導體層内；2個第2導電 31之區域，其於半導體層内形成於該第丨導電型區域之 兩側，2個記憶體功能體，其跨於前述第丨及第2導電型 區域之邊界各別配置於前述半導體層上；及電極，其與 忒等记憶體功能體各別相接且隔著絕緣膜設置於第i導 電型區域上。 3.如申請專利範圍第2項記載之半導體記憶裝置，其中藉 由2個記憶體功能體各別獨立蓄積電荷，以記憶2位元以 上之資訊。 4· 一種半導體記憶裝置，其特徵在於具有： 通道區域’其形成於半導體層内；可變電阻區域，其 設置於該通道區域之兩側；2個擴散區域，其隔著該可 變電阻區域設置於通道區域之兩側；閘電極，其隔著間 絕緣膜設置於通道區域上；及2個記憶體功能體，其以 跨於可變電阻區域與擴散區域之一部份之方式配置於 該閘電極之兩側。 200303611
    5·如申請專利範圍第4項記載之半導體記憶裝置，其中 可變電阻區域係設定為與擴散區域相異的導電型。 6·如申請專利範圍第4項記載之半導體記憶裝置，其中 ，藉由在通道區域内接近一方之記憶體功能體的區域 形成失止點，以讀取他方之記憶體功能體所記憶之資訊。 7· 一種半導體記憶裝置，其特徵在於具有： 閘電極，其隔著.閘絕緣膜形成於半導體層上；通道區 域’其配置於該閘電極下；擴散區域，其配置於該通： 區或之兩側，具有與該通道區域相反的導電型；及記情 體功能體，其形成於該閘電極之兩側且與前述擴散區： 重疊，用以保持電荷。 8· 一種半導體記憶裝置，其特徵在於： 具有1個以上之記憶胞，該記憶胞具有： 半導體層，其配置於半導體基板、半導體基板内所設 置之井區域或絕緣體上；單一閘電極，其隔著閘絕緣膜 形成於該半導體基板或半導體層上；通道區域，其配置 於該閘電極下；2個擴散區域，其形成於該通道區域之 兩侧；及2個記憶體功能體，其前述形成於閘電極之兩 側且與前述擴散區域重疊。 9·如申請專利範圍第7或8項記載之半導體記憶|置，其中 記憶體功能體係構成為藉由與前述記憶體功能體所 保持之電荷之多寡相對應對問電極施加電壓，而至少使 位於前述記憶體功能體下之擴散區域之電阻變化，使自 -方之擴散區域向他方之擴散區域流動之電流量變化。 200303611
    10·如申請專利範圍第7或8項記載之半導體記憶裝置，爱中 記憶體功能體係構成為藉由與前述記憶體功能體所 保持之電4之多寡相對應對閑電極施加電壓，而至少使 位於前述記憶體功能體下之擴散區域之之一部份空乏 化，或使導電型反轉。 U·如申請專利範圍第8項記载之半導體記憶裝置，其中 1個記憶胞只由以下4個端子構成：連接於配置於半導 體基板半‘體基板内所設置之井區域或絕緣體上之半 導體層的1個端子、連接於2個擴散區域之2個端子、及 連接於閘電極之丨個端子。 12.如申請+專利範圍第8項記載之半導體記憶裝置，其中 、藉由以下4種之電壓施加，進行〖個記憶胞之讀取、 寫入或抹除動作之任—者：對配置於前述半導體基板、 半導體基板内所言免置之井區_或絕緣體上之半導體層 所施加之電壓、對閘電極所施加之電壓、及對2個擴散 S域之各個所施加之電壓。 13· 一種半導體記憶裝置，其特徵在於·· 具有1個以上之記憶胞，該記憶胞具有·· 半導體層，其配置於半導體基板、半導體基板内所設 f之井區域或絕緣體上；閘絕緣膜，其形成於配置於半 導體基板、半導體基板内所設置之井區域或絕緣體上之 半導體層上’·單-閘電極，其形成於該間絕緣膜上；通 道區域」其配置於該間電極正下方；2個擴散區域，其 配置於該通道區域之兩侧；及侧壁絕緣膜，其形成於前 200303611 14. 15. 16. 17. 18.
    述：電極之兩側且與前述擴散區域重疊；且 月』述側壁絕緣膜具有保持電荷之功能。 如申：气利範圍第η項記載之半導體記憶裝置，其中 側:、心緣膜係構成為藉由與前述側壁絕緣膜所保持 2電荷之多寡相對應對閘電極施加電壓，而至少使位於 刖述側壁絕緣膜τ之擴散區域之一部份、乏化，或 電型反轉。 » . 如申請專利範圍第4至8項及第1；1至14項中之任一項記 載之半導體記憶裝置，其中 藉由2個圮憶體功能體，每1個記憶胞記憶4值之資訊。 如申請專利範圍第4至8項及第11至14項中之任一項記 載之半導體記憶裝置，其中 擴散區域之一部份係延伸設置於比通道區域表面高 ^位置’且記憶體功能體之至少—部份係夾於閘電極與 别述擴散區域之一部份之間。 如申請專利範圍第4至8項及第11至14項中之任一 載之半導體記憶裝置，其中 、己 擴散區域連接有電極配線端子，記憶體功能體之至小 一部份係夾於閘電極與前述擴散區域所連乂 線端子之一部份之間。 電極配 如申請專利範圍第4至8項中之任一項記載之半 憶襞置，其中 己 擴散區域係對閘電極端偏移配置。 如申請專利範圍第4至8項及第11至14項中之任—二 ~項I己 19. 200303611
    载之半導體記憶裝置，其中 擴散區域係與閘電極重疊，或擴散區域之端部係配置 為與閘電極端一致。 2〇.如申請專利範圍第4至8項及第11至14項中之任一項記 載之半導體記憶裝置，其中 藉由使擴散區域係由N型半導體所成，將一方之擴散 區域ό又疋為基準電壓，將他方之擴散區域及閘電極設定 為比基準電壓高的電壓，以可將電子植入記憶體功能體。 21·如申請專利範圍第4至8項及第11至14項中之任一項記 載之半導體記憶裝置，其中 藉由使擴散區域係由Ν型半導體所成，將一方之擴散 區域設定為基準電壓，將他方之擴散區域設定為比基準 電壓高的電壓，將閘電極設定為比基準電壓低的電壓， 以可將電洞植入記憶體功能體。 22·如申請專利範圍第4至8項及第u至14項中之任一項記 載之半導體記憶裝置，其中 藉由使擴散區域係由Ρ型半導體所成，將一方、之擴散 區域設定為基準電壓，將他方之擴散區域及閘電極設定 為比基準電壓低的電壓，以可將電洞植入記憶體功能體。 23 ·如申請專利範圍第4至8項及第丨丨至丨4項中之任一項記 載之半導體記憶裝置，其中 藉由使擴散區域係由P型半導體所成，將一方之擴散 區域設定為基準電壓，將他方之擴散區域設定為比基準 電壓低的電壓，將閘電極設定為比基準電壓高的電壓， 200303611
    以可將電子植入記憶體功能體。 24. —種半導體記憶裝置，其特徵在於：具有 半導體基板； 第1導電型之井區域，其形成於該半導體基板内，· 閘絕緣膜，其形成於該井區域上； 複數之字元線，其形成於該閘絕緣膜上； 複數之第2導電型之擴散區域，其各形成於該字元線 之兩側； 電荷保持膜，其係至少跨於該擴散區域之一部份之上 ，或跨=自前述井區域之一部份至擴散區域之一部份之 上於W述複數之字兀線之兩側，對前述字元線、井區 或朴擴政區域直接或隔著絕緣膜形成，具有蓄積或捕獲 電荷之功能；及 一複數之位凡線，其連接於前述擴散區域，於與前述字 元線交叉的方向上延伸。 25·如申請專利範圍第24項記載之半導體記憶裝置，其中 ^半導體基板係由具有表面半導體層之s〇i基板所成， Ϊ i導電型之井區域係於前述表面半導體層被形成作為 本體區域。 26.如申請專利範圍第24或25項記載之半導體記憶裝置，其中 電荷保㈣於字元線端附近，經由I緣膜連接擴散區 或及/或井區域或本體區域。 如^青專利範圍第24或25項記載之半導體記憶裝置，其中 字元線之下端部具有凹部，電荷保持膜之至少一部份 200303611
    你直接或隔著絕緣膜埋入前述凹部内。 28·如申範圍第24或25項記載之半導體記憶襄置，其中 份被有侧壁絕緣膜’該側壁絕緣膜之-部 切被形成作為電荷保持膜。 a m^_24㈣嫩半㈣記憶裝置，其中 的份係延伸設置於比閉絕緣膜下面高 述擴散區域至少-部份係夹於字元線舆前 3〇. ^請ί利範圍第1至8、η至14、24、25項中之任一項 °载之半導體記憶裝置，其中 、 :!體：能體或侧壁絕緣膜係具有蓄積或捕 持！荷分極狀態之功能的膜，係包含以下 ;内部^^早層或積層膜：含梦氮化膜之絕緣體臈 Η $電體膜或半導體層之絕緣體膜；内部包含 31 -種Κ電場而分極，其狀態被保持之強介電體膜。 種+ ¥體記憶裝置，其特徵在於·· 閘電極’其隔著閘絕緣膜形成於半導體層上； 荷體’其形成於該閉電極之兩側，具有保持電 之一广’ 2個擴散區域，其各配置於該記憶體功能俨 之相反側;及通道區域，其配置於前述 鈾述記憶體功 具有保持電荷功 能體係包含具有保持電荷功能的膜， 能的膜之至少一部份係以與前述擴 該散 200303611
    區域之一部份重疊之方式形成。 32. 33. 34. 35. 36. 37. 38. 39. 如申請專利範圍第31項記載之半導體記憶裝置，其中 半導體層係包含SOI層。 如申請專利範15第31或32項記載之半導體記憶裝置， 半導體層係包含井區域。 士申明專利圍第3 i或32項記載之半導體記憶裝置，其 記憶體功能體係包含具有保持電荷功能之； 膜與絕緣膜。 卡待 如申請專利範圍第31或32項記載之半導體記憶裝置，复中 L力能體係包含具有與閘絕緣膜之表面 的表面之電荷保持膜。 丁 如申請專利範圍第35項記載之半導體記憶裝置，其中 屺L體功此體係包含與閘電極侧面 荷保持膜。 卞仃之伸之電 如申請專利範圍第36項記載之半導體記憶裝置， 記憶體功能體更包含一絕緣膜，其及 閘電極側面略平行延伸 电 〇 τ夂1甲之電何保持膜隔開。 如申請專利範圍第35項兰截 上述記憶體卿更體記憶裝置’其中 ^體更包δ —絕緣膜，其將具有與閘絕 緣膜之表面略平杆的矣； 半導體層關。、電㈣㈣、與通道區域或 如申請專利範圍第38 ^ Φ ^ 44 、己载之+ V體記憶裝置，其中 之膜厚，係比閘m 戈體層隔開的絕緣膜 間、、、巴緣膜之膜厚薄，且為0.8 _以上。 200303611
    40. 41. 42. 如申請專利範圍第38項記载之半導體記憶裝置，其中 將電荷保持膜與通迢區域或半導體層隔開的絕緣膜 之膜厚，係比閘絕緣膜之膜厚厚，且為2〇nm以下。 一種半導體記憶裝置，其特徵在於： 上，有：第1導電型之半導體層；閘絕緣膜，其形成於 該第1‘電型之半導體層上；閘電極，其形成於該閘絕 緣膜上，a己憶體功能體，其形成於該閘電極之兩侧，具 有保持電荷之功能；及2個第2導電型之擴散區域，其各 配置於該記憶體功能體之前述閘電極之相反側；且 則述記憶體功能體係包含具有保持電荷的功能之膜 ，、該具有保持電荷的功能之膜之至少一部份係與擴散區 域之至少一部份重疊； 刚述第1導電型之半導體層係於前述記憶體功能體之 γ且刚述擴散區域附近，具有比上述閘電極下之第^導 電型之半導體層表面附近更高濃度之第1導電型之高濃 度區域。 一種半導體記憶裝置，其特徵在於： 二2有··閘絕緣膜；閘電極，其形成於該閘絕緣膜上； 言L體功犯體，其形成於該閘電極之兩側，具有保持電 ' 力月13，2個擴散區域，其各配置於該記憶體功能體 之则述閘電極之相反側；及通道區域，其配置於前述閘 電極下；且 間 在設通道長方向 之通道長為B、 之前述閘電極長為A、前述擴散區域 自别述一方之3己憶體功能體之端至他 200303611
    方之記憶體功能體之端為止之距離為c時，a<b<C2 關係成立。 43. 44. 一種半導體記憶裝置，其特徵在於： 具有：閘絕緣膜；閘電極，其形成於該閘絕緣膜上； 記憶體功能體，其形成於該閘電極之兩側，具有保持電 荷之功能；2個N型擴散區域，其各配置於該記憶體功能 體之前述閘電極之相反侧；及通道區域，其配置於前述 閘電極下；且 在將電子植入前述記憶體功能體使記憶狀態變化時 ’及在讀取該記憶體功能體之記憶狀態時，係將施加至 上述擴散區域之一方及他方之電壓之大小關係設定為 相反。 一種半導體記憶裝置，其特徵在於： 具有：閘絕緣膜；閘電極，其形成於該閘絕緣膜上； A憶體功能體，其形成於該閘電極之兩側，具有保持電 荷之功能；2個P型擴散區域，其各配置於該記憶體功能 體之前述閘電極之相反側；及通道區域，其配置於前述 閘電極下；且 在將電子植入前述記憶體功能體使記憶狀態變化時 ’及在讀取該記憶體功能體之記憶狀態時，係將施加至 上述源/汲區域之一方及他方之電壓之大小關係設定為 相反。 如申請專利範圍第28項之半導體記憶裝置之製造方法 ，其中： -10- 45. 200303611
    於半導體基板上形成閘絕緣膜及閘電極； 於基板上全面堆積具有蓄積或捕獲電荷功能之絕 緣膜； 選擇f生蝕刻5亥絕緣膜，於閘電極之側壁形成側壁絕 緣膜。 46· 一種半導體記憶裝置之動作方法，其特徵在於·· 對於^半導體記憶裝置，藉由將一方之源/沒區域設為 土準電壓，將荊述閘電極設定為比基準電壓低的電壓， 將幵:成於别述半導體基板、半導體基板中所形成之前述 井區或^、、、巴緣體上的鈾述半導體層設定為基比準電壓 高的電壓，將他方之源/汲區域設定為比形成於前述半導 體基板、半導體基板中所形成之前述井區域或絕緣體上 之刚述半導體層高的電壓，以將電洞植入前述記憶體功 能體； 刖述半導體記憶裝置係具有：1個閘電極，其形成於p 型半導體基板、半導體基板中所形成的p型井區域或絕 緣體上所配置的P型半導體層上；通道區域，其配置於 該1個閘電極下方；2個N型源/汲區域，其位於該通道區 域之兩側；及記憶體功能體，其存在於該源/汲區域附近。 47· —種半導體記憶裝置之動作方法，其特徵在於： 對於半導體記憶裝置，藉由將一方之源/汲區域設為 基準電壓，將前述閘電極設定為比基準電壓高的電壓， 將形成於前述半導體基板、半導體基板中所形成之前述 井區域或絕緣體上的前述半導體層設定為基比準電壓 200303611
    -的電工將他方之源/汲區域設定為比形成於前述半導 體基板、半導體基板中所形成之前述井區域或絕緣體上 之#辻·半‘體層低的電壓，以將電子植入前述記憶體功 能體； & 前述半導體記憶裝置係具有··丨個閘電極，其形成於N 型半導體基板、半導體基板中所形成的N型井區域或絕 緣體上所配置的^^型半導體層上；通道區域，其配置於 該1個閘電極下方；2個？型源/汲區域，其位於該通道區 域之兩側；及記憶體功能體，其存在於該源/汲區域附近。 48·如申請專利範圍第46或47項記載之半導體記憶裝置之 動作方法，其中 記憶體功能體或側壁絕緣膜係具有蓄積或捕獲電荷 之功能，或保持電荷分極狀態之功能的膜，係包含以下 各膜之絕緣膜之單層或積層膜··含矽氮化膜之絕緣體膜 ;内部包含導電體膜或半導體層之絕緣體膜；内部包含 1個以上由導電體或半導體所成之點的絕緣體膜；或内 部電荷依電場而分極，其狀態被保持之強介電體膜。 49· 一種可攜式電子機器，其特徵在於：具備如申請專利範 圍第 1至 8、11 至 14、24、25、31、32、3 6至 48項中任一 項記載之半導體記憶裝置。 -12-
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Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003332474A (ja) * 2002-03-04 2003-11-21 Sharp Corp 半導体記憶装置
JP4370104B2 (ja) * 2002-03-05 2009-11-25 シャープ株式会社 半導体記憶装置
JP4222774B2 (ja) * 2002-05-20 2009-02-12 株式会社エヌ・ティ・ティ・ドコモ 携帯端末およびプログラムの起動方法
JP2004056089A (ja) * 2002-05-31 2004-02-19 Sharp Corp Ｉｃカード
JP2004297028A (ja) * 2003-02-04 2004-10-21 Sharp Corp 半導体記憶装置
JP2004247436A (ja) * 2003-02-12 2004-09-02 Sharp Corp 半導体記憶装置、表示装置及び携帯電子機器
JP2004348806A (ja) * 2003-03-26 2004-12-09 Sharp Corp 半導体記憶装置およびそれを備えた携帯電子機器
JP4212397B2 (ja) * 2003-03-28 2009-01-21 株式会社東芝 磁気メモリ及びその書き込み方法
US6806531B1 (en) * 2003-04-07 2004-10-19 Silicon Storage Technology, Inc. Non-volatile floating gate memory cell with floating gates formed in cavities, and array thereof, and method of formation
JP2004342889A (ja) 2003-05-16 2004-12-02 Sharp Corp 半導体記憶装置、半導体装置、半導体記憶装置の製造方法、および携帯電子機器
JP2004348817A (ja) 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置、そのページバッファリソース割当方法及び回路、コンピュータシステム並びに携帯電子機器
JP2004348818A (ja) 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置の書込制御方法及びシステム並びに携帯電子機器
JP2004348815A (ja) 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置のドライバ回路及び携帯電子機器
JP2004349308A (ja) 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置
JP4480955B2 (ja) 2003-05-20 2010-06-16 シャープ株式会社 半導体記憶装置
JP2004349355A (ja) 2003-05-20 2004-12-09 Sharp Corp 半導体記憶装置、その冗長回路及び携帯電子機器
US7071811B2 (en) * 2003-09-23 2006-07-04 Lsi Logic Corporation High performance voltage control diffusion resistor
DE10352641A1 (de) * 2003-11-11 2005-02-17 Infineon Technologies Ag Charge-Trapping-Speicherzelle und Herstellungsverfahren
JP2005166741A (ja) 2003-11-28 2005-06-23 Sharp Corp 半導体記憶素子の特性評価方法及びモデルパラメータ抽出方法
KR100557531B1 (ko) * 2004-03-11 2006-03-03 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
WO2005098952A1 (ja) * 2004-04-08 2005-10-20 Renesas Technology Corp. 半導体記憶装置
JP2005346755A (ja) 2004-05-31 2005-12-15 Sharp Corp 半導体記憶装置
JP5007017B2 (ja) * 2004-06-30 2012-08-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR100642898B1 (ko) * 2004-07-21 2006-11-03 에스티마이크로일렉트로닉스 엔.브이. 반도체 장치의 트랜지스터 및 그 제조방법
JP4102790B2 (ja) * 2004-08-30 2008-06-18 シャープ株式会社 半導体記憶装置及び電子機器
KR100650369B1 (ko) * 2004-10-01 2006-11-27 주식회사 하이닉스반도체 폴리실리콘부유측벽을 갖는 비휘발성메모리장치 및 그제조 방법
KR100618877B1 (ko) * 2004-11-19 2006-09-08 삼성전자주식회사 멀티비트 비휘발성 메모리 소자, 그 동작 방법 및 그 제조방법
US7091551B1 (en) * 2005-04-13 2006-08-15 International Business Machines Corporation Four-bit FinFET NVRAM memory device
JP2007027430A (ja) * 2005-07-15 2007-02-01 Toshiba Corp 不揮発性半導体メモリ
KR100704033B1 (ko) * 2005-08-05 2007-04-04 삼성전자주식회사 전하 트랩 형의 3-레벨 불휘발성 반도체 메모리 장치 및이에 대한 구동방법
JP2007103424A (ja) * 2005-09-30 2007-04-19 Oki Electric Ind Co Ltd メモリセル及びそのメモリセルを有する半導体不揮発性メモリの構造。
JP2007157919A (ja) * 2005-12-02 2007-06-21 Oki Electric Ind Co Ltd 半導体装置およびその製造方法
JP4775849B2 (ja) * 2006-01-13 2011-09-21 富士通セミコンダクター株式会社 半導体素子及びそれを用いた半導体記憶装置、及びそのデータ書込み方法、データ読出し方法、及びそれらの製造方法
US7790527B2 (en) * 2006-02-03 2010-09-07 International Business Machines Corporation High-voltage silicon-on-insulator transistors and methods of manufacturing the same
JP4719035B2 (ja) * 2006-03-13 2011-07-06 株式会社東芝 不揮発性半導体メモリ装置及びその製造方法
JP2008108848A (ja) * 2006-10-24 2008-05-08 Sharp Corp 半導体記憶装置およびその製造方法
US7557008B2 (en) * 2007-01-23 2009-07-07 Freescale Semiconductor, Inc. Method of making a non-volatile memory device
US7652923B2 (en) * 2007-02-02 2010-01-26 Macronix International Co., Ltd. Semiconductor device and memory and method of operating thereof
US8119470B2 (en) * 2007-03-21 2012-02-21 Texas Instruments Incorporated Mitigation of gate to contact capacitance in CMOS flow
JP2008270343A (ja) * 2007-04-17 2008-11-06 Renesas Technology Corp 不揮発性半導体記憶装置
JP5438300B2 (ja) * 2007-11-28 2014-03-12 シャープ株式会社 不揮発性半導体記憶装置の製造方法
WO2009119533A1 (ja) 2008-03-25 2009-10-01 日本電気株式会社 半導体記憶装置、メモリセルアレイ、半導体記憶装置の製造方法および駆動方法
US7795091B2 (en) * 2008-04-30 2010-09-14 Winstead Brian A Method of forming a split gate memory device and apparatus
US9153596B2 (en) * 2009-02-23 2015-10-06 Cypress Semiconductor Corporation Adjacent wordline disturb reduction using boron/indium implant
JP5363154B2 (ja) * 2009-03-19 2013-12-11 ラピスセミコンダクタ株式会社 半導体不揮発性メモリ、半導体不揮発性メモリの電荷蓄積方法、及び電荷蓄積プログラム
KR101055387B1 (ko) 2009-05-21 2011-08-09 주식회사 하이닉스반도체 불휘발성 메모리 소자의 제조방법
JP2011155071A (ja) * 2010-01-26 2011-08-11 Toshiba Corp 半導体記憶装置
WO2011105310A1 (en) 2010-02-26 2011-09-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8957458B2 (en) 2011-03-24 2015-02-17 Zeno Semiconductor, Inc. Asymmetric semiconductor memory device having electrically floating body transistor
US8901687B2 (en) 2012-11-27 2014-12-02 Industrial Technology Research Institute Magnetic device with a substrate, a sensing block and a repair layer
US9299409B2 (en) * 2013-09-11 2016-03-29 Tadashi Miyakawa Semiconductor storage device
KR102334301B1 (ko) * 2014-07-24 2021-12-02 삼성전자주식회사 열전 소자, 이의 제조 방법 및 이를 포함하는 반도체 장치
US9484072B1 (en) 2015-10-06 2016-11-01 Nscore, Inc. MIS transistors configured to be placed in programmed state and erased state
US9966141B2 (en) * 2016-02-19 2018-05-08 Nscore, Inc. Nonvolatile memory cell employing hot carrier effect for data storage
KR102154638B1 (ko) * 2018-11-27 2020-09-11 브이메모리 주식회사 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법
CN109786395A (zh) * 2019-01-22 2019-05-21 上海华虹宏力半导体制造有限公司 Soi器件及其制造方法
CN111968983B (zh) * 2019-05-20 2023-10-17 联华电子股份有限公司 存储器元件的结构及其制造方法
KR20210074586A (ko) * 2019-12-12 2021-06-22 에스케이하이닉스 주식회사 가변 저항 소자를 포함하는 반도체 장치
KR20210127559A (ko) * 2020-04-14 2021-10-22 에스케이하이닉스 주식회사 가변 저항층을 포함하는 반도체 장치

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US40992A (en) * 1863-12-22 Improvement in breech-loading fire-arms
US157529A (en) * 1874-12-08 Improvement in balancing the gates of turbine water-wheels
US160828A (en) * 1875-03-16 Improvement in personal ornaments
US262665A (en) * 1882-08-15 Eighth to william edward crist
US108512A (en) * 1870-10-18 Improvement in fastenings for shovels for cultivators and plows
US224859A (en) * 1880-02-24 Vehicle-spring
US226044A (en) * 1880-03-30 Manufacture of barrels for white alcoholic liquors
US190361A (en) * 1877-05-01 Improvement in metal compositions
JPS63204770A (ja) 1987-02-20 1988-08-24 Oki Electric Ind Co Ltd 半導体記憶装置及びその製造方法
JPS63237580A (ja) 1987-03-26 1988-10-04 Toshiba Corp 半導体装置及びその製造方法
JP2718490B2 (ja) 1991-09-18 1998-02-25 日立ソフトウエアエンジニアリング株式会社 テスト結果自動検証処理方法
JP3259349B2 (ja) * 1992-06-09 2002-02-25 ソニー株式会社 不揮発性半導体装置及びその製造方法
JPH06232412A (ja) 1993-02-08 1994-08-19 Matsushita Electric Ind Co Ltd 不揮発性メモリセル
US5408115A (en) * 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
JPH08191110A (ja) 1995-01-10 1996-07-23 Nippondenso Co Ltd 電気的に書き込み消去可能なメモリセルの駆動方法及び製造方法
US5838041A (en) * 1995-10-02 1998-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region
JP3630491B2 (ja) 1996-03-18 2005-03-16 株式会社東芝 半導体装置
JPH0997849A (ja) 1995-10-02 1997-04-08 Toshiba Corp 半導体装置
JPH09116119A (ja) 1995-10-13 1997-05-02 Sony Corp 不揮発性半導体記憶装置
JP2910647B2 (ja) * 1995-12-18 1999-06-23 日本電気株式会社 不揮発性半導体記憶装置の製造方法
US5703388A (en) * 1996-07-19 1997-12-30 Mosel Vitelic Inc. Double-poly monos flash EEPROM cell
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
JP3185746B2 (ja) 1998-03-20 2001-07-11 日本電気株式会社 不揮発性半導体記憶装置
US6348711B1 (en) 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
JP3973819B2 (ja) * 1999-03-08 2007-09-12 株式会社東芝 半導体記憶装置およびその製造方法
JP2001077218A (ja) 1999-09-08 2001-03-23 Texas Instr Japan Ltd 電界効果型トランジスタ
JP2001110918A (ja) 1999-10-04 2001-04-20 Fujitsu Ltd 不揮発性半導体記憶装置
JP4899241B2 (ja) 1999-12-06 2012-03-21 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
JP4923318B2 (ja) * 1999-12-17 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置およびその動作方法
KR100754541B1 (ko) * 1999-12-21 2007-09-04 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 메모리 셀, 메모리, 메모리 셀 제조 방법, 메모리 제조방법, 메모리 셀의 프로그래밍 또는 디프로그래밍 방법 및메모리 셀 판독 방법
US6522347B1 (en) * 2000-01-18 2003-02-18 Seiko Epson Corporation Display apparatus, portable information processing apparatus, information recording medium, and electronic apparatus
JP4823408B2 (ja) * 2000-06-08 2011-11-24 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP2002050703A (ja) * 2000-08-01 2002-02-15 Hitachi Ltd 多値不揮発性半導体記憶装置
JP4923321B2 (ja) 2000-09-12 2012-04-25 ソニー株式会社 不揮発性半導体記憶装置の動作方法
JP3930256B2 (ja) * 2001-02-07 2007-06-13 スパンション エルエルシー 半導体装置及びその製造方法
US7352024B2 (en) * 2001-02-22 2008-04-01 Sharp Kabushiki Kaisha Semiconductor storage device and semiconductor integrated circuit
JP2003332474A (ja) 2002-03-04 2003-11-21 Sharp Corp 半導体記憶装置
JP4370104B2 (ja) 2002-03-05 2009-11-25 シャープ株式会社 半導体記憶装置
JP2004056089A (ja) 2002-05-31 2004-02-19 Sharp Corp Ｉｃカード
JP2004247436A (ja) * 2003-02-12 2004-09-02 Sharp Corp 半導体記憶装置、表示装置及び携帯電子機器
JP2004348806A (ja) 2003-03-26 2004-12-09 Sharp Corp 半導体記憶装置およびそれを備えた携帯電子機器
US20040262665A1 (en) 2003-05-19 2004-12-30 Hiroshi Iwata Semiconductor storage device, method for operating thereof, semiconductor device and portable electronic equipment

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