TW200301615A - Active termination circuit and method for controlling the impedance of external integrated circuit terminals - Google Patents

Active termination circuit and method for controlling the impedance of external integrated circuit terminals Download PDF

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200301615 ⑴ 玖、發明說明 (發明說明應敘明：發明所屬之技術領域、先前技術、内容、實施方式及圖式簡單說明） 技術範圍 本發明係關於積體電路，更具體言之，係關於一種用於 有效控制可由外部可存取之積體電路終端之輸入阻抗之 方法及電路。 發明背景 積體電路經由各種不同設計之外部可存取輸入端接收 信號。於某些電路中輸入端之輸入阻抗之數值非關緊要。 於另外一些積體電路中，特別是以高速操作之記憶體裝置 中，至少某些輸入端之輸入阻抗必須予以控制以獲致最佳 性能。 圖1例示可以有利方式使用根據本發明之主動終止電路 之一個或數個具體實例中之一傳統記憶體裝置。圖1所例 示之記憶體裝置為一同步動態隨機存取記憶體（「SDRAM」） 1 0，但是該主動終止電路亦可用於其他之記憶體裝置及其 他積體電路中。SDRAM 10包括一位址暫存器12，以其經 由一位址緩衝器1 6自一位址匯流排1 4上接收一列位址或 一行位址。位址匯流排1 4 一般係耦合至一記憶體控制器 (未示於圖中）。一般情形下，一列位址最初係由位址暫存 器1 2接收及加至一列位址多工器1 8。列位址多工器1 8根據 形成部分列位址之一記憶體組位址位元之狀態，而將列位 址耦合至二記憶體組2 0，2 2中之一組相關之若干組件。與 每一記憶體組2 0，2 2相關者，為儲存列位址之一各別之列 200301615
⑺ 之一函數而加至其各別之記憶體組2 0或2 2之一列解碼器 。此列位址多工器1 8亦將列位址耦合至列位址鎖存器2 6 以更新記憶體組2 0，2 2中之記憶體單元。列位址藉由一更 新控制器3 2所控制之一更新計數器3 0產生以供更新之用。 當列位址業已加至位址暫存器1 2及儲存於一列位址鎖 存器2 6中之後，一行位址即加至位址暫存器1 2。位址暫存 器1 2將行位址耦合至行位址鎖存器40。行位址視SDRAM 10之操作模式而定，經由一脈衝率4 2耦合至一行位址緩衝 器4 4或脈衝串計數器4 2，此計數器4 2於位址暫存器1 2輸出 行位址時，開始將一序列之行位址加至行位址緩衝器44。 在此二者中之任一種情況下，行位址缓衝器4 4將行位址供 應至一行解碼器4 8，此解碼器將各種不同之行信號加至各 別之感測放大器及相關之行電路5 0，5 2以供各別之記憶體 組2 0，2 2之用。 自記憶體組2 0，2 2讀取之資料分別耦合至行電路5 0，5 2 以供記憶體組2 0，2 2中之一組使用。此資料然後耦合至資 料輸出暫存器5 6，此暫存器5 6經由一資料輸入緩衝器5 9 及一資料輸出緩衝器6 0而將資料加至資料匯流排5 8。需寫 入記憶體組2 0，2 2中之一之資料經由資料輸入暫存器6 2 自資料匯流排5 8耦合至行電路5 0，5 2及然後經由行電路 5 0，5 2中之字線驅動器電路分別傳送至記憶體組2 0，2 2 中之一組。一遮罩暫存器64可用以以選擇方式改變出入行 電路5 0，5 2之資料流，此種改變例如藉以選擇方式遮罩自 記憶體組2 0，2 2所'讀取之資料而實施。 200301615
(3) 上述之SDRAM 10藉響.應於自一控制匯流排70上所接收 及經由一命令輸入緩衝器7 2而槁合至命令解碼器6 8之高 階命令信號而被控制。一般由一記憶體控制器（未示於圖1 中）之此等高階命令信號為一時鐘啟動信號CKE*，一時鐘 信號CLK，一晶片選擇信號CS*，一允許寫入信號WE*， 一行位址選通信號CAS*，及一列位址選通信號RAS*，「*」 號指示為低態有效或補數。命令解碼器6 8產生一序列響應 於高階命令信號之命令信號，以執行由每一高階命令信號 所指示之功能（例如，讀取或寫入）。此等命令信號及其完 成彼等各別功能之方式均為傳統型式。因此，為簡明計， 對於此等控制信號之進一步解釋將予以省略。 每一輸入缓衝器1 6，5 9，7 2均包括一各別之終止電路 90,此電路耦合至各別之外部可存取輸入端及決定輸入緩 衝器之輸入阻抗。傳統終止電路9 0包括例如電阻器以及經 施以偏壓而成接通（ON)狀態之NMOS及PMOS電晶體。在過 去，很難以有效率方式控制輸入端之輸入阻抗。由電晶體 及其他組件所提供之電阻可隨處理過程之變化及操作溫 度而改變，因而使精確控制輸入阻抗變為困難。處理過程 之變化可藉製造廠商使用可熔連接或類似連接期間改變 電路構形而得若干程度之補償。然而，對於處理過程變化 之此種方式之補償會增加包括於終止電路中之組件數目 及可增加製造步驟之數目。再者，補償處理過程變化無法 補償溫度變化。因此，輸入阻抗可隨溫度之改變而改變。 另一使用PM〇S或々MOS電晶體之傳統終止電路之問題為 200301615
電晶體之有效阻抗隨源極至汲極電壓而改變，因此’使電 晶體之阻抗對於供應電壓之變化發生敏感。 可使用一較為複雜之電路（未示於圖中）以實現可精確 控制輸入阻抗之一主動終止電路9 0。然而，就例如SDRAM 10之一傳統積體電路90之眾多輸入端中之每一端提供一 較複雜之終止電路將會大幅增加積體電路中之電路數量。 因此遂需要有一種使用較少電路之電路及方法，但仍能 在有處理過程，溫度及供應電壓之變化之情況下精確控制 一輸入端之輸入阻抗。 發明概要 一種主動終止電路及方法用以‘控制例如一記憶裝置之 積體電路中複數個外部可存取輸入端之輸入阻抗。每一外 部可存取輸入端均耦合至一各別之第一可變阻抗裝置及 一各別之第二可變阻抗裝置。第一可變阻抗裝置之一之阻 抗係藉適當之手段以其與一第一預定阻抗相比較，此手段 例如為自第二可變阻抗裝置與第二預定阻抗所形成之一 分壓器導出一反饋信號。根據此項比較，所有第一可變阻 抗裝置之阻抗及所有第二可變阻抗裝置之阻抗均予以調 整。更具體言之，所有第一可變阻抗裝置之阻抗均予以調 整，因此彼等具有與第一預定阻抗有一預定關係，及所有 第二可變阻抗裝置之阻抗均予以調整，因此彼等具有與第 二預定阻抗有一預定關係。可變阻抗可分別為一連續變化 阻抗裝置，複數個以選擇方式彼此並聯耦合之固定阻抗裝 置，或若干其他可’變阻抗裝置。 200301615
(5) 圖式簡要說明 圖1為一傳統SDRAM積體電路之方塊圖，以其具有耦合 至每一輸入端之一終止電路以控制輸入端之輸入阻抗。 圖2為根據本發明之一具體實例之一終止電路之示意 圖，此具體實例可用於圖1之SDRAM或另一積體電路中。 圖3為一波形圖以其顯示於圖2之終止電路之各種不同 節點處響應於供應電壓位準之變化之電壓。 圖4為根據本發明之另一具體實例之終止電路之示意 題，可以其用於圖1之SDRAM中或另一積體電路中。 圖5為使用圖1之記憶體裝置之一電腦系統之方塊圖，此 圖中包括圖2或圖3中之主動終止電路。 發明詳細說明 一主動終止電路100之具體實例示於圖2中。主動終止電 路100包括一 PMOS電晶體102a-n及耦合至例如圖1之 SDRAM 10之一積體電路之數個輸入端108a-n之一各別之 輸入端的NMOS電晶體104a-n。所有PMOS電晶體102a-n之 閘極均彼此耦合及耦合至控制電路11 0之一第一輸出，此 輸出提供一第一輸出電壓V01。同樣，所有NMOS電晶體 104a-n之閘極均彼此耦合及耦合至控制電路110之一第二 輸出，此輸出提供一第二輸出電壓V02。藉由只使用兩個 電晶體102a-n，104a-n，就每一輸入端108a-n及一單獨控制 電路110僅使用二電晶體102a-n，104a-n，控制輸入端108a-n 之輸入阻抗則無需太多電路。在處理過程有變化及溫度及 供應電壓Vcc有變仡之情況下，調整輸出電壓乂01及V02以於 200301615
輸入端108a-n維持恆定之輸入阻抗之方式，將連同對於控 制電路11 0之說明予以說明。 控制電路110包括由一對NMOS輸入電晶體120，122，一 對耦合成一電流鏡之PMOS負載電晶體126，128，及經由輸 入電晶體120，122以集體方式汲引恆定電流之一 NMOS電 晶體130所形成之一差分放大器112所形成。差分放大器112 之一輸出耦合至一 PMOS電晶體134之閘極及一缓衝器136 之輸入。緩衝器136之一輸出如前文所說明耦合至每一 PMOS電晶體102a-n之閘極。 PMOS電晶體134與位於一供應電壓Vcc與地之間之一電 阻器138相串聯。PMOS電晶體134與電阻器138形成產生一 反饋電壓VF之分壓器，此電壓VFM至輸入電晶體122之閘 極。另一輸入電晶體120之閘極耦合至一參考電壓VREF， 此電壓VREF為供應電壓Vcc之二分之一，但亦可有其他數 值。 控制電路110亦包括一第二差分放大器142，此放大器 142係使用相同方式操作及經賦予相同參考號碼之差分放 大器112之相同組件。差分放大器142之第一輸出係耦合至 一 NMOS電晶體144之閘極及一緩衝器146之輸入。緩衝器 146之輸出亦如前文所說明者耦合至每一 NMOS電晶體 1 0 4 a - η之閘極。 NMOS電晶體144與位於一供應電壓Vcc與之間之一電阻 器148相串聯以形成一分壓器。由分壓器所產生之一反饋 電壓VF耦合至差分’器142中之一輸入電晶體122之閘極。差 -10- 200301615
⑺ 分放大器142之另一輸入電晶體120之閘極耦合至一參考 電壓VREF。然而，需注意者，形成第一分壓：器之PMOS電晶 體134及電阻器138之順序係與形成第二分壓器之NMOS電 晶體144及電阻器148之順序相反。結果，第一輸出電壓V01 隨PMOS電晶體134之電阻值增加而減少，而第二輸出電壓 乂02隨NM0S電晶體144之電阻值增加而增加。 在操作時，差分放大器112調整輸出電壓V01以使PM〇S 134之電阻值可使反饋電壓VF等於參考電壓VREF。如果參考 電壓VREF等於供應電壓Vcc之二分之一’則PMOS電晶體134 之阻抗將會等於電阻器138之電阻值。PMOS電晶體134之 阻抗增加致使反饋電壓VF減少，此將致使差分放大器112 減少其輸出電壓V01。耦合至PMOS電晶體134之閘極之經減 少之輸出電壓乂01使PMOS電晶體134之阻抗減少，因此反饋 電壓VF之數值再度等於參考電壓VREF。 差分放大器1 42實質上係以此相同方式操作以將NM〇S 電晶體144之阻抗維持於與電阻器148之電阻值相等。更具 體言之，NM0S電晶體144之阻抗之任何減少均會致使反饋 電壓VF之數值之減少。差分放大器142藉使輸出電壓乂02減 少而響應於已減少之反饋電壓VF，此將使NM0S電晶體144 之阻抗增加直至反饋電壓VF之數值再度等於參考電壓 Vref之數值相等為止。 雖然於上文中係就參考電壓VREF之數值為供應電壓Vcc 之數值之二分之一之情況予以說明控制電路110，將可瞭 解者參考電壓與供應電壓之數值可有其他關係。例如，如 -11 - 200301615 ⑻ 果參考電壓vREF之數值等於供應電壓vcc之三分之二， PMOS之阻抗將為電阻器138之電阻之二分之一，及NMOS 電晶體144之阻抗為電阻器148之電阻之二分之一。只要電 阻器138，148之電阻彼此相等，PMOS電晶體134之阻抗仍 然會等於NMOS電晶體144之阻抗。 雖然PMOS電晶體102a-η及NMOS電晶體104a-η可為處理 過程變化，溫度及供應電壓而改變，但仍可預期PMOS電 晶體134及NMOS電晶體144之相同之電特性係以實質上相 同方式隨處理過程變化而改變。因此，主動終止電路100 在實質上對於處理過程，溫度及供應電壓之變化不敏感。 現將參看圖3A至G說明主動終止電路100對於供應電壓 Vcc之變化不敏感之方式。當供應電壓Vcc如圖3 A所示為 1.6伏及參考電壓VREF如圖3B所示為Vcc之二分之一或0.8 伏時，反饋電壓V f即有如圖3 C所示亦為VC(：之二分之一或 0.8伏。在此種情況下，輸出電壓乂01將由差分放大器112 調整至如圖3D所示之1.24伏，此為使PMOS電晶體134之阻 抗等於電阻器138之電阻所需之電壓。在相同方式下，差 分放大器142將如圖3E所示產生0.38伏之電壓V02，此為使 NMOS電晶體144之阻抗等於電阻器148之電阻所需之電 壓。PMOS電晶體102之阻抗此時約等於NMOS電晶體104之 阻抗’如此輸入端108上之電壓約等於Vcc之二分之 一或0.8伏。如圖3F所示，於一具體實例中，此電壓為0.808 伏。最後，流經一 PMOS電晶體102與一各別之NMOS電晶 體104之每一串聯疽合將如圖3G所示為2.66毫安。 -12- 200301615
母一 PMOS電晶體102及每一 NMOS電晶體1〇4之阻抗係等 於跨於每一電晶體1 02，1 04上之電壓被流經電晶體1 〇2 , 1 〇4 之電流除。對於PMOS電晶體1〇2言，跨於電晶體1〇2上之 電壓為0.792伏，因此PMOS電晶體102之阻抗可以0.792伏對 於2·66毫安之比值計算出為298歐姆。在相同之方式下， NMOS電晶體104之阻抗可以跨於電晶體1〇4之0.808伏對於 流經電晶體104之2.66 ma之電流之比值計算或為304歐 姆。輸入端108之輸入阻抗因此為二電晶體1〇2，1〇4之並聯 阻抗，或大致為1 5 0歐姆。 如果供應電壓Vcc如圖3 A所示增加至1.8伏，參考電壓及 反饋電壓將會隨之增加，因此將有如圖3 D及3 E分別所 示’差分放大器112將產生等於1.29伏之一輸出電壓V〇1及 差分放大器142將產生等於0.54伏之一輸出電| ν02。雖然 加至PMOS電晶體134之電壓自1.24伏增高至1.29伏，亦即增 南土 0 · 0 5伏’供應電壓v c c則業以較大幅度增高，亦即自1.6 伏增至1.8伏，或增加〇·2伏。結果，PMOS電晶體1 34之閘 極至源極電壓增加〇.丨5伏，亦即0.2伏減去〇·05伏。此增高 之閘極土源極電壓如圖3 G所示使流經電晶體1 3 4之電流 增加至3¾安。然而，由於輸入端上之電恩如圖所示 業已增高至0.906伏，跨於PMOS電晶體134之電壓業已增高 至0.894伏。然後，PM〇S 1〇2之阻抗可以〇·894伏對於3毫安 之比值計算成為298歐姆，此為先前就1.6伏供應電壓vcc 所計算出之相同阻抗。同樣，每一 NMOS電晶體104之阻抗 均可以跨於電晶體’1〇4之0.906伏對於流經電晶體1〇4之3毫 -13 - 200301615 (10) 安電流之比值計算而為302歐姆，此數值實質上為就1.6伏 供應電壓VC(：所計算出之304歐姆之相同阻抗。 如果供應電壓Vcc如圖3 A所示增加至2伏，則每一 PMOS 電晶體102之阻抗可以上述相同方式計算而得299歐姆，亦 即跨於電晶體102之1伏被3.34毫安除。每一 NMOS電晶體 104之阻抗可以上述相同方式計算亦可得299歐姆，亦即跨 於電晶體104之1伏被3.34毫安除。因此可看出每一輸入端 108之輸入阻抗對於供應電壓VC(：之變化實質上不敏感。 主動終止電路200之另一具體實例示於圖4中。圖4之主 動終止電路不同於圖2之類比主動終止電路100之處為其 係一數位電路。每一輸入端8a-n均耦合至彼此並聯耦合之 一組PMOS電晶體204a-n之汲極，及耦合至彼此並聯耦合之 一組NMOS電晶體208a-n之汲極。PMOS電晶體204a-n之源極 耦合至供應電壓VC(：，而NMOS電晶體208a-n之源極則耦合 至地。PMOS電晶體204a-n之閘極耦合至一第一控制電路 2 10，而NMOS電晶體208a-n之閘極則耦合至一第二控制電 路 2 1 6。 在操作時，每一輸入端8a-n處之電壓係由相對於NMOS 電晶體208a-n之並聯組合之阻抗之PM〇S電晶體204a-n之 並聯組合之阻抗決定。就每一輸入端8a-n製備一組PM〇S 電晶體204a-n及一組NMOS電晶體208a-n。輸入端8a-n處之 輸入阻抗係由彼此並聯之PM0S電晶體204a-n之並聯組合 及NMOS電晶體208a-η之並聯組合所決定。如後文中詳細 -14 - 200301615
⑼ 說明者，第一控制電路2 10以選擇方式接通複數個PMOS電 晶體204a-n及第二控制電路216以選擇方式接通複數個 NMOS電晶體208a-n，以使PMOS電晶體204a-n之並聯組合之 阻抗及NMOS電晶體208a-n之並聯組合之阻抗二者實質上 等於一預定之阻抗。結果，於輸入端8 a - η處之輸入阻抗係 予以設定以預先決定數值。 第一控制電路2 1 0及第二控制電路2 1 6在結構上及功能 上大致相同。第一控制電路2 1 0與第二控制電路2 1 6之間唯 一顯著差別為第一控制電路210包括耦合於供應電壓Vcc 與耦合至地之電阻器222之間之PMOS電晶體220之一並聯 組合，而第二控制電路216則包括耦合於地與耦合至供應 電壓Vcc之一電阻器228之間之NMOS電晶體226之一並聯 組合。 每一控制電路210，216包括一第一比較器230及一第二 比較器232。反饋電壓乂!：加至第一比較器230之「+」輸入 而進入第二比較器232之「-」輸入。第一比較器230亦接 收一第一參考電壓VREF+，而第二比較器232亦接收一第二 參考電壓Vref-。弟·一參考電壓VREF +之幅度稍大於第二參 考電壓VREF_之幅度。如後文所說明，第一參考電壓之幅度 與弟—參考電壓 V r £ f _之幅度間之差別建JL * 典效區。於圖 4之主動終止電路200中，無效區之實施之較佳者係以其中 心位於約為二分之一供應電壓Vcc處。當反饋電壓VF位於 無效區中時，轉換為「ON」狀態之電晶體220，226數目不 會改變。當反饋電'壓VF在無效區外部時，轉換為「ON」 -15 - 200301615
(12) 狀怨之電晶體220，226之數目視反饋電壓νρ是否為高於或 低於無效區而增加或減少。 比較器230，232之輸出加至一各別之NanD閘236，238之 一輸入。每一 NAND閘236，238亦自振盪器24〇接收一輸 出。NAND閘236，238之各別輸出加至一可逆計數器246。 然而’ NAND閘23 6之幸則出係加至弟一控制電路21〇中之計 數益246之「D N」（遞減）輸入及加至第二控制電路2 1 6中之 計數器246之「UP」（遞增）輸入。同樣，nand閘238之輸 出係加至第一控制電路210中之計數器246之「up」輸入及 第二控制電路216中之計數器246之「DN」輸入。 現將首先參考第一控制電路210說明控制電路2丨〇，216 之操作。當反饋電壓vF之數值大於參考電壓Vref+之數值 時，NAND閘236藉由於反饋電壓、與參考電壓Vre卜間之正 比較所得之比較器230之一高輸出而複啟動。結果，振盪 器240之脈波經由NAND閘236而耦合至計數器2牝之「dn」 輸入。計數器246然後即使其計數遞減。pM〇s電晶體22〇 之「ON」阻抗之實施之較佳者為以二進方式就彼此而改 變，因此最左方之PMOS電晶體220之「〇N」阻抗為在其右 方之PMOS電晶體220之「ON」阻抗之二分之一，及最右方 之PMOS電晶體220之「ON」阻抗為在其左方之pM〇s電晶 體220之「〇N」阻抗之二倍。耦合至輸入端1〇8^之pM〇s 電晶體204a-n即以此同樣方式變化。結果，pM〇s電晶體220 及204a-n之並聯組合之阻抗將會對應於計數器246之計 數。因此，當計數'器246如前述響應於大於參考電壓v -16 - 200301615
(13) 之反饋電壓VF而遞減時，PMOS電晶體220及204a-n之並聯 組合之阻抗即增加。當PMOS電晶體220之阻抗增加時，反 饋電壓會減少至在無效區中之某一電壓。 控制電路2 1 0以相同方式響應於低於無效區之反饋電壓 vF。確切τ之’當反饋電壓vF之數值小於參考電壓vREF_ 之數值時，NAND閘238係藉參考電壓vREF_與反饋電壓VF 之間之正比較而被啟動。結果，振盪器24〇之脈波被閘控 至計數器246之「UP」輸入。計數器246之計數即使之遞增， 因而使附加之PMOS電晶體220及204a-η轉變為「〇N」狀 怨。轉變為「ON」狀態之附加之PMOS電晶體220使反饋電 壓增高，直至其成在無效區範圍中之電壓為止。 如上述，無效區之實施之較佳者其中心係位於供應電壓 vcc〈二分之一數值處。當反饋電壓Vp之中心位於無效區 中時’亦即在Vcc之二分之一處時，PMOS電晶體220及 2〇4a-n〈並聯組合之阻抗將會等於電阻器222之電阻值。耦 合至輸入端8a-n之PM〇s電晶體2〇4a-n係與pM〇s電晶體22〇 相同亚且以相同處理過程製造。pM〇s電晶體2〇4^之每一 亚聯組合 < 阻抗因此亦等於電阻器222之電阻值。 控釗電路216係以與控制電路21〇操作之相同方式操 乍’如在也剎電路210者，當反饋電壓VF之數值大於參 ^ REF+之數值時，NAND閘236將被啟動，及當反饋電 心F之數值小於參考電壓V·之數值時，將被 抑田反饋$壓VF之數值大於參考電壓^⑴之數值時， 6將曰遞增以增加在「〇N」狀態之NMOS電晶體 -17- 200301615
226之數目。NMOS電晶體226及208a-n之並聯組合之阻抗將 會減少’此將使反饋電壓VF之數值減少以使其在無效區 内。當反饋電壓vF之數值小於參考電壓vREF之數值時，計 數為246將會遞減以使在1〇N」狀態之nm〇S電晶體226之 數目減少。NMOS電晶體226及208a-n之並聯組合之阻抗將 因此會增加’此將使反饋電壓VF之數值增加以使其位於無 效區内。在此種方式下，NMOS電晶體226及208a-n之並聯 組合之阻抗將被設定等於電阻器228之電阻值。假設電阻 器222, 228之電阻值彼此相等，則耦合至一各別輸入端8a-n 之PMOS電晶體204a-n之每一並聯組合之阻抗將會等於耦 合至同一輸入端8a-n之NMOS電晶體208a-n之並聯組合之 阻抗。 有如連同圖2之主動終止電路1 〇〇所使用者，圖4之主動 終止電路200可使用僅為單獨一對控制電路2 10，2 1 6供所 β輸入端8a-n之用而精確控制每一輸入端8a-n處之偏壓 位準。再者’只要參考電塵能追踪例如使用分壓器自供應 電壓Vcc所產生之供應電壓Vcc之變化，則於每一輸入端 8 a-n處之輸入阻抗即不會對於供應電壓Vcc之改變發生敏 感。最後，由於PMOS電晶體204a-n與PMOS電晶體220完全 相同及以相同處理過程製成，及NMOS電晶體208a-n與 NMOS電晶體226完全相同及以相同處理過程製成，因此於 每一輸入端8 a - η之阻抗實質上不會受到處理過程之變化 的影響。 圖5例示使用圖’1之SDRAM 1 〇之一電腦系統300之舉 -18 - 200301615 (15) 例，於此舉例中備有耦合至至少若干其他根據本發明之一 具體實例之外部可存取之輸入端之主動終止電路。此電腦 系統包括一處理器302用以執行特定軟體以完成特定計算 或任務之各種不同之計算功能。處理器302包括一處理器 匯流排304，在正常情況下，此匯流排包括位址匯流排14， 資料匯流排5 8，及控制匯流排70。此外，電腦系統300包 括例如耦合至處理器302以使操作者與電腦系統300建立 連繫之一鍵盤或一滑鼠之一個或複數個輸入裝置3 14。一 般言之，電腦系統300亦包括耦合至處理器302之例如一般 為列表機或視頻終端機之輸出裝置316之處理器302。一個 或數個資料儲存裝置3 1 8亦以典型方式耦合至處理器302 以使處理器302儲存資料或自内部或外部儲存媒體（未示 於圖中）取回資料。典型之儲存裝置3 1 8之舉例包括硬式及 軟式磁碟，盒式磁帶及僅讀光碟（CD-ROM)。處理器302亦 以典型方式耦合至經常為靜態隨機存取記憶體（「SRAM」） 之快取記憶體326及經由一記憶體控制器330而耦合至 SDRAM 1 0。記憶體控制器330正常情況下包括控制匯流排 7 0及耦合至SDRAM 1 0之位址匯流排1 4。資料匯流排5 8可 經由記憶體控制器330或藉其他裝置直接耦合至處理器匯 流排304(未示於圖中）。雖然圖5中所示之電腦系統300係使 用SDRAM記憶體裝置，但是將可瞭解者電腦系統亦可選用 具有耦合至根據本發明之各種不同具體實例之一主動終 止電路之外部可存取之輸入端之其他型式之記憶體裝 置。同樣，處理器302之輸入端可包括根據本發明之各種 -19- 200301615
不同之具體實例之主動終止電路。 自上述可瞭解，雖然於上文中已就例示目的說明本發明 之特定具體實例，但是在不偏離本發明之精神及範圍之情 況下仍可從事各種不同之修改。例如，可能使用例如一電 阻器之一固定阻抗元件，以其有較高之阻抗耦合至電源供 應電壓以取代任一 PMOS電晶體或耦合至地以其取代任一 NMOS電晶體。輸入端之阻抗然後可由較低阻抗之NMOS 或PMOS控制。因此本發明僅受到所附之申請專利範圍之 限制。 _式 代表符 號 說 明 10 同 步 動 態 隨 機 存取記憶體 12 位 址 暫 存 器 14 位 址 匯 流 排 16 位 址 輸 入 緩 衝 器 18 列 位 址 多 工 器 20 記 憶 體 組 22 記 憶 體 組 26 列 位 址 鎖 存 器 3 0 更 新 計 數 器 3 2 更 新 控 制 器 40 行 位 址 鎖 存 器 42 脈 衝 串 計 數 器 44 行 位 址 緩 衝 器 48 行 解 碼 器 > -20-
感測放大器 行電路 資料輸出暫存器 資料匯流排 資料輸入緩衝器 資料輸出緩衝器 資料輸入暫存器 遮罩暫存器 命令解碼器 控制匯流排 命令輸入緩衝器 傳統終止電路 主動終止電路 PMOS電晶體 NMOS電晶體 輸入端 控制電路 差分放大器 NMOS輸入電晶體 NMOS輸入電晶體 PMOS負載電晶體 PMOS負載電晶體 NMOS電晶體 PMOS電a曰曰體 -21 - (18) (18)
緩衝器 電阻器 第二差分放大器 NMOS電晶體 緩衝器 電阻器 主動終止電路 PMOS電晶體 NMOS電晶體 第一控制電路 第二控制電路 PMOS電晶體 電阻器 NMOS電晶體 電阻器 第一比較器 第二比較器 NAND 閘 NAND 閘 振盪器 可逆計數器 電腦系統 處理器 處理器匯’流排 -22- 200301615 (19) 3 14 輸 入 裝 置 316 輸 出 裝 置 318 儲 存 裝 置 326 快 取 記 憶 體 330 記 憶 體 控 制器 -23 -

Claims (1)

  1. 200301615 拾、申請專利範圍 1. 一種用以將複數個輸入端之輸入阻抗設定為一預 值之主動終止電路，該主動終止電路包括： 一第一可控制阻抗裝置，以其搞合於一第一供 壓：與一各別之輸入端之間，該第一可控制阻抗裝 阻抗由一第一阻抗控制信號所控制； 一第二可控制阻抗裝置，以其耦合於一第二供 壓與一各別之輸入端之間，該第二可控制阻抗裝 阻抗由一第二阻抗控制信號所控制； 一第一控制電路，經耦合以將該第一阻抗控制 提供予所有該第一可控制阻抗裝置，該第一控制 包括： 一第三可控制阻抗裝置，以其搞合於一第三 電壓與一第一反饋節點之間，該第三可控制阻抗 之阻抗可由該第一阻抗控制信號控制； 一第一預定電阻，以其轉合於該第一反饋節 一第一第四供應電壓之間，該第三可控制阻抗裝 該第一預定電阻於該第三與該第四供應電壓之間 一分壓器，以於該第一反饋節點處產生一第一反 壓；及 一第一比較器電路，用以將第一反饋電壓與 一參考電壓相比較，該第一比較器電壓使該第一 控制信號改變以便該第一反饋電壓實質上等於該 參考電壓；及 定數 應電 置之 應電 置之 信號 電路 供應 裝置 點與 置與 形成 饋電 一第 阻抗 第一 200301615
    一第二控制電路，經耦合以將該第二阻抗控制信號 . 提供予所有該等第二可控制阻抗裝置，該第二控制電 路包括： 一第二預定電阻，以其耦合於一第五供應電路與一 第二反饋節點之間， 一第四可控制阻抗裝置，以其耦合於該第二反饋 節點與一第六供應電壓之間，該第四可控制阻抗裝置 之阻抗由該第二阻抗控制信號控制，該第二預定電阻 與該第四可控制阻抗裝置於該第五及該第六供應電壓 之間形成一分壓器，以於該第二反饋節點處產生一第 二反饋電壓；及 1 一第二比較器電路，用以將該第二反饋電壓與一 第二參考電壓相比較，該第二比較器電路致使該第二 阻抗控制信號改變，以便該第二反饋電壓實質上等於 該第二參考電壓。 2 .如申請專利範圍第1項之主動終止電路，其中第一，第 三及第五電壓包括一電源供應電壓，及其中第二，第 四及第六供應電壓包括接地電位。 3 .如申請專利範圍第2項之主動終止電路，其中該第一及 該第二參考電壓包括二分之一之電源供應電壓。 4.如申請專利範圍第1項之主動終止電路，其中該第一可 控制阻抗裝置及該第三可控制阻抗裝置包括相同之可 控制阻抗裝置。 5 .如申請專利範圍第4項之主動終止電路，其中該第一可 200301615 _01 06/25/03 WED 14:53 FAX 886 2 27352656 NBS
    控制阻抗裝置及該第三可控制阻抗裝置包括相同之 MOSFE丁（全氧半導體場效電晶體）電晶體。 6·如申請專利範圍第1項之主動終止電路，其中該第二可 控制阻抗裝置及該第四邓控制阻抗裝董包括相同之可 控制阻抗裝置。 7·如申請專利範園第6項之主動終止電路，其中該第一可 控制阻抗裝置及該第三可控制阻杭裝置包括相柄之 MOSF.ET電晶體。 8 ,如申請專利範園第ί項之主動終止電路，其中： 該第一比較電路包括一第一差分放大器，用以產生 一對應於該第一反饋信號與該第一參：考信號間之差別 之第一比較信號，該第一阻抗控制信號對應於該第一 比較信號：及 該第二比較器電路包括一第二差分放大器^同以產 生一對應於該第二反馈信號與該第二參考信號間之差 別之第一比較信號，該第二阻抗控制信號對應於該第 二比較信號9 9.如中請專利範圍第1項之主動終止電路，其中該第一可 控制阻抗裝I[及該第三可控制阻抗裝置各自包括彼此 並聯耦合之複數個MOSFET電晶體，及其中該第，一阻抗 控制信號以選擇方式使每一組複數個MOSF.E丁電晶體 中一可變數3之MOSFET電晶體轉變為Γ ON」（接通）狀 態’以改變該第一及該第三可變阻抗裝置之阻抗。 ία如申請專利範園第1項之主動終止電路，其中該等可控 200301615
    制阻抗裝置包括各別之電壓控制阻抗裝置。 11. 一種用以將複數個輸入端之輸入阻抗設定為一預定值 之主動終止電路，該主動終止電路包括： 一第一可控制阻抗裝置，以其耦合於一第一供應電 壓與一各別之輸入端之間，該第一可控制阻抗裝置之 阻抗係由一阻抗控制信號控制； 一阻抗裝置，其耦合於一第二供應電壓與一各別之 輸入端之間； 一控制電路，經耦合以將該阻抗控制信號提供予所 有之第一可控制阻抗裝置，該第一控制電路包括： 一第二可控制阻抗裝i，其耦合於一第三供應 電壓與一反饋節點之間，該第二可控制阻抗裝置由該 阻抗控制信號控制； 一預定電阻，其耦合於該反饋節點與一第四供 應電壓之間，該第二可控制阻抗裝置與該預定電阻於 該第三與該第四供應電壓之間形成一分壓器，以於該 反饋節點處產生一反饋電壓；及 一比較器電路，用以將該反饋電壓與一參考電 壓相比較，該比較器電路使該阻抗控制信號改變，以 便該反饋電壓在實質上等於該參考電壓。 12. 如申請專利範圍第1 1項之主動終止電路，其中每一阻 抗裝置均包括一第三可控制阻抗裝置，該第三可控制 阻抗裝置係由一第二阻抗控制信號控制。 13. 如申請專利範圍第1 1項之主動終止電路，其中該第一 200301615
    及該第三供應電壓包括一電源供應電壓，及其中該第 二及該第四供應電壓包括接地電位。 14. 如申請專利範圍第1 3項之主動終止電路，其中參考電 壓包括二分之一之電源供應電壓。 15. 如申請專利範圍第1 1項之主動終止電路，其中該第一 可控制阻抗裝置及該第二可控制阻抗裝置包括相同之 可控制阻抗裝置。 16. 如申請專利範圍第1 5項之主動終止電路，其中該第一 可控制阻抗裝置及該第二可控制阻抗裝置包括相同之 MOSFET電晶體。 17. 如申請專利範圍第1 1 1項之主動終止電路，其中該比較 器包括一差分放大器，用以產生一對應於該反饋信號 與該參考信號間之差別之比較信號，該阻抗控制信號 對應於該比較信號。 18·如申請專利範圍第1 1項之主動終止電路，其中該第一 可控制阻抗裝置及該第二可控制阻抗裝置各自包括複 數個彼此並聯耦合之複數個MOSFET電晶體，及其中該 阻抗控制信號以選擇方式使每一組複數個Μ〇S F E T中 之可變數目之MOSFET轉變為「〇Ν」狀態，以改變該第 一及該第二可控制阻抗裝置之阻抗。 19·如申請專利範圍第1 1項之主動終止電路，其中該可控 制阻抗裝置包括各別電壓阻抗裝置。 20. —種用以將複數個輸入端之輸入阻抗設定為一預定值 之主動終止電路’包括： 200301615 至少一 PMOS電晶體，其耦合於一第一供應電壓與一 各別輸入端之間，該至少一 PM0S電晶體之阻抗係由一 第一阻抗控制信號所控制； 至少一 NM0S電晶體，其耦合於一第二供應電壓與一 各別輸入端之間，該至少一 NM0S電晶體之阻抗係由一 第二阻抗控制信號所控制； 一第一控制電路，經耦合以將該第一阻抗控制信號 提供予所有之PM0S電晶體，該第一控制電路包括： 至少一 PM0S電晶體，其耦合於該第一供應電壓與 一第二反饋節點之間，該至少一 PM0S電晶體之阻抗係 由第一阻抗控制信號所控制； 一第一預定電阻，其棋合於該第一反饋節點與該 第二供應電壓之間，該至少一 PM0S電晶體與該第一預 定電阻於該第一與該第二供應電壓之間形成一分壓 器，以於及第一反饋節點處產生一第一反饋電壓；及 一第一比較器電路，用以將該第一反饋電壓與一 第一參考電壓相比較，該第一比較器電路使該第一阻 抗控制信號改變以控制該至少一 PM0S電晶體之阻 抗，以便該第一反饋電壓實質上等於該第一參考電 壓；及 一第二控制電路，經韓合以將該第二阻抗控制信號 提供予該至少一 NM0S電晶體，該第二控制電路包括： 一第二預定電阻，其耦合於該第一供應電壓與一 第二反饋節點之間， 200301615
    至少一 NMOS電晶體，其耦合於第二反饋節點與第 二供應電壓之間，該至少一 NMOS電晶體之阻抗由該第 二阻抗控制信號所控制，該第二預定電阻與該至少一 NMOS電晶體於該第一與該第二供應電壓之間形成一 分壓器，以於該第二反饋節點處產生一第二反饋電 壓；及 一第二比較器電路，用以將該第二反饋電壓與一 第二參考電壓相比較，該第二比較器電路使該第二阻 抗控制信號改變以控制該至少一 PM0S電晶體之阻 抗，以便該第二反饋電壓實質上等於該第二參考電壓。 21.如申請專利範圍第2 0項之主動終止電路，其中該第一 供應電壓包括一電源供應電壓，及其中該第二供應電 壓包括接地電位。 22·如申請專利範圍第2 1項之主動終止電路，其中該第一 及該第二參考電壓包括二分之一之電源供應電壓。 23·如申請專利範圍第2 0項之主動終止電路，其中經耦合 至各別輸入端之至少一 PM0S電晶體實質上彼此耦合及 耦合至該第一控制電路中之至少一 PM0S電晶體，及其 中耦合至各別輸入端之至少一 NMOS電晶體實質上彼 此耦合及耦合至該第二控制電路中之至少一 NMOS電 晶體。 24.如申請專利範圍第20項之主動終止電路，其中該第一控 制電路中之至少一 PMOS電晶體及耦合至每一輸入端之 至少一 PM0S電晶體各自包括一單一 PM0S電晶體，其中 200301615
    該第二控制電路中之至少一 NMOS電晶體及耦合至每 一輸入端之至少一 NM0S電晶體各自包括一單一 NM0S 電晶體，及其中該第一及該第二阻抗控制信號包括各 別之類比信號。 25. 如申請專利範圍第2 0項之主動終止電路，其中該第一 控制電路中之至少一 PM0S電晶體及耦合至每一輸入端 之至少一 PM0S電晶體各自包括彼此並聯耦合之複數個 PM0S電晶體，其中該第二控制電路中之至少一 NM0S 電晶體及耦合至每一輸入端之至少一 NM0S電晶體各 自包括複數個彼此並聯耦合之NM0S電晶體，及其中該 第一及該第二阻抗控制信號包括以選擇方式使可變數 目之PM0S及NM〇S電晶體轉變為「ON」狀態之各別信 號。 26. 如申請專利範圍第2 0項之主動終止電路，其中： 該第一比較器電路包括一第一差分放大器，用以產 生一對應於該第一反饋信號與該第一參考信號間之差 別之第一比較信號，該第一阻抗控制信號對應於該第 一比較信號；及 該第二比較器電路包括一第二差分放大器，用以產 生一對應於該第二反饋信號與該第二參考信號間之差 別之第一比較信號，該第二阻抗控制信號對應於該第 二比較信號。 27. —種記憶體裝置，包括 一命令解碼器，用以經由外部可存取命令輸入端接 200301615
    收記憶體命令，該命令解碼器產生記憶體控制信號以 響應預定組合之命令信號； 一位址解碼器，用以經由該等外部可存取位址輸入 端接收位址，該位址解碼器產生列與行定址信號以響 應該等位址信號； 至少一記憶體陣列，該至少一記憶體陣列將資料寫 入對應於位址信號之位置及自此位置讀出資料以響應 於記憶體控制信號； 一資料路徑，其延伸於複數個外部可存取資料匯流 排終端與該記憶體陣列之間，用以將資料信號耦合至 該記憶體陣列及自該記憶體陣列耦合出來；及 一主動終止電路，用以將複數個外部可存取終端之 輸入阻抗設定為一預定值，該主動終止電路包括： 一第一可控制阻抗裝置，其耦合於一第一供應電 壓與一各別之輸入端之間，該第一可控制阻抗裝置之 阻抗可由一第一阻抗控制信號所控制； 一第二可控制阻抗裝置，其耦合於一第二供應電 壓與一各別之輸入端之間，該第二可控制阻抗裝置之 阻抗可由一第二阻抗控制信號所控制； 一第一控制電路，經耦合以將該第一阻抗控制信號 提供予所有之第一可控制阻抗裝置，該第一控制電路 包括： 一第三可控制阻抗裝置，其耦合於一第三供應電 / 壓與一第一反饋節點之間，該第三可控制阻抗裝置由 200301615
    該第一阻抗控制信號所控制； 一第一預定電阻，其耦合於該第一反饋節點與一 第四供應電壓·之間，該第三可控制阻抗裝置與該第一 預定電阻於該第三與該第四供應電壓之間形成一分壓 器，以於該第一反饋節點產生第一反饋電壓；及 一第一比較器電路，用以將該第一反饋電壓與一 第一參考電壓相比較，該第一比較器電路使該第一阻 抗控制信號改變，以便該第一反饋電壓實質上等於該 第一參考電壓；及 一第二控制電路，經耦合以提供該第二阻抗控制信 號予所有第二可控制阻抗裝置，該第二控制電路包括， 一第二預定電阻，其耦合於一第五供應電壓與一 第二反饋節點之間； 一第四可控制阻抗裝置，其耦合於該第二反饋節 點與一第六供應電壓之間，該第四可控制阻抗裝置由 該第二阻抗控制信號所控制，該第二預定電阻與該第 四可控制阻抗裝置於該第五與該第六供應電壓之間形 成一分壓器，以於該第二反饋節點處產生一第二反饋 電壓；及 一第二比較器電路，用以將該第二反饋電壓與一 第二參考電壓相比較，該第二比較器電路使該第二阻 抗控制信號改變，以便該第二反饋電壓實質上等於該 第二參考電壓。 28.如申請專利範圍第2 7項之記憶體裝置，其中命令及位 -10- 200301615
    址信號係以一包含命令信號及位址信號二者之封包型 式耦合至記憶體裝置。 29. 如申請專利範圍第2 7項之記憶體裝置.，其中第一、第 三及第五供應電壓包括一電源供應電壓，及其中第二 、第四、及第六供應電壓包括接地電位。 30. 如申請專利範圍第2 9項之記憶體裝置，其中該第一及 該第二參考電壓包括二分之一電源供應電壓。 31. 如申請專利範圍第27項之記憶體裝置，其中該第一可 控制阻抗裝置及該第三可控制阻抗裝置包括相同之可 控制阻抗裝置。 32. 如申請專利範圍第3 1項之記憶體裝置，其1中該第一可 控制阻抗裝置及該第三可控制阻抗裝置包括相同之 iMOSFET電晶體。 33. 如申請專利範圍第2 7項之記憶體裝置，其中該第二可 控制阻抗裝置及該第四可控制阻抗裝置包括相同之可 控制阻抗裝置。 34. 如申請專利範圍第3 3項之記憶體裝置，其中該第一可 控制阻抗裝置及該第三可控制阻抗裝置包括相同之 M0SFET電晶體。 35. 如申請專利範圍第2 7項之記憶體裝置，其中： 第一比較器電路，包括一第一差分放大器，用以產 生一對應於該第一反饋信號與該第一參考信號間之差 別之第一比較信號，該第一阻抗控制信號對應於該第 一比較信號；及 200301615
    該第二比較器電路包括一第二差分 生一對應於該第二反饋信號與該第二 別之第一比較信號，該第二阻抗控制 二比較信號。 36. 如申請專利範圍第2 7項之記憶體裝置 控制阻抗裝置及該第三可控制阻抗裝 並聯耦合之複數個MOSFET電晶體，及 控制信號以選擇方式使每一組複數個 中之可變數目之MQSFET電晶體轉變為 37. 如申請專利範圍第2 7項之記憶體裝置 置包括一動態隨機存取記憶體。 38. 如申請專利範圍第2 7項之記憶體裝置 機存取記憶體包括一同步動態隨機存ί 39. 如申請專利範圍第2 7項之記憶體裝置 阻抗裝置包括各別之電壓控制阻抗裝： 40. —種記一器裝置，包括： 一命令解碼器，其經由外部可存取 收記憶體命令信號，該命令解碼器產 號以響應預定組合之命令信號； 一位址解碼器，其經由該等外部可 而接收位址信號，該位址解碼器產生 以響應該等位址信號； 至少一記憶體陣列，該記憶體陣列 於位址信號之位置及自此位置將資料 放大器，用以產 參考信號間之差 信號對應於該第 ，其中該第一可 置各自包括彼此 其中該第一阻抗 MOSFET電晶體 「〇N」狀態。 ，其中記憶體裝 ，其中該動態隨 [又記憶體。 ，其中該可控制 E ° 命令輸入端而接 生記憶體控制信 存取位址輸入端 列及行定位信號 將資料寫入對應 讀出以響應該等 -12- 200301615
    記憶體控制信號； 一資料路徑，其延伸於複數個外部可存取資料匯流 排終端與該記憶體陣列之間，用以將資料信號耦合至 記憶體陣列及自該記憶體陣列耦合出來；及 一主動終止電路，用以將複數個外部可存取終端設 定為一預定值，該主動終止電路包括： 至少一 PMOS電晶體，其耦合於一第一供應電壓與 一各別輸入端之間，該至少一 PMOS電晶體之阻抗由第 一阻抗控制信號所控制； 至少一 NMOS電晶體，其耦合於一第二供應電壓與一 各別輸入端之間，該至少一 NMOS電晶體之阻抗係由一 第二阻抗控制信號所控制； 一第一控制電路，經耦合以將該第一阻抗控制信號 供應至所有PMOS電晶體，該第一控制電路包括： 至少一 PMOS電晶體，其耦合於第一供應電壓與一 第一反饋節點之間，該至少一 PMOS電晶體甴該第一阻 抗控制信號所控制； 一第一預定電阻，其搞合於該第一反饋節點與該 第二供應電壓之間，該至少一 PMOS電晶體與該第一預 定電阻於該第一與該第二供應電壓之間形成一分壓 器，以於該第一反饋節點處產生一第一反饋電壓；及 一第一比較器電路，用以將該第一反饋電壓與一 第一參考電壓相比較，該第一比較器電路使該第一阻 抗控制信號改變以控制該至少一 PMOS電晶體，以便該 -13 - 200301615
    第一反饋電壓實質上等於該第一參考電壓；及 · 一第二控制電路，經耦合以將該第二阻抗控制信號 提供予該至少一 NMOS電晶體，該第二控制電路包括： 一第二預定電阻，其耦合於該第一供應電壓與一 第二反饋節點之間， 至少一 NMOS電晶體，其耦合於第二反饋節點與第 二供應電壓之間，該至少一 NMOS電晶體由該第二阻抗 控制信號所控制，該第二預定電阻與該至少一 NMOS 電晶體於該第一與該第二供應電壓之間形成一分壓 器，以於該第二反饋節點處產生一第二反饋電壓；及 一第二比較器電路，用以將該第二反饋電壓與一 第二參考電壓相比較，該第二比較器電路使該第二阻 抗控制信號改變以控制該至少一 PM0S電晶體之阻 抗，以便該第二反饋電壓實質上等於該第二參考電壓。 41. 如申請專利範圍第40項之記憶體裝置，其中命令及位 址信號係以一包含命令以及位址信號二者之封包型式 耦合至記憶體裝置。 42. 如申請專利範圍第40項之記憶體裝置，其中該第一供 應電壓包括一電源供應電壓，及其中該第二供應電壓 包括接地電位。 43. 如申請專利範圍第42項之記憶體裝置，其中該第一及 該第二參考電壓包括二分之一電源供應電壓。 44. 如申請專利範圍第40項之記憶體裝置，其中耦合至各 別輸入端之至少一 PM0S電晶體實質上彼此耦合及耦合 -14- 200301615
    至該第一控制電路中之至少一 PMOS電晶體，及其中耦 合至各別輸入端之至少一 NM0S電晶體實質上彼此耦 合及耦合至該第二控制電路中之至少一 NM0S電晶體。 45. 如申請專利範圍第40項之記憶體裝置，其中該第一控 制電路中之至少一 PM0S電晶體及耦合至每一輸入端之 至少一 PM0S電晶體各自包括一單一 PM0S電晶體，其中 該第二控制電路中之至少一 NM0S電晶體及耦合至每 一輸入端之至少一 NM0S電晶體各自包括一單一 NM0S 電晶體，及其中該第一及該第二阻抗控制信號包括各 別之類比信號。 46. V申請專利範圍第40項之記憶體裝置，其中該第一控 制電路中之至少一 PM0S電晶體及耦合至每一輸入端之 至少一 PM0S電晶體各自包括彼此並聯耦合之複數個 PM0S電晶體，其中該第二控制電路中之至少一 NM0S 電晶體及耦合至每一輸入端之至少一 NM0S電晶體各 自包括彼此並聯耦合之複數個NM0S電晶體，及其中該 第一及該第二阻抗控制信號包括以選擇方式使可變數 目之PM0S及NM0S電晶體轉變為「ON」狀態之各別信 號。 47·如申請專利範圍第40項之記憶體裝置，其中： 第一比較器電路包括一第一差分放大器，用以產生 一對應於該第一反饋信號與該第一參考信號之間之差 別之第一比較信號，該第一阻抗控制信號對應於該第 一比較信號；及 -15 - 200301615
    第二比較器電路包括一第二差分放大器，用以產生 一對應於該第二反饋信號與該第二參考信號之間之差 別之第一比較信號，該第二阻抗控制信號對應於該第 二比較信號。 48. 如申請專利範圍第40項之記憶體裝置，其中該記憶體 裝置包括一動態隨機存取記憶體。 49. 如申請專利範圍第4 8項之記憶體裝置，其中該動態隨 機存取記憶體包括一同步動態隨機存取記憶體。 50. —種電腦系統，包括： 一積體電路處理器，其具有耦合至一處理器匯流排 之複數個外部可存取終端； 一輸入裝置，其經由適合使資料進入電腦系統之處 理器匯流排而被耦合至該處理器； 一輸出裝置，其經由適合使資料自電腦系統輸出之 處理器匯流排而耦合至該處理器；及 一積體電路記憶體裝置，其具有耦合至一處理器匯 流排之複數個外部可存取終端；及 一主動終止電路，經耦合至少若干外部可存取終 端，該主動終止電路包括： 一第一可控制阻抗裝置，其耦合於一第一供應電 壓與一各別之外部可存取終端之間，該第一可控制阻 抗裝置之阻抗由一第一阻抗控制信號所控制； 一第二可控制阻抗裝置，其耦合於一第二供應電 壓與一各別之外部可存取終端之間，該第二可控制阻 -16- 200301615
    抗裝置之阻抗由一第二阻抗控制信號所控制； 一第一控制電路，經搞合以將該第一阻抗控制信號 提供予所有第一可控制阻抗裝置，該第一控制電路包 括： 一第三可控制阻抗裝置，其耦合於一第三供應電 壓與一第一反饋節點之間，該第三可控制阻抗裝置之 阻抗由該第一阻抗控制信號所控制； 一第一預定電阻，其耦合於該第一反饋節點與該 第四供應電壓之間，該第三可控制阻抗裝置與該第一 預定電阻於該第三與該第四供應電壓之間形成一分壓 器，以於該第一反饋節點處產生一第一反饋電壓；及 一第一比較器電路，用以將該第一反饋電壓與該 第一參考電壓相比較，該第一比較器電路使該第一阻 抗控制信號改變，以便該第一反饋電壓實質上等於該 第一參考電壓；及 一第二控制電路，經耦合以將該第二阻抗控制信號 提供予所有第二可控制阻抗裝置，該第二控制電路包 括： 一第二預定電阻，其耦合至一第五供應電壓與該 第二反饋節點之間， 一第四可控制阻抗裝置，其耦合於該第二反饋節 點與一第六供應電壓之間，該第四可控制阻抗裝置之 阻抗由該第二阻抗控制信號控制，該第二預定電阻與 該第四可控制阻抗裝置於該第五與該第六供應電壓之 -17 - 200301615
    間形成一分壓器，以於該第二反饋節點處產生一第二 反饋電壓；及 一第二比較器電路，用以將該第二反饋電壓與一 第二參考電壓相比較，以使該第二阻抗控制信號改 變，以便該第二反饋電壓實質上等於該第二參考電壓。 51. 如申請專利範圍第5 0項之電腦系統，其中命令及位址 信號係以一包含命令信號及位址信號二者之信息包型 式耦合至該記憶體裝置。 52. 如申請專利範圍第5 0項之電腦系統，其中第一、第三 及第五供應電壓包括一電源供應電壓，及其中第二、 第四、及第六供應電壓包括接地電位。 53. 如申請專利範圍第5 0項之電腦系統，其中該第一及該 第二參考電壓包括二分之一電源供應電壓。 54. 如申請專利範圍第5 0項之電腦系統，其中該第一可控 制阻抗裝置及該第三可控制阻抗裝置包括相同之可控 制阻抗裝置。 55. 如申請專利範圍第5 4項之電腦系統，其中該第一可控 制阻抗裝置及該第三可控制阻抗裝置包括相同之 MOSFET電晶體。 56. 如申請專利範圍第5 0項之電腦系統，其中該第二可控 制阻抗裝置及該第四可控制阻抗裝置包括相同之可控 制阻抗裝置。 57. 如申請專利範圍第5 6項之電腦系統，其中該第一可控 制阻抗裝置及該第三可控制阻抗裝置包括相同之 -18 - 200301615
    MOSFET電晶體。 58. 如申請專利範圍第50項之電腦系統，其中： 第一比較器電路包括一第一差分放大器，用以產生 一對應於該第一反饋信號與該第一參考信號間之差別 之生第一比較信號，該第一阻抗控制信號對應於該第 一比較信號；及 第二比較器電路包括一第二差分放大器，用以產生 對應於該第二反饋信號與該第二參考信號間之差別之 第一比較信號，該第二阻抗控制信號對應於該第二比 較信號。 59. 如申請專利範圍第5 0項之電腦系統，其中該第一可控 制阻抗裝置及該第三可控制阻抗裝置各自包括複數個 彼此並聯耦合之複數個Μ〇S F ΕΤ電晶體，及其中該第一 阻抗控制信號以選擇方式使每一組複數個MOSFET電 晶體中之可變數目之MOSFET電晶體轉變為「〇N」狀態 ，以改變該第一及該第三可控制阻抗裝置之阻抗。 60. 如申請專利範圍弟5 0項之電腦系統’其中該1己憶體裝 置包括一動態隨機存取記憶體。 61·如申請專利範圍第5 0項之電腦系統，其中該動態隨機 存取記憶體包括一同步動態隨機存取記憶體。 62·如申請專利範圍第5 0項之電腦系統，其中該可控制阻 抗裝置包括各別之電壓控制阻抗裝置。 63. —種用於控制積體電路之複數個輸入端之阻抗之方法 ，該方法包括： -19- 200301615
    將一第一可變阻抗裝置之阻抗與一預定阻抗相比 較； 將每一輸入端耦合至一各別之第二可變阻抗裝置； 及 根據此比較，調整該第一可變阻抗裝置及每一第二 可變阻抗裝置之阻抗。 64. 如申請專利範圍第6 3項之方法，尚包括： 將該第三可變阻抗裝置之阻抗與一第二預定阻抗相 比較； 將每一輸入端耦合至一各別之第四可變阻抗裝置； 及 根據此比較，調整該第三可變阻抗裝置及每一第四 可變阻抗裝置二者之阻抗。 65. 如申請專利範圍第6 3項之方法，其中將一第一可變阻 抗裝置之阻抗與一預定阻抗相比較之動作包括於一對 參考電壓之間將該第一可變阻抗裝置與該預定阻抗彼 此事聯耦合，以於該第一可變阻抗裝置與該預定阻抗 間之一節點處提供一反饋電壓。 66. 如申請專利範圍第6 5項之方法，其中將該第一可變阻 抗裝置及每一第二可變阻抗裝置二者之阻抗調整之動 作包括： 將該反饋電壓與一參考電壓相比較； 如果該反饋電壓大於該參考電壓，則以第一方向調 整該第一可變阻抗裝置及每一第二可變阻抗裝置二者 -20- 200301615
    之阻抗；及 如果該反饋電壓小於該參考電壓，則以相反於該第 一方向之一第二方向調整該第一可變阻抗裝置及每一 第二可變阻抗裝置二者之阻抗。 67. 如申請專利範圍第6 3項之方法，其中該第一可變阻抗 裝置及該第二可變阻抗裝置各自包括彼此並聯耦合之 複數個固定阻抗裝置，及其中調整該第一可變阻抗裝 置及每一第二可變阻抗裝置二者之阻抗之動作包括改 變彼此並聯耦合之固定阻抗裝置之數目。 68. 如申請專利範圍第6 3項之方法，其中該第一可變阻抗 裝置及該第二可變阻抗裝置包括複數個彼此並聯耦合 之可切換型阻抗裝置，每一可切換型阻抗裝置均具有 低阻抗狀態及高阻抗狀態，及其中調整該第一可變阻 抗裝置及每一第二可變阻抗裝置包括改變具有低阻抗 狀態之可交換阻抗裝置之數目。 69. 如申請專利範圍第6 3項之方法，其中該第一可變阻抗 裝置及該第二可變阻抗裝置各自包括連續性可變阻抗 裝置，及其中調整該第一可變阻抗裝置及該第二可變 阻抗裝置二者之阻抗之動作包括以連續方式改變該等 連續性可變阻抗裝置之阻抗。 70. —種於記憶體裝置中控制複數個外部可存取輸入端之 輸入阻抗之方法，此方法包括： 將該第一及該第二可變阻抗裝置搞合至複數個外部 可存取輸入端； -21 - 200301615
    將該等第一可變阻抗裝置中之一裝置之阻抗與該第 一預定阻抗相比較； 產生一對應於該第一可變阻抗裝置之阻抗與該第一 預定阻抗間之比較之第一反饋信號； 將該第二可變阻抗裝置之阻抗與一第二預定阻抗相 比較； 產生一對應於該第二可變阻抗裝置之阻抗與該第二 預定阻抗間之比較之第二反饋信號； 調整所有第一可變阻抗裝置之阻抗，以其當作該第 一反饋信號之一函數而調整；及 調整所有第二可變阻抗裝置之阻抗，以其當作該第 二反饋信號之一函數而調整。 71.如申請專利範圍第70項之方法，其中調整所有第一可 變阻抗裝置之阻抗以其當作該第一反饋信號之一函數 而調整及調整所有第二可變阻抗裝置以其當作第二反 饋信號之一函數而調整之動作包括： 將該第一反饋信號之數值與一第一參考電壓相比 較； 如果該第一反饋信號之數值大於該第一參考電壓， 則以一第一方向改變該第一可變阻抗裝置之阻抗； 如果該第一反饋信號之數值小於該第一參考電壓， 則以不同於該第一方向之一第二方向改變該第一可變 阻抗裝置之阻抗； 將該第二反饋信號之數值與一第二參考電壓相比 -22- 200301615
    較； 如果該第二反饋信號之數值大於該第二參考電壓， 則以一第一方向改變該第二可變阻抗裝置之阻抗；及 如果該第二反饋信號之數值小於該第二參考電壓， 則以不同於該第一方向之一第二方向改變該第二可變 阻抗裝置之阻抗。 72. 如申請專利範圍第7 0項之方法，其中該等可變阻抗裝 置各自包括彼此並聯耦合之複數個固定阻抗裝置，及 其中調整該等可變阻抗裝置之阻抗之動作包括改變彼 此並聯耦合之固定阻抗裝置之數目。 73. 如申請專利範圍第70項之方法，其中該等可變阻抗裝 置各自包括彼此並聯之複數個可切換型阻抗裝置，每 一可切換型阻抗裝置具有一低阻抗狀態及一高阻抗狀 態，及其中調整可變阻抗裝置之阻抗之動作包括改變 具有低阻抗狀態之可切換型阻抗裝置之數目。 74. 如申請專利範圍第7 0項之方法，其中該等可變阻抗裝 置各自包括一連續性可變阻抗裝置，及其中調整該等 可變阻抗裝置之阻抗之動作包括以連續方式改變該連 續性可變阻抗裝置之阻抗。 -23 -
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