SU1388851A1 - Устройство дл умножени комплексных чисел - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в процессорах быстрого преобразовани  Фурье и цифровых фильтрах. Цель изобретени  - повышение быстродействи . Устройство содержит счетчик 1, элемент ИЛИ-НЕ 2, элемент ИЛИ 3, регистры 4,5 и 6, триггер 7, регистры 8 и 9, триггер 10, регистр 11, дешифраторы 12,13 и 14, элементы ИЛИ 15, 16, 17,,18, коммутаторы 19, 20, 21 и 22, сумматорьг-вычитатели 23 и 24, регистр 25, триггеры 26 и 27, 1, 33 е сл lA

Description

гистр 28, сумматоры-вычитатели 29 и 30, регистры 31 и 32. Счетчик 1, элементы 2, И1Ш 3 образуют блок 33 управлени . Операци  умножени  в устройстве выполн етс  по модифицированному алгоритму Бута, который предусматривает посто нный сдвиг вправо на два разр да при одновременном анализе трех -разр дов множител . 1 ил., 1 табл.

1

Изобретение относитс  к вычисли- тельной технике и может быть использовано в процессорах быстрого преобразовани  Фурье и цифровых фильтрах.

Цель изобретени  - повышение быстродействи .

На чертеже представлена функциональна  схема предл;агаемого устройства дл  умножени  комплексных чисел.

Устройство содержит счетчик 1, элемент ИЛИ-НЕ 2, элемент ИЛИ 3, входные регистры 4-6, триггер 7,входные регистры 8 и 9, триггер 10,входной регистр JJ, дешифраторы 12, 13 и 14, элементы ШШ J5 -J8, коммутаторы 19-22, сумматорЬ Г-вычитатели 23 и 24., промежуточный регистр 25, триг - геры 26 и 27, промежуточный ре- гистр 28, сумматоры-вычитатели 29 и 30, промежуточные регистры 3J и 32.

При этом совокупность счетчика J, элемента ИЛИ-НЕ 2 к элемента ИЛИ 3 образуют блок 33 управлени , содержа™ щий вход 34 действительной части первого числа (КеА), вход1з1 35 и 36 четных и нечетных разр дов действительной части второго числа (КеВ), входы 37 и 38 четных и нечетных разр дов мнимой части второго числа (linB), вход 39 мнимой части первого числа (imA), вход 40 нача.пьной установки, вход 4J тактовых импушьсов, вход 42 записи, выходы 43 и 44.

Устройство работает следующим образом .

В исходном состо нии поступление тактовых импульсов через элемен т ИЛИ-НЕ 2 блокируетс  сигналом переполнени  (лог. М) счетчика 1. Этим же сигналом регистры 5,6,8 и 9 устанавливаютс  в режим параллельной записи . Перед началом умножени  действительна  ReA и мнима  ImA части первого комплексного числа в дополнительном коде поступают соответственно на входы 34 и 39 устройства, а действительна  ReB и мнима  ЬпВ части второго комплексного числа в до-

полнительном коде поступают соответственно на входы 35-38 устройства. Сигналом записи, поступившим с входа 42, информаци  с входов 34-39 уст ройства записываетс  в регистры 4

(ReA), 5 (четные разр ды НеВ), 6 (нечетные разр ды ReB), В(четные разр ды ImB), 9(нечетные разр ды ЬпВ) и 11 (imA). Этим же сигналом триггеры 7 и 10 устанавливаютс  в нуль. Сигналом начальной установки (импульс положительной пол рности), поступившим со входа 40, регистры 25, 28, 31 и 32, триггеры 26 и 27 устанавливаютс  в нуль, а счетчик 1 записываетс 

, п

числом к (К 5где п - разр дность действительной или мнимой части второго числа), определ ющее количество выполн емых итераций. Сигнал

лог. О с вьпсода переполнени  счетчика 1 устанавливает регистры 5,6,8 и 9 в режим сдвига информации в сторону младших разр дов. По окончании сигнала начальной установки разре-г

шаетс  поступление тактовых импульсов с входа 4J через элемент 2

Операци  умножени  в устройстве вьшолн етс  по модифицированному алгоритму Бута, которьй предусматривает посто нный сдвиг вправо на два

разр да при одновременном анализе трех разр дов множител . Все возможные комбинации анализируемых разр дов в J-M такте и виды выполн емых при этом операций приведены в таблице.

Рассмотрим работу устройства в

J-M такте

(j J,..., ( + 1)

Информаци  с выходов шадших разг р дов регистров 5 и 6 и триггера 7 поступает на входы дешифратора 12, а информаци  с выходов младших разр  дов регистров 8 и 9 и триггера JO на входы дешифратора 13.

В зависимости от информации на входах дешифраторов 12 и 13 на их выходах устанавливаютс  коды:

00- на входах или 000, или llJj 10 - на входах или 001, или 010,

или 101, или 110;

01- на входах или 011, или 100. Информаци  с выхода дешифратора J 2

управл ет коммутаторами 19 и 22, а информаци  с выхода дешифратора 14 . управл ет коммутаторами 20 и 21 сле- дуюш,им образом:

00 выходы коммутаторов в нуле; 10 - на входах коммутаторов информаци  с первых входов;

01- на выходах коммутаторов информаци  с вторых входов.

На выходах коммутаторов 19-22 формируютс  j-e частичные произведени  дл  получени  произведений соответственно ReA-ReB; ImA-lmB; HeA-ImB; и ImA ReB. Старшие из трех анализируемых в J-M такте разр дов множителей ReB и ImB поступают на вход дешифратора 13 и устанавливают его выходы в положение или 1000 (на выходах 00), или 0100 (на входах 01), или 0010 (на входах 10), или 0001 (на вхо-. ; дах 11). Информаци  с выходов злемен- тов ИЛИ 15 и 18 поступает на управл ющие входы соответственно сумматоров- вычитателей 23 и 24 и задает один из режимов работы: суммирование, когда на управл ющем входе лог.О, или вычитание , когда на управл ющем входе лог. 1. На выходах сумматоров-вычи- тателей 23 и 24 получаем J-e частичные произведени  комплексного умноже- НИН соответственно действительной (ВёА ВеВ-ImA-ImB) и мнимой (ВеД-ЬпБ + + 11пА ВеВ частей. :

Информаци  с выходов триггеров 26 и 27 управл ет режимами работы соответственно сумматоров-вычитателей 2 и 30 следующим образом: лог.О - сум мирование; лог. 1 - вычитание.

Содержимое работы 25 (j-J)-e частичное произведение действительной части комплексного умножени  поступа ет на вход сумматора-вычитател  29, где оно суммируетс  или вычитаетс  . из содержимого регистра 31, сдвинуто

го вправо на два разр да. Аналогично выполн ютс  операции на сумматоретвы- читателе 30.

По каждому тактовому импульсу производитс  запись информации в регистры 25, 28, 3J и 32, в триггеры 7, 10, 26 и 27, сдвиг информации на один разр д вправо в регистрах 5,6,8 и 9, а также уменьшение содержимого счетчика 1 на единицу.

После (-2 +1 )-го тактового импульс

на выходе счетчика 1 получаем лог.1 котора  блокирует поступление тактовых импульсов через элемент ИЛИ-НЕ 2 и процесс умножени  на этом заканчиваетс . Результат комплексного умножени  получаетс  на выходах 43 (действительна  часть) и 44 (мнима  часть).

Врем  умножени  комплексных чисел в устройстве равно:

т (-|-+J)(tp, +

о

+ t

рмула изоб

р е т

ком

и  

е н

5 о ,

5

0

Устройство дл  умножени  комплексных чисел, содержащее шесть входных регистров, четыре промежуточных регистра , первый дешифратор, первый и второй коммутаторы и блок управлени , причем информационный вход первого входного регистра соединен с входом действительной части первого числа устройства, информационный вход вто рого входного регистра соединен с входом четных разр дов действительной части второго числа устройства, информационный вход третьего входного регистра соединен с входом нечетных разр дов действительной части второго числа устройства, информационный вход четвертого входного регистра соединен с входом четных разр дов мнимой части второго числа устройства, информационный вход п того входного регистра соединен с входом нечетных разр дов мнимой части второго числа устройства, информационный вход шестого входного регистра соединен с входом мнимой части первого числа устройства, первый информационный вход первого коммутатора соединеи с первым информационным входом второго коммутатора и выходом первого входного регистра, выход младшего разр да третьего входного

регистра соединен с первым входом первого дешифратора, второй вход ко торого соединен с выходом младшего разр да п того входного регистра,тактовые входы первого и шестого вход- ньгх регистров соединены с первым выходом , блока управлени , второй выход которого соединен с тактовыми входами второго, третьего, четвертого и п того входных регистров, третий выход блока управлени  соединен с такто выми входами первого и второго промежуточных регистров, четвертый выход блока управлени  подключен к обнул ющим входам третьего и четвертого промежуточных регистров, выходы которых  вл ютс  выходами устройства, о т личающеес  тем, что, с целью повьш ени  быстродействи , в устройство введены два дешифратора, два коммутатора, четыре сумматора- вычитател , четыре элемента ИЛИ и четыре триггера, а блок управлени  содержит счетчик, элемент ИЛИ-НЕ и элемент ИЛИ, при этом первые информационные входы третьего и четвертого коммутаторов соединены с выходом шестого входаого регистра, выход первого входного регистра со сдвигом на один разр д в сторону старших разр дов соединен с вторыми информационными входами первого и второго коммутаторов , выход шестого входного регистра со сдвигом на один разр д в сторону старших разр дов соединен с вторыми информационными -входами третьего и четвертого коммутаторов, выходы Первого и третьего коммутаторов и выходы второго и четвертого коммутаторов соединены с информационными входами соответственно первого и второго сумматоров-вычитателей, выходы которых соединены с информационными входами первого и второх о промежуточных регистров, выходы которых соединены с первыми информационными входами соответственно третьего и четвертого сумматоров-вычитателей, выходы которых соединены с входами соответственно третьего и четвертого промежуточных регистров, выходы которых со сдвигом на два разр да в сторону младших разр дов соединены с вторыми информационными входа:ми соответственно третьего и четвертого сумматоров- вычитателей, входы второго дешифратора соединены с выходами 1 4ладших разр дов третьего и второго входных ре-

5

0

5

0

5

0

5

0

5

гистров и вькодом первого триггера, входы третьего дешифратора соединены с выходами младших разр дов п того и четвертого входнь1х регистров и выходом второго триггера, выходы второго и третьего дешифраторов соединены с управл ющими входами соответственно первого, четвертого и второго,третьего коммутаторов, выход первого эле мента ИЛИ соединен с входом управлени  режимом первого сумматора-вычита- тел , выходы второго и третьего элементов ИЛИ соединены с информационными входами соответственно третьего и четвертого триггеров, выход четвертого элемента ИЛИ соединен с входом, управлени  режимом второго сумматора- вычитател , первый выход первого дешифратора соединен с первым входом первого элемента ИЛИ, второй выход первого дешифратора соединен с первыми входами третьего и четвертого элементов ИЛИ, третий выход первого дешифратора соединен с первым входом второго и вторым входом четвертого элементов ИЛИ, четвертьй выход первого дешифратора соединен с вторыми входами первого, второго и третьего элементов ИЛИ, выходы третьего и четвертого триггеров соединены с входами управлени  режимом соответствующих сумматоров-вычитателей, первый,второй и третий входы блока управлени  соединены соответственно с входами начальной установки тактовых импульсов и записи устройства, вход разрешени  записи счетчика блока управлени  соединен с первым входом и четвертым выходом блока управлени , первым входом элемента ИЛИ-НЕ блока управлени  и входами обнулени  первого и второго промежуточных регистров, второй вход блока управлени  соединен с вторым входом элемента ШШ-НЕ блока управлени , выход которого соеди нен со счетным входом счетчика блока управлени , первым входом элемента ИЛИ блока управлени , третьим выходом блока управлени  и подключен к тактовым входам третьего и четвертр- го триггеров и третьего и четвертого промежуточных регистров, второй вход элемента ИЛИ блока управлени  подключен к третьему входу и первому выходу блока управлени  и соединен с входами обнулени  первого и второго триггеров, выход элемента ИЛИ блока управлени  подключен к второму выходу блока управлени  и соединен с тактовыми входами первого и второго триггеров, третий вход элемента ИЛИ-НЕ блока управлени  подключен к выходу переполнени  счетчика блока управлени  и п тому выходу блока управлени  и соединен с входами управРазр ды множител 

n-2(j-l)- rn-2(j-l) nr-2(j-l)+J

О О О О

О О 1 J

О J 1

лени  записью-сдвигом второго,третьего , четвертого и п того входных регистров , информационные входы первого и второго триггеров соединены с выходами младших разр дов соответственно третьего и п того входнь х регистров . I:

Операци 

. Прибавление нул 

Прибавление множимого

Прибавление множимого

Прибавление удвоенного множимого

Вычитание удвоенного множимого

Вычитание множимого Вычитание множимого Вычитание нул 

Claims (1)

1. Формула изобретения

   Устройство для умножения комплексных чисел, содержащее шесть входных регистров, четыре промежуточных регистра, первый дешифратор, первый и второй коммутаторы и блок управления, причем информационный вход первого входного регистра соединен с входом действительной части первого числа устройства, информационный вход вто? рого входного регистра соединен с входом четных разрядов действительной части второго числа устройства, информационный вход третьего входного регистра соединен с входом нечетных разрядов действительной части второго числа устройства, информационный вход четвертого входного регистра соединен с входом четных разрядов мнимой части второго числа устройства, информационный вход пятого входного регистра соединен с входом нечетных разрядов мнимой части второго числа устройства, информационный вход шестого входного регистра соединен с входом мнимой части первого числа устройства, первый информационный вход первого коммутатора соединен с первым информационным входом второго коммутатора и выходом первого входного регистра, выход младшего разряда третьего входного регистра соединен с первым входом первого дешифратора, второй вход которого соединен с выходом младшего разряда пятого входного регистра,так- $ товые входы первого и шестого входных регистров соединены с первым выходом, блока управления, второй выход которого соединен с тактовыми входами второго, третьего, четвертого и ю пятого входных регистров, третий выход блока управления соединен с тактовыми входами первого и второго промежуточных регистров, четвертый выход блока управления подключен к обнуляю-5 щим входам третьего и четвертого промежуточных регистров, выходы которых являются выходами устройства, отличающее ся тем, что, с целью повышения быстродействия, в 20 устройство введены два дешифратора, два коммутатора, четыре сумматоравычитателя, четыре элемента ИЛИ и четыре триггера, а блок управления содержит счетчик, элемент ИЛИ-HE и эле-25 мент ИЛИ, при этом первые информационные входы третьего и четвертого коммутаторов соединены с выходом шестого входного регистра, выход первого входного регистра со сдвигом на 39 один разряд в сторону старших разрядов соединен с вторыми информационными входами первого и второго коммутаторов, выход шестого входного регистра со сдвигом на один: разряд в сто—

   35 рону старших разрядов соединен с вторыми информационными входами третьего и четвертого коммутаторов, выходы Первого и третьего коммутаторов и выходы второго и четвертого коммутато- дд ров соединены с информационными входами соответственно первого и второго сумматоров-вычитателей, выходы которых соединены с информационными входами первого и второго промежуточных регистров, выходы которых соединены с первыми информационными входами соответственно третьего и четвертого сумматоров-вычитателей, выходы которых соединены с входами соответственно третьего и четвертого промежуточных регистров, выходы которых со сдвигом на два разряда в сторону младших разрядов соединены с вторыми информационными входами соответственно третьего и четвертого сумматоров- ^5 вычитателей, входы второго дешифратора соединены с выходами младших разрядов третьего и второго входных ре гистров и выходом первого триггера, входы третьего дешифратора соединены с выходами младших разрядов пятого и четвертого входных регистров и выходом второго триггера, выходы второго и третьего дешифраторов соединены с управляющими входами соответственно первого, четвертого и второго,третьего коммутаторов, выход первого элемента ИЛИ соединен с входом управления режимом первого сумматора-вычитателя, выходы второго и третьего элементов ИЛИ соединены с информационными входами соответственно третьего и четвертого триггеров, выход четвертого элемента ИЛИ соединен с входом управления режимом второго сумматоравычитателя, первый выход первого дешифратора соединен с первым входом первого элемента ИЛИ, второй выход первого дешифратора соединен с первыми входами третьего и четвертого элементов ИЛИ, третий выход первого дешифратора соединен с первым входом второго и вторым входом четвертого элементов ИЛИ, четвертый выход первого дешифратора соединен с вторыми входами первого, второго' и третьего элементов ИЛИ, выходы третьего и четвертого триггеров соединены с входами управления режимом соответствующих сумматоров-вычитателей, первый,второй и третий входы блока управления соединены соответственно с входами начальной установки тактовых импульсов и записи устройства, вход разрешения записи счетчика блока управления соединен с первым входом и четвертым выходом блока управления, первым входом элемента ИЛИ-НЕ блока управления и входами обнуления первого и второго промежуточных регистров, второй вход блока управления соединен с вторым входом элемента ИЛИ-HE блока управления,' выход которого соединен со счетным входом счетчика блока управления, первым входом элемента ИЛИ блока управления, третьим выходом блока управления и подключен к тактовым входам третьего и четвертрго триггеров и третьего и четвертого промежуточных регистров, второй вход элемента ИЛИ блока управления подключен к третьему входу и первому выходу блока управления и соединен с входами обнуления первого и второго триггеров, выход элемента ИЛИ блока управления подключен к второму выхо7 1388851 ду блока управления и соединен с тактовыми входами первого и второго триггеров, третий вход элемента ИЛИ-HE блока управления подключен к выходу переполнения счетчика блока управления и пятому выходу блока управления и соединен с входами управ ления записью-сдвигом второго,третьего, четвертого и пятого входных регистров, информационные входы первого и второго триггеров соединены с выходами младших разрядов соответственно третьего и пятого входных регистров .

   Разряды множителя n-2(j-l)-l )+1

   Операция о

   о о о о о о

   о

   О . Прибавление нуля

   I Прибавление множимого

   О Прибавление множимого

   1 Прибавление удвоенного множимого

   О Вычитание удвоенного множимого

   1 Вычитание множимого

   О Вычитание множимого

   1 Вычитание нуля