SU1297034A1 - Устройство дл умножени комплексных чисел - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  процессоров быстрого преобразовани  Фурье, цифровых фильтров, вычислительных машин с комплексной арифметикой, решени  систем линейных алгебраических уравнений. Изобретение позвол ет работать с числами в дополнительном коде, за счет чего расшир ютс  функциональные возможности устройства. Устройство содержит входные регистры 1-4, сумматоры 5 и 6, группу из п дешифраторов 7, где п - разр дность действительной (мнимой) части множител , две группы по п коммутаторов % и 9, элементы ИЛИ 10 и 11, мн о говходо вые сумматоры 12 и 13, регистры 14 и 15 результата. Коммутаторы 8 и 9 групп состо т из наборов двухвходовых элементов И, объединенных элементом ИЛИ. 1 ил. с S (Л

Description

Изобретение относитс  к вычислительной технике и может быть использовано дл  построени  процессоров быстрого преобразовани  Фурье, цифровых фильтров, вычислительных машин с комплексной арифметикой решени  систем линейных алгебраических уравнений .

Цель изобретени  - расширение функциональных возможностей за счет умножени  комплексных чисел, представленных в дополнительном коде.

На чертеже приведена функциональна  схема устройства.

Устройство содержит четыре входных регистра 1-А, два сумматора 5 и 6, группу дешифраторов 7, две группы коммутаторов 8 и 9, элементы ИЛИ 10 и 11, два блока 12 и 13 суммировани  частичных произведений, два регистра 14 и 15 результата, входы 16 и 17 действительной и мнимой части множимого, входы 18 и 19 действительной и мнимой части множител , тактовый вход 20, выходы 21 и 22 действительной и мнимой части результата .

Устройство работает следующим образом.

По тактовому импульсу во входные регистры 1 и 2 записываетс  соответственно действительна  ReA и мнима  ImA множимого А, а в входные регистры 3 и 4 - соответственно действительна  ReB и мнима  ImB части множител  В. На сумматоре 5 выполн етс  операци  вычитани  ReA - ImA путем суммировани  дополйительного кода мнимой части ImA с. действительной частью ReA. Дополнительный код мни- мой части ImA образуетс  путем инвертировани  всех разр дов числа с последующим прибавлением единицы к младшему разр ду. На сумматоре 6 выполн етс  суммирование ReA+ImA. На третий, второй и первый информационные входы первого коммутатора 8 поступает информаци  соответственно с инверсных выходов регистра 1, пр мых выходов регистра 2 и инверсных выходов сумматора 5, а на первые, третьи и вторые информационные входы остальных коммутаторов 8, . .., 8, (где п - разр дность входных регистров) из данной группы поступает информаци  соответственно с пр мых выходов регистра 1, инверсных выходов регистра 2 и пр мых выходов сумматора 5.

5

0

5

На второй, первый и третий информационные входы первого комму татора 9, поступает информаци  с инверсных выходов соответственно регистров 2 и

Iи сумматора 6.

На вторые, первые и третьи информационные входы остальных коммутаторов 9, ..., 9 поступает информаци  с пр мых входов соответственно регистров 2 и 1 и сумматора 6. В зависимости от значений разр дов действительной ReB и мнимой ImB частей множител  В на первом, втором и третьем выходах i-ro дешифратора 7 (где i 1,2,..., п) устанавливаютс  коды: 000 (ReBi о; InBi 0), 100 (ReBi 1, InBi 0), 010 (ReBi 0; ItnBi 1), 001 (ReBi 1, ImBi 1).

Информаци  с первого, второго и третьего выходов i-ro дешифратора 7i поступает на первые, вторые и третьи управл ющие- входы коммутаторов 8 и

9и устанавливает их в положение, когда на вьпсод поступает информаци  или с первых (на выходе i-ro дешифратора 7i код 100), или с вторых (на выходе i-ro дешифратора 7i код 010), или с третьих (на выходе i-ro дешифратора 7i код 001) информационных входов, или нули (на выходе i-ro дешифратора 7i код 000).

На выходах первой группы коммутаторов 8 имеют п частичных произведений дл  получени  действительной час- 5 ти произведени . На выходах второй, группы коммутаторов 9 - п частичных произведений дл  получени  мнимой части произведени .

Информаци  с выхода элемента ИЛИ

10и с вторых выходов дешифраторе:в

7, , 7f, поступает на входы

разр дов блока 12 суммировани  частичных произведений, веса которых равны весам младших разр дов соответственно первого 8f, второго

п-го 8п коммутаторов.

Информаци  с выхода элемента ИЛИ

IIпоступает на вход разр да блока 13, вес которого равен весу младшего

разр да коммутатора 9,. Информаци , поступивша  на входы блоков 12 и 13, суммируетс  с учетом весов разр дов и следуюпщм тактовым импульсом записываетс  в регистры 14 и 15 результата .

Claims (1)

1. Формула изобретени 

   Устройство дл  умножени  комплексных чисел , содержащее четыре входных

   0

   0

   5

   -2

   5

   регистра, два сумматора, две группы коммутаторов, два блока суммировани  частичных произведений, два регистра результата и группу дешифраторов , причем информационные входы. первого и второго входных регистров  вл ютс  соответственно входами действительной и мнимой-части множимого устройства, информационные входы третьего и четвертого регистров  вл ютс  соответственно входами действительной и мнимой части множител  устройства, тактовый вход устройства соединен с входами синхронизации первого, второго, третьего и четвертого входных регистров результата, выходы первого и второго регистров результата  вл ютс  соответственно вьгходами действительной и мнимой части результата устройства, пр мой выход первого входного регистра соединен с первыми информационными входами первого и второго сумматоров и с первыми информационными входами i-x коммутаторов первой и второй групп (где i 2,3,..,, n,n - разр дность действительной и мнимой частей сомножителей), пр мой выход второго входного регистра соединен с вторым информационным входом второго сумматора и вторыми информационными входами i-x коммутаторов второй группы, третьи информационные входы которых соединены с пр мым выходом второго сумматора, пр мой выход первого сумматора соединен с вторыми информационными входами i-x коммутаторов первой группь, выходы J-X раз р дов (где j 1,2, ... п) третьего и четвертого входных регист ров соединены с первым и вторым входами- j-ro дешифратора группы, первый второй и третий выходы которого соединены с первыми, вторыми и третьими управл ющими входами j -x коммутаторов первой и второй групп, выходы которых соединены соответственно с j-ми информационными входами первого и второго блоков суммировани  частич

   Редактор И.Касарда

   Составитель Н.Маркелова

   Техред М.Ходанич Корректор И.Муска

   Заказ 781/51

   .Тираж 673- Подписное ВНИИ1Ш Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушскц  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г.Ужгород, ул. Проектна , 4

   O

   5

   0

   0

   5

   0

   5

   5

   ных произведении, выходы которых соединены с информационными входами соответственно первого и второ ро- регистров результата, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет умножени  комплексных чисел, представленных в дополнительном коде , в устройство введены nepsbrii и второй элементы ИЛИ, при этом инверсный выход первого входного регистра соединен с первыми информационными входами первых коммутаторов перквой и второй групп, инверсный выход второго входного регистра еоедимен с вторым информационным входом перво-ро сумматора, с третьшли информационными входами i-x коммутаторов перввй группы и вторьм информационным Bxq- дом первого коммутатора второй группы , третий информа1 онный вход которого соединен с инверсным выходом второго сумматора, второй и третий информационные входы первого коммутатора первой группы сое.-.инены соответственно с пр мым выходом второго входного регистра и инверсным вводом первого сумматора, первый и третий выходы первого дешифратора группы соединены соответственно с первыми и -вторьши входами первого и второго элементов ИЛИ, второй выход первого дешифратора группы соединен с третьим входом второго элемента ИЛИ. выход первого элемента ИЛИ соединен с первым информационным входом младшего разр да первого блока суммировани  частичных произведений, второй выход i-ro дешифратора группы соединен с i-M информационным входом младшего разр да первого блока суммировани  частичных произведений, выход второго элемента ИЛИ соединен с первым информационным входом младшего разр да второго блока суммировани  частичных произведений, вход переноса первого блока суммировани  частичных произведений соединен с входом логической единицы устройства.