NO314738B1 - Fremgangsmåte til fremstilling av selvregistrerende ikke- litografiske transistorer med ultrakorte kanallengder - Google Patents
Fremgangsmåte til fremstilling av selvregistrerende ikke- litografiske transistorer med ultrakorte kanallengder Download PDFInfo
- Publication number
- NO314738B1 NO314738B1 NO20015837A NO20015837A NO314738B1 NO 314738 B1 NO314738 B1 NO 314738B1 NO 20015837 A NO20015837 A NO 20015837A NO 20015837 A NO20015837 A NO 20015837A NO 314738 B1 NO314738 B1 NO 314738B1
- Authority
- NO
- Norway
- Prior art keywords
- electrodes
- substrate
- procedure according
- conductive material
- barrier layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims description 64
- 239000000758 substrate Substances 0.000 claims description 43
- 230000004888 barrier function Effects 0.000 claims description 36
- 239000004020 conductor Substances 0.000 claims description 22
- 238000000059 patterning Methods 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 10
- 239000010409 thin film Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 4
- 238000005507 spraying Methods 0.000 claims description 3
- 229920001577 copolymer Polymers 0.000 claims description 2
- 238000005137 deposition process Methods 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 239000011368 organic material Substances 0.000 claims description 2
- 229920000642 polymer Polymers 0.000 claims description 2
- 239000012876 carrier material Substances 0.000 claims 1
- 238000010276 construction Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000007639 printing Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000001015 X-ray lithography Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000001393 microlithography Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000135 prohibitive effect Effects 0.000 description 1
- 238000001338 self-assembly Methods 0.000 description 1
- 238000002174 soft lithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
Den foreliggende oppfinnelse angår en fremgangsmåte til fremstilling av transistorer med ultrakorte kanallengder.
En omfattende innsats har vært gjort med tanke på reduksjon av størrelsen til kretser (på silisium eller andre substrater), kombinert med forsøk på å øke svitsjehastigheten ved å redusere kanallengden utover det som følger av konstruksjonsregler og litografi. Reduksjon av kretsstørrelsene utgjør en del av en omfattende innsats innen silisiumbasert halvlederteknikk, men grensene for hva som kan oppnås med fotolitografi er snart nådd. Røntgenlitografi og andre mer eksotiske teknikker etterstrebes med iver, med det mål å oppnå linjebredde og linjeavstander på omkring 0,04 um (40 nm) i produksjon innen 2010. Dette blir fortsatt målt etter hva som er ønskelig, f.eks. frittstående molekylære brytere, nanosvitsjer og lignende.
Alternativt kan ikke-litografiske mønstringsteknikker vise seg ha å bedre utsikter, f.eks. mikromønstring eller selvmonteringsteknikker. De sistnevnte er imidlertid enda mer eksotiske enn de fleste avanserte litografimetoder, da de medfører fullstendig nye prosesser og nytt utstyr i en meget konservativ industri. I tillegg har ingen av de to for nærværende det aktuelle potensial med hensyn til å bygge komplekse kretser og vil kanskje ikke heller nå det, delvis på grunn av registreringsproblemer, delvis på grunn av problemer forbundet med å danne flerlagsstrukturer. Andre teknikker (eksempelvis bruk av harde stempler, eksempelvis "Obducat"), står overfor de samme problemer.
Problemene som ikke kan løses med kjent teknikk er: 1) fremstilling av meget korte (noen få atomer lange) kanallengder dvs. avstanden mellom kilde- og drenelektroder; 2) å oppnå dette med bruk av enten standard silisiumteknikker, fabrikasjonsteknikker og utstyr eller ikke-standard, ikke-litografiske teknikker; 3) å benytte dette til å oppnå mindre fotavtrykk for kretser, dvs. økt kretstetthet med et gitt litografi/mønstrings verktøy; 4) å oppnå de ovennevnte mål med selvregistrering.
I europeisk patentsøknad nr. 0 710 989 A2 er det vist en felteffekttransistor med svært kort kanallengde, eksempelvis under 0,5 um. Dette oppnås ved å danne en grindelektrodestruktur med en lengde som ikke er begrenset til en minimumsstørrelse som oppnåelig ved konvensjonell fotomikrolitografi, og samtidig benytte denne korte grindelektrode som maske når første og andre halvlederområder dopes med forskjellige dopantkonsentrasjoner. Dermed unngås også de ulemper som vanligvis opptrer når det benyttes korte kanallengder, og det oppnås i stedet den fordel at terskelspenningen Vlh holdes på et nivå like under 0, mens prosessparameteren K uttrykt i mA/V<2 >tiltar og selv for kanallengder på 0,5 (im er angitt å ha en verdi på ca. 1,4 fortsatt øker ved enda kortere kanallengder.
Et lignende tiltak er vist i GB patentsøknad nr. 2 230 899 A hvor en grindelektrodestruktur dannes som et lag over et konvensjonelt mønstret isolasjonslag. Denne grindelektrodestruktur kan utføres med dimensjoner som ikke er begrenset av vanlige fotolitografiske metoder og muliggjør en forholdsvis kort kanallengde. Samtidig utgjør også grindelektrodestrukturen en del av den maske som benyttes når kilde- og drenområdene dopes ved ioneimplantering.
Endelig er det i US patent nr. 6 124 174 vist hvordan
grindelektrodestrukturer kan dannes ved hjelp av en avstandstruktur slik at de kritiske dimensjoner til grindelektrodestrukturene defineres ved prosessen for avsetning av avstandsstrukturen og ikke av litografiske prosesser.
I lys av det ovenstående er hensikten med den foreliggende oppfinnelse å skaffe en fremgangsmåte som på en fordelaktig måte overvinner de iboende problemer i nåværende og kjent teknikk, som ovenfor nevnt.
Hensikten med oppfinnelsen så vel som en rekke ytterligere trekk og fordeler oppnås ved en fremgangsmåte i henhold til oppfinnelsen som er kjennetegnet ved trinn for
a) å avsette et ledende materiale på et substrat av halvledende materiale, b) å mønstre det ledende materiale i parallelle, stripelignende første elektroder, med en stigning ("pitch") bestemt av en gjeldende konstruksjonsregel og etterlate blottlagte, stripelignende områder av substratet mellom de første elektroder, c) å avsette et barrierelag som dekker de første elektroder ned til substratet,
d) å dope substratet i de blottlagte områder derav,
e) å avsette et ledende materiale over de dopede områder av substratet,
og således danne parallelle, stripelignende andre elektroder over dette,
f) å fjerne barrierelaget som dekker de første elektroder, og etterlate vertikale kanaler som strekker seg ned til de udopede områder av substratet
mellom de første og andre elektroder,
g) å dope substratet i dets blottlagte områder på bunnen av kanalene,
h) å fylle kanalene med et barrieremateriale,
i) å fjerne de første elektroder, slik at det fås åpninger mellom de
andre elektroder, og blottlegge områder av substratet derimellom,
j) å dope de blottlagte områder av substratet i åpningene hvor de første elektroder er blitt fjernet,
k) å avsette et ledende materiale i åpningene for å regenerere de første elektroder, hvorved det fås et elektrodelag med tilnærmet like brede, parallelle, stripelignende første og andre elektroder i kontakt med det dopede substrat og atskilt bare av et vilkårlig tynt lag barrieremateriale, slik at de første elektroder nå enten utgjør kilde- eller drenelektrodene til transistorstrukturene, avhengig av dopantene benyttet i dopetrinnene, 1) å avsette et isolerende barrierelag over elektrodene og de atskillende barrierelag,
m) å avsette det ledende materiale på toppen av barrierelaget, og
n) å mønstre det ledende materiale for å danne parallelle, stripelignende grindelektroder som er orientert på tvers av kilde- og drenelektrodene, hvorved det fås en matrise av felteffekttransistorstrukturer med meget korte kanallengder og vilkårlig store kanalbredder, de sistnevnte som gitt ved den mønstrede grindelektrode.
Ved fremgangsmåten i henhold til oppfinnelsen er det ansett fordelaktig at det ledende materiale utgjøres av metall, eller at det ledende materiale velges som et organisk materiale, foretrukket et polymer- eller kopolymermateriale.
Generelt er det ansett fordelaktig at fotomikrolitografi benyttes i mønstringstrinnet, men fortrinnsvis kunne like gjerne ikke-litografiske verktøy benyttes i mønstringstrinnene.
Ved fremgangsmåten i henhold til oppfinnelsen fjernes barrierelagene og/eller elektrodene fortrinnsvis ved hjelp av etsing.
Fortrinnsvis dannes tynnfiImen/det tynne barrierelag ved en selektiv avsetningsprosess, eller alternativt kan tynn filmen/det tynne barrierelag dannes ved sprøyting.
I fremgangsmåten i henhold til oppfinnelsen kan mønstringen fordelaktig utføres ved hjelp av etsing. 1 fremgangsmåten i henhold til oppfinnelsen er det også ansett fordelaktig å velge halvledersubstratmaterialet som silisium.
Endelig kan i fremgangsmåten i henhold til oppfinnelsen matrisen og transistorstrukturer fordelaktig deles på en passende måte for å danne individuelle felteffekttransistorer eller kretser med mer enn en transistor av denne art.
Oppfinnelsen skal bedre forstås ved lesing av den følgende trinnvise forklaring av fremgangsmåten for å fremstille transistorene, med eksempliifserende utførelser av de forskjellige trinn og når den leses i samband med tegningen, på hvilken
fig. 1, 2a, 3-1 la, 12 og 13 viser de suksessive prosesstrinn for fremgangsmåten i henhold til oppfinnelsen til fremstilling av transistorstrukturer, slik de er gjengitt ved tverrsnitt av strukturene som dannes i hvert enkelt trinn,
fig. 2b et grunnriss av strukturene gjengitt i tverrsnitt på fig. 2a,
fig. 1 lb et grunnriss av strukturene gjengitt i tverrsnitt på fig. 1 la,
fig. 14a et grunnriss av en felteffekttransistormatrise fremstilt ved fremgangsmåten i henhold til den foreliggende oppfinnelse og med omrisset av kanaler og kilde- og drenelektroder angitt ved stiplede linjer, og fig. 14b et tverrsnitt gjennom matrisen på fig. 14a tatt langs linjen A-A.
Nå skal fremgangsmåten i henhold til oppfinnelsen beskrives trinn for trinn.
På fig. 1 er det vist et substrat 1 av halvledermateriale med et passende barrierelag på hvilket avsettes et lag 2 av ledende materiale som kan være hvilket som helst ledende materiale, uorganisk så vel som organisk, og som kan benyttes med en egnet avsetningsmetode. Substratet selv, avhengig av det valgte materiale, kan være stivt eller fleksibelt. Foretrukket er substratet silisium. Nå blir det ledende lag mønstret ved en passende mønstringsmetode, f.eks. basert på fotomikrolitografi og påfølgende etsing, til parallelle, stripelignende første elektroder som vist på fig. 2a og i grunnriss på fig. 2b. Stigningen, dvs. bredden w av en elektrode addert til avstanden d til den neste elektrode, vil naturligvis være avhengig av en anvendbar konstruksjonsregel og kan svare til et minimums prosessbeskranket størrelsestrekk f, i hvilket tilfelle w og d vil være omtrent like, men det er naturligvis ingenting i veien for at verdien av d kan være meget større enn w. Mønstringen etterlater fordypningen 3 mellom de første elektroder 2 som vist på fig. 2a, og nå kan disse parallelle stripelignende elektroder 2 som faktisk kan gjøres meget tynne, dvs. med høyde h meget mindre enn deres bredde w, dekkes som vist på fig. 3 av et barrierelag 4 av tynnfilm som strekker seg over de første elektroder og ned til substratet 1 i fordypningene 3. Barrierelagtykkelsen er ikke beskranket av noen konstruksjonsregler og kan derfor være meget liten, faktisk helt ned til monoatomære dimensjoner.
Bunnene til fordypningene 3 vil være blottlagte områder av substratet 1 som vist på fig. 3. Substratet 1 blir nå, som vist på fig. 4, dopet i disse blottlagte områder for å danne dopede områder 5 i substratet 1 med en ønsket ledningsmodus, f.eks. elektronisk ledning (n-typeledning) eller hulledning (p-typeledning). I et følgende prosesstrinn, vist på fig. 5, blir fordypningene nå fylt med et ledende materiale 6 for å danne parallelle, stripelignende andre elektroder 10 over de dopede områder 5 i substratet 1. Deretter blir, som vist på fig. 6, barrierelaget 4 fjernet fra de første elektroder ved enhver egnet prosess, f.eks. etsing, og etterlater vertikale kanaler ved spor 7 mellom første og andre elektroder 2;6. De udopede områder av substratet 1 vil nå være blottlagt ved bunnen av de vertikale kanaler 7, og i et annet dopetrinn vist på fig. 7 blir substratet i disse områder dopet slik at det dannes dopede regioner 8 i dette. Innlysende vil dopanten nå velges slik at substratet i regionene 8 dopes til f.eks. ledningsmodus av p-typen hvis regionene 5 ble dopet til ledningsmodus av n-typen, eller omvendt.
Deretter blir de vertikal spor eller kanaler 7 fylt med et isolerende barrierelag 4, som f.eks. kan avsettes i en kontrollert sprøyteprosess eller avsettes som et globalt barrierelag med påfølgende fjerning av overflødig materiale, og dette barrieremateriale 4 skal nå naturligvis dekke arealene av substratet 1 over de dopede regioner 8 i dette, som vist på fig. 8.1 det følgende prosesstrinn fjernes de første elektroder 2 og etterlater fordypninger eller åpninger 3' mellom de andre elektroder 6 med barrierelagene 4 som vist på fig. 9. Fjerningen av de første elektroder 2 kan finne sted ved hjelp av f.eks. mikrolitografi og etsing og følges av et tredje dopetrinn hvor de nå blottlagte og udopede arealer av substratet 1 i åpningene 3' vil bli dopet slik at det dannes dopede regioner 9 i substratet som vist på fig. 10. Regionene 9 vil dopes til den passende ledningsmodus, f.eks. n-type hvis regionene 5 er dopet til n-type og regionene 8 dopet til p-type. Dette kan naturligvis gjøres stikk motsatt. I et påfølgende prosesstrinn blir de første elektroder 2 nå regenerert som vist på fig. 1 la, ved ganske enkelt å fylle åpningene 3' over de dopede regioner 9 i substratet 1 med en tynnfilm av et passende ledende materiale som igjen kan være uorganisk eller organisk. I ethvert tilfelle skal det forstås at det samme ledende materiale foretrukket vil bli benyttet for de første og andre elektroder 2;6. Den resulterende struktur er vist i grunnriss på fig. 11b.
Nå vil det ses at de første og andre elektroder 2;6 som kontakterer passende dopede regioner 9;5 i substratet 1, kan danne parallelle, stripelignende og meget nærstående kilde- og drenelektroder, hhv. i en transistorstruktur. Kanallengden L, dvs. avstanden mellom f.eks. en kildeelektrode 2 og en drenelektrode 4 (fig. Ila) under barrierelaget 4 strekker seg naturligvis over de dopede regioner 8 i substratet og kan gjøres ekstremt kort, til og med godt under 1 nm om så ønsket, fordi en tykkelse S av barrierelaget 4 fås fra en prosess for å avsette en ekstremt tynn film av barrieremateriale og denne prosessen behøver ikke å beskrankes av noen konstruksjonsregel. Det er velkjent for fagfolk at det vil være mulig å avsette slike barrierelag til og med i form av monoatomære lag, som nevnt ovenfor. Kanallengden L i transistorstrukturen fremstilt ved fremgangsmåten i henhold til oppfinnelsen kan følgelig være praktisk talt vilkårlig liten og dette vil, som det skal ses, være en svært ønskelig egenskap i f.eks. felteffekttransistorer.
Også toppflaten til kilde- og drenelektrodene 2,6 er forsynt med barrierelag 4, slik at elektrodene 2;6 i ethvert tilfelle blir innbyrdes isolert og deres toppflate likedan isolert, som vist på fig. 12. Nå avsettes et globalt lag av en annen tynnfilm 10 av ledende materiale over det globalt påførte barrierelag 4 og laget 10 kan så mønstres for å danne grindelektroder i transistorstrukturene fremstilt ved fremgangsmåten i henhold til oppfinnelsen. Det skal forståes da at den virkelige mønstring av grindelektrodene kan finne sted med prosesstrinn lik de benyttede for første og andre elektroder 2;6, og de forskjellige prosesstrinnene vil da etterligne de vist på fig. 1, 2a, 3 og 5. Et meget tett mønster av grindelektroder 10 kan derfor fås, og da annenhver av grindelektrodene fremstilles i et mønstringstrinn som f.eks. kan være basert på fotomikrolitografi og påfølgende etsing før det avsettes et passende barrierelag, impliserer dette naturligvis at de oppnåelige dimensjoner til grindelektrodene vil være undergitt de samme betraktninger som ble gjort i forbindelse med dimensjonene til de første og andre elektroder 2;6. Følgelig er det fullt mulig å fremstille de forskjellige grindelektrodene 10 med forskjellige bredder W og dette impliserer i sin tur at separate transistorstrukturer fremstilt med fremgangsmåten i henhold til oppfinnelsen kan fremstilles med varierende forhold W/ L mellom kanalbredde W og -lengde L. Som velkjent for fagfolk er det svært ønskelig å ha en stor W/ L, da størrelsen på drenstrømmen ID avhenger av dette forhold multiplisert med den effektive styrespenning og en prosessparameter.
Således kan en rekke fordeler fås med transistorer fremstilt ved fremgangsmåten i henhold til foreliggende oppfinnelse. For eksempel er svitsjehastigheten til transistorene avhengig av forskjellige faktorer, men den primære strukturelle parameter som påvirker svitsjehastigheten vil være avstanden av L mellom kilde- og drenelektrodene, da ladningsbærerne trenger en viss tid til å tilbakelegge denne avstand. Med andre ord, jo kortere avstanden er, dess hurtigere er, ceteris paribus, svitsjehastigheten. Løsninger i henhold til kjent teknikk og dagens teknologi vil være begrenset av de foreliggende prosessbeskrankede minimums størrelsestrekk, noe som i tilfelle av f.eks. 0,18 um litografi impliserer en minimum kanallengde på 180 nm. Mens en litografi i samsvar med dagens standarder fremdeles vil bli benyttet i mønstringstrinnet for elektrodene, vil det ses at fremgangsmåten i henhold til den foreliggende oppfinnelse faktisk tillater en reduksjon til kanallengden L til eksempelvis meget mindre enn 10 nm, da barrierelagtykkelsen naturligvis ikke er begrenset av noen konstruksjonsregel.
Av fig. 14b vil det ses at dersom bredden W av en grindelektrode svarende til en kanalbredde vil bli begrenset nedad til konstruksjonsregelen for mønstringsprosessen benyttet til å danne denne bestemte elektrode, vil grindelektrodene dannet i et støpetrinn tilsvarende det vist på fig. 5 for å danne elektroden 6, kunne få sine aktuelle bredder W justert ved ganske enkelt å øke tykkelsen av barrierelagene 4 mellom grindelektrodene 10 før ytterligere elektrodemateriale fylles i fordypningen mellom de allerede mønstrede, stripelignende grindelektroder. Således vil det for annenhver grindelektrode i transistorstrukturmatrisen nå være mulig å danne grindelektroder slik at transistorer med varierende bredder ff kan fås.
Følgelig er et av de viktigste trekk ved fremgangsmåten i henhold til den foreliggende oppfinnelse muligheten av å styre forholdet mellom kanalbredden W og kanallengden L, dvs. forholdet W/ L som er en meget viktig konstruksjonsparameter da den som anført tjener som en skalafaktor for drenstrømmen lp. Videre vil den foreliggende oppfinnelse tillate fabrikasjon av enhver type felteffekttransistorer. Det vil også være mulig å fremstille strukturelt identiske felteffekttransistorer på det samme substrat, men med justerte verdier for valgte konstruksjonsparametere. For eksempel kunne to eller flere MOSFETer som har nøyaktig den samme terskelspenning VT, men forskjellige strømytelser, fremstilles på samme substrat da det vil være mulig å benytte forskjellige verdier for W/ L. Høye verdier for drenstrømmen ID, f.eks. i området flere milliampere, kan naturligvis bare fås i transistorer med et høyt bredde/lengdeforhold W/ L, og med dagens teknologi innebærer dette svært arealkrevende innretninger. Med den foreliggende oppfinnelse kan forholdet W/ L velges omtrent vilkårlig stort uten å beslaglegge en uoverkommelig mengde brikkeareal. Det skal iakttas at forholdet W/ L kan økes slik at det fås enhver ønsket strømnivå, men i dagens teknologi impliserer dette et øket grindelektrodeareal og en tilsvarende økning i komponentenes kapasitans, noe som på en ugunstig måte vil påvirke svitsjehastigheten til transistorene og begrense f.eks. MOSFETer i henhold til kjent teknikk til forhold W/ L som ikke er stort høyere enn 10. Slike ugunstige omstendigheter blir alle eliminert ved å fremstille transistorene med bruk av fremgangsmåten i henhold til foreliggende oppfinnelse.
Selv om den foretrukne utførelse drøftet i de foregående sider baserer seg på bruk av konvensjonelle mikrofotografiske prosesser og etseprosesser for mønstring av elektrodestrukturene, skal det forståes at fremgangsmåten i henhold til den foreliggende oppfinnelse like gjerne kan realiseres med bruk av mer sofistikerte mønstringsprosesser, innbefattet myklitografi og ikke-litografiske verktøy så som harde eller myke stempler for å frembringe de ønskede mønstre. Med tanke på å oppnå ytterligere reduksjon av trekkstørrelsene, er det også mulig f.eks. å anlegge elektrodemønstre ved hjelp av trykketeknikk. Slik trykketeknikk kan utføres med bruk av såkalt nanotrykking som for tiden er under utvikling, ville innebære at f.eks. elektrodemønstre kunne fås med en trekkdimensjon i 1-10 nm og endog mindre med sammenlignbare filmtykkelser, og således anlegges i en skala sammenlignbar med kanallengden som kan oppnås med fremgangsmåten i henhold til den foreliggende oppfinnelse.
I tillegg vil fremgangsmåten i henhold til oppfinnelsen ved et passende valg av ytterligere etterbehandling eller mellomtrinn tillate fabrikasjon av mer kompliserte kretsstrukturer på det samme substrat, da ledningsnoder og konstruksjonsdimensjoner kan velges alt etter som og benyttes til å skreddersy spesifikke typer av felteffekttransistorer, mens ytterligere mellomsjikt kan avsette for eksempelvis å danne transistorbaserte minner i matriseadresserbare grupper eller danne komplementære transistorkretser. Det er innlysende at f.eks. partier av transistorstrukturer eller hele transistorstrukturer kunne fjernes i f.eks. etsetrinnene og i stedet erstattes av passive komponenter dannet i eksempelvis tynnfilmteknologi, f.eks. resistorer eller koblings linjer, slik at det fås mer kompliserte kretser i fullstendig integrasjon med de opprinnelige transistorstrukturer som er fremstilt ved fremgangsmåten i henhold til den foreliggende oppfinnelse.
Claims (11)
1. Fremgangsmåte til å fremstille transistorer med ultrakorte kanallengder, hvor fremgangsmåten omfatter følgende trinn: a) å avsette et ledende materiale på et substrat av halvledende materiale, b) å mønstre det ledende materiale i parallelle, stripelignende første elektroder, med en stigning ("pitch") bestemt av en gjeldende konstruksjonsregel og etterlate blottlagte, stripelignende områder av substratet mellom de første elektroder, c) å avsette et barrierelag som dekker de første elektroder ned til substratet, d) å dope substratet i de blottlagte områder derav, e) å avsette et ledende materiale over de dopede områder av substratet, og således danne parallelle, stripelignende andre elektroder over dette, f) å fjerne barrierelaget som dekker de første elektroder og etterlate vertikale kanaler som strekker seg ned til de udopede områder av substratet mellom de første og andre elektroder, g) å dope substratet i dets blottlagte områder på bunnen av kanalene, h) å fylle kanalene med et barrieremateriale, i) å fjerne de første elektroder, slik at det fås åpninger mellom de andre elektroder, og blottlegge områder av substratet derimellom, j) å dope de blottlagte områder av substratet i åpningene hvor de første elektroder er blitt fjernet, k) å avsette et ledende materiale i åpningene for å regenerere de første elektroder, hvorved det fås et elektrodelag med tilnærmet like brede, parallelle, stripelignende første og andre elektroder i kontakt med det dopede substrat og atskilt bare av et vilkårlig tynt lag barrieremateriale, slik at de første elektroder nå enten utgjør kilde- eller drenelektrodene til transistorstrukturene, avhengig av dopantene benyttet i dopetrinnene, 1) å avsette et isolerende barrierelag over elektrodene og de atskillende barrierelag, m) å avsette det ledende materiale på toppen av barrierelaget, og n) å mønstre det ledende materiale for å danne parallelle, stripelignende grindelektroder som er orientert på tvers av kilde- og drenelektrodene, hvorved det fås en matrise av felteffekttransistorstrukturer med meget korte kanallengder og vilkårlig store kanalbredder, de sistnevnte som gitt ved den mønstrede grindelektrode.
2. Fremgangsmåte i henhold til krav 1,
karakterisert ved at det ledende materiale utgjøres av metall.
3. Fremgangsmåte i henhold til krav 1,
karakterisert ved at det ledede materiale velges som et organisk materiale, foretrukket et polymer- eller kopolymermateriale.
4. Fremgangsmåte i henhold til krav 1,
karakterisert ved at det benyttes fotomikrolitografi i mønstringstrinnene.
5. Fremgangsmåte i henhold til krav 1,
karakterisert ved at det benyttes ikke-litografiske verktøy i mønstringstrinnene.
6. Fremgangsmåte i henhold til krav 1,
karakterisert ved å fjerne barrierelagene og/eller elektrodene ved hjelp av etsing.
7. Fremgangsmåte i henhold til krav 1,
karakterisert ved å danne tynnfilmen/det tynne barrierelag ved en selektiv avsetningsprosess.
8. Fremgangsmåte i henhold til krav 1,
karakterisert ved å danne tynnfilmen/det tynne barrierelag ved sprøyting.
9. Fremgangsmåte i henhold til krav 1,
karakterisert ved å utføre mønstringen ved hjelp av etsing.
10. Fremgangsmåte i henhold til krav 1,
karakterisert ved å velge halvledersubstratmaterialet som silisium.
11. Fremgangsmåte i henhold til krav 1,
karakterisert ved å dele opp matrisen av transistorstrukturer på en passende måte for å danne individuelle felteffekttransistorer eller kretser med mer enn en transistor av denne art.
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NO20015837A NO314738B1 (no) | 2001-11-29 | 2001-11-29 | Fremgangsmåte til fremstilling av selvregistrerende ikke- litografiske transistorer med ultrakorte kanallengder |
| CA002468615A CA2468615C (en) | 2001-11-29 | 2002-11-01 | A method for making self-registering non-lithographic transistors with ultrashort channel lengths |
| CNA028239601A CN1599936A (zh) | 2001-11-29 | 2002-11-01 | 一种制造具有超短槽长的自动记录的非光刻晶体管的方法 |
| RU2004118416/28A RU2261499C2 (ru) | 2001-11-29 | 2002-11-01 | Способ изготовления самосовмещенных транзисторов со сверхкороткой длиной канала, получаемой нелитографическим методом |
| JP2003548252A JP2005510864A (ja) | 2001-11-29 | 2002-11-01 | 極短チャネル長さの自己位置合わせ非リソグラフィ・トランジスタ製造方法 |
| PCT/NO2002/000397 WO2003046921A1 (en) | 2001-11-29 | 2002-11-01 | A method for making self-registering non-lithographic transistors with ultrashort channel lengths |
| AU2002365533A AU2002365533A1 (en) | 2001-11-29 | 2002-11-01 | A method for making self-registering non-lithographic transistors with ultrashort channel lengths |
| EP02803936A EP1449217A1 (en) | 2001-11-29 | 2002-11-01 | A method for making self-registering non-lithographic transistors with ultrashort channel lengths |
| KR1020047008231A KR100543076B1 (ko) | 2001-11-29 | 2002-11-01 | 초단 채널 길이를 가진 자기-정합 비-리소그래피트랜지스터들의 제조 방법 |
| US10/293,488 US6753217B2 (en) | 2001-11-29 | 2002-11-14 | Method for making self-registering non-lithographic transistors with ultrashort channel lengths |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NO20015837A NO314738B1 (no) | 2001-11-29 | 2001-11-29 | Fremgangsmåte til fremstilling av selvregistrerende ikke- litografiske transistorer med ultrakorte kanallengder |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NO20015837D0 NO20015837D0 (no) | 2001-11-29 |
| NO20015837A NO20015837A (no) | 2003-05-12 |
| NO314738B1 true NO314738B1 (no) | 2003-05-12 |
Family
ID=19913080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NO20015837A NO314738B1 (no) | 2001-11-29 | 2001-11-29 | Fremgangsmåte til fremstilling av selvregistrerende ikke- litografiske transistorer med ultrakorte kanallengder |
Country Status (9)
| Country | Link |
|---|---|
| EP (1) | EP1449217A1 (no) |
| JP (1) | JP2005510864A (no) |
| KR (1) | KR100543076B1 (no) |
| CN (1) | CN1599936A (no) |
| AU (1) | AU2002365533A1 (no) |
| CA (1) | CA2468615C (no) |
| NO (1) | NO314738B1 (no) |
| RU (1) | RU2261499C2 (no) |
| WO (1) | WO2003046921A1 (no) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724028B2 (en) | 2001-12-10 | 2004-04-20 | Hans Gude Gudesen | Matrix-addressable array of integrated transistor/memory structures |
| US6649504B2 (en) | 2001-12-14 | 2003-11-18 | Thin Film Electronics Asa | Method for fabricating high aspect ratio electrodes |
| US9035281B2 (en) | 2009-06-30 | 2015-05-19 | Nokia Technologies Oy | Graphene device and method of fabricating a graphene device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4952031A (en) * | 1987-06-19 | 1990-08-28 | Victor Company Of Japan, Ltd. | Liquid crystal display device |
| JPH07106450A (ja) * | 1993-10-08 | 1995-04-21 | Olympus Optical Co Ltd | 強誘電体ゲートトランジスタメモリ |
| DE69739045D1 (de) * | 1997-08-27 | 2008-11-27 | St Microelectronics Srl | Herstellungsverfahren für elektronische Speicherbauelemente mit virtueller Masse |
| US6072716A (en) * | 1999-04-14 | 2000-06-06 | Massachusetts Institute Of Technology | Memory structures and methods of making same |
| US6473388B1 (en) * | 2000-08-31 | 2002-10-29 | Hewlett Packard Company | Ultra-high density information storage device based on modulated cathodoconductivity |
-
2001
- 2001-11-29 NO NO20015837A patent/NO314738B1/no unknown
-
2002
- 2002-11-01 KR KR1020047008231A patent/KR100543076B1/ko not_active IP Right Cessation
- 2002-11-01 WO PCT/NO2002/000397 patent/WO2003046921A1/en not_active Application Discontinuation
- 2002-11-01 RU RU2004118416/28A patent/RU2261499C2/ru not_active IP Right Cessation
- 2002-11-01 JP JP2003548252A patent/JP2005510864A/ja not_active Abandoned
- 2002-11-01 EP EP02803936A patent/EP1449217A1/en not_active Withdrawn
- 2002-11-01 CN CNA028239601A patent/CN1599936A/zh active Pending
- 2002-11-01 CA CA002468615A patent/CA2468615C/en not_active Expired - Fee Related
- 2002-11-01 AU AU2002365533A patent/AU2002365533A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| AU2002365533A1 (en) | 2003-06-10 |
| NO20015837A (no) | 2003-05-12 |
| CN1599936A (zh) | 2005-03-23 |
| JP2005510864A (ja) | 2005-04-21 |
| NO20015837D0 (no) | 2001-11-29 |
| RU2004118416A (ru) | 2005-04-10 |
| KR100543076B1 (ko) | 2006-01-20 |
| RU2261499C2 (ru) | 2005-09-27 |
| WO2003046921A1 (en) | 2003-06-05 |
| CA2468615C (en) | 2007-03-20 |
| CA2468615A1 (en) | 2003-06-05 |
| KR20040064290A (ko) | 2004-07-16 |
| EP1449217A1 (en) | 2004-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8030217B2 (en) | Simplified pitch doubling process flow | |
| CN101304007B (zh) | 制造快闪存储器件的方法 | |
| KR950034789A (ko) | 반도체 집적회로장치 및 그 제조방법 | |
| CN100502037C (zh) | 晶体管及其制造和操作方法 | |
| NO314738B1 (no) | Fremgangsmåte til fremstilling av selvregistrerende ikke- litografiske transistorer med ultrakorte kanallengder | |
| KR100368569B1 (ko) | 반도체장치및그제조방법 | |
| CN108281424A (zh) | 半导体元件以及其制作方法 | |
| US6753217B2 (en) | Method for making self-registering non-lithographic transistors with ultrashort channel lengths | |
| US7436033B2 (en) | Tri-gated molecular field effect transistor and method of fabricating the same | |
| KR100386455B1 (ko) | 복합 반도체 메모리소자의 제조방법 | |
| KR100724249B1 (ko) | 반도체 소자 제조 방법 | |
| JP2004529500A5 (no) | ||
| US11201064B2 (en) | Signal line patterning for standard cells | |
| US6649504B2 (en) | Method for fabricating high aspect ratio electrodes | |
| KR100543077B1 (ko) | 높은 종횡비의 전극 제조 방법 | |
| KR100359763B1 (ko) | 반도체 메모리 소자의 제조방법 | |
| KR100576513B1 (ko) | 반도체 소자의 엠아이엠 캐패시터 제조방법 | |
| KR970005031A (ko) | 저저항 배선구조를 갖는 반도체장치 및 그 제조방법 | |
| KR100849076B1 (ko) | 엠피디엘 반도체소자의 제조방법 | |
| KR960003758B1 (ko) | 반도체 소자의 수직 스토리지 노드 형성 방법 | |
| KR20020082548A (ko) | 반도체 소자의 제조방법 | |
| KR19990011630A (ko) | 핀 구조의 스택형 커패시터 제조방법 | |
| KR19990074719A (ko) | 반도체 메모리 제조방법 | |
| KR20020055155A (ko) | 반도체 소자의 제조 방법 | |
| KR19990070030A (ko) | 반도체 소자의 캐패시터 제조방법 |