NO314738B1 - Method of manufacturing self-recording non-lithographic transistors with ultra-short channel lengths - Google Patents
Method of manufacturing self-recording non-lithographic transistors with ultra-short channel lengths Download PDFInfo
- Publication number
- NO314738B1 NO314738B1 NO20015837A NO20015837A NO314738B1 NO 314738 B1 NO314738 B1 NO 314738B1 NO 20015837 A NO20015837 A NO 20015837A NO 20015837 A NO20015837 A NO 20015837A NO 314738 B1 NO314738 B1 NO 314738B1
- Authority
- NO
- Norway
- Prior art keywords
- electrodes
- substrate
- procedure according
- conductive material
- barrier layer
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000000034 method Methods 0.000 claims description 64
- 239000000758 substrate Substances 0.000 claims description 43
- 230000004888 barrier function Effects 0.000 claims description 36
- 239000004020 conductor Substances 0.000 claims description 22
- 238000000059 patterning Methods 0.000 claims description 18
- 238000000151 deposition Methods 0.000 claims description 13
- 239000000463 material Substances 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 10
- 230000005669 field effect Effects 0.000 claims description 10
- 239000010409 thin film Substances 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000011159 matrix material Substances 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 239000002019 doping agent Substances 0.000 claims description 4
- 238000005507 spraying Methods 0.000 claims description 3
- 229920001577 copolymer Polymers 0.000 claims description 2
- 238000005137 deposition process Methods 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 239000011368 organic material Substances 0.000 claims description 2
- 229920000642 polymer Polymers 0.000 claims description 2
- 239000012876 carrier material Substances 0.000 claims 1
- 238000010276 construction Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000007639 printing Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 2
- 238000001015 X-ray lithography Methods 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000001393 microlithography Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000000135 prohibitive effect Effects 0.000 description 1
- 238000001338 self-assembly Methods 0.000 description 1
- 238000002174 soft lithography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Thin Film Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
Den foreliggende oppfinnelse angår en fremgangsmåte til fremstilling av transistorer med ultrakorte kanallengder. The present invention relates to a method for producing transistors with ultra-short channel lengths.
En omfattende innsats har vært gjort med tanke på reduksjon av størrelsen til kretser (på silisium eller andre substrater), kombinert med forsøk på å øke svitsjehastigheten ved å redusere kanallengden utover det som følger av konstruksjonsregler og litografi. Reduksjon av kretsstørrelsene utgjør en del av en omfattende innsats innen silisiumbasert halvlederteknikk, men grensene for hva som kan oppnås med fotolitografi er snart nådd. Røntgenlitografi og andre mer eksotiske teknikker etterstrebes med iver, med det mål å oppnå linjebredde og linjeavstander på omkring 0,04 um (40 nm) i produksjon innen 2010. Dette blir fortsatt målt etter hva som er ønskelig, f.eks. frittstående molekylære brytere, nanosvitsjer og lignende. An extensive effort has been made in terms of reducing the size of circuits (on silicon or other substrates), combined with attempts to increase the switching speed by reducing the channel length beyond what follows from construction rules and lithography. Reducing circuit sizes is part of a comprehensive effort in silicon-based semiconductor technology, but the limits of what can be achieved with photolithography are soon being reached. X-ray lithography and other more exotic techniques are being pursued with zeal, with the goal of achieving line widths and line spacings of around 0.04 um (40 nm) in production by 2010. This is still measured according to what is desirable, e.g. stand-alone molecular switches, nanoswitches and the like.
Alternativt kan ikke-litografiske mønstringsteknikker vise seg ha å bedre utsikter, f.eks. mikromønstring eller selvmonteringsteknikker. De sistnevnte er imidlertid enda mer eksotiske enn de fleste avanserte litografimetoder, da de medfører fullstendig nye prosesser og nytt utstyr i en meget konservativ industri. I tillegg har ingen av de to for nærværende det aktuelle potensial med hensyn til å bygge komplekse kretser og vil kanskje ikke heller nå det, delvis på grunn av registreringsproblemer, delvis på grunn av problemer forbundet med å danne flerlagsstrukturer. Andre teknikker (eksempelvis bruk av harde stempler, eksempelvis "Obducat"), står overfor de samme problemer. Alternatively, non-lithographic patterning techniques may prove to have better prospects, e.g. micropatterning or self-assembly techniques. The latter are, however, even more exotic than most advanced lithography methods, as they entail completely new processes and new equipment in a very conservative industry. In addition, neither currently has the relevant potential to build complex circuits and may never reach it, partly due to registration problems, partly due to problems associated with forming multilayer structures. Other techniques (eg the use of hard stamps, eg "Obducat"), face the same problems.
Problemene som ikke kan løses med kjent teknikk er: 1) fremstilling av meget korte (noen få atomer lange) kanallengder dvs. avstanden mellom kilde- og drenelektroder; 2) å oppnå dette med bruk av enten standard silisiumteknikker, fabrikasjonsteknikker og utstyr eller ikke-standard, ikke-litografiske teknikker; 3) å benytte dette til å oppnå mindre fotavtrykk for kretser, dvs. økt kretstetthet med et gitt litografi/mønstrings verktøy; 4) å oppnå de ovennevnte mål med selvregistrering. The problems that cannot be solved with known techniques are: 1) production of very short (a few atoms long) channel lengths, i.e. the distance between source and drain electrodes; 2) to achieve this using either standard silicon techniques, fabrication techniques and equipment or non-standard, non-lithographic techniques; 3) to use this to achieve a smaller footprint for circuits, i.e. increased circuit density with a given lithography/patterning tool; 4) to achieve the above objectives with self-registration.
I europeisk patentsøknad nr. 0 710 989 A2 er det vist en felteffekttransistor med svært kort kanallengde, eksempelvis under 0,5 um. Dette oppnås ved å danne en grindelektrodestruktur med en lengde som ikke er begrenset til en minimumsstørrelse som oppnåelig ved konvensjonell fotomikrolitografi, og samtidig benytte denne korte grindelektrode som maske når første og andre halvlederområder dopes med forskjellige dopantkonsentrasjoner. Dermed unngås også de ulemper som vanligvis opptrer når det benyttes korte kanallengder, og det oppnås i stedet den fordel at terskelspenningen Vlh holdes på et nivå like under 0, mens prosessparameteren K uttrykt i mA/V<2 >tiltar og selv for kanallengder på 0,5 (im er angitt å ha en verdi på ca. 1,4 fortsatt øker ved enda kortere kanallengder. In European patent application No. 0 710 989 A2, a field effect transistor with a very short channel length, for example below 0.5 µm, is shown. This is achieved by forming a gate electrode structure with a length that is not limited to a minimum size achievable by conventional photomicrolithography, and at the same time using this short gate electrode as a mask when the first and second semiconductor regions are doped with different dopant concentrations. In this way, the disadvantages that usually occur when short channel lengths are used are also avoided, and instead the advantage is achieved that the threshold voltage Vlh is kept at a level just below 0, while the process parameter K expressed in mA/V<2 >increases and even for channel lengths of 0 .5 (im is stated to have a value of approx. 1.4 still increases with even shorter channel lengths.
Et lignende tiltak er vist i GB patentsøknad nr. 2 230 899 A hvor en grindelektrodestruktur dannes som et lag over et konvensjonelt mønstret isolasjonslag. Denne grindelektrodestruktur kan utføres med dimensjoner som ikke er begrenset av vanlige fotolitografiske metoder og muliggjør en forholdsvis kort kanallengde. Samtidig utgjør også grindelektrodestrukturen en del av den maske som benyttes når kilde- og drenområdene dopes ved ioneimplantering. A similar measure is shown in GB patent application no. 2 230 899 A where a gate electrode structure is formed as a layer over a conventionally patterned insulation layer. This gate electrode structure can be made with dimensions that are not limited by common photolithographic methods and enables a relatively short channel length. At the same time, the gate electrode structure also forms part of the mask used when the source and drain areas are doped by ion implantation.
Endelig er det i US patent nr. 6 124 174 vist hvordan Finally, US patent no. 6,124,174 shows how
grindelektrodestrukturer kan dannes ved hjelp av en avstandstruktur slik at de kritiske dimensjoner til grindelektrodestrukturene defineres ved prosessen for avsetning av avstandsstrukturen og ikke av litografiske prosesser. gate electrode structures can be formed by means of a spacer structure so that the critical dimensions of the gate electrode structures are defined by the process of depositing the spacer structure and not by lithographic processes.
I lys av det ovenstående er hensikten med den foreliggende oppfinnelse å skaffe en fremgangsmåte som på en fordelaktig måte overvinner de iboende problemer i nåværende og kjent teknikk, som ovenfor nevnt. In light of the above, the purpose of the present invention is to provide a method which advantageously overcomes the inherent problems in current and known technology, as mentioned above.
Hensikten med oppfinnelsen så vel som en rekke ytterligere trekk og fordeler oppnås ved en fremgangsmåte i henhold til oppfinnelsen som er kjennetegnet ved trinn for The purpose of the invention as well as a number of additional features and advantages are achieved by a method according to the invention which is characterized by steps for
a) å avsette et ledende materiale på et substrat av halvledende materiale, b) å mønstre det ledende materiale i parallelle, stripelignende første elektroder, med en stigning ("pitch") bestemt av en gjeldende konstruksjonsregel og etterlate blottlagte, stripelignende områder av substratet mellom de første elektroder, c) å avsette et barrierelag som dekker de første elektroder ned til substratet, a) depositing a conductive material on a substrate of semiconducting material, b) patterning the conductive material into parallel, strip-like first electrodes, with a pitch determined by an applicable design rule and leaving exposed, strip-like areas of the substrate between the first electrodes, c) depositing a barrier layer covering the first electrodes down to the substrate,
d) å dope substratet i de blottlagte områder derav, d) to dope the substrate in the exposed areas thereof,
e) å avsette et ledende materiale over de dopede områder av substratet, e) depositing a conductive material over the doped areas of the substrate,
og således danne parallelle, stripelignende andre elektroder over dette, and thus form parallel, strip-like other electrodes above this,
f) å fjerne barrierelaget som dekker de første elektroder, og etterlate vertikale kanaler som strekker seg ned til de udopede områder av substratet f) removing the barrier layer covering the first electrodes, leaving vertical channels extending down to the undoped areas of the substrate
mellom de første og andre elektroder, between the first and second electrodes,
g) å dope substratet i dets blottlagte områder på bunnen av kanalene, g) to dope the substrate in its exposed areas at the bottom of the channels,
h) å fylle kanalene med et barrieremateriale, h) filling the channels with a barrier material,
i) å fjerne de første elektroder, slik at det fås åpninger mellom de i) to remove the first electrodes, so that openings are obtained between them
andre elektroder, og blottlegge områder av substratet derimellom, other electrodes, and expose areas of the substrate in between,
j) å dope de blottlagte områder av substratet i åpningene hvor de første elektroder er blitt fjernet, j) to dope the exposed areas of the substrate in the openings where the first electrodes have been removed,
k) å avsette et ledende materiale i åpningene for å regenerere de første elektroder, hvorved det fås et elektrodelag med tilnærmet like brede, parallelle, stripelignende første og andre elektroder i kontakt med det dopede substrat og atskilt bare av et vilkårlig tynt lag barrieremateriale, slik at de første elektroder nå enten utgjør kilde- eller drenelektrodene til transistorstrukturene, avhengig av dopantene benyttet i dopetrinnene, 1) å avsette et isolerende barrierelag over elektrodene og de atskillende barrierelag, k) depositing a conductive material in the openings to regenerate the first electrodes, thereby obtaining an electrode layer with approximately equal width, parallel, strip-like first and second electrodes in contact with the doped substrate and separated only by an arbitrary thin layer of barrier material, such that the first electrodes now either form the source or drain electrodes of the transistor structures, depending on the dopants used in the doping steps, 1) to deposit an insulating barrier layer over the electrodes and the separating barrier layers,
m) å avsette det ledende materiale på toppen av barrierelaget, og m) depositing the conductive material on top of the barrier layer, and
n) å mønstre det ledende materiale for å danne parallelle, stripelignende grindelektroder som er orientert på tvers av kilde- og drenelektrodene, hvorved det fås en matrise av felteffekttransistorstrukturer med meget korte kanallengder og vilkårlig store kanalbredder, de sistnevnte som gitt ved den mønstrede grindelektrode. n) patterning the conductive material to form parallel, strip-like gate electrodes oriented across the source and drain electrodes, thereby obtaining a matrix of field effect transistor structures with very short channel lengths and arbitrarily large channel widths, the latter as given by the patterned gate electrode.
Ved fremgangsmåten i henhold til oppfinnelsen er det ansett fordelaktig at det ledende materiale utgjøres av metall, eller at det ledende materiale velges som et organisk materiale, foretrukket et polymer- eller kopolymermateriale. In the method according to the invention, it is considered advantageous that the conductive material is made of metal, or that the conductive material is selected as an organic material, preferably a polymer or copolymer material.
Generelt er det ansett fordelaktig at fotomikrolitografi benyttes i mønstringstrinnet, men fortrinnsvis kunne like gjerne ikke-litografiske verktøy benyttes i mønstringstrinnene. In general, it is considered advantageous that photomicrolithography is used in the patterning step, but preferably non-lithographic tools could just as well be used in the patterning steps.
Ved fremgangsmåten i henhold til oppfinnelsen fjernes barrierelagene og/eller elektrodene fortrinnsvis ved hjelp av etsing. In the method according to the invention, the barrier layers and/or electrodes are preferably removed by means of etching.
Fortrinnsvis dannes tynnfiImen/det tynne barrierelag ved en selektiv avsetningsprosess, eller alternativt kan tynn filmen/det tynne barrierelag dannes ved sprøyting. Preferably, the thin film/thin barrier layer is formed by a selective deposition process, or alternatively the thin film/thin barrier layer can be formed by spraying.
I fremgangsmåten i henhold til oppfinnelsen kan mønstringen fordelaktig utføres ved hjelp av etsing. 1 fremgangsmåten i henhold til oppfinnelsen er det også ansett fordelaktig å velge halvledersubstratmaterialet som silisium. In the method according to the invention, the patterning can advantageously be carried out by means of etching. 1 method according to the invention, it is also considered advantageous to choose the semiconductor substrate material as silicon.
Endelig kan i fremgangsmåten i henhold til oppfinnelsen matrisen og transistorstrukturer fordelaktig deles på en passende måte for å danne individuelle felteffekttransistorer eller kretser med mer enn en transistor av denne art. Finally, in the method according to the invention, the matrix and transistor structures can advantageously be divided in a suitable way to form individual field effect transistors or circuits with more than one transistor of this kind.
Oppfinnelsen skal bedre forstås ved lesing av den følgende trinnvise forklaring av fremgangsmåten for å fremstille transistorene, med eksempliifserende utførelser av de forskjellige trinn og når den leses i samband med tegningen, på hvilken The invention will be better understood by reading the following step-by-step explanation of the method of manufacturing the transistors, with exemplary embodiments of the various steps and when read in conjunction with the drawing, in which
fig. 1, 2a, 3-1 la, 12 og 13 viser de suksessive prosesstrinn for fremgangsmåten i henhold til oppfinnelsen til fremstilling av transistorstrukturer, slik de er gjengitt ved tverrsnitt av strukturene som dannes i hvert enkelt trinn, fig. 1, 2a, 3-1 la, 12 and 13 show the successive process steps for the method according to the invention for the production of transistor structures, as they are reproduced by cross-sections of the structures formed in each individual step,
fig. 2b et grunnriss av strukturene gjengitt i tverrsnitt på fig. 2a, fig. 2b a plan of the structures reproduced in cross-section in fig. 2a,
fig. 1 lb et grunnriss av strukturene gjengitt i tverrsnitt på fig. 1 la, fig. 1 lb a plan view of the structures reproduced in cross-section in fig. 1 la,
fig. 14a et grunnriss av en felteffekttransistormatrise fremstilt ved fremgangsmåten i henhold til den foreliggende oppfinnelse og med omrisset av kanaler og kilde- og drenelektroder angitt ved stiplede linjer, og fig. 14b et tverrsnitt gjennom matrisen på fig. 14a tatt langs linjen A-A. fig. 14a a plan view of a field effect transistor matrix produced by the method according to the present invention and with the outline of channels and source and drain electrodes indicated by dashed lines, and fig. 14b a cross-section through the matrix of fig. 14a taken along the line A-A.
Nå skal fremgangsmåten i henhold til oppfinnelsen beskrives trinn for trinn. The method according to the invention will now be described step by step.
På fig. 1 er det vist et substrat 1 av halvledermateriale med et passende barrierelag på hvilket avsettes et lag 2 av ledende materiale som kan være hvilket som helst ledende materiale, uorganisk så vel som organisk, og som kan benyttes med en egnet avsetningsmetode. Substratet selv, avhengig av det valgte materiale, kan være stivt eller fleksibelt. Foretrukket er substratet silisium. Nå blir det ledende lag mønstret ved en passende mønstringsmetode, f.eks. basert på fotomikrolitografi og påfølgende etsing, til parallelle, stripelignende første elektroder som vist på fig. 2a og i grunnriss på fig. 2b. Stigningen, dvs. bredden w av en elektrode addert til avstanden d til den neste elektrode, vil naturligvis være avhengig av en anvendbar konstruksjonsregel og kan svare til et minimums prosessbeskranket størrelsestrekk f, i hvilket tilfelle w og d vil være omtrent like, men det er naturligvis ingenting i veien for at verdien av d kan være meget større enn w. Mønstringen etterlater fordypningen 3 mellom de første elektroder 2 som vist på fig. 2a, og nå kan disse parallelle stripelignende elektroder 2 som faktisk kan gjøres meget tynne, dvs. med høyde h meget mindre enn deres bredde w, dekkes som vist på fig. 3 av et barrierelag 4 av tynnfilm som strekker seg over de første elektroder og ned til substratet 1 i fordypningene 3. Barrierelagtykkelsen er ikke beskranket av noen konstruksjonsregler og kan derfor være meget liten, faktisk helt ned til monoatomære dimensjoner. In fig. 1 shows a substrate 1 of semiconductor material with a suitable barrier layer on which is deposited a layer 2 of conductive material which can be any conductive material, inorganic as well as organic, and which can be used with a suitable deposition method. The substrate itself, depending on the chosen material, can be rigid or flexible. The preferred substrate is silicon. Now the conductive layer is patterned by a suitable patterning method, e.g. based on photomicrolithography and subsequent etching, to parallel, strip-like first electrodes as shown in fig. 2a and in plan in fig. 2b. The pitch, i.e. the width w of an electrode added to the distance d to the next electrode, will of course depend on an applicable design rule and may correspond to a minimum process-limited size feature f, in which case w and d will be approximately equal, but it is naturally nothing to prevent the value of d being much greater than w. The pattern leaves the recess 3 between the first electrodes 2 as shown in fig. 2a, and now these parallel strip-like electrodes 2 which can actually be made very thin, i.e. with height h much less than their width w, can be covered as shown in fig. 3 of a barrier layer 4 of thin film which extends over the first electrodes and down to the substrate 1 in the recesses 3. The barrier layer thickness is not limited by any construction rules and can therefore be very small, in fact all the way down to monatomic dimensions.
Bunnene til fordypningene 3 vil være blottlagte områder av substratet 1 som vist på fig. 3. Substratet 1 blir nå, som vist på fig. 4, dopet i disse blottlagte områder for å danne dopede områder 5 i substratet 1 med en ønsket ledningsmodus, f.eks. elektronisk ledning (n-typeledning) eller hulledning (p-typeledning). I et følgende prosesstrinn, vist på fig. 5, blir fordypningene nå fylt med et ledende materiale 6 for å danne parallelle, stripelignende andre elektroder 10 over de dopede områder 5 i substratet 1. Deretter blir, som vist på fig. 6, barrierelaget 4 fjernet fra de første elektroder ved enhver egnet prosess, f.eks. etsing, og etterlater vertikale kanaler ved spor 7 mellom første og andre elektroder 2;6. De udopede områder av substratet 1 vil nå være blottlagt ved bunnen av de vertikale kanaler 7, og i et annet dopetrinn vist på fig. 7 blir substratet i disse områder dopet slik at det dannes dopede regioner 8 i dette. Innlysende vil dopanten nå velges slik at substratet i regionene 8 dopes til f.eks. ledningsmodus av p-typen hvis regionene 5 ble dopet til ledningsmodus av n-typen, eller omvendt. The bottoms of the recesses 3 will be exposed areas of the substrate 1 as shown in fig. 3. The substrate 1 is now, as shown in fig. 4, doped in these exposed areas to form doped areas 5 in the substrate 1 with a desired conduction mode, e.g. electronic wire (n-type wire) or hole wire (p-type wire). In a following process step, shown in fig. 5, the recesses are now filled with a conductive material 6 to form parallel, strip-like second electrodes 10 over the doped areas 5 in the substrate 1. Then, as shown in fig. 6, the barrier layer 4 removed from the first electrodes by any suitable process, e.g. etching, leaving vertical channels at groove 7 between first and second electrodes 2;6. The undoped areas of the substrate 1 will now be exposed at the bottom of the vertical channels 7, and in another doping step shown in fig. 7, the substrate in these areas is doped so that doped regions 8 are formed therein. Obviously, the dopant will now be chosen so that the substrate in the regions 8 is doped to e.g. p-type conduction mode if the regions 5 were doped into n-type conduction mode, or vice versa.
Deretter blir de vertikal spor eller kanaler 7 fylt med et isolerende barrierelag 4, som f.eks. kan avsettes i en kontrollert sprøyteprosess eller avsettes som et globalt barrierelag med påfølgende fjerning av overflødig materiale, og dette barrieremateriale 4 skal nå naturligvis dekke arealene av substratet 1 over de dopede regioner 8 i dette, som vist på fig. 8.1 det følgende prosesstrinn fjernes de første elektroder 2 og etterlater fordypninger eller åpninger 3' mellom de andre elektroder 6 med barrierelagene 4 som vist på fig. 9. Fjerningen av de første elektroder 2 kan finne sted ved hjelp av f.eks. mikrolitografi og etsing og følges av et tredje dopetrinn hvor de nå blottlagte og udopede arealer av substratet 1 i åpningene 3' vil bli dopet slik at det dannes dopede regioner 9 i substratet som vist på fig. 10. Regionene 9 vil dopes til den passende ledningsmodus, f.eks. n-type hvis regionene 5 er dopet til n-type og regionene 8 dopet til p-type. Dette kan naturligvis gjøres stikk motsatt. I et påfølgende prosesstrinn blir de første elektroder 2 nå regenerert som vist på fig. 1 la, ved ganske enkelt å fylle åpningene 3' over de dopede regioner 9 i substratet 1 med en tynnfilm av et passende ledende materiale som igjen kan være uorganisk eller organisk. I ethvert tilfelle skal det forstås at det samme ledende materiale foretrukket vil bli benyttet for de første og andre elektroder 2;6. Den resulterende struktur er vist i grunnriss på fig. 11b. Next, the vertical track or channels 7 are filled with an insulating barrier layer 4, which e.g. can be deposited in a controlled spraying process or deposited as a global barrier layer with subsequent removal of excess material, and this barrier material 4 must now naturally cover the areas of the substrate 1 above the doped regions 8 therein, as shown in fig. 8.1 the following process step, the first electrodes 2 are removed and leave recesses or openings 3' between the second electrodes 6 with the barrier layers 4 as shown in fig. 9. The removal of the first electrodes 2 can take place using e.g. microlithography and etching and is followed by a third doping step where the now exposed and undoped areas of the substrate 1 in the openings 3' will be doped so that doped regions 9 are formed in the substrate as shown in fig. 10. The regions 9 will be doped to the appropriate conduction mode, e.g. n-type if regions 5 are doped to n-type and regions 8 are doped to p-type. This can of course be done exactly the opposite. In a subsequent process step, the first electrodes 2 are now regenerated as shown in fig. 1 la, by simply filling the openings 3' above the doped regions 9 in the substrate 1 with a thin film of a suitable conductive material which again can be inorganic or organic. In any case, it should be understood that the same conductive material will preferably be used for the first and second electrodes 2; 6. The resulting structure is shown in plan in fig. 11b.
Nå vil det ses at de første og andre elektroder 2;6 som kontakterer passende dopede regioner 9;5 i substratet 1, kan danne parallelle, stripelignende og meget nærstående kilde- og drenelektroder, hhv. i en transistorstruktur. Kanallengden L, dvs. avstanden mellom f.eks. en kildeelektrode 2 og en drenelektrode 4 (fig. Ila) under barrierelaget 4 strekker seg naturligvis over de dopede regioner 8 i substratet og kan gjøres ekstremt kort, til og med godt under 1 nm om så ønsket, fordi en tykkelse S av barrierelaget 4 fås fra en prosess for å avsette en ekstremt tynn film av barrieremateriale og denne prosessen behøver ikke å beskrankes av noen konstruksjonsregel. Det er velkjent for fagfolk at det vil være mulig å avsette slike barrierelag til og med i form av monoatomære lag, som nevnt ovenfor. Kanallengden L i transistorstrukturen fremstilt ved fremgangsmåten i henhold til oppfinnelsen kan følgelig være praktisk talt vilkårlig liten og dette vil, som det skal ses, være en svært ønskelig egenskap i f.eks. felteffekttransistorer. Now it will be seen that the first and second electrodes 2;6 which contact suitably doped regions 9;5 in the substrate 1, can form parallel, strip-like and very close source and drain electrodes, respectively. in a transistor structure. The channel length L, i.e. the distance between e.g. a source electrode 2 and a drain electrode 4 (Fig. 11a) below the barrier layer 4 naturally extend over the doped regions 8 in the substrate and can be made extremely short, even well below 1 nm if desired, because a thickness S of the barrier layer 4 is obtained from a process to deposit an extremely thin film of barrier material and this process need not be limited by any construction rule. It is well known to those skilled in the art that it will be possible to deposit such barrier layers even in the form of monatomic layers, as mentioned above. The channel length L in the transistor structure produced by the method according to the invention can consequently be practically arbitrarily small and this will, as will be seen, be a very desirable property in e.g. field effect transistors.
Også toppflaten til kilde- og drenelektrodene 2,6 er forsynt med barrierelag 4, slik at elektrodene 2;6 i ethvert tilfelle blir innbyrdes isolert og deres toppflate likedan isolert, som vist på fig. 12. Nå avsettes et globalt lag av en annen tynnfilm 10 av ledende materiale over det globalt påførte barrierelag 4 og laget 10 kan så mønstres for å danne grindelektroder i transistorstrukturene fremstilt ved fremgangsmåten i henhold til oppfinnelsen. Det skal forståes da at den virkelige mønstring av grindelektrodene kan finne sted med prosesstrinn lik de benyttede for første og andre elektroder 2;6, og de forskjellige prosesstrinnene vil da etterligne de vist på fig. 1, 2a, 3 og 5. Et meget tett mønster av grindelektroder 10 kan derfor fås, og da annenhver av grindelektrodene fremstilles i et mønstringstrinn som f.eks. kan være basert på fotomikrolitografi og påfølgende etsing før det avsettes et passende barrierelag, impliserer dette naturligvis at de oppnåelige dimensjoner til grindelektrodene vil være undergitt de samme betraktninger som ble gjort i forbindelse med dimensjonene til de første og andre elektroder 2;6. Følgelig er det fullt mulig å fremstille de forskjellige grindelektrodene 10 med forskjellige bredder W og dette impliserer i sin tur at separate transistorstrukturer fremstilt med fremgangsmåten i henhold til oppfinnelsen kan fremstilles med varierende forhold W/ L mellom kanalbredde W og -lengde L. Som velkjent for fagfolk er det svært ønskelig å ha en stor W/ L, da størrelsen på drenstrømmen ID avhenger av dette forhold multiplisert med den effektive styrespenning og en prosessparameter. The top surface of the source and drain electrodes 2,6 is also provided with a barrier layer 4, so that the electrodes 2,6 are in any case mutually insulated and their top surface similarly insulated, as shown in fig. 12. Now a global layer of another thin film 10 of conductive material is deposited over the globally applied barrier layer 4 and the layer 10 can then be patterned to form gate electrodes in the transistor structures produced by the method according to the invention. It should then be understood that the actual patterning of the gate electrodes can take place with process steps similar to those used for the first and second electrodes 2; 6, and the various process steps will then imitate those shown in fig. 1, 2a, 3 and 5. A very dense pattern of gate electrodes 10 can therefore be obtained, and since every second of the gate electrodes is produced in a patterning step such as e.g. may be based on photomicrolithography and subsequent etching before a suitable barrier layer is deposited, this naturally implies that the achievable dimensions of the gate electrodes will be subject to the same considerations as were made in connection with the dimensions of the first and second electrodes 2;6. Consequently, it is entirely possible to produce the different gate electrodes 10 with different widths W and this in turn implies that separate transistor structures produced with the method according to the invention can be produced with varying ratios W/L between channel width W and channel length L. As is well known for professionals, it is highly desirable to have a large W/L, as the size of the drain current ID depends on this ratio multiplied by the effective control voltage and a process parameter.
Således kan en rekke fordeler fås med transistorer fremstilt ved fremgangsmåten i henhold til foreliggende oppfinnelse. For eksempel er svitsjehastigheten til transistorene avhengig av forskjellige faktorer, men den primære strukturelle parameter som påvirker svitsjehastigheten vil være avstanden av L mellom kilde- og drenelektrodene, da ladningsbærerne trenger en viss tid til å tilbakelegge denne avstand. Med andre ord, jo kortere avstanden er, dess hurtigere er, ceteris paribus, svitsjehastigheten. Løsninger i henhold til kjent teknikk og dagens teknologi vil være begrenset av de foreliggende prosessbeskrankede minimums størrelsestrekk, noe som i tilfelle av f.eks. 0,18 um litografi impliserer en minimum kanallengde på 180 nm. Mens en litografi i samsvar med dagens standarder fremdeles vil bli benyttet i mønstringstrinnet for elektrodene, vil det ses at fremgangsmåten i henhold til den foreliggende oppfinnelse faktisk tillater en reduksjon til kanallengden L til eksempelvis meget mindre enn 10 nm, da barrierelagtykkelsen naturligvis ikke er begrenset av noen konstruksjonsregel. Thus, a number of advantages can be obtained with transistors produced by the method according to the present invention. For example, the switching speed of the transistors depends on various factors, but the primary structural parameter that affects the switching speed will be the distance L between the source and drain electrodes, as the charge carriers need a certain time to cover this distance. In other words, the shorter the distance, the faster, ceteris paribus, the switching speed. Solutions according to prior art and current technology will be limited by the available process-limited minimum size features, which in the case of e.g. 0.18 µm lithography implies a minimum channel length of 180 nm. While a lithography in accordance with current standards will still be used in the patterning step for the electrodes, it will be seen that the method according to the present invention actually allows a reduction to the channel length L to, for example, much less than 10 nm, as the barrier layer thickness is naturally not limited by some construction rule.
Av fig. 14b vil det ses at dersom bredden W av en grindelektrode svarende til en kanalbredde vil bli begrenset nedad til konstruksjonsregelen for mønstringsprosessen benyttet til å danne denne bestemte elektrode, vil grindelektrodene dannet i et støpetrinn tilsvarende det vist på fig. 5 for å danne elektroden 6, kunne få sine aktuelle bredder W justert ved ganske enkelt å øke tykkelsen av barrierelagene 4 mellom grindelektrodene 10 før ytterligere elektrodemateriale fylles i fordypningen mellom de allerede mønstrede, stripelignende grindelektroder. Således vil det for annenhver grindelektrode i transistorstrukturmatrisen nå være mulig å danne grindelektroder slik at transistorer med varierende bredder ff kan fås. From fig. 14b, it will be seen that if the width W of a gate electrode corresponding to a channel width will be limited downwards to the construction rule for the patterning process used to form this particular electrode, the gate electrodes will be formed in a casting step corresponding to that shown in fig. 5 to form the electrode 6, could have their actual widths W adjusted by simply increasing the thickness of the barrier layers 4 between the gate electrodes 10 before additional electrode material is filled in the recess between the already patterned, strip-like gate electrodes. Thus, for every second gate electrode in the transistor structure matrix, it will now be possible to form gate electrodes so that transistors with varying widths ff can be obtained.
Følgelig er et av de viktigste trekk ved fremgangsmåten i henhold til den foreliggende oppfinnelse muligheten av å styre forholdet mellom kanalbredden W og kanallengden L, dvs. forholdet W/ L som er en meget viktig konstruksjonsparameter da den som anført tjener som en skalafaktor for drenstrømmen lp. Videre vil den foreliggende oppfinnelse tillate fabrikasjon av enhver type felteffekttransistorer. Det vil også være mulig å fremstille strukturelt identiske felteffekttransistorer på det samme substrat, men med justerte verdier for valgte konstruksjonsparametere. For eksempel kunne to eller flere MOSFETer som har nøyaktig den samme terskelspenning VT, men forskjellige strømytelser, fremstilles på samme substrat da det vil være mulig å benytte forskjellige verdier for W/ L. Høye verdier for drenstrømmen ID, f.eks. i området flere milliampere, kan naturligvis bare fås i transistorer med et høyt bredde/lengdeforhold W/ L, og med dagens teknologi innebærer dette svært arealkrevende innretninger. Med den foreliggende oppfinnelse kan forholdet W/ L velges omtrent vilkårlig stort uten å beslaglegge en uoverkommelig mengde brikkeareal. Det skal iakttas at forholdet W/ L kan økes slik at det fås enhver ønsket strømnivå, men i dagens teknologi impliserer dette et øket grindelektrodeareal og en tilsvarende økning i komponentenes kapasitans, noe som på en ugunstig måte vil påvirke svitsjehastigheten til transistorene og begrense f.eks. MOSFETer i henhold til kjent teknikk til forhold W/ L som ikke er stort høyere enn 10. Slike ugunstige omstendigheter blir alle eliminert ved å fremstille transistorene med bruk av fremgangsmåten i henhold til foreliggende oppfinnelse. Consequently, one of the most important features of the method according to the present invention is the possibility of controlling the ratio between the channel width W and the channel length L, i.e. the ratio W/L which is a very important design parameter as it serves as a scale factor for the drain current lp . Furthermore, the present invention will allow the fabrication of any type of field effect transistors. It will also be possible to manufacture structurally identical field-effect transistors on the same substrate, but with adjusted values for selected design parameters. For example, two or more MOSFETs that have exactly the same threshold voltage VT, but different current performances, could be manufactured on the same substrate as it would be possible to use different values for W/L. High values for the drain current ID, e.g. in the range of several milliamps, can of course only be obtained in transistors with a high width/length ratio W/L, and with today's technology this means very space-consuming devices. With the present invention, the ratio W/L can be chosen approximately arbitrarily large without occupying an prohibitive amount of chip area. It should be noted that the ratio W/L can be increased so that any desired current level is obtained, but in current technology this implies an increased gate electrode area and a corresponding increase in the capacitance of the components, which will adversely affect the switching speed of the transistors and limit e.g. e.g. MOSFETs according to the prior art to ratios W/L which are not much higher than 10. Such unfavorable circumstances are all eliminated by producing the transistors using the method according to the present invention.
Selv om den foretrukne utførelse drøftet i de foregående sider baserer seg på bruk av konvensjonelle mikrofotografiske prosesser og etseprosesser for mønstring av elektrodestrukturene, skal det forståes at fremgangsmåten i henhold til den foreliggende oppfinnelse like gjerne kan realiseres med bruk av mer sofistikerte mønstringsprosesser, innbefattet myklitografi og ikke-litografiske verktøy så som harde eller myke stempler for å frembringe de ønskede mønstre. Med tanke på å oppnå ytterligere reduksjon av trekkstørrelsene, er det også mulig f.eks. å anlegge elektrodemønstre ved hjelp av trykketeknikk. Slik trykketeknikk kan utføres med bruk av såkalt nanotrykking som for tiden er under utvikling, ville innebære at f.eks. elektrodemønstre kunne fås med en trekkdimensjon i 1-10 nm og endog mindre med sammenlignbare filmtykkelser, og således anlegges i en skala sammenlignbar med kanallengden som kan oppnås med fremgangsmåten i henhold til den foreliggende oppfinnelse. Although the preferred embodiment discussed in the preceding pages is based on the use of conventional microphotographic processes and etching processes for patterning the electrode structures, it should be understood that the method according to the present invention can just as well be realized with the use of more sophisticated patterning processes, including soft lithography and non-lithographic tools such as hard or soft stamps to produce the desired patterns. With a view to achieving a further reduction of the draft sizes, it is also possible e.g. to create electrode patterns using printing techniques. Such printing technique can be carried out using so-called nano-printing which is currently under development, would mean that e.g. electrode patterns could be obtained with a draw dimension of 1-10 nm and even less with comparable film thicknesses, and thus constructed on a scale comparable to the channel length that can be achieved with the method according to the present invention.
I tillegg vil fremgangsmåten i henhold til oppfinnelsen ved et passende valg av ytterligere etterbehandling eller mellomtrinn tillate fabrikasjon av mer kompliserte kretsstrukturer på det samme substrat, da ledningsnoder og konstruksjonsdimensjoner kan velges alt etter som og benyttes til å skreddersy spesifikke typer av felteffekttransistorer, mens ytterligere mellomsjikt kan avsette for eksempelvis å danne transistorbaserte minner i matriseadresserbare grupper eller danne komplementære transistorkretser. Det er innlysende at f.eks. partier av transistorstrukturer eller hele transistorstrukturer kunne fjernes i f.eks. etsetrinnene og i stedet erstattes av passive komponenter dannet i eksempelvis tynnfilmteknologi, f.eks. resistorer eller koblings linjer, slik at det fås mer kompliserte kretser i fullstendig integrasjon med de opprinnelige transistorstrukturer som er fremstilt ved fremgangsmåten i henhold til den foreliggende oppfinnelse. In addition, the method according to the invention, by an appropriate choice of additional finishing or intermediate stages, will allow the fabrication of more complicated circuit structures on the same substrate, as wiring nodes and construction dimensions can be chosen according to and used to tailor specific types of field effect transistors, while additional intermediate layers can set aside to, for example, form transistor-based memories in matrix-addressable groups or form complementary transistor circuits. It is obvious that e.g. parts of transistor structures or entire transistor structures could be removed in e.g. the etching steps and instead are replaced by passive components formed in, for example, thin film technology, e.g. resistors or connection lines, so that more complicated circuits are obtained in complete integration with the original transistor structures produced by the method according to the present invention.
Claims (11)
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NO20015837A NO20015837A (en) | 2001-11-29 | 2001-11-29 | Method for producing self-registering non-lithographic transistors with ultra-short channel lengths |
| AU2002365533A AU2002365533A1 (en) | 2001-11-29 | 2002-11-01 | A method for making self-registering non-lithographic transistors with ultrashort channel lengths |
| KR1020047008231A KR100543076B1 (en) | 2001-11-29 | 2002-11-01 | A method for making self-registering non-lithographic transistors with ultrashort channel lengths |
| EP02803936A EP1449217A1 (en) | 2001-11-29 | 2002-11-01 | A method for making self-registering non-lithographic transistors with ultrashort channel lengths |
| PCT/NO2002/000397 WO2003046921A1 (en) | 2001-11-29 | 2002-11-01 | A method for making self-registering non-lithographic transistors with ultrashort channel lengths |
| JP2003548252A JP2005510864A (en) | 2001-11-29 | 2002-11-01 | Self-aligned non-lithographic transistor manufacturing method with ultra-short channel length |
| RU2004118416/28A RU2261499C2 (en) | 2001-11-29 | 2002-11-01 | Method for manufacturing self-combined transistors with ultra- short channel length, produced by non-lithographic method |
| CA002468615A CA2468615C (en) | 2001-11-29 | 2002-11-01 | A method for making self-registering non-lithographic transistors with ultrashort channel lengths |
| CNA028239601A CN1599936A (en) | 2001-11-29 | 2002-11-01 | A method for making self-registering non-lithographic transistors with ultrashort channel lengths |
| US10/293,488 US6753217B2 (en) | 2001-11-29 | 2002-11-14 | Method for making self-registering non-lithographic transistors with ultrashort channel lengths |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NO20015837A NO20015837A (en) | 2001-11-29 | 2001-11-29 | Method for producing self-registering non-lithographic transistors with ultra-short channel lengths |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| NO20015837D0 NO20015837D0 (en) | 2001-11-29 |
| NO314738B1 true NO314738B1 (en) | 2003-05-12 |
| NO20015837A NO20015837A (en) | 2003-05-12 |
Family
ID=19913080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| NO20015837A NO20015837A (en) | 2001-11-29 | 2001-11-29 | Method for producing self-registering non-lithographic transistors with ultra-short channel lengths |
Country Status (9)
| Country | Link |
|---|---|
| EP (1) | EP1449217A1 (en) |
| JP (1) | JP2005510864A (en) |
| KR (1) | KR100543076B1 (en) |
| CN (1) | CN1599936A (en) |
| AU (1) | AU2002365533A1 (en) |
| CA (1) | CA2468615C (en) |
| NO (1) | NO20015837A (en) |
| RU (1) | RU2261499C2 (en) |
| WO (1) | WO2003046921A1 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6724028B2 (en) | 2001-12-10 | 2004-04-20 | Hans Gude Gudesen | Matrix-addressable array of integrated transistor/memory structures |
| US6649504B2 (en) | 2001-12-14 | 2003-11-18 | Thin Film Electronics Asa | Method for fabricating high aspect ratio electrodes |
| US9035281B2 (en) | 2009-06-30 | 2015-05-19 | Nokia Technologies Oy | Graphene device and method of fabricating a graphene device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4952031A (en) * | 1987-06-19 | 1990-08-28 | Victor Company Of Japan, Ltd. | Liquid crystal display device |
| JPH07106450A (en) * | 1993-10-08 | 1995-04-21 | Olympus Optical Co Ltd | Ferroelectric gate transistor memory |
| DE69739045D1 (en) * | 1997-08-27 | 2008-11-27 | St Microelectronics Srl | Manufacturing method for electronic memory devices with virtual ground |
| US6072716A (en) * | 1999-04-14 | 2000-06-06 | Massachusetts Institute Of Technology | Memory structures and methods of making same |
| US6473388B1 (en) * | 2000-08-31 | 2002-10-29 | Hewlett Packard Company | Ultra-high density information storage device based on modulated cathodoconductivity |
-
2001
- 2001-11-29 NO NO20015837A patent/NO20015837A/en unknown
-
2002
- 2002-11-01 JP JP2003548252A patent/JP2005510864A/en not_active Abandoned
- 2002-11-01 WO PCT/NO2002/000397 patent/WO2003046921A1/en not_active Application Discontinuation
- 2002-11-01 CA CA002468615A patent/CA2468615C/en not_active Expired - Fee Related
- 2002-11-01 KR KR1020047008231A patent/KR100543076B1/en not_active IP Right Cessation
- 2002-11-01 AU AU2002365533A patent/AU2002365533A1/en not_active Abandoned
- 2002-11-01 EP EP02803936A patent/EP1449217A1/en not_active Withdrawn
- 2002-11-01 RU RU2004118416/28A patent/RU2261499C2/en not_active IP Right Cessation
- 2002-11-01 CN CNA028239601A patent/CN1599936A/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| NO20015837D0 (en) | 2001-11-29 |
| RU2004118416A (en) | 2005-04-10 |
| KR20040064290A (en) | 2004-07-16 |
| CN1599936A (en) | 2005-03-23 |
| CA2468615A1 (en) | 2003-06-05 |
| CA2468615C (en) | 2007-03-20 |
| RU2261499C2 (en) | 2005-09-27 |
| EP1449217A1 (en) | 2004-08-25 |
| JP2005510864A (en) | 2005-04-21 |
| NO20015837A (en) | 2003-05-12 |
| KR100543076B1 (en) | 2006-01-20 |
| WO2003046921A1 (en) | 2003-06-05 |
| AU2002365533A1 (en) | 2003-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8030217B2 (en) | Simplified pitch doubling process flow | |
| CN101304007B (en) | Method of fabricating flash memory device | |
| KR950034789A (en) | Semiconductor integrated circuit device and manufacturing method thereof | |
| CN100502037C (en) | Transistor, method of manufacturing transistor, and method of operating transistor | |
| JP2004022850A (en) | Method of manufacturing semiconductor memory device | |
| US11201064B2 (en) | Signal line patterning for standard cells | |
| NO314738B1 (en) | Method of manufacturing self-recording non-lithographic transistors with ultra-short channel lengths | |
| CN108281424A (en) | Semiconductor element with and preparation method thereof | |
| US6753217B2 (en) | Method for making self-registering non-lithographic transistors with ultrashort channel lengths | |
| US7436033B2 (en) | Tri-gated molecular field effect transistor and method of fabricating the same | |
| KR100386455B1 (en) | Method for fabricating a merged semiconductor memory device | |
| KR19990036785A (en) | Semiconductor device and manufacturing method | |
| KR100724249B1 (en) | Method for fabricating semiconductor device | |
| JP2004529500A5 (en) | ||
| US12108593B2 (en) | Method for preparing semiconductor structure using a first mask comprises a groove | |
| US6649504B2 (en) | Method for fabricating high aspect ratio electrodes | |
| KR100543077B1 (en) | A method for fabricating high aspect ratio electrodes | |
| KR100359763B1 (en) | Method for fabricating semiconductor memory device | |
| CN104979212A (en) | Electronic component and manufacturing method thereof | |
| KR100849076B1 (en) | Method for fabricating MPDL semiconductor device | |
| KR20020082548A (en) | Method of manufacturing semiconductor device | |
| KR19990011630A (en) | Finned Stacked Capacitor Manufacturing Method | |
| KR19990074719A (en) | Semiconductor Memory Manufacturing Method | |
| KR20020055155A (en) | Method of manufacturing semiconductor device | |
| KR19990070030A (en) | Capacitor Manufacturing Method of Semiconductor Device |