JP2005510864A - 極短チャネル長さの自己位置合わせ非リソグラフィ・トランジスタ製造方法 - Google Patents
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Abstract
極短のチャネル長さを有するトランジスタを製作する方法において、ソース電極、ドレイン電極およびゲート電極をそれぞれ溶着することは、最初に先行技術によって適用可能な設計規則に従って電極寸法を限定することにより遂行され、一方、後続の処理ステップにおいて、これら電極の1つおきの寸法は、希望により調節できる。一つのチャネル領域が、ソースとドレイン電極の間にあらゆる設計規則の制約なしに形成され、これにより、例えば10nmよりもはるかに小さな極度に短いチャネル長さLを有するトランジスタ・チャネルの形成が可能になる。対応して、ゲート電極の幅が調節可能であって、大きなチャネル幅Wも得られ、従ってほとんど任意に大きなアスペクト比W/Lがトランジスタに供給され、こうして望ましいスイッチングおよび電流の特性が供給される。この方法は、あらゆる種類の電界効果トランジスタを同一基板上にも製作するのに応用可能であって、また同様に他の種類のトランジスタ構造を製作するために調節可能である。
Description
本発明は、チャネル長さが極めて短いトランジスタの製造方法に関する。
多くの努力が(シリコンまたは他の基板上の)回路のサイズを減少させることを目指し、設計規則およびリソグラフィに従うもの以上にチャネル長さを減少させてスイッチング速度を上げる試みと組み合わされている。回路の削減はシリコン業界の広汎な努力の一部分であり、フォトリソグラフィ、X線リソグラフィではその限界にまもなく到達し、また他の一層新型の解決方法も非常に真剣に追求されていて、2010年内の生産で0.04μm(40nm)前後の線幅と線間隔に達することを目標にしている。しかしながら、これは大部分が、例えば単一分子スイッチ、ナノスイッチなどの望ましいものにより測定されたものである。
代わりに、非リソグラフィ的パターニング技法は、例えばマイクロパターニング、セルフ・アセンブリ技法などの一層良好な見込みを有する。しかしながら、後者は非常に保守的な業界に全く新しい処理と機器を導入するので、最も先端的なリソグラフィの試みよりも新種のものである。また、これら2つのいずれも、複雑の回路の構築を可能にする実際の可能性を現在有していないし、恐らくはずっとそうであろうが、それは部分的には、多層構造の構築に関する問題である。他の技法(例えばハード・スタンプの使用、Obducat参照)は同じ問題に直面している。
公知の技術で処理できない諸問題は次の通りである:1)非常に短い(原子数個の長さの)チャネル長さ、すなわちソース電極とドレイン電極の間の距離を製作すること、2)標準的なシリコン処理、製造技法および機器を使用するか、または標準的でない非リソグラフィ的技術を使用して、これを達成すること、3)所与のリソグラフィ/パターニング・ツールにより一層小さい回路設置跡、すなわち一層高密度の回路を得るためにこれを使用すること、4)自己位置合わせにより上記を達成すること。
従って本発明の目的は、上に列挙した現在および先行の技術に固有な諸問題を有利な方法で克服する方法を供給することである。
本発明の目的および多数の更なる特徴と利点は、下記のステップを含む本発明による方法により、達成される;
a) 半導体物質の基盤上に導電性物質を溶着するステップと、
b) 並列の帯状第1電極へ導電性物質をパターニングするステップであって、これらの第1電極は適用可能な設計規則により決定されたピッチを有し、これら第1電極の間に基板の露出された帯状領域を残すステップと、
c) 基板まで前記第1電極を覆うバリア層を溶着するステップと、
d) それら露出された領域内で基板をドープするステップと、
e) 基板のドープされた領域上に導電性物質を溶着して、その上に並列帯状第2電極を形成するステップと、
f) 前記第1電極を覆うバリア層を除去して、前記第1電極と前記第2電極の間の、基板のドープされていない領域まで延びている垂直なチャネルを残すステップと、
g) チャネルの底部において、それらの露出された領域内で基板をドープするステップと、
h) バリア物質によりチャネルを充填するステップと、
i) 前記第1電極を除去し、第2電極の間に空間を残し、それらの間の基板の領域を露出するステップと、
j) 前記第1電極を除去済みである開口内で、基板の露出された領域をドープするステップと、
k) 前記開口内に導電性物質を溶着し、前記第1電極を再び発生させて、これにより、ほぼ等しい幅の並列帯状の第1電極および第2電極の電極層が得られ、ドープされた基板にインターフェイスし、また、バリア物質のみの任意の薄い層によって分離され、こうしてドーピング・ステップにおいて使用されるドーパントに従って、今や第1電極はトランジスタ構造のソース電極またはドレイン電極を構成し、第2電極は対応するドレイン電極またはソース電極を形成するステップと、
l) 前記電極および前記分離バリア層の上に絶縁バリア層を溶着するステップと、
m) 前記バリア層の上に導電物質を溶着するステップと、
n) 導電性物質をパターニングして、ソース電極とドレイン電極を横切る方向を向いた並列帯状ゲート電極を形成し、これにより、非常に短いチャネル長さおよび任意の大きなチャネル幅を有し、後者はゲート電極パターンによって与えられる電界効果トランジスタ構造のマトリックスが得られるステップとを含む。
a) 半導体物質の基盤上に導電性物質を溶着するステップと、
b) 並列の帯状第1電極へ導電性物質をパターニングするステップであって、これらの第1電極は適用可能な設計規則により決定されたピッチを有し、これら第1電極の間に基板の露出された帯状領域を残すステップと、
c) 基板まで前記第1電極を覆うバリア層を溶着するステップと、
d) それら露出された領域内で基板をドープするステップと、
e) 基板のドープされた領域上に導電性物質を溶着して、その上に並列帯状第2電極を形成するステップと、
f) 前記第1電極を覆うバリア層を除去して、前記第1電極と前記第2電極の間の、基板のドープされていない領域まで延びている垂直なチャネルを残すステップと、
g) チャネルの底部において、それらの露出された領域内で基板をドープするステップと、
h) バリア物質によりチャネルを充填するステップと、
i) 前記第1電極を除去し、第2電極の間に空間を残し、それらの間の基板の領域を露出するステップと、
j) 前記第1電極を除去済みである開口内で、基板の露出された領域をドープするステップと、
k) 前記開口内に導電性物質を溶着し、前記第1電極を再び発生させて、これにより、ほぼ等しい幅の並列帯状の第1電極および第2電極の電極層が得られ、ドープされた基板にインターフェイスし、また、バリア物質のみの任意の薄い層によって分離され、こうしてドーピング・ステップにおいて使用されるドーパントに従って、今や第1電極はトランジスタ構造のソース電極またはドレイン電極を構成し、第2電極は対応するドレイン電極またはソース電極を形成するステップと、
l) 前記電極および前記分離バリア層の上に絶縁バリア層を溶着するステップと、
m) 前記バリア層の上に導電物質を溶着するステップと、
n) 導電性物質をパターニングして、ソース電極とドレイン電極を横切る方向を向いた並列帯状ゲート電極を形成し、これにより、非常に短いチャネル長さおよび任意の大きなチャネル幅を有し、後者はゲート電極パターンによって与えられる電界効果トランジスタ構造のマトリックスが得られるステップとを含む。
本発明による方法において導電物質は金属であり、または前記導電物質は好ましくはポリマまたはコポリマ物質である有機物質として選択されるのが有利であると考えられる。
一般にフォトマイクロリソグラフィをパターニングス・ステップで使用するのが好ましいと考えられるが、パターニング・ステップに非リソグラフィのツールも同様に好ましく使用できる。
本発明による方法において、バリア層および/または電極は好ましくはエッチングにより除去される。
好ましくは薄膜/薄いバリア層は選択溶着処理により形成され、または代わりに薄膜/薄いバリア層は吹き付けにより形成され得る。
本発明による方法において、パターニングは、エッチングにより好ましく遂行される。
本発明による方法において、半導体基板物質の選択は、またシリコンであることが有利と考えられる。
最後に本発明による方法において、マトリックスまたはトランジスタ構造は個別の電界効果トランジスタを形成し、またはこの種の一つよりも多いトランジスタの回路を形成するのに適当なように有利に分割される。
さて、本発明による方法を順次に議論する。
図1は、導電性物質の層2をその上に溶着した適当なバリア物質を有する半導体物質の基盤1を示し、導電層物質の層2は、いずれかの無機または有機物質であって、適当な溶着方法になじむものである。基板自体は、選択された物質により、堅いまたは柔軟なものであり得る。好ましくは、この基板はシリコンである。さて、導電層2が、例えばフォトマイクロリソグラフィおよびこれに続くエッチングに基づく適当なパターニング方法により、図2aおよび図1の平面図に示すような並列帯状第1電極へパターニングされる。ピッチすなわち次の電極までの距離dに加えられる一つの電極の幅wは、もちろん適用可能な設計規則に従い、また、最小処理制約機能サイズfに対応し、この場合wとdはほぼ等しいが、しかしもちろんwの値よりもはるかに大きいdの値であっても差し支えない。図2aに示すように、このパターニングは第1電極2の間に窪み3を残し、今やこれらの並列帯状電極2は、実際に薄く作ることができて、それらの幅wよりもはるかに小さい高さhを有し、図3に示すように、薄膜バリア層4により、覆われていて、薄膜バリア層4は、第1電極2の上に延び、また、窪み3内の基板1まで延びている。バリア層の厚さは、どんな設計規則によっても制約されず、従って非常に小さく、実際単原子の寸法まで小さくできる。
図3に示すように、窪み3の底部は、基板1の露出された領域である。図4に示すように、今や基板1はこれらの露出領域においてドープされて、基盤1内のドープされた領域5を形成し、ドープされた領域5は、電子的すなわちn型伝導、またはホールすなわちp型伝導など、希望する伝導モードを有する。図5に示す次の処理ステップにおいて、窪み3は今や導電物質6により充填されて、基盤1内のドープされた領域5の上に第2の並列帯状第2電極6を形成する。続いて、図6に示すように、適当な処理例えばエッチングにより、第1電極2からバリア層4が除去されて、第1電極2と第2電極6の間に、垂直のチャネルすなわち溝7を残す。基板1のドープされていない領域は、今や垂直チャネル7の底部で露出され、図7に示す第2ドーピング・ステップにおいて、これらの領域内の基板がドープされて、その中にドープされた領域8を形成する。明らかに、今やドーパントは、例えば領域5がn型伝導モードにドープされていたならば、領域8内の基板がp型伝導へドープされ、またはこの逆が行なわれるように選択される。
それから、垂直な溝すなわちチャネル7は絶縁バリア物質4で充填され、これは制御された吹き付け処理により溶着でき、または続いて過剰な物質を除去することによりグローバル・バリア層として溶着され、このバリア物質4は、今や図8に示すように、もちろんその中のドープされた領域8の上る基盤1の領域をカバーする。続く処理ステップにおいて、図9に示すように、第1電極2が除去されて、バリア層4を有する第2電極6の間に窪みまたは開口3’を残す。第1電極2の除去は、フォトマイクロリソグラフィおよびエッチングなどにより実現でき、これに続いて、第3ドーピング・ステップで、今や開口3’内の基板1の露出したドープされていない領域がドープされて、図10に示すように、基板内にドープされた領域9を形成する。領域9は、適当な伝導モードにドープされる、すなわち領域5が、n型にドープされている場合は、領域8は、p型にドープされる。これは、また、他の廻り道でも実行できる。続く処理ステップにおいて、第1電極は、今や図11aに示すように、基板1内のドープされた領域9の上に開口3’を例の無機または有機の適当な導電物質の薄膜により充填するだけで再生できる。いずれの場合も第1電極2と第2電極6に同一の導電物質を使用するのが好ましいことを理解すべきである。この結果の構造が、図11bに平面図で示されている。
さて、基板1内のドープされた領域5、8、9に、それぞれ適当に接触する第1電極2および第2電極6が、一つのトランジスタ構造内に並列帯状で非常に近接して配置されたソース電極およびドレイン電極を、それぞれ形成できることが理解される。チャネル長さLすなわちソース電極2とドレイン電極4(図11a)の間の距離は、もちろんバリア層4の下で、基板内でドープされた領域8を埋めるが、極度に短く製作でき、希望するならば、1nmよりも充分下にでき、それは、バリア層4の厚みδが、バリア物質の極度に薄い膜の溶着処理から出て、この処理が、どんな設計規則にも制約される必要がないためである。当業者に良く知られていることであるが、上述のようにそうしたバリア層を単原子の層にまで溶着することができる。このトランジスタ構造内のチャネル長さ1は、本発明による方法によって製作され、従ってほとんど任意に短くでき、このことは、例えば電界効果トランジスタにおいて、極度に望ましい性質であることが理解されよう。
ソース電極2およびドレイン電極6の上面もまた、バリア層4を備えていて、いかなる場合も電極2および電極6とそれらの上面が、図12に示すように同様に絶縁されている。さて、導電物質のもう一つの薄膜10のグローバル層が、グローバルに塗布されたバリア層4の上に溶着され、それから層10は、本発明による方法により製作されたトランジスタ構造とゲート電極を形成するように、パターニングされる。理解すべきは、これらのゲート電極の実際のパターニングは、第1電極2および第2電極6を形成するのと類似の処理ステップにより実現され、そのとき種々の処理ステップが、図1、図2a、図3および図5に描かれたものに類似することである。こうして非常に高密度のゲート電極10が得られ、一つおきのゲート電極は、例えば適当なバリア層を溶着する以前に、フォトマイクロリソグラフィおよびそれに続くエッチングに基づいてなされるので、これは、もちろんゲート電極の獲得可能な寸法が、第1電極2および第2電極6の寸法に関してなされたのと同一の考慮に従うことを意味する。従って、異なった幅Wを有する別々のゲート電極10を製作することは全く可能であり、これはまた、本発明による方法により製作される別々のトランジスタ構造が、さまざまなチャネル幅/チャネル長さ比率W/Lにより、製作できることを意味する。実効制御電圧と処理パラメータのこの比率倍に依存するドレイン電流IDの規模として、大きなW/Lを有することが望ましいのは、当業者に周知のことである。
こうして本発明による方法により製作されたトランジスタにより、多数の長所を得ることができる。例えば、トランジスタのスイッチング速度は種々な要素により左右されるが、スイッチング速度に影響する主要な構造的パラメータはソース電極とドレイン電極の間の距離Lであり、それはこの距離をカバーするために荷電キャリアが一定時間を必要とするためである。言い換えれば、距離Lが短くなればなるほど、他の事情が同じならば、一層速いスイッチング速度になる。先行技術の解決手段および現在の技術は、現在の処理制約最小機能サイズにより限定され、これは、例えば0.18μmリソグラフィの場合に、最小180nmチャネル長さを意味する。現在の規格に合致するリソグラフィが電極パターニング・ステップで使用されるが、本発明による方法では、バリア層の厚さaがもちろんいずれの設計規則によっても限定されないので、実際に例えば10nmよりもはるかに少ないチャネル長さへ削減を可能にすることが理解されよう。
図14bから分かることは、チャネル幅に対応するゲート電極の幅Wが、この特定電極を形成するのに使用されるパターニング処理の設計規則に対して下方に制限されるならば、電極6の形成のために図5に示されたのと類似の成型ステップにおいてこのゲート電極が形成され、その実際の幅Wは、既にパターニングされた帯状ゲート電極の間の窪み内の追加の電極物質を充填する以前に、ゲート電極10の間でバリア層4の厚みを増加させることによってのみ調節される。従ってトランジスタ構造マトリックス内の一つおきのゲート電極について、さまざまな横幅Wを有するトランジスタが、得られるようにゲート電極を形成することができる。
したがって、本発明による方法の最も重要な面の一つは、チャネル幅Wとチャネル長さLの間の関係、すなわち非常に重要な設計パラメータであり、ドレイン電流IDについての倍率として述べられたアスペクト比W/Lを制御する可能性である。その上、本発明は全てのタイプの電界効果トランジスタの製作を可能にする。また、構造的には同一の電界効果トランジスタであるが、選択された設計パラメータの調節された値を有するものを、同一基板上に製作できる。例えば、同一のスレッショルド電圧VTを有する二つまたはそれ以上のMOSFETであるが、しかし異なった電流能力を有するものを同一基板上に製作して、W/Lについて種々の値を使用できるようにすることができる。例えば数ミリアンペアの範囲について、ドレイン電流IDの高い値はもちろん高いアスペクト比/W/Lを有するトランジスタにおいてのみ得られるものであり、今日の技術によれば、これは非常に面積を消耗する装置を意味する。今日の技術によれば、アスペクト比W/Lは、とてつもない量の不動産を占用することなしにほとんど任意に選択することができる。希望する電流レベルを供給するために、アスペクト比W/Lを増大させることができるように見えるが、今日の技術においては、これは、ゲート面積の増大とデバイス・キャパシタンスの対応する増加を意味し、これはトランジスタのスイッチング速度へ逆に影響して、例えば先行技術のMOSFETを10よりもあまり大きくないアスペクト比W/Lへ限定する。そうした逆のアスペクトは、本発明による方法の使用によるトランジスタを製作することにより、全て除去できる。
これまでのページで議論された好ましい実施例は、電極構造のパターニングのために、従来のマイクロフォトリソグラフィおよびエッチングの処理の使用に基づくが、理解すべきは、本発明は一層高度なパターニング処理の使用によって実現でき、それには、ソフト・リソグラフィおよび希望するパターンを生成するために、例えば所望のハードまたはソフトのスタンプを使用するなどの非リソグラフィ的なツールの使用を含むことである。機能寸法の更なる削減を得るために、例えば印刷技術により電極パターンを設定することができる。そうした印刷技術は、現在開発されているいわゆるナノ・プリンティングにより遂行され、例えば比較可能なフィルム厚さを有する10nmまたはそれ以下までの機能寸法により得られる電極を意味し、こうして、本発明による方法で達成可能なチャネル長さに比較し得るスケール上で設定される。
その上、本発明による方法は、追加の後処理または中間ステップの適切な選択により、同一基板上に一層複雑な回路構造の製作を可能にし、伝導モードと設計寸法をできるだけ適切に選択でき、また、電界効果トランジスタの特定のタイプを仕上げるのに使用されると共に、マトリックス・アドレッサブル・アレイ内にトランジスタ・ベースのメモリを製作したり、または、コンプリメンタリ・トランジスタ回路を形成するために、追加の中間層を溶着することができる。例えば、トランジスタ構造の一部分またはトランジスタ構造全体をエッチング・ステップで除去し、代わりに例えば、抵抗器または相互接続線など、薄膜技術により形成される種々の受動構成要素に置き換えて、こうして本発明の方法により、製作される元の構造と完全に一体化された一層複雑な回路を供給することができることは、自明である。
本発明は、トランジスタ製作方法の前記の順次的な解説を、添付図面の種々のステップの例示的な実施例とともに読むときに、一層良く理解されるであろう。
本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
図2aの断面に示された構造の平面図である。
本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
図11aの断面に示された構造の平面図である。
本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
本発明によるトランジスタ構造を製作する方法の逐次的な処理ステップを示し、各ステップから形成される構造の断面により説明する。
本発明による方法により製作された電界効果トランジスタ・マトリックスの平面図であって、チャネルの輪郭とソースと点線で示されたドレイン電極を有する。
直線A−Aに沿って取られた図14aのマトリックスの断面である。
Claims (11)
- 極短チャネル長さを有するトランジスタを製作する方法であって、
a) 半導体物質の基盤上に導電性物質を溶着するステップと、
b) 並列の帯状第1電極へ導電性物質をパターニングするステップであって、これらの第1電極は適用可能な設計規則により決定されたピッチを有し、これら第1電極の間に基板の露出された帯状領域を残すステップと、
c) 基板まで前記第1電極を覆うバリア層を溶着するステップと、
d) それら露出された領域内で基板をドープするステップと、
e) 基板のドープされた領域上に導電性物質を溶着して、その上に並列帯状第2電極を形成するステップと、
f) 前記第1電極を覆うバリア層を除去して、前記第1電極と前記第2電極の間の、基板のドープされていない領域まで延びている垂直なチャネルを残すステップと、
g) チャネルの底部において、それらの露出された領域内で基板をドープするステップと、
h) バリア物質により、チャネルを充填するステップと、
i) 前記第1電極を除去し、第2電極の間に空間を残し、それらの間の基板の領域を露出するステップと、
j) 前記第1電極を除去済みである開口内で、基板の露出された領域をドープするステップと、
k) 前記開口内に導電性物質を溶着して前記第1電極を再び発生させ、これにより、ほぼ等しい幅の並列帯状の第1電極および第2電極の電極層が得られ、ドープされた基板にインターフェイスし、また、バリア物質のみの任意の薄い層によって分離され、こうしてドーピング・ステップにおいて使用されるドーパントに従って、今や第1電極はトランジスタ構造のソース電極またはドレイン電極を構成し、第2電極は対応するドレイン電極またはソース電極を形成するステップと、
l) 前記電極および前記分離バリア層の上に絶縁バリア層を溶着するステップと、
m) 前記バリア層の上に導電物質を溶着するステップと、
n) 導電性物質をパターニングして、ソース電極とドレイン電極を横切る方向を向いた並列帯状ゲート電極を形成し、これにより、非常に短いチャネル長さおよび任意の大きなチャネル幅を有し、後者はゲート電極パターンによって与えられる電界効果トランジスタ構造のマトリックスが得られるステップとを含む前記方法。 - 前記導電性物質が金属であることを特徴とする請求項1記載の方法。
- 前記導電性物質が、有機金属、好ましくは、ポリマまたはコポリマ物質として、選択されたことを特徴とする請求項1記載の方法。
- 前記パターニング・ステップにおいて、フォトマイクロリソグラフィを使用することを特徴とする請求項1記載の方法。
- 前記パターニング・ステップにおいて、非リソグラフィ的ツールを使用することを特徴とする請求項1記載の方法。
- エッチングにより前記バリア層および/または前記電極を除去することを特徴とする請求項1記載の方法。
- 選択溶着処理により薄膜/薄いバリア層を形成することを特徴とする請求項1記載の方法。
- 吹きつけにより前記薄膜/薄いバリア層を形成することを特徴とする請求項1記載の方法。
- エッチングにより前記パターニングを遂行することを特徴とする請求項1記載の方法。
- 前記半導体基板物質をシリコンに選ぶことを特徴とする請求項1記載の方法。
- 前記トランジスタ構造のマトリックスを適当に分割して、個別の電界効果トランジスタまたは一つよりも多いこの種のトランジスタの回路を形成することを特徴とする請求項1記載の方法。
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